JP2778977B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JP2778977B2 JP1061559A JP6155989A JP2778977B2 JP 2778977 B2 JP2778977 B2 JP 2778977B2 JP 1061559 A JP1061559 A JP 1061559A JP 6155989 A JP6155989 A JP 6155989A JP 2778977 B2 JP2778977 B2 JP 2778977B2
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Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体基板上に形成される半導体装置及び
その製造方法に関し、特に、情報の処理を行う素子と記
憶を行う素子とが同一基板上に形成される半導体装置及
びその製造方法に関する。
（従来の技術） 近年の半導体技術の進歩に伴い、非常に多くの機能を
同一基板上に盛り込んだ半導体装置が実現されるように
なっている。例えば、半導体基板の内部に、論理演算、
データ制御などを行うCPU（Central Processing Unit）
と、オペレーティングシステム（OS）などの固定データ
を記憶しているROM（Read Only Memory）、一時的にデ
ータを記憶するRAM（Random Access Memory）などをも
つ半導体装置が実現されており、計算機としてのほとん
どの機能が１チップの装置で達成されている。その結
果、非常に小型で情報処理能力にすぐれた装置が実現さ
れ、ICカードなどへの応用が広がっている。
（発明が解決しようとする課題） 上記装置においては、メモリ部分の大容量化や論理回
路部分の大規模化等によって、より高機能化されること
が望まれている。情報化社会の進展に伴い、より多くの
情報を、より早く処理する装置が必要だからである。そ
のような要求を満たすためには、より多くの素子を同一
基板上に集積形成する必要があるが、そのためには、個
々の素子をより微細化しなくてはならない。それができ
ない場合には、チップ面積の増大化を招くだけではな
く、製造技術上多くの問題が発生し、装置を安価で大量
に製造することが難しくなる。
一方、素子の微細化を進める上では、加工寸法の正確
な制御を達成しなくてはならないこと、微細化に伴って
生じる信頼性低下に対する対策を行う必要があることな
ど、製造技術上の困難が伴う。本発明は、上記の問題点
に鑑みてなされたもので、その目的は、大容量の記憶能
力との高機能の情報処理能力とを併せ持つ半導体装置を
同一基板上に集積形成し、かつ、素子の無理な微細化を
必要とせずチップ面積も増大する事のない、半導体装置
を実現することにある。
〔発明の構成〕
（課題を解決するための手段） 本発明の第１の装置は、半導体基板上に、論理演算及
びデータ制御などのデータ処理を行う第１の機能ブロッ
クと、そのデータ処理に際して必要とされる情報を予め
記憶するための第２の機能ブロックとを有する半導体装
置であって、 前記第１の機能ブロックは前記半導体基板上に直接的
に形成されており、 前記第２の機能ブロックのうち、デコーダ及び周辺回
路等のトランジスタ部分は前記半導体基板上に直接的に
形成されており、 前記第１の機能ブロック及び前記トランジスタ部分
は、前記半導体基板の材料としてのシリコン層を自己の
構成要素の一部として構成されており、 前記第２の機能ブロックのうち、複数のＸ方向導電線
と複数のＹ方向導電線のみからなるメモリセルアレイ
は、前記半導体基板上に直接的に形成された前記トラン
ジスタ部分及び前記第１の機能ブロックの上方に、前記
半導体基板分離用の絶縁膜を介して、前記半導体基板か
ら切り離された状態に形成されており、 前記メモリセルアレイは、ほぼ矩形状に形成されてお
り、且つ、互いに絶縁膜を介して形成された、前記デコ
ーダによって選択される前記複数のＸ方向導電線と、前
記デコーダによって選択される前記複数のＹ方向導電線
とを有し、前記Ｘ方向導電線と前記Ｙ方向導電線とは、
XY平面にほぼ垂直方向から見て互いに交叉している部分
のうちの任意のものにおいて、前記予め記憶されるべき
情報に応じて接続されており、 前記トランジスタ部分と前記メモリセルアレイとはこ
の半導体装置の厚さ方向に最短の距離で電気的に接続可
能なるように、前記デコーダ及び周辺回路等のトランジ
スタ部分は、２つの辺を有するほぼＬ字型のものとして
構成されており、前記２つの辺のそれぞれは、前記メモ
リセルアレイの隣り合う２辺のやや外側の下方に位置し
ており、前記メモリセルアレイの２つの辺に対向してい
るものとして構成される。
本発明の第２の装置は、半導体基板上に、論理演算及
びデータ制御などのデータ処理を行う第１の機能ブロッ
クと、そのデータ処理に際して必要とされる情報を予め
記憶するための第２の機能ブロックとを有する半導体装
置であって、 前記第１の機能ブロックは前記半導体基板上に直接的
に形成されており、 前記第２の機能ブロックのうち、デコーダ及び周辺回
路等のトランジスタ部分は前記半導体基板上に直接的に
形成されており、 前記第１の機能ブロック及び前記トランジスタ部分
は、前記半導体基板の材料としてのシリコン層を自己の
構成要素の一部として構成されており、 前記第２の機能ブロックのうち、複数のＸ方向導電線
と複数のＹ方向導電線のみからなるメモリセルアレイ
は、前記半導体基板上に直接的に形成された前記トラン
ジスタ部分及び前記第１の機能ブロックの上方に、前記
半導体基板分離用の絶縁膜を介して、前記半導体基板か
ら切り離された状態に形成されており、 前記メモリセルアレイは、ほぼ矩形状に形成されてお
り、且つ、互いに絶縁膜を介して形成された、前記デコ
ーダによって選択される前記複数のＸ方向導電線と、前
記デコーダによって選択される前記複数のＹ方向導電線
とを有し、前記Ｘ方向導電線と前記Ｙ方向導電線とは、
XY平面にほぼ垂直方向から見て互いに交叉している部分
のうちの任意のものにおいて、前記予め記憶されるべき
情報に応じて接続されているものとして構成される。
本発明の第１の方法は、半導体基板上に、論理演算及
びデータ制御などのデータ処理を行う第１の機能ブロッ
クと、そのデータ処理に際して必要とされる情報を予め
記憶するための第２の機能ブロックとを有する半導体装
置の製造方法であって、 前記第１の機能ブロックを前記半導体基板上に直接的
に形成し、 前記第２の機能ブロックのうち、デコーダ及び周辺回
路等のトランジスタ部分を前記半導体基板上に直接的に
形成し、 前記第１の機能ブロック及び前記トランジスタ部分
を、前記半導体基板の材料としてのシリコン層を自己の
構成要素の一部として構成し、 前記第２の機能ブロックのうち、複数のＸ方向導電線
と複数のＹ方向の導電線のみからなるメモリセルアレイ
を、前記半導体基板上に直接的に形成された前記トラン
ジスタ部分及び前記第１の機能ブロックの上方に、前記
半導体基板分離用の絶縁膜を介して、前記半導体基板か
ら切り離された状態に形成し、 前記メモリセルアレイを、ほぼ矩形状に形成し、且
つ、互いに絶縁膜を介して形成された、前記デコーダに
よって選択される前記複数のＸ方向導電線と、前記デコ
ーダによって選択される前記複数のＹ方向導電線とを有
するものとし、前記Ｘ方向導電線と前記Ｙ方向導電線と
は、XY平面にほぼ垂直方向から見て互いに交叉している
部分のうちの任意のものにおいて、前記予め記憶される
べき情報に応じて接続し、 前記トランジスタ部分と前記メモリセルアレイとはこ
の半導体装置の厚さ方向に最短の距離で電気的に接続可
能なるように、前記デコーダ及び周辺回路等のトランジ
スタ部分を、２つの辺を有するほぼＬ字型のものとして
構成し、前記２つの辺のそれぞれを、前記メモリセルア
レイの隣り合う２辺のやや外側の下方に位置させ、前記
メモリセルアレイの２つの辺に対向させているものとし
て構成される。
本発明の第２の方法は、半導体基板上に、論理演算及
びデータ制御などのデータ処理を行う第１の機能ブロッ
クと、そのデータ処理に際して必要とされる情報を予め
記憶するための第２の機能ブロックとを有する半導体装
置の製造方法であって、 前記第１の機能ブロックを前記半導体基板上に直接的
に形成し、 前記第２の機能ブロックのうち、デコーダ及び周辺回
路等のトランジスタ部分を前記半導体基板上に直接的に
形成し、 前記第１の機能ブロック及び前記トランジスタ部分
を、前記半導体基板の材料としてのシリコン層を自己の
構成要素の一部として構成し、 前記第２の機能ブロックのうち、複数のＸ方向導電線
と複数のＹ方向の導電線のみからなるメモリセルアレイ
を、前記半導体基板上に直接的に形成された前記トラン
ジスタ部分及び前記第１の機能ブロックの上方に、前記
半導体基板分離用の絶縁膜を介して、前記半導体基板か
ら切り離された状態に形成し、 前記メモリセルアレイを、ほぼ矩形状に形成し、且
つ、互いに絶縁膜を介して形成された、前記デコーダに
よって選択される前記複数のＸ方向導電線と、前記デコ
ーダによって選択される前記複数のＹ方向導電線とを有
するものとし、前記Ｘ方向導電線と前記Ｙ方向導電線と
は、XY平面にほぼ垂直方向から見て互いに交叉している
部分のうちの任意のものにおいて、前記予め記憶される
べき情報に応じて接続するものとして構成される。
本発明の第３の方法は、半導体基板に対して構成され
た、 論理演算及びデータ制御などのデータ処理を行う前記
半導体基板の材料としてのシリコン層を自己の構成要素
の一部として構成されているトランジスタを有する第１
の機能ブロックと、 そのデータ処理に際して必要とされる情報を予め記憶
するための、デコーダ及び周辺回路等の前記半導体基板
の材料としてのシリコン層を自己の構成要素の一部とし
て構成されているトランジスタ部分と、複数のＸ方向導
電線と複数のＹ方向導電線のみからなるメモリセルアレ
イと、を備える第２の機能ブロックと、 を有する半導体装置の製造方法であって、 前記半導体基板上に、直接的に、前記第１の機能ブロ
ックと前記トランジスタ部分とを下側層として構成する
工程と、 前記下側層の上に分離用の第１絶縁膜を形成する工程
と、 前記第１絶縁膜の上に、この第１絶縁膜によって前記
半導体基板から切り離された状態に、前記メモリセルア
レイを、前記デコーダによって選択されるそれぞれ第２
絶縁膜によって上下に絶縁された前記複数のＸ方向及び
Ｙ方向導線を、XY平面にほぼ垂直方向から見て互いに交
叉しかつ交叉する部分のうちの任意のものが前記予め記
憶されるべき情報に応じて接続されたものとして、形成
する工程と、を備えるものとして構成されている。
（作 用） 論理演算やデータ制御などのデータ処理を行う第１の
機能ブロックと、そのデータ処理に際して必要とされる
各種の情報の記憶を行う第２の機能ブロックのうちのメ
モリセルアレイとが、同一の半導体基板に上下に積層さ
れた状態に設けられる。よって、第１及び第２の機能ブ
ロックの全てが同一平面上に設けられる場合に比して、
装置全体が小形化される。さらに、上下の積層に当り、
下層にはトランジスタを作るものの、上層には作らない
ようにしてあるため、上層を作るプロセス中に熱による
悪影響が下層のトランジスタには及ばない。また、第１
及び第２の機能ブロックについてみれば、それらの各ブ
ロックを構成する各半導体素子を微細なものとしなくて
も、装置全体の小形化が達成される。つまり、半導体素
子の微細化が要求されない。このため、微細化に基づく
信頼性の低下のおそれはない。
（実施例） 本発明の実施例を図面を参照して説明する。
第１図は、本発明の実施例を概念的に示すものであ
る。この第１図から明らかなように、実施例の半導体装
置は、半導体基板100上に、下層200と上層300の２つの
層を積層状態に構成されている。下層200は、第１の機
能ブロック（データ処理部）と、第２の機能ブロック
（メモリ部）の一部（トランジスタによって構成される
部分）とを含む。上層300は、第２の機能ブロックの残
部（トランジスタを含まない部分）を含む。第１の機能
ブロックは、論理演算やデータ制御などを行う機能を有
するもので、第１図においてはCPU202として示される。
第２の機能ブロックは、情報の記憶を行うもので、その
一部は、第１図においては、上層300に含まれるメモリ
セルアレイROM302、下層200に含まれるRAM204及び周辺
回路（デコーダ、制御部、入出力部等）206として示さ
れる。
第2a図〜第2c図は、第１図に概念的に示した装置のよ
り具体化した第１実施例としての装置を、製造工程との
関係において、より詳細に説明した工程断面図である。
第１実施例は、マスクROMとして機能するものを示
し、ここにおいては、先ず、第2a図に示すように半導体
基板（Ｐ型シリコン基板）100上に、データ処理部を構
成するためのＮチャネルトランジスタ101及びＰチャネ
ルトランジスタ102を形成する。103はＰチャネルトラン
ジスタ102に設けられたＮ型ウェルである。また、メモ
リ部の周辺回路、例えばデコーダ、制御部及び入出力部
などを構成するためのＮチャネルトランジスタ104及び
Ｐチャネルトランジスタ105が、同じく、シリコン基板1
00の表面に形成される。106は、Ｐチャネルトランジス
タ105に設けられたＮ型ウェルである。これらの素子は
素子分離酸化膜107,107,…によって電気的に相互に分離
されている。108は素子を保護するために堆積された絶
縁保護膜であり、CVDSiO2やPSGなどから成る。必要に応
じて保護膜108には、コンタクト穴108a,108a,…が開口
され、配線材料109が設けられ、素子間の接続がなされ
る。
次に、第2b図に示すように、保護膜108及び配線材料1
09上に保護膜110が堆積され、メモリ部のデコーダ出力1
11の配線と接続するためのコンタクト穴110a,110a,…，
が第３図の概念図に示されるように略Ｌ型位置に開口さ
れる。次に、第１の金属（あるいは、半導体層）112,11
2,…が、コンタクト穴110aを通じて配線材料109に接続
した状態に、且つ第３図からわかるように互いに平行に
配線される。
続いて、第2c図に示すように、第１の金属112及び保
護層110上に保護膜113が一面に堆積される。この保護間
113には、ROMに書き込むべき情報に応じて、第１の配線
112の上方位置に、コンタクト穴113a,113a,…が開口さ
れる。これらのコンタクト穴113a,113a,…は、第３図か
らわかるように、第１及び第２の金属112,115の見かけ
上の交点位置（XY平面にほぼ垂直な方向から見たときの
交点位置）のうちの任意のものに選択的に穿けられる。
この後、第２の金属（あるいは、半導体層）115,115,…
が堆積され、第３図からわかるようにXY平面に垂直な方
向から見て第１の配線112と直交させられる。その端部
は、コンタクト穴110aを介してデコーダ出力と接続され
る。尚、これら第１、第２の金属（あるいは半導体層）
112,115はコンタクト穴113aで接する部分で整流特性を
示すように、ｐ−ｎ接合あるいはショットキー接合とな
っている。
上記構成の半導体装置は、以下のように動作する。即
ち、半導体基板100の表面に形成されたトランジスタ型
の機能素子（データ処理部）よって、情報処理が行われ
る。その上部に設けられたメモリセルアレイに固定情報
が治績されており、必要に応じて読み出される。
第2c図からわかるように、チップ面積の増大を招くこ
となく、高機能の情報処理能力をもち且つ大容量のメモ
リをもつ装置が実現されている。
尚、上記実施例では、半導体基板100の表面に、デー
タ処理部とメモリ部の周辺回路とを設ける場合について
述べたが、この他に、例えば、RAMなどの他のメモリも
基板100の表面に同時に形成してもよい。
次に、他の実施例を第４図を用いて説明する。第４図
はPROMとして機能するものを示す。上記第2a〜2c図の実
施例では、第１、第２の金属（あるいは半導体層）112,
115の見かけ上の交点において、情報に応じてコンタク
ト穴113aを設けたが、第４図の実施例では、図示するよ
うに、全ての見かけ上の交点にコンタクト穴（めくら
穴）113b,113b,…を設け、かつ、うすい絶縁膜113c,113
c,…を介して、２つの金属112,115が対向するように形
成する。
このような穴113bを形成するには、実際には種々の方
法がある。例えば、この穴113bを先ず完全に第１の金属
112まで達するように設けこの後に全体的に膜を被せた
り、あるいは第１の金属112の表面を酸化する等の手段
採られる。第４図の装置においては、情報の書き込みに
当っては、このうすい絶縁膜113c,113c,…に、例えば高
電圧パルス〔10MV/cm（厚さ）〕を印加することによっ
て破壊する。このようにすれば、装置が完成した後で、
ユーザーが目的に応じて必要なプログラムを書き込むこ
とができ、いわゆるPROM型の装置が実現される。
本発明のさらに他の実施例を第５図を用いて説明す
る。第５図はEEPROMとして機能するものを示す。上記第
４図の実施例では、第１、第２の金属（あるいは半導体
層）112,115の見かけ上の交点部分にうすい絶縁膜113c
を設けて、PROM型の装置を実現しているが、この第５図
の実施例では、図示するように、交点部分の穴113d,113
d,…に強誘電体17,117,…を設ける。実際には、穴113d
を含めて全体的に強誘電体117を被せ、エッチバックす
る、等の手段を用いることができる。強誘電体117とし
ては、チタン酸バリウム（BaTiO3）やPZT（PbTiO3−PbZ
rO3）等を用いることができる。
第５図の装置においては、選択した交点に高電圧を印
加し、強誘電体117の帯電方向を変化させることにより
情報の記憶が行われる。つまり、第５図の装置は不揮発
性RAM（EEPROM）として機能する。
〔発明の効果〕
本発明によれば、装置全体を階層構造的に構成するよ
うにしたので、個々の半導体素子を微細化することな
く、装置全体としての平面的な大きさを小形化すること
ができ、また素子の微細化の必要がないため、製造上の
困難性が増加せず、安価に得られるだけでなく、素子の
微細化に伴う信頼性低下のおそれもなく、さらに、装置
全体の平面的な大きさを従来のものと同じ大きさとした
場合には、メモリの容量の増大化及びデータ処理機能の
高機能化が図られる。
さらに、第２の機能ブロックのデコーダ等の機能素子
部分をほぼＬ字型にし、その上方のメモリセルアレイに
隣り合う２辺のやや外側に対応するように位置させたの
で、デコーダの出力端とメモリセルアレイのX,Y方向導
電線とを上下方向に走る短い配線によって接続すること
ができる。さらに、基板上にはメモリセルアレイ以外の
要素を直接的に形成し、その上方に絶縁膜を介してメモ
リセルアレイを形成するようにしたので、メモリセルア
レイとして異なる構造のものを有するいわゆるファミリ
ー品としての装置を製造する場合においても、前記絶縁
膜を形成するまでは共通のプロセスとし、その後のメモ
リセルアレイを形成するプロセスのみを変えればよいの
で、種々のメモリセルアレイを有する各種のファミリー
品としての装置を極めて容易に製造することができる。
さらに、本発明によれば、構成要素を階層的に構成す
るに当り、第１の機能ブロックと第２の機能ブロックの
機能素子部分による下方の層と、第２の機能ブロックの
メモリセルアレイによる上方の層とのほぼ２階建ての階
層構造として、上方にはシリコン材料をトランジスタの
構成要素として含まない層を構成するようにしたので、
半導体基板の表面にシリコンを１つの構成要素として有
する下方の層を形成した後は、その半導体基板の上方に
絶縁膜を介して単にメモリセルアレイを構成すればよ
く、しかもこのメモリセルアレイは複数のＸ方向導電線
と複数のＹ方向導電線のみからなり、シリコンを有する
トランジスタを有しないものとしたので、半導体基板の
上方の絶縁膜上にトランジスタの構成要素としてシリコ
ン層を形成したり一旦形成したポリシリコン層を単結晶
層に変更したりするというトランジスタの形成に必要と
される煩雑な工程を必要とすることなく、上方の層を形
成することができ、これにより、極めて簡単で少ない工
程を採用することができるだけでなく、上方の層にシリ
コンを有するトランジスタを形成するプロセスのときと
違ってそのプロセスによる熱の影響が、既に作られた下
方の層のシリコン層によるトランジスタに影響を与える
ことはなく、下方の層のトランジスタの特性が熱によっ
て劣化することを回避でき、上層、下層の全体として特
性の優れた装置を得ることができ、さらに歩留りの向上
を図ることができる。
さらに、本発明によれば、第１の機能ブロックと、第
２の機能ブロックのうちの機能素子部分とが形成された
半導体基板上に、半導体基板分離用の絶縁膜で分離した
状態に、メモリセルアレイを構成するようにしたので、
半導体基板上に何を形成したかに関係なく且つ半導体基
板上に形成するよう第１の機能ブロック及び機能素子部
分の形成までは同じプロセスとしつつも次のメモリセル
形成のステップにおいては所望のそれぞれ異なるメモリ
セルでも形成可能であり、さらに、第２の機能ブロック
における機能素子部分とその上方のメモリセルとは、幾
何学的位置を調節したことにより、厚さ方向に最短の距
離で接続可能であり、これにより浮遊容量や浮遊インダ
クタンスを小さいものとして雑音の影響に強く誤動作し
にくいものとでき且つ断線などの機械的に影響も極力受
けることのないものを提供することができる。
【図面の簡単な説明】
第１図は本発明の概念図、第２図は本発明の一実施例の
工程断面図、第３図は第２図の第１及び第２の配線を示
す概念図、第４図及び第５図は本発明のそれぞれ異なる
実施例の断面図である。100……半導体基板、200……下
層（CPU）、300……上層（メモリセルアレイ）。

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板上に、論理演算及びデータ制御
    などのデータ処理を行う第１の機能ブロックと、そのデ
    ータ処理に際して必要とされる情報を予め記憶するため
    の第２の機能ブロックとを有する半導体装置であって、 前記第１の機能ブロックは前記半導体基板上に直接的に
    形成されており、 前記第２の機能ブロックのうち、デコーダ及び周辺回路
    等のトランジスタ部分は前記半導体基板上に直接的に形
    成されており、 前記第１の機能ブロック及び前記トランジスタ部分は、
    前記半導体基板の材料としてのシリコン層を自己の構成
    要素の一部として構成されており、 前記第２の機能ブロックのうち、複数のＸ方向導電線と
    複数のＹ方向導電線のみからなるメモリセルアレイは、
    前記半導体基板上に直接的に形成された前記トランジス
    タ部分及び前記第１の機能ブロックの上方に、前記半導
    体基板分離用の絶縁膜を介して、前記半導体基板から切
    り離された状態に形成されており、 前記メモリセルアレイは、ほぼ矩形状に形成されてお
    り、且つ、互いに絶縁膜を介して形成された、前記デコ
    ーダによって選択される前記複数のＸ方向導電線と、前
    記デコーダによって選択される前記複数のＹ方向導電線
    とを有し、前記Ｘ方向導電線と前記Ｙ方向導電線とは、
    XY平面にほぼ垂直方向から見て互いに交叉している部分
    のうちの任意のものにおいて、前記予め記憶されるべき
    情報に応じて接続されており、 前記トランジスタ部分と前記メモリセルアレイとはこの
    半導体装置の厚さ方向に最短の距離で電気的に接続可能
    なるように、前記デコーダ及び周辺回路等のトランジス
    タ部分は、２つの辺を有するほぼＬ字型のものとして構
    成されており、前記２つの辺のそれぞれは、前記メモリ
    セルアレイの隣り合う２辺のやや外側の下方に位置して
    おり、前記メモリセルアレイの２つの辺に対向してい
    る、 ことを特徴とする半導体装置。
  2. 【請求項２】前記Ｘ方向導電線と前記Ｙ方向導電線と
    は、XY平面にほぼ垂直方向から見て互いに交叉している
    部分毎において、電圧の印加により破壊して前記Ｘ及び
    Ｙ方向導電線を接続する絶縁膜を介して対向しているこ
    とを特徴とする請求項１記載の半導体装置。
  3. 【請求項３】前記Ｘ方向導電線と前記Ｙ方向導電線は、
    XY平面にほぼ垂直方向から見て互いに交叉している部分
    毎において、加える電圧の方向に応じた向きに分極する
    強誘電体を介して対向していることを特徴とする請求項
    １記載の半導体装置。
  4. 【請求項４】半導体基板上に、論理演算及びデータ制御
    などのデータ処理を行う第１の機能ブロックと、そのデ
    ータ処理に際して必要とされる情報を予め記憶するため
    の第２の機能ブロックとを有する半導体装置であって、 前記第１の機能ブロックは前記半導体基板上に直接的に
    形成されており、 前記第２の機能ブロックのうち、デコーダ及び周辺回路
    等のトランジスタ部分は前記半導体基板上に直接的に形
    成されており、 前記第１の機能ブロック及び前記トランジスタ部分は、
    前記半導体基板の材料としてのシリコン層を自己の構成
    要素の一部として構成されており、 前記第２の機能ブロックのうち、複数のＸ方向導電線と
    複数のＹ方向導電線のみからなるメモリセルアレイは、
    前記半導体基板上に直接的に形成された前記トランジス
    タ部分及び前記第１の機能ブロックの上方に、前記半導
    体基板分離用の絶縁膜を介して、前記半導体基板から切
    り離された状態に形成されており、 前記メモリセルアレイは、ほぼ矩形状に形成されてお
    り、且つ、互いに絶縁膜を介して形成された、前記デコ
    ーダによって選択される前記複数のＸ方向導電線と、前
    記デコーダによって選択される前記複数のＹ方向導電線
    とを有し、前記Ｘ方向導電線と前記Ｙ方向導電線とは、
    XY平面にほぼ垂直方向から見て互いに交叉している部分
    のうちの任意のものにおいて、前記予め記憶されるべき
    情報に応じて接続されている、 ことを特徴とする半導体装置。
  5. 【請求項５】半導体基板上に、論理演算及びデータ制御
    などのデータ処理を行う第１の機能ブロックと、そのデ
    ータ処理に際して必要とされる情報を予め記憶するため
    の第２の機能ブロックとを有する半導体装置の製造方法
    であって、 前記第１の機能ブロックを前記半導体基板上に直接的に
    形成し、 前記第２の機能ブロックのうち、デコーダ及び周辺回路
    等のトランジスタ部分を前記半導体基板上に直接的に形
    成し、 前記第１の機能ブロック及び前記トランジスタ部分を、
    前記半導体基板の材料としてのシリコン層を自己の構成
    要素の一部として構成し、 前記第２の機能ブロックのうち、複数のＸ方向導電線と
    複数のＹ方向導電線のみからなるメモリセルアレイを、
    前記半導体基板上に直接的に形成された前記トランジス
    タ部分及び前記第１の機能ブロックの上方に、前記半導
    体基板分離用の絶縁膜を介して、前記半導体基板から切
    り離された状態に形成し、 前記メモリセルアレイを、ほぼ矩形状に形成し、且つ、
    互いに絶縁膜を介して形成された、前記デコーダによっ
    て選択される前記複数のＸ方向導電線と、前記デコーダ
    によって選択される前記複数のＹ方向導電線とを有する
    ものとし、前記Ｘ方向導電線と前記Ｙ方向導電線とは、
    XY平面にほぼ垂直方向から見て互いに交叉している部分
    のうちの任意のものにおいて、前記予め記憶されるべき
    情報に応じて接続し、 前記トランジスタ部分と前記メモリセルアレイとはこの
    半導体装置の厚さ方向に最短の距離で電気的に接続可能
    なるように、前記デコーダ及び周辺回路等のトランジス
    タ部分を、２つの辺を有するほぼＬ字型のものとして構
    成し、前記２つの辺のそれぞれを、前記メモリセルアレ
    イの隣り合う２辺のやや外側の下方に位置させ、前記メ
    モリセルアレイの２つの辺に対向させている、 ことを特徴とする半導体装置の製造方法。
  6. 【請求項６】前記Ｘ方向導電線と前記Ｙ方向導電線と
    を、XY平面にほぼ垂直方向から見て互いに交叉している
    部分毎において、電圧の印加により破壊して前記Ｘ及び
    Ｙ方向導電線を接続する絶縁膜を介して対向させている
    ことを特徴とする請求項５記載の半導体装置の製造方
    法。
  7. 【請求項７】前記Ｘ方向導電線と前記Ｙ方向導電線を、
    XY平面にほぼ垂直方向から見て互いに交叉している部分
    毎において、加える電圧の方向に応じた向きに分極する
    強誘電体を介して対向させていることを特徴とする請求
    項５記載の半導体装置の製造方法。
  8. 【請求項８】半導体基板上に、論理演算及びデータ制御
    などのデータ処理を行う第１の機能ブロックと、そのデ
    ータ処理に際して必要とされる情報を予め記憶するため
    の第２の機能ブロックとを有する半導体装置の製造方法
    であって、 前記第１の機能ブロックを前記半導体基板上に直接的に
    形成し、 前記第２の機能ブロックのうち、デコーダ及び周辺回路
    等のトランジスタ部分を前記半導体基板上に直接的に形
    成し、 前記第１の機能ブロック及び前記トランジスタ部分を、
    前記半導体基板の材料としてのシリコン層を自己の構成
    要素の一部として構成し、 前記第２の機能ブロックのうち、複数のＸ方向導電線と
    複数のＹ方向導電線のみからなるメモリセルアレイを、
    前記半導体基板上に直接的に形成された前記トランジス
    タ部分及び前記第１の機能ブロックの上方に、前記半導
    体基板分離用の絶縁膜を介して、前記半導体基板から切
    り離された状態に形成し、 前記メモリセルアレイを、ほぼ矩形状に形成し、且つ、
    互いに絶縁膜を介して形成された、前記デコーダによっ
    て選択される前記複数のＸ方向導電線と、前記デコーダ
    によって選択される前記複数のＹ方向導電線とを有する
    ものとし、前記Ｘ方向導電線と前記Ｙ方向導電線とは、
    XY平面にほぼ垂直方向から見て互いに交叉している部分
    のうちの任意のものにおいて、前記予め記憶されるべき
    情報に応じて接続する、 ことを特徴とする半導体装置の製造方法。
  9. 【請求項９】半導体基板に対して構成された、 論理演算及びデータ制御などのデータ処理を行う前記半
    導体基板の材料としてのシリコン層を自己の構成要素の
    一部として構成されているトランジスタを有する第１の
    機能ブロックと、 そのデータ処理に際して必要とされる情報を予め記憶す
    るための、デコーダ及び周辺回路等の前記半導体基板の
    材料としてのシリコン層を自己の構成要素の一部として
    構成されているトランジスタ部分と、複数のＸ方向導電
    線と複数のＹ方向導電線のみからなるメモリセルアレイ
    と、を備える第２の機能ブロックと、 を有する半導体装置の製造方法であって、 前記半導体基板上に、直接的に、前記第１の機能ブロッ
    クと前記トランジスタ部分とを下側層として構成する工
    程と、 前記下側層の上に分離用の第１絶縁膜を形成する工程
    と、 前記第１絶縁膜の上に、この第１絶縁膜によって前記半
    導体基板から切り離された状態に、前記メモリセルアレ
    イを、前記デコーダによって選択されるそれぞれ第２絶
    縁膜によって上下に絶縁された前記複数のＸ方向及びＹ
    方向導線を、XY平面にほぼ垂直方向から見て互いに交叉
    しかつ交叉する部分のうちの任意のものが前記予め記憶
    されるべき情報に応じて接続されたものとして、形成す
    る工程と、を備えることを特徴とする半導体装置の製造
    方法。
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