JPH0616530B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0616530B2 JPH0616530B2 JP60037522A JP3752285A JPH0616530B2 JP H0616530 B2 JPH0616530 B2 JP H0616530B2 JP 60037522 A JP60037522 A JP 60037522A JP 3752285 A JP3752285 A JP 3752285A JP H0616530 B2 JPH0616530 B2 JP H0616530B2
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、チツプの機能がプログラマブルな半導体集積
回路に関する。
回路に関する。
近年、少量多品質の要求に伴ない、次のようなLSIが出
現している。
現している。
(1) 標準セル方式 LSI内に使用される基本的な論理機能を有する回路ブロ
ツクを予め計算機に登録しておき、計算機の自動処理に
より、これらの回路ブロツクを配置・配線し、所望の最
終製品を得る。
ツクを予め計算機に登録しておき、計算機の自動処理に
より、これらの回路ブロツクを配置・配線し、所望の最
終製品を得る。
(2) ゲートアレイ方式 論理ゲートを構成する基本回路を予めウエーハ上にアレ
イ状に配置しておき、この上に標準セル方式と同じよう
に自動配線によつて配線パターンを決定し、所望のLSI
を得る。
イ状に配置しておき、この上に標準セル方式と同じよう
に自動配線によつて配線パターンを決定し、所望のLSI
を得る。
これらは、完全手設計のLSIに比べて開発期間が短いも
ののリングラフイー技術を用いた製造工程が必要であ
り、設計完了からLSI完成まで数週間〜数か月かかると
いう問題がある。これに対し、本発明者等は次の方法を
検討した。
ののリングラフイー技術を用いた製造工程が必要であ
り、設計完了からLSI完成まで数週間〜数か月かかると
いう問題がある。これに対し、本発明者等は次の方法を
検討した。
即ち、第２図に示す如く、１つ以上の論理機能素子によ
り構成された複数の回路ブロツク21a，21b，…，21Ｎが
予め専用ＩＣの手法により配線工程を終了して基板に作
り込まれ、各回路ブロツクの入力信号及び出力信号が電
気的にＯＮ，ＯＦＦ状態を書き込めるスイツチマトリク
ス上に導びかれ、各回路ブロツクの全ての出力信号が全
ての入力信号にＥ2PROMや１ビツトメモリを備えたMOSFE
T等のスイツチ素子22を介して接続可能となつている。2
3はＴ字状の信号出力用配線、24は信号入力用配線であ
る。
り構成された複数の回路ブロツク21a，21b，…，21Ｎが
予め専用ＩＣの手法により配線工程を終了して基板に作
り込まれ、各回路ブロツクの入力信号及び出力信号が電
気的にＯＮ，ＯＦＦ状態を書き込めるスイツチマトリク
ス上に導びかれ、各回路ブロツクの全ての出力信号が全
ての入力信号にＥ2PROMや１ビツトメモリを備えたMOSFE
T等のスイツチ素子22を介して接続可能となつている。2
3はＴ字状の信号出力用配線、24は信号入力用配線であ
る。
この方法によれば、フイールドプログラマプルであるた
め、ユーザーが自分の手で論理機能を書き込むことによ
り、高い機能を備えた所望のLSIを著しく早く手にする
ことができる。しかもある定まつた論理機能を有する回
路ブロツクの入力信号と出力信号を接続するという形式
でLSIの設計を行なうことができ、ボード上での論理設
計に慣れた設計者にとつても理解し易い。
め、ユーザーが自分の手で論理機能を書き込むことによ
り、高い機能を備えた所望のLSIを著しく早く手にする
ことができる。しかもある定まつた論理機能を有する回
路ブロツクの入力信号と出力信号を接続するという形式
でLSIの設計を行なうことができ、ボード上での論理設
計に慣れた設計者にとつても理解し易い。
回路ブロツクの構成法としては、例えば次のように行な
う。
う。
４インプツトNANDゲートを２つもつブロツク…15個 ２インプツトNANDゲートを４つもつブロツク…14個 ８インプツトNANDゲートを１つもつブロツク…１個 ４つのインパータをもつブロツク …100個 ８ビツトレジスタのブロツク …19個 ２つのＤタイプフリツプフロツプをもつブロツク…
19個 ４インプツトのANDゲートを２つもつブロツク…17
個 ２対１データセレクタを４つもつブロツク …13個 ４ビツトバイナリカウンタを２つもつブロツク…11
個 ２−４ラインデコーダを２つもつブロツク …７個 ３−８ラインデコーダをもつブロツク…３個 ４−１セレクタを２つもつブロツク …５個 ８−１セレクタをもつブロツク …４個 ８ビツト直列入力−並列出力シフトレジスタをもつ
ブロツク…３個 ８ビツト並列入力−直列出力シフトレジスタをもつ
ブロツク…３個 ８ビツト直列入力−直列出力シフトレジスタをもつ
ブロツク…２個 単安定マルチバイブレータを２つもつブロツク…４
個 ２インプツトＯＲゲートを４つもつブロツク …４
個 ２インプツトNORゲートを４つもつブロツク …３
個 AND-ORインバータを２つもつブロツク …３個 64ビツトRAMのブロツク …３個 ２インプツトEXCLUSIVE-ORゲートを４つもつブロツ
ク…２個 ４ビツトコンパレータのブロツク …３個 Ｊ−Ｋフリツプフロツプを２つもつブロツク …４
個 ９ビツトの隅／奇パリテイジエネレータ／チエツカ
のブロツク…３個 ４ビツトバイナリ全加算器のブロツク…２個 ２インプツトマルチプレクサを４つもつブロツク…
５個 このような構成において、例えばあるシステムを構築し
ようとして４ビツトバイナリ全加算器が３個必要な場合
がある。そしてからまでの回路ブロツクの全部又は
一部を使うが、の２インプツトマルチプレクサを４つ
もつブロツクは使わないという場合がある。
19個 ４インプツトのANDゲートを２つもつブロツク…17
個 ２対１データセレクタを４つもつブロツク …13個 ４ビツトバイナリカウンタを２つもつブロツク…11
個 ２−４ラインデコーダを２つもつブロツク …７個 ３−８ラインデコーダをもつブロツク…３個 ４−１セレクタを２つもつブロツク …５個 ８−１セレクタをもつブロツク …４個 ８ビツト直列入力−並列出力シフトレジスタをもつ
ブロツク…３個 ８ビツト並列入力−直列出力シフトレジスタをもつ
ブロツク…３個 ８ビツト直列入力−直列出力シフトレジスタをもつ
ブロツク…２個 単安定マルチバイブレータを２つもつブロツク…４
個 ２インプツトＯＲゲートを４つもつブロツク …４
個 ２インプツトNORゲートを４つもつブロツク …３
個 AND-ORインバータを２つもつブロツク …３個 64ビツトRAMのブロツク …３個 ２インプツトEXCLUSIVE-ORゲートを４つもつブロツ
ク…２個 ４ビツトコンパレータのブロツク …３個 Ｊ−Ｋフリツプフロツプを２つもつブロツク …４
個 ９ビツトの隅／奇パリテイジエネレータ／チエツカ
のブロツク…３個 ４ビツトバイナリ全加算器のブロツク…２個 ２インプツトマルチプレクサを４つもつブロツク…
５個 このような構成において、例えばあるシステムを構築し
ようとして４ビツトバイナリ全加算器が３個必要な場合
がある。そしてからまでの回路ブロツクの全部又は
一部を使うが、の２インプツトマルチプレクサを４つ
もつブロツクは使わないという場合がある。
すなわち、かかる回路ブロツク構成では必要な回路が不
足したり、不要な回路ブロツクが未使用のまま残つてし
まう場合が数多く起こつてしまうという不都合があつ
た。
足したり、不要な回路ブロツクが未使用のまま残つてし
まう場合が数多く起こつてしまうという不都合があつ
た。
本発明は上記事情に鑑み為されたもので、不足する回路
ブロツクがあつた場合でも、ある程度の個数の範囲な
ら、提供することが可能な融通性のある回路ブロツク構
成を提供することを目的とする。
ブロツクがあつた場合でも、ある程度の個数の範囲な
ら、提供することが可能な融通性のある回路ブロツク構
成を提供することを目的とする。
即ち、本発明は、ユーザがフイールドで前述の不足する
回路ブロツクと同等の論理動作を行なう回路をプログラ
ムすることのできる回路ブロツクを用意しておくことに
より、不足回路ブロツクの提供を行ない、又、未使用回
路ブロツクの低減を図ることで、回路ブロツクの使用効
率を上げなおかつ適用応用分野の拡大を実現するもので
ある。
回路ブロツクと同等の論理動作を行なう回路をプログラ
ムすることのできる回路ブロツクを用意しておくことに
より、不足回路ブロツクの提供を行ない、又、未使用回
路ブロツクの低減を図ることで、回路ブロツクの使用効
率を上げなおかつ適用応用分野の拡大を実現するもので
ある。
本発明によれば、本プログラマブルLSIが適用可能な場
合が増える。従つて、回路ブロツク構成の異なる各種プ
ログラマブルLSIを用意してフアミリー化しなければな
らない本LSIのフアミリー化の規模（種類の数）を小さ
く抑えることができる。又、ユーザにとつては、用意さ
れた回路ブロツクの種類と数の制限のために多少システ
ム上の性能を犠牲にして本LSIをプログラムして利用し
ていた場合に対しても、本発明LSIを用いることで、よ
りシステム上好ましい設計を行なうことが可能となると
いう効果がある。
合が増える。従つて、回路ブロツク構成の異なる各種プ
ログラマブルLSIを用意してフアミリー化しなければな
らない本LSIのフアミリー化の規模（種類の数）を小さ
く抑えることができる。又、ユーザにとつては、用意さ
れた回路ブロツクの種類と数の制限のために多少システ
ム上の性能を犠牲にして本LSIをプログラムして利用し
ていた場合に対しても、本発明LSIを用いることで、よ
りシステム上好ましい設計を行なうことが可能となると
いう効果がある。
以下、本発明の実施例を図面を用いて詳述する。
先ずレイアウトを第２図を利用して説明する。
即ち、Ｓｉウエーハの一辺に回路ブロツク21ａ，21ｂ,
…,21Ｎが作り込まれており、各回路ブロツクは、４イ
ンプツトNANDゲート等、論理機能素子の１つ以上により
構成されている。この論理機能素子はCMOS構成を為し、
専用ＩＣ即ち標準セル方式における手書きの標準セル或
いは配線済みのゲートアレイである。複雑な論理機能素
子は標準セル方式により種々の標準セルを相互配線で組
み合せて形成してもよい。
…,21Ｎが作り込まれており、各回路ブロツクは、４イ
ンプツトNANDゲート等、論理機能素子の１つ以上により
構成されている。この論理機能素子はCMOS構成を為し、
専用ＩＣ即ち標準セル方式における手書きの標準セル或
いは配線済みのゲートアレイである。複雑な論理機能素
子は標準セル方式により種々の標準セルを相互配線で組
み合せて形成してもよい。
回路ブロツクの構成は次の通りである。
４インプツトNANDゲートを２つもつブロツク…15個 ２インプツトNANDゲートを４つもつブロツク…14個 ８インプツトNANDゲートを１つもつブロツク…１個 ４つのインパータをもつブロツク …100個 ８ビツトレジスタのブロツク …19個 ２つのＤタイプフリツプフロツプをもつブロツク…
19個 ４インプツトのANDゲートを２つもつブロツク…17
個 ２対１データセレクタを４つもつブロツク …13個 ４ビツトバイナリカウンタを２つもつブロツク…11
個 ２−４ラインデコーダを２つもつブロツク …７個 ３−８ラインデコーダをもつブロツク…３個 ４−１セレクタを２つもつブロツク …５個 ８−１セレクタをもつブロツク …４個 ８ビツト直列入力−並列出力シフトレジスタをもつ
ブロツク…３個 ８ビツト並列入力−直列出力シフトレジスタをもつ
ブロツク…３個 ８ビツト直列入力−直列出力シフトレジスタをもつ
ブロツク…２個 単安定マルチバイブレータを２つもつブロツク…４
個 ２インプツトＯＲゲートを４つもつブロツク …４
個 ２インプツトNORゲートを４つもつブロツク …３
個 AND-ORインバータを２つもつブロツク …３個 64ビツトRAMのブロツク …３個 ２インプツトEXCLUSIVE-ORゲートを４つもつブロツ
ク…２個 ４ビツトコンパレータのブロツク …３個 Ｊ−Ｋフリツプフロツプを２つもつブロツク …４
個 ９ビツトの隅／奇パリテイジエネレータ／チエツカ
のブロツク…３個 ４ビツトバイナリ全加算器のブロツク…２個 ２入力ANDが20個、３入力ANDが10個、３入力NORが
５個、４入力NORが５個、インバータが10個、回路ブロ
ツクとして用意され、これらの配線をユーザがフイール
ドで任意に決定できるよう隣接してスイツチマトリクス
部を用意してこれを行ない、入力線数10個、出力線数10
個を備えたブロツク…１個 即ち、264個のMSIからなる回路ブロツクと１個のプログ
ラム可能な回路ブロツクが備えられていて１種のチツプ
からいかなる機能を有するLSIも作ることができるよう
にされている。
19個 ４インプツトのANDゲートを２つもつブロツク…17
個 ２対１データセレクタを４つもつブロツク …13個 ４ビツトバイナリカウンタを２つもつブロツク…11
個 ２−４ラインデコーダを２つもつブロツク …７個 ３−８ラインデコーダをもつブロツク…３個 ４−１セレクタを２つもつブロツク …５個 ８−１セレクタをもつブロツク …４個 ８ビツト直列入力−並列出力シフトレジスタをもつ
ブロツク…３個 ８ビツト並列入力−直列出力シフトレジスタをもつ
ブロツク…３個 ８ビツト直列入力−直列出力シフトレジスタをもつ
ブロツク…２個 単安定マルチバイブレータを２つもつブロツク…４
個 ２インプツトＯＲゲートを４つもつブロツク …４
個 ２インプツトNORゲートを４つもつブロツク …３
個 AND-ORインバータを２つもつブロツク …３個 64ビツトRAMのブロツク …３個 ２インプツトEXCLUSIVE-ORゲートを４つもつブロツ
ク…２個 ４ビツトコンパレータのブロツク …３個 Ｊ−Ｋフリツプフロツプを２つもつブロツク …４
個 ９ビツトの隅／奇パリテイジエネレータ／チエツカ
のブロツク…３個 ４ビツトバイナリ全加算器のブロツク…２個 ２入力ANDが20個、３入力ANDが10個、３入力NORが
５個、４入力NORが５個、インバータが10個、回路ブロ
ツクとして用意され、これらの配線をユーザがフイール
ドで任意に決定できるよう隣接してスイツチマトリクス
部を用意してこれを行ない、入力線数10個、出力線数10
個を備えたブロツク…１個 即ち、264個のMSIからなる回路ブロツクと１個のプログ
ラム可能な回路ブロツクが備えられていて１種のチツプ
からいかなる機能を有するLSIも作ることができるよう
にされている。
第１図は、に注目した本プログラマブルLSIの構成を
模式化して示したものである。101ａ，101ｂ，…，101
N-2，101N-1，101Ｎは回路ブロツクである。101ａ，101
ｂ，…，101N-2，101N-1はその論理機能が固定され定ま
つているが、101Ｎは、ユーザによつてその論理機能が
プログラムできるようになつている。101Ｎの中には小
回路ブロツク102a,102ｂ，…，102N-1，102Ｎがある。
これらは２入力AND 20個、３入力AND 10個、３入力NOR
５個、４入力NOR５個、インバータ10個である。これら
は小スイツチマトリクス103により、互いの結線関係が
プログラマブルになつている。回路ブロツク101Nからの
出力は出力線104によつて行なわれ、合計10本存在す
る。この出力線はスイツチマトリクス105に導入され、
回路ブロツク101a，…，101N-1への入力線106と交差
し、その交点のスイツチ107により結線可能となつてい
る。出力線104は回路ブロツク101Ｎの中では入力線と同
様な働らきをなし、小回路ブロツクからの出力線108と
交差し、その交点にスイツチをもち、結線可能となつて
いる。
模式化して示したものである。101ａ，101ｂ，…，101
N-2，101N-1，101Ｎは回路ブロツクである。101ａ，101
ｂ，…，101N-2，101N-1はその論理機能が固定され定ま
つているが、101Ｎは、ユーザによつてその論理機能が
プログラムできるようになつている。101Ｎの中には小
回路ブロツク102a,102ｂ，…，102N-1，102Ｎがある。
これらは２入力AND 20個、３入力AND 10個、３入力NOR
５個、４入力NOR５個、インバータ10個である。これら
は小スイツチマトリクス103により、互いの結線関係が
プログラマブルになつている。回路ブロツク101Nからの
出力は出力線104によつて行なわれ、合計10本存在す
る。この出力線はスイツチマトリクス105に導入され、
回路ブロツク101a，…，101N-1への入力線106と交差
し、その交点のスイツチ107により結線可能となつてい
る。出力線104は回路ブロツク101Ｎの中では入力線と同
様な働らきをなし、小回路ブロツクからの出力線108と
交差し、その交点にスイツチをもち、結線可能となつて
いる。
一方回路ブロツク101Ｎへ入力は入力線109によつて行な
われ、合計10本存在する。この入力線は、スイツチマト
リクス105に導入され、回路ブロツク101ａ，…，101N-1
からの出力線110と交差し、その交点のスイツチ111によ
り結線可能となつている。入力線109は、回路ブロツク1
01Ｎの中では出力線と同様な働らきをなし、小回路ブロ
ツクへの入力線112と交差し、その交点にスイツチをも
ち、結線可能となつている。113,114はスイツチマトリ
クス105，小スイツチマトリクス103に共通なＸデコーダ
ー，Ｙデコーダーである。
われ、合計10本存在する。この入力線は、スイツチマト
リクス105に導入され、回路ブロツク101ａ，…，101N-1
からの出力線110と交差し、その交点のスイツチ111によ
り結線可能となつている。入力線109は、回路ブロツク1
01Ｎの中では出力線と同様な働らきをなし、小回路ブロ
ツクへの入力線112と交差し、その交点にスイツチをも
ち、結線可能となつている。113,114はスイツチマトリ
クス105，小スイツチマトリクス103に共通なＸデコーダ
ー，Ｙデコーダーである。
このように、本プログラマブルLSIの回路ブロツクを構
成することにより、その応用範囲が拡大する。その一例
を次に示す。第３図は、回路ブロツク101Ｎの中に４ビ
ツトバイナリ全加算器を構成した場合の結線方法を示
す。一方、第４図には、回路ブロツク101Ｎの中に２イ
ンプツトマルチプレクサ４個をもつ回路を構成した場合
の結線方法を示す。
成することにより、その応用範囲が拡大する。その一例
を次に示す。第３図は、回路ブロツク101Ｎの中に４ビ
ツトバイナリ全加算器を構成した場合の結線方法を示
す。一方、第４図には、回路ブロツク101Ｎの中に２イ
ンプツトマルチプレクサ４個をもつ回路を構成した場合
の結線方法を示す。
第３図の全加算器においては、A1,B1をＬＳＢ（Least S
ignificant Bit）とし、Ａ４，Ｂ４をMSB(Most signifi
cant Bit)とする２進法４桁の数Ａ（＝A4A3A2A1）とＢ
（＝B4B3B2B1）の加算を行なう。本計算は下位よりのキ
ヤリ信号Ｃ０を受けつけ答として、上位のキヤリ信号Ｃ
４と部分和Σ4Σ3Σ2Σ1を与える。本回路では２入力AN
D24個、３入力AND４個、３入力NOR４個、４入力NOR４
個、インパータ６個を用いている。回路ブロツク101Ｎ
には２入力ANDが20個しかないが不足の４個は３入力AND
を４個使うことで補つている。すなわち３入力ANDの１
入力を論理レベル“Ｈ”に固定し２入力ANDとして用い
る。
ignificant Bit）とし、Ａ４，Ｂ４をMSB(Most signifi
cant Bit)とする２進法４桁の数Ａ（＝A4A3A2A1）とＢ
（＝B4B3B2B1）の加算を行なう。本計算は下位よりのキ
ヤリ信号Ｃ０を受けつけ答として、上位のキヤリ信号Ｃ
４と部分和Σ4Σ3Σ2Σ1を与える。本回路では２入力AN
D24個、３入力AND４個、３入力NOR４個、４入力NOR４
個、インパータ６個を用いている。回路ブロツク101Ｎ
には２入力ANDが20個しかないが不足の４個は３入力AND
を４個使うことで補つている。すなわち３入力ANDの１
入力を論理レベル“Ｈ”に固定し２入力ANDとして用い
る。
一方、第４図の２対１データマルチプレクサを４個もつ
回路においては、SELECT入力が“Ｌ”だとＡ入力が出力
され、SELECT入力が“Ｈ”のときＢ入力が出力される。
なおSTROBE入力を“Ｈ”とするとデータ入力に無関係に
出力は“Ｌ”となる。本回路では３入力AND８個、２入
力NOR４個、インパータ７個が用いられている。
回路においては、SELECT入力が“Ｌ”だとＡ入力が出力
され、SELECT入力が“Ｈ”のときＢ入力が出力される。
なおSTROBE入力を“Ｈ”とするとデータ入力に無関係に
出力は“Ｌ”となる。本回路では３入力AND８個、２入
力NOR４個、インパータ７個が用いられている。
このように回路ブロツク101Ｎをプログラマプルにする
ことによつて、システムとして４ビツトバイナリ全加算
器を３個必要とする場合にも、本プログラマプルLSIを
応用することができるし、又、４ビツトバイナリ全加算
器は２個でよいが、４つの２対１データマルチプレクサ
を必要とするシステム応用にも本プログラマブルLSIを
適用できる。更に回路ブロツク101Ｎの結線を変更すれ
ば別の機能をもつ回路ブロツクとして用いることもでき
るわけで、極めて融通性のあるプログラマブルLSIを提
供できる。
ことによつて、システムとして４ビツトバイナリ全加算
器を３個必要とする場合にも、本プログラマプルLSIを
応用することができるし、又、４ビツトバイナリ全加算
器は２個でよいが、４つの２対１データマルチプレクサ
を必要とするシステム応用にも本プログラマブルLSIを
適用できる。更に回路ブロツク101Ｎの結線を変更すれ
ば別の機能をもつ回路ブロツクとして用いることもでき
るわけで、極めて融通性のあるプログラマブルLSIを提
供できる。
以上の実施例においては回路ブロツク101Ｎの出力線10
4，入力109の引き出し位置がブロツクの下方からであつ
たが、ブロツクの上方から行なうと、スイツチマトリク
ス105の占有面積を小さくできる。この時の回路ブロツ
ク101Ｎの様子を第５図に示す。
4，入力109の引き出し位置がブロツクの下方からであつ
たが、ブロツクの上方から行なうと、スイツチマトリク
ス105の占有面積を小さくできる。この時の回路ブロツ
ク101Ｎの様子を第５図に示す。
又、回路ブロツク101ＮをANDプレーン、ＯＲプレーンに
よつて行なうPLA(Programmable Logic Array)としてお
くことも有効である。第６図はその時の例を示す。601
ａ，…，601N-1，601Ｎは回路ブロツクである。回路ブ
ロツク601ＮはANDプレーン602，ＯＲプレーン603よりな
るPLAである。ANDプレーン、ＯＲプレーンともプログラ
マブルになつている。各々Wired-AND Wired-ORが構成で
きる。604は回路ブロツク601Ｎへの入力線、605は回路
ブロツク601Ｎからの出力線で、どちらもプログラマブ
ルLSI本体のスイツチマトリクス606へと導びかれ回路ブ
ロツク601ａ，…，601N-1の入力線，出力線と結線可能
となつている。
よつて行なうPLA(Programmable Logic Array)としてお
くことも有効である。第６図はその時の例を示す。601
ａ，…，601N-1，601Ｎは回路ブロツクである。回路ブ
ロツク601ＮはANDプレーン602，ＯＲプレーン603よりな
るPLAである。ANDプレーン、ＯＲプレーンともプログラ
マブルになつている。各々Wired-AND Wired-ORが構成で
きる。604は回路ブロツク601Ｎへの入力線、605は回路
ブロツク601Ｎからの出力線で、どちらもプログラマブ
ルLSI本体のスイツチマトリクス606へと導びかれ回路ブ
ロツク601ａ，…，601N-1の入力線，出力線と結線可能
となつている。
以上の実施例ではプログラム可能な回路ブロツクは１個
であつたが、複数個あつても効果を発揮することは言う
までもない。プログラムの方式もスイツチマトリクス方
式，PLA方式以外の方法であつても有効である。
であつたが、複数個あつても効果を発揮することは言う
までもない。プログラムの方式もスイツチマトリクス方
式，PLA方式以外の方法であつても有効である。
更に、プログラム可能な回路ブロツク中の小回路ブロツ
ク、例えば102ａをスイツチマトリクス方式やPLA方式の
プログラム可能な小回路ブロツクとすると、効果が更に
増大する。つまり、プログラム可能回路ブロツクを階層
構造に配置することで本プログラマブルLSIの適用でき
る範囲は飛躍的に拡大する。
ク、例えば102ａをスイツチマトリクス方式やPLA方式の
プログラム可能な小回路ブロツクとすると、効果が更に
増大する。つまり、プログラム可能回路ブロツクを階層
構造に配置することで本プログラマブルLSIの適用でき
る範囲は飛躍的に拡大する。
第７図には、階層構造プログラマブルLSIにおける信号
伝達遅延の増大を防止するために駆動能力の大きいバツ
フア回路をプログラム可能な回路ブロツクの出力部と入
力部に設けた例を示す。階層構造においては出力信号は
スイツチ素子を複数個通過して、次の回路ブロツクの入
力へと伝達されるが、その間スイツチ素子のＯＮ抵抗Ｒ
と、浮遊容量Ｃの時定数ＣＲにより伝達遅延時間が大き
くなつてしまうが、バツフア回路の挿入でこれを防止す
るものである。図中、701は、プログラム可能な回路ブ
ロツク101Ｎからの出力線104の出口に設けられたバツフ
ア、702は101Ｎの入力線109の入口に設けられたバツフ
アである。
伝達遅延の増大を防止するために駆動能力の大きいバツ
フア回路をプログラム可能な回路ブロツクの出力部と入
力部に設けた例を示す。階層構造においては出力信号は
スイツチ素子を複数個通過して、次の回路ブロツクの入
力へと伝達されるが、その間スイツチ素子のＯＮ抵抗Ｒ
と、浮遊容量Ｃの時定数ＣＲにより伝達遅延時間が大き
くなつてしまうが、バツフア回路の挿入でこれを防止す
るものである。図中、701は、プログラム可能な回路ブ
ロツク101Ｎからの出力線104の出口に設けられたバツフ
ア、702は101Ｎの入力線109の入口に設けられたバツフ
アである。
同様に各回路ブロツク101ａ，…，101N-1の出力線110を
駆動するために、各回路ブロツク内に設けられるバツフ
アは、出力線の長さが長いものほど大きなバツフアにす
ることが信号遅延を均等にするのに役立つ。第８図にそ
の例を示す。すなわち101ａの出力線の方が101N-1の出
力線より長いので各々の駆動バツフア801ａ，801N-1の
駆動能力は、801ａの方が大きく設計してある。
駆動するために、各回路ブロツク内に設けられるバツフ
アは、出力線の長さが長いものほど大きなバツフアにす
ることが信号遅延を均等にするのに役立つ。第８図にそ
の例を示す。すなわち101ａの出力線の方が101N-1の出
力線より長いので各々の駆動バツフア801ａ，801N-1の
駆動能力は、801ａの方が大きく設計してある。
又、第１図，第５図に示すように、階層構造を提供する
プログラムの可能な回路ブロツクの出力線104はスイツ
チマトリクス105の中にあつて、他の回路ブロツク101
ａ，…，101N-1と出力線110よりも短かくなるようにレ
イアウトされている。これは、階層構造を通過する信号
は通過スイツチ数が多いので遅延が大きくなるので、出
力線の浮遊容量を少なくして、少しでも高速にしようと
する設計上の配慮である。仮に第７図のようにバツフア
701を設ける場合でもその大きさを小さくすることが可
能である。一方、逆に、場合によつては104の長さを長
くするようにし、701のバツフアを強力にする手段もあ
りうる。つまり、プログラム可能な回路ブロツク101Ｎ
はかなり高級なロジツクであり、その中ですでに高速動
作が行なわれているので回路ブロツク101ａ，…，101
N-1の中の低級ロジツク（例えばAND,OR,NAND,NOR,Inver
ter）の出力の信号伝達より遅くてもシステム上は良い
場合がある。この時には低級ロジツクの出力線の長さほ
ど短かくなるようにレイアウトを工夫すればよい。この
場合の例を第９図に示す。出力線104にはバツフア901が
設けられ、回路ブロツク101ａ，…，101Ｎの中で出力線
の長さが最大である。この時低級ロジツクは101N-1，10
1N-2，…の領域に収められ、高級ロジツクほど101ａに
近い領域に収められている。
プログラムの可能な回路ブロツクの出力線104はスイツ
チマトリクス105の中にあつて、他の回路ブロツク101
ａ，…，101N-1と出力線110よりも短かくなるようにレ
イアウトされている。これは、階層構造を通過する信号
は通過スイツチ数が多いので遅延が大きくなるので、出
力線の浮遊容量を少なくして、少しでも高速にしようと
する設計上の配慮である。仮に第７図のようにバツフア
701を設ける場合でもその大きさを小さくすることが可
能である。一方、逆に、場合によつては104の長さを長
くするようにし、701のバツフアを強力にする手段もあ
りうる。つまり、プログラム可能な回路ブロツク101Ｎ
はかなり高級なロジツクであり、その中ですでに高速動
作が行なわれているので回路ブロツク101ａ，…，101
N-1の中の低級ロジツク（例えばAND,OR,NAND,NOR,Inver
ter）の出力の信号伝達より遅くてもシステム上は良い
場合がある。この時には低級ロジツクの出力線の長さほ
ど短かくなるようにレイアウトを工夫すればよい。この
場合の例を第９図に示す。出力線104にはバツフア901が
設けられ、回路ブロツク101ａ，…，101Ｎの中で出力線
の長さが最大である。この時低級ロジツクは101N-1，10
1N-2，…の領域に収められ、高級ロジツクほど101ａに
近い領域に収められている。
ここで低級ロジツクとは先述した回路ブロツク構成長に
おいて、，，，，，，，，、高級ロ
ジツクとはそれ以外のものである。
おいて、，，，，，，，，、高級ロ
ジツクとはそれ以外のものである。
第10図は、低級ロジツクのスイツチマトリクス領域の信
号遅延時間を抑えるために出力線を短かくした例を示
す。回路ブロツク群1001の中にある1002，1003は低級ロ
ジツクである。これらの出力線1004，1005は全回路ブロ
ツクの入力線と交差するようにはなつていない。1006の
部分で、同じ縦方向に走る配線領域を1004と1005で共用
しており、ここで1004と1005はisolateされているから
である。これにより出力線の長さは短かくなり、信号伝
達遅延も小さくすることができる。又、縦方向配線領域
の共用により、スイツチマトリクス領域の面積減少とス
イツチ数減少という効果のため信号伝達時間減少に寄与
する。このような方法は相互配線の自由度を減じるもの
であるが、低級ロジツクであるだけに数多く回路ブロツ
ク領域に分散させたり、そのうちのいくつかについては
全回路ブロツクと結線可能としておくことで実用上問題
なくすることな可能でる。なお1007，1008，1009は高級
ロジツクであり全回路ブロツクと結線可能となつてい
る。本発明プログラマブルLSIにおけるプログラム可能
な回路ブロツクは、高級ロジツクとしての取り扱いをす
ることが望ましい。
号遅延時間を抑えるために出力線を短かくした例を示
す。回路ブロツク群1001の中にある1002，1003は低級ロ
ジツクである。これらの出力線1004，1005は全回路ブロ
ツクの入力線と交差するようにはなつていない。1006の
部分で、同じ縦方向に走る配線領域を1004と1005で共用
しており、ここで1004と1005はisolateされているから
である。これにより出力線の長さは短かくなり、信号伝
達遅延も小さくすることができる。又、縦方向配線領域
の共用により、スイツチマトリクス領域の面積減少とス
イツチ数減少という効果のため信号伝達時間減少に寄与
する。このような方法は相互配線の自由度を減じるもの
であるが、低級ロジツクであるだけに数多く回路ブロツ
ク領域に分散させたり、そのうちのいくつかについては
全回路ブロツクと結線可能としておくことで実用上問題
なくすることな可能でる。なお1007，1008，1009は高級
ロジツクであり全回路ブロツクと結線可能となつてい
る。本発明プログラマブルLSIにおけるプログラム可能
な回路ブロツクは、高級ロジツクとしての取り扱いをす
ることが望ましい。
第11図は入出力配線のレイアウトに関する実施例であ
る。各回路ブロツク101ａ〜101Ｋは専用ＩＣ或いはゲー
トアレイのような方法により形成されていてもよいし、
以上の例と同様その内の１つが少なくとも先述電気的に
プログラマプルな回路ブロツク（例えば101Ｋ）により
構成されていいもよい。
る。各回路ブロツク101ａ〜101Ｋは専用ＩＣ或いはゲー
トアレイのような方法により形成されていてもよいし、
以上の例と同様その内の１つが少なくとも先述電気的に
プログラマプルな回路ブロツク（例えば101Ｋ）により
構成されていいもよい。
本実施例では、Ｔ字状を為す出力線110の「首」配線部
の長さの分布がスイツチマトリクスの内側でピークを持
つ様に設計されている。即ち、今迄示した方法では電流
路の長さが最大スイツチマトリクスの３辺の合計長さで
あつたが、本レイアウトによりこれを短縮する事ができ
る。図で示す様に首配線部が最長の出力線を用いた電流
パスＡ→Ｂ→Ｃ→Ｄは従前の方式に比べて短い。これは
配線抵抗による信号伝達遅延を小さくするのに有効な方
式である。
の長さの分布がスイツチマトリクスの内側でピークを持
つ様に設計されている。即ち、今迄示した方法では電流
路の長さが最大スイツチマトリクスの３辺の合計長さで
あつたが、本レイアウトによりこれを短縮する事ができ
る。図で示す様に首配線部が最長の出力線を用いた電流
パスＡ→Ｂ→Ｃ→Ｄは従前の方式に比べて短い。これは
配線抵抗による信号伝達遅延を小さくするのに有効な方
式である。
第12図は回路ブロツクの他のレイアウト例である。例え
ば回路ブロツク101ｊは電気的にプログラマプルな回路
ブロツクである。この例では回路ブロツクが左右に振り
分けられ出力線110の平均長さがこれにより短かくされ
ている。尚、図中破線で示した1201はＸデコーダー、12
02はＹデコーダーである。
ば回路ブロツク101ｊは電気的にプログラマプルな回路
ブロツクである。この例では回路ブロツクが左右に振り
分けられ出力線110の平均長さがこれにより短かくされ
ている。尚、図中破線で示した1201はＸデコーダー、12
02はＹデコーダーである。
さて、第13図は、今まで述べて来た回路ブロツクにおけ
る論理機能素子の実際のレイアウト例を示す平面図であ
る。この図はインバータである。即ち、Ｐ型Si基板にＮ
ウエル1301が形成されており、両領域に跨つて第１層ポ
リシリコンからなるゲート電極1302が形作られている。
そして、ゲート電極1302に隣接してソース，ドレインを
形成しているＮ+型拡散層1303及びＰ+型拡散層1304を有
するCMOS構成となつている。又、両端にはＮ+拡散層か
らなるＶSS電源線（接地）1305及びＰ+型拡散層からな
るＶDD電源線1306がある。粗い斜線で示した層はＡｌ配
線である（1307）。そして、1308は信号入力端、1309は
信号出力端である。
る論理機能素子の実際のレイアウト例を示す平面図であ
る。この図はインバータである。即ち、Ｐ型Si基板にＮ
ウエル1301が形成されており、両領域に跨つて第１層ポ
リシリコンからなるゲート電極1302が形作られている。
そして、ゲート電極1302に隣接してソース，ドレインを
形成しているＮ+型拡散層1303及びＰ+型拡散層1304を有
するCMOS構成となつている。又、両端にはＮ+拡散層か
らなるＶSS電源線（接地）1305及びＰ+型拡散層からな
るＶDD電源線1306がある。粗い斜線で示した層はＡｌ配
線である（1307）。そして、1308は信号入力端、1309は
信号出力端である。
通常の回路ブロツク及び小回路ブロツク例えば102ａ〜1
02Ｎ（第１図）の出力には夫々出力バツフアを付けるの
が好ましいが、電気的にプログラマブルとした小回路ブ
ロツク102ａ〜102Ｎがインバータの様に低級ロジツクで
構成されている場合には、その出力を即ちインバータの
出力を直接出力線108に接続する事が出来る。即ち、第1
3図における出力端1309は例えば第１図における出力線1
08と、また入力端1308は入力線112と第１層Ａｌで一体
形成して接続する事が可能である。
02Ｎ（第１図）の出力には夫々出力バツフアを付けるの
が好ましいが、電気的にプログラマブルとした小回路ブ
ロツク102ａ〜102Ｎがインバータの様に低級ロジツクで
構成されている場合には、その出力を即ちインバータの
出力を直接出力線108に接続する事が出来る。即ち、第1
3図における出力端1309は例えば第１図における出力線1
08と、また入力端1308は入力線112と第１層Ａｌで一体
形成して接続する事が可能である。
第14図はスイツチマトリクス例えば第１図の105，103で
用いられているスイツチ素子107の平面図である。図は
入出力線の１交点部分を示し、スイツチはＥ2PROM(Elec
trical Erasable Programable ROM)である。簡単のため
に製造プロセスを追つて構成を説明する。先ず、Ｐ型Si
基板のソース，ドレイン及びチヤネル領域に対応するト
ランジスタ領域1401及びＬ字形の書き込み電極1402領域
にマスクを載せ、周りの基板にフイールド酸化膜を形成
する。次いで、このマスクを取り、図中一点鎖線で囲ま
れた領域Ａにイオン注入によりＮ+拡散層を形成する。
そして、これに用いたマスクを取り、基板全体をゲート
酸化する。そして、破線で囲んだ領域Ｂのゲート酸化膜
を除去し、この第３マスクを取り熱酸化により100Å程
度の薄いトンネル酸化膜を作る。即ち、Ｃで示した領域
がトンネル領域である。次に第１層ポリシリコンにより
フローテイングゲート1403を凸形の平面形状を為す如く
形成する。次にフローテイングゲートから露出する基板
に不純物をイオン注入する。これにより、Ｅ2PROMのＮ+
ソース1404，ドレイン1405が形成され、また書込み電極
1402が完成する。次に、第２ゲート酸化を行なつて第２
層ポリシリコンによりフローテイングゲートに容量結合
する第１の制御ゲートＣＧ11406をＸ方向に配設する。
又、この第２層ポリシリコンによりＸ方向に走る出力線
1408を形成する。更に第３ゲート酸化を行なつて第３層
ポリシリコンにより残余のフローテイングゲート部分と
容量結合する第２の制御ゲートＣＧ21407をＹ方向に形
成する。第２層，第３層ポリシリコン層は図中太線で表
わされている。そして、全体にCVD酸化膜を被せ、コン
タクトホールを開け第１層Al配線を施す。ドレイン1405
に接続すると共に出力線1408に接続しているのはＹ方向
に設けられたAlの出力線1408′である。即ちＴ字を形成
している。またソース1404に接続されＹ方向に設けられ
ているのはAlの入力線1409である。また書込み電極ＥＧ
1402に接続されＹ方向に配設されているのはＡｌの制御
線1410（書換え線）である。このＥ2PROMはMOSFET構成
であるが、ソース，ドレインとは独立にＣＧ１，Ｃ
Ｇ２，ＥＧを持つている。書込み時には、ＣＧ１＝ＣＧ
２＝20Ｖ、ＥＧ＝０Ｖとするとトンネル領域Ｃからフロ
ーテイングゲートに電子が注入される。逆に消去時には
ＣＧ１＝ＣＧ２＝０Ｖ、ＥＧ＝20Ｖとするとフローテイ
ングゲートからトンネル領域Ｃに電子が放出される。両
者間の閾値差によりＥ2PROMのＯＮ，ＯＦＦが実現され
る。即ち、入出力線間のＯＮ，ＯＦＦがプログラムされ
る。
用いられているスイツチ素子107の平面図である。図は
入出力線の１交点部分を示し、スイツチはＥ2PROM(Elec
trical Erasable Programable ROM)である。簡単のため
に製造プロセスを追つて構成を説明する。先ず、Ｐ型Si
基板のソース，ドレイン及びチヤネル領域に対応するト
ランジスタ領域1401及びＬ字形の書き込み電極1402領域
にマスクを載せ、周りの基板にフイールド酸化膜を形成
する。次いで、このマスクを取り、図中一点鎖線で囲ま
れた領域Ａにイオン注入によりＮ+拡散層を形成する。
そして、これに用いたマスクを取り、基板全体をゲート
酸化する。そして、破線で囲んだ領域Ｂのゲート酸化膜
を除去し、この第３マスクを取り熱酸化により100Å程
度の薄いトンネル酸化膜を作る。即ち、Ｃで示した領域
がトンネル領域である。次に第１層ポリシリコンにより
フローテイングゲート1403を凸形の平面形状を為す如く
形成する。次にフローテイングゲートから露出する基板
に不純物をイオン注入する。これにより、Ｅ2PROMのＮ+
ソース1404，ドレイン1405が形成され、また書込み電極
1402が完成する。次に、第２ゲート酸化を行なつて第２
層ポリシリコンによりフローテイングゲートに容量結合
する第１の制御ゲートＣＧ11406をＸ方向に配設する。
又、この第２層ポリシリコンによりＸ方向に走る出力線
1408を形成する。更に第３ゲート酸化を行なつて第３層
ポリシリコンにより残余のフローテイングゲート部分と
容量結合する第２の制御ゲートＣＧ21407をＹ方向に形
成する。第２層，第３層ポリシリコン層は図中太線で表
わされている。そして、全体にCVD酸化膜を被せ、コン
タクトホールを開け第１層Al配線を施す。ドレイン1405
に接続すると共に出力線1408に接続しているのはＹ方向
に設けられたAlの出力線1408′である。即ちＴ字を形成
している。またソース1404に接続されＹ方向に設けられ
ているのはAlの入力線1409である。また書込み電極ＥＧ
1402に接続されＹ方向に配設されているのはＡｌの制御
線1410（書換え線）である。このＥ2PROMはMOSFET構成
であるが、ソース，ドレインとは独立にＣＧ１，Ｃ
Ｇ２，ＥＧを持つている。書込み時には、ＣＧ１＝ＣＧ
２＝20Ｖ、ＥＧ＝０Ｖとするとトンネル領域Ｃからフロ
ーテイングゲートに電子が注入される。逆に消去時には
ＣＧ１＝ＣＧ２＝０Ｖ、ＥＧ＝20Ｖとするとフローテイ
ングゲートからトンネル領域Ｃに電子が放出される。両
者間の閾値差によりＥ2PROMのＯＮ，ＯＦＦが実現され
る。即ち、入出力線間のＯＮ，ＯＦＦがプログラムされ
る。
尚、上記Ｅ2PROMのトランジスタ部は、ソース，ドレイ
ンに比べてチヤネル幅が大きく設定されている。これ
は、ソース，ドレインの拡散層容量を小さくしてスイツ
チの容量を小さくし、チヤネル幅を大きくしてスイツチ
のＯＮ抵抗を小さくする配慮である。
ンに比べてチヤネル幅が大きく設定されている。これ
は、ソース，ドレインの拡散層容量を小さくしてスイツ
チの容量を小さくし、チヤネル幅を大きくしてスイツチ
のＯＮ抵抗を小さくする配慮である。
また、出力線1408は第２層ポリシリコンにより形成した
が、第３層ポリシリコン或いはＡｌを１層追加して第２
層Ａｌにより形成してもよい。
が、第３層ポリシリコン或いはＡｌを１層追加して第２
層Ａｌにより形成してもよい。
第15図(a)は本プログラマブルLSIのレイアウト例を示し
ている。チツプサイズは10ｍ×10ｍである。基板152の
略中央にＥ2PROMでなるスイツチマトリクス150が設けら
れている。154，156は夫々回路ブロツク領域であり、少
なくとも１つの回路ブロツクは電気的にプログラム可能
とされてよい。154の大きさは７mm×１．８mmに設定さ
れ、6.25Ｋゲート相当である。156の大きさは6.25mm×
１mmで3.75Ｋゲート相当である。158はＹ（ロウ）デコ
ーダー、160はＸ（カラム）デコーダーである。
ている。チツプサイズは10ｍ×10ｍである。基板152の
略中央にＥ2PROMでなるスイツチマトリクス150が設けら
れている。154，156は夫々回路ブロツク領域であり、少
なくとも１つの回路ブロツクは電気的にプログラム可能
とされてよい。154の大きさは７mm×１．８mmに設定さ
れ、6.25Ｋゲート相当である。156の大きさは6.25mm×
１mmで3.75Ｋゲート相当である。158はＹ（ロウ）デコ
ーダー、160はＸ（カラム）デコーダーである。
入力線200ａ，200ｂ，及び出力線202ａ，202ｂが回路ブ
ロツク領域154，156から導出されている。スイツチ素子
204ａ〜204hが入出力線の交点に設けられている。PROM1
68ａ，SRAM 168b，８ビツトマイクロプロセツサ178，SR
AM 170，電源回路・クロツク回路182が４角に設けられ
ている。
ロツク領域154，156から導出されている。スイツチ素子
204ａ〜204hが入出力線の交点に設けられている。PROM1
68ａ，SRAM 168b，８ビツトマイクロプロセツサ178，SR
AM 170，電源回路・クロツク回路182が４角に設けられ
ている。
マイクロプロセツサ178の動作を説明する。アドレスパ
ス206，データパス208，コントロールパス210がマイク
ロプロセツサ178から導出されている。これらのバスはP
ROM 168ａ，SRAM 168ｂにつながつている。さらにこれ
らの線はＸデコーダ制御回路212，Ｙデコーダ制御回路2
14に、そしてスイツチ素子群216，218を通してスイツチ
マトリクス150に導入され回路ブロツクの任意の入力
線，出力線と接続出来るようになつている。PROM 168ａ
の中には、マイクロプロセツサ178が回路ブロツク群の
機能試験を行なうための基本手順や、Ｘ，Ｙデコーダを
制御するための基本手順がプログラムとして記憶されて
いる。この内容は本LSIチツプの製作過程で一義的に決
められ永久的に記憶されている。
ス206，データパス208，コントロールパス210がマイク
ロプロセツサ178から導出されている。これらのバスはP
ROM 168ａ，SRAM 168ｂにつながつている。さらにこれ
らの線はＸデコーダ制御回路212，Ｙデコーダ制御回路2
14に、そしてスイツチ素子群216，218を通してスイツチ
マトリクス150に導入され回路ブロツクの任意の入力
線，出力線と接続出来るようになつている。PROM 168ａ
の中には、マイクロプロセツサ178が回路ブロツク群の
機能試験を行なうための基本手順や、Ｘ，Ｙデコーダを
制御するための基本手順がプログラムとして記憶されて
いる。この内容は本LSIチツプの製作過程で一義的に決
められ永久的に記憶されている。
さて本LSIの自己診断を行なうに際しては、まず、行な
わせたい診断の具体的内容を外部からSRAM 168ｂに記憶
させる。アドレスパス206，データパス208，コントロー
ル線210はパツド群220を通してチツプ外部から直接アク
セスできるようになつており、これらの線を用いてSRAM
168ｂにデータが格納される。この際マイクロプロセツ
サの機能を利用して行なつてもよい。続いてマイクロプ
ロセツサSRAMに貯えられている内容に従つてPROM 168ａ
に記述された手順を用いて機能回路ブロツクの機能試験
を開始する。まず特定のアドレス番号をもつカラムデコ
ーダー制御回路をアドレスバス206とコントロール線210
を使つてアクセスしデータパス208上にＯＮとしたいス
イツチのカラム番号を乗せる。カラムデコーダー制御回
路は、このデータバス上の番号を受けとり、これに対応
するスイツチのＸ制御線の電位を選択電位にする。次に
同様にしてロウデコーダー制御回路214をアクセスしＯ
Ｎしたいスイツチのロウ(Row)番号をデータバス上に乗
せ、対応するスイツチのＹ制御線の電位を選択電位にす
る。するとＸ，Ｙ双方で選択されるスイツチは唯一とな
りこのスイツチのみがＯＦＦ→ＯＮとなる。以上の作業
をくり返して行ない所望のスイツチのみをＯＮとさせ
る。これによつて、ある特定の回路ブロツクの機能を試
験するための結線が完了する。例えば３入力NORの回路
ブロツクを試験するために、第15図(b)のような結線が
なされる。３入力NOR 230の出力232はスイツチ204を通
してマイクロプロセツサ178のデータ線のＳに入力す
る。一方データ線Ｐ，Ｑ，Ｒはマイクロプロセツサから
の出力で３入力NORの３入力234，236，238に接続されて
いる。従つてマイクロプロセツサは次表（表１）が満た
されることを確認した時当NORブロツクが正常に動作し
ていると判断すればよい。図中、○はスイツチ（OFF）、 はスイツチ（ON）、・は永久結線を示す。
わせたい診断の具体的内容を外部からSRAM 168ｂに記憶
させる。アドレスパス206，データパス208，コントロー
ル線210はパツド群220を通してチツプ外部から直接アク
セスできるようになつており、これらの線を用いてSRAM
168ｂにデータが格納される。この際マイクロプロセツ
サの機能を利用して行なつてもよい。続いてマイクロプ
ロセツサSRAMに貯えられている内容に従つてPROM 168ａ
に記述された手順を用いて機能回路ブロツクの機能試験
を開始する。まず特定のアドレス番号をもつカラムデコ
ーダー制御回路をアドレスバス206とコントロール線210
を使つてアクセスしデータパス208上にＯＮとしたいス
イツチのカラム番号を乗せる。カラムデコーダー制御回
路は、このデータバス上の番号を受けとり、これに対応
するスイツチのＸ制御線の電位を選択電位にする。次に
同様にしてロウデコーダー制御回路214をアクセスしＯ
Ｎしたいスイツチのロウ(Row)番号をデータバス上に乗
せ、対応するスイツチのＹ制御線の電位を選択電位にす
る。するとＸ，Ｙ双方で選択されるスイツチは唯一とな
りこのスイツチのみがＯＦＦ→ＯＮとなる。以上の作業
をくり返して行ない所望のスイツチのみをＯＮとさせ
る。これによつて、ある特定の回路ブロツクの機能を試
験するための結線が完了する。例えば３入力NORの回路
ブロツクを試験するために、第15図(b)のような結線が
なされる。３入力NOR 230の出力232はスイツチ204を通
してマイクロプロセツサ178のデータ線のＳに入力す
る。一方データ線Ｐ，Ｑ，Ｒはマイクロプロセツサから
の出力で３入力NORの３入力234，236，238に接続されて
いる。従つてマイクロプロセツサは次表（表１）が満た
されることを確認した時当NORブロツクが正常に動作し
ていると判断すればよい。図中、○はスイツチ（OFF）、 はスイツチ（ON）、・は永久結線を示す。
尚、このような動作を円滑に行なうため、マイクロプロ
セツサ領域178にマイクロプロセツサだけが専用に使え
る前記168ａのROMや168ｂのSRAMと同じ働らきをするMem
oryがあることも好ましい。
セツサ領域178にマイクロプロセツサだけが専用に使え
る前記168ａのROMや168ｂのSRAMと同じ働らきをするMem
oryがあることも好ましい。
以上のような自己診断テストを繰り返して行ない不良で
あつた回路ブロツクの識別番号と不良モードを168ａのP
ROM中の余つたメモリ領域に次々と書き込んでいく。ユ
ーザは後からこのPROMの内容を読み出すことで不良の機
能回路ブロツクを認識し、これを避けて使うことができ
る。
あつた回路ブロツクの識別番号と不良モードを168ａのP
ROM中の余つたメモリ領域に次々と書き込んでいく。ユ
ーザは後からこのPROMの内容を読み出すことで不良の機
能回路ブロツクを認識し、これを避けて使うことができ
る。
さて本LSIにある論理動作を行なわせるためにはＯＮと
すべきスイイツチを決めてやればよい。つまりＯＮとす
べきSwitchの組み合せを決めれば、本LSIの論理動作は
一義的に決まる。Switch総数が1.28Ｍ個であるとすると
１つのスイツチを特定するに必要なビツト数は２20＜1.
28×106＜２21であるから21である。各出力（全部で800
本）が平均fan-out３であるとすると各出力線に平均３
個のスイツチをＯＮとすることを考えて、ＯＮである全
スイツチ数は800×３＝2400個である。従つてこのＯＮ
スイツチの全てを記憶するには21×2400＝50400bitのメ
モリがあればよい。そこで例えばRAM 168ｂの中に論理
動作を決定するＯＮスイツチの組合せを２種類記憶させ
ておく。まずマイクロプロセツサは第１の組合せのスイ
ツチを認識し、前記と同様の方法でデコーダー回路を通
してスイツチをＯＮにしていく。第１の組合せのスイツ
チをすべてＯＮとしたあと本LSIは第１の論理動作を行
なう。次に必要に応じて第２の組合せのスイツチのみを
ＯＮとすると第１の論理動作とは全く異なる第２の論理
動作を行なわせることができる。第１の動作から第２の
動作へ移る必要があると判断するのは本LSI内部のロジ
ツクが発生させてもよいし、又外部から発生させてもよ
い。いずれにしても、このような機能により、本LSIは
時分割的にそのハードウエアを変身させることが可能で
システムの小型化,効率化に寄与できる。
すべきスイイツチを決めてやればよい。つまりＯＮとす
べきSwitchの組み合せを決めれば、本LSIの論理動作は
一義的に決まる。Switch総数が1.28Ｍ個であるとすると
１つのスイツチを特定するに必要なビツト数は２20＜1.
28×106＜２21であるから21である。各出力（全部で800
本）が平均fan-out３であるとすると各出力線に平均３
個のスイツチをＯＮとすることを考えて、ＯＮである全
スイツチ数は800×３＝2400個である。従つてこのＯＮ
スイツチの全てを記憶するには21×2400＝50400bitのメ
モリがあればよい。そこで例えばRAM 168ｂの中に論理
動作を決定するＯＮスイツチの組合せを２種類記憶させ
ておく。まずマイクロプロセツサは第１の組合せのスイ
ツチを認識し、前記と同様の方法でデコーダー回路を通
してスイツチをＯＮにしていく。第１の組合せのスイツ
チをすべてＯＮとしたあと本LSIは第１の論理動作を行
なう。次に必要に応じて第２の組合せのスイツチのみを
ＯＮとすると第１の論理動作とは全く異なる第２の論理
動作を行なわせることができる。第１の動作から第２の
動作へ移る必要があると判断するのは本LSI内部のロジ
ツクが発生させてもよいし、又外部から発生させてもよ
い。いずれにしても、このような機能により、本LSIは
時分割的にそのハードウエアを変身させることが可能で
システムの小型化,効率化に寄与できる。
さて、以上の例では、本プログラマブルLSIは基本的に
ウエハーの一面に形成された。以下は、３次基構成とし
た実施例である。
ウエハーの一面に形成された。以下は、３次基構成とし
た実施例である。
第16図は第１の実施例である。1601はＳｉウエハーであ
り、1602は第２層目の回路層である、第２層目のＳｉ層
である。そして第１層であるＳｉウエハー1601には回路
ブロツク101ａ〜101Ｎ，Ｘデコーダー1603，Ｙデコーダ
ー1604，電源回路及びクロツク発生回路等を備えた周辺
回路1605，マイクロプロセツサ1606，メモリ（RAM,RO
M）1607が形成されている。回路ブロツク101ａ〜101Ｎ
は例えばその１つが先述電気的にプログラム可能な回路
ブロツクよりなる。
り、1602は第２層目の回路層である、第２層目のＳｉ層
である。そして第１層であるＳｉウエハー1601には回路
ブロツク101ａ〜101Ｎ，Ｘデコーダー1603，Ｙデコーダ
ー1604，電源回路及びクロツク発生回路等を備えた周辺
回路1605，マイクロプロセツサ1606，メモリ（RAM,RO
M）1607が形成されている。回路ブロツク101ａ〜101Ｎ
は例えばその１つが先述電気的にプログラム可能な回路
ブロツクよりなる。
第２層Ｓｉ層1602にはＴ字状の出力線110と、Ｉ字状の
入力線106が設けられ、各交点には第14図で示したＥ2PR
OMスイツチ107が設けられている。一点鎖線で示した160
8，1609はスイツチの選択線である。尚、1608は電気的
にプログラマブルな回路ブロツクのスイツチマトリクス
に対向して置くことができるＹデコーダーである。
入力線106が設けられ、各交点には第14図で示したＥ2PR
OMスイツチ107が設けられている。一点鎖線で示した160
8，1609はスイツチの選択線である。尚、1608は電気的
にプログラマブルな回路ブロツクのスイツチマトリクス
に対向して置くことができるＹデコーダーである。
３次元集積回路の製造は例えば次の様なものである。即
ち、Ｓｉウエハー1601に第１層の回路素子を形成し、こ
の全体をシリコン酸化膜等の絶縁膜で平坦に被覆する。
次いでこの層間絶縁層にSiウエハーに達する開口部を設
け、第２層目のＳｉ層1602を平坦に層間絶縁層上に形成
する。これは、スパツタ形成した非晶質シリコン或いは
CVD形成したポリシリコンである。次に、開口部で露出
するＳｉウエハーを種結晶としてレーザーや電子線でビ
ームアニールして単結晶化する。これはブリツジエピタ
キシヤル成長法と呼ばれるが、その他層間絶縁膜表面に
周期的凹凸を設け、これに非晶質シリコン或いはポリシ
リコンを被着し、ビームアニールを施すことによつても
単結晶化することができる。これはグラホエピタキシヤ
ル成長と呼ばれる方法である。
ち、Ｓｉウエハー1601に第１層の回路素子を形成し、こ
の全体をシリコン酸化膜等の絶縁膜で平坦に被覆する。
次いでこの層間絶縁層にSiウエハーに達する開口部を設
け、第２層目のＳｉ層1602を平坦に層間絶縁層上に形成
する。これは、スパツタ形成した非晶質シリコン或いは
CVD形成したポリシリコンである。次に、開口部で露出
するＳｉウエハーを種結晶としてレーザーや電子線でビ
ームアニールして単結晶化する。これはブリツジエピタ
キシヤル成長法と呼ばれるが、その他層間絶縁膜表面に
周期的凹凸を設け、これに非晶質シリコン或いはポリシ
リコンを被着し、ビームアニールを施すことによつても
単結晶化することができる。これはグラホエピタキシヤ
ル成長と呼ばれる方法である。
第１層のＳｉウエハ1601に形成した素子と第２層Ｓｉ層
1602に形成した素子の相互接続はスルーホールを用いれ
ばよい。これにより、回路ブロツクとスイツチマトリク
スの端子間、即ちａ，ｂ，ｃ，ｄ，ｅ，ｆ，とａ′，
ｂ′，ｃ′，ｄ′，ｅ′，ｆ′間、及びデコーダと選択
線の端子間即ちｇ，ｈとｇ′，ｈ′間が接続される。こ
れはチツプの厚み分であるので短くて済む。層間接続は
チツプの側面に配線を施して行なうこともできる。そし
てチツプの上面に入出力パツドを形成すればよい。この
製造法は以下の実施例に対しても同様である。
1602に形成した素子の相互接続はスルーホールを用いれ
ばよい。これにより、回路ブロツクとスイツチマトリク
スの端子間、即ちａ，ｂ，ｃ，ｄ，ｅ，ｆ，とａ′，
ｂ′，ｃ′，ｄ′，ｅ′，ｆ′間、及びデコーダと選択
線の端子間即ちｇ，ｈとｇ′，ｈ′間が接続される。こ
れはチツプの厚み分であるので短くて済む。層間接続は
チツプの側面に配線を施して行なうこともできる。そし
てチツプの上面に入出力パツドを形成すればよい。この
製造法は以下の実施例に対しても同様である。
何れにしても、この様に３次元集積回路構成とすること
により面積当りの実装密度を飛躍的に高めることが出来
る。
により面積当りの実装密度を飛躍的に高めることが出来
る。
(1) 第17図〜第19図は異なる層に夫々回路ブロツク領
域を形成する例である。
域を形成する例である。
第17図において、1701は第３層Ｓｉ層である。1702は出
力選択線、1703は入力選択線で、第３層Ｓｉ層1701に設
けられたＸ及びＹ配線1704及びスイツチ107によりなる
スイツチマトリクスによつて第１層，第２層間の結線が
プログラムされる。
力選択線、1703は入力選択線で、第３層Ｓｉ層1701に設
けられたＸ及びＹ配線1704及びスイツチ107によりなる
スイツチマトリクスによつて第１層，第２層間の結線が
プログラムされる。
第18図は第17図を２層で実現したもので、第17図におけ
る３層目に形成された相互接続用のスイツチマトリクス
が第２層に組み込まれている。回路ブロツク101ａの出
力Ａを第２層目に設けられた回路ブロツクの入力Ｂに接
続するにはSW1,SW2,SW3をＯＮすることにより達成され
る。
る３層目に形成された相互接続用のスイツチマトリクス
が第２層に組み込まれている。回路ブロツク101ａの出
力Ａを第２層目に設けられた回路ブロツクの入力Ｂに接
続するにはSW1,SW2,SW3をＯＮすることにより達成され
る。
第19図においては出力選択線1702，入力選択線1703が異
層間で直接相互接続されている。例えば出力Ａを入力Ｂ
に接続するには、SW1,SW2をＯＮとすることにより達成
される。相互接続に伴なう配線長はスイツチマトリクス
の２辺分である。
層間で直接相互接続されている。例えば出力Ａを入力Ｂ
に接続するには、SW1,SW2をＯＮとすることにより達成
される。相互接続に伴なう配線長はスイツチマトリクス
の２辺分である。
第19図（第20図も同様）において、第２層Ｓｉ層1602を
９０゜右回転させれば、第１層1601の出力選択線1702と
第２層1602の入力選択線1703及び第１層の入力選択線16
02と第２層1602の出力選択線1702を上下方向に夫々重ね
てレイアウトすることが可能であり、選択線1702，1703
の中間部で上下の接続が可能である。
９０゜右回転させれば、第１層1601の出力選択線1702と
第２層1602の入力選択線1703及び第１層の入力選択線16
02と第２層1602の出力選択線1702を上下方向に夫々重ね
てレイアウトすることが可能であり、選択線1702，1703
の中間部で上下の接続が可能である。
また、異なる層に夫々回路ブロツクを形成する例におい
て、例えば第１層1601の回路ブロツク101ａ〜101ＭをＳ
ｉデバイスとし、一方第２層1602の回路ブロツク101M+1
〜101Ｎの少なくとも１つ或いは全部をGaAsデバイス等
他の半導体デバイスで構成することもできる。
て、例えば第１層1601の回路ブロツク101ａ〜101ＭをＳ
ｉデバイスとし、一方第２層1602の回路ブロツク101M+1
〜101Ｎの少なくとも１つ或いは全部をGaAsデバイス等
他の半導体デバイスで構成することもできる。
(2) 第20図及び第21図は回路ブロツクを所定の層に集
めた実施例である。
めた実施例である。
第20図においてはａ〜ｌ及びａ′〜ｌ′間が夫々接続さ
れる。回路ブロツク101ａの出力Ａと101Ｎの入力Ｂとの
接続は、SW1，SW2をＯＮする事により実現できる。
れる。回路ブロツク101ａの出力Ａと101Ｎの入力Ｂとの
接続は、SW1，SW2をＯＮする事により実現できる。
第21図には第20図におけるスイツチマトリクスを１層で
実現した例を示す。2101は相互選択線である。回路ブロ
ツク101ａの出力Ａを、101Ｎの入力Ｂに接続するにはSW
1，SW2をＯＮすれば良い。
実現した例を示す。2101は相互選択線である。回路ブロ
ツク101ａの出力Ａを、101Ｎの入力Ｂに接続するにはSW
1，SW2をＯＮすれば良い。
第20図，第21図において、回路ブロツクの対向領域間
は、第16図に示した周辺回路1605，マイクロプロセツサ
1606，メモリ1607を設けるのに好適である。
は、第16図に示した周辺回路1605，マイクロプロセツサ
1606，メモリ1607を設けるのに好適である。
(3) 第22図は、回路ブロツク領域を、スイツチマトリ
クス領域下にもぐり込ませた例である。
クス領域下にもぐり込ませた例である。
第22図において、出力線110，入力線106は互いに交わつ
ており、面内でＴ字状の配線を有していない。Ｔ字線の
首部に対応する線は層間接続線である。第23図はＳｉウ
エハー1601、スイツチマトリクスの設けられた第２層16
02を上面から重ねて見たものである。第23において、１
点鎖線で示す101ｄ，101ｅ，101ｆは回路ブロツクであ
る。黒丸は回路ブロツクの入力端子、×印は出力端子で
ある。そして、回路ブロツクの出力端子はその直上の入
力線106に、又回路ブロツクの入力端子は同様に直上に
出力線110にスルーホールを介して層間接続線により接
続される。回路ブロツク101ｄの出力端子Ａと回路ブロ
ツク101ｆの入力端子Ｂとの接続はスイツチSW1をＯＮす
る事により行なわれる。即ち接続に要する配線はスイツ
チマトリクスの２辺分である。この例では回路ブロツク
上のスイツチマトリクス交点にはスイツチが設けられて
いないが、勿論スイツチマトリクスの全交点にスイツチ
を設けても構わない。
ており、面内でＴ字状の配線を有していない。Ｔ字線の
首部に対応する線は層間接続線である。第23図はＳｉウ
エハー1601、スイツチマトリクスの設けられた第２層16
02を上面から重ねて見たものである。第23において、１
点鎖線で示す101ｄ，101ｅ，101ｆは回路ブロツクであ
る。黒丸は回路ブロツクの入力端子、×印は出力端子で
ある。そして、回路ブロツクの出力端子はその直上の入
力線106に、又回路ブロツクの入力端子は同様に直上に
出力線110にスルーホールを介して層間接続線により接
続される。回路ブロツク101ｄの出力端子Ａと回路ブロ
ツク101ｆの入力端子Ｂとの接続はスイツチSW1をＯＮす
る事により行なわれる。即ち接続に要する配線はスイツ
チマトリクスの２辺分である。この例では回路ブロツク
上のスイツチマトリクス交点にはスイツチが設けられて
いないが、勿論スイツチマトリクスの全交点にスイツチ
を設けても構わない。
以上、実施例の説明を行なつた。
第１図〜第23図においては出力線をＴ字状にしたが、入
力線をＴ字状に出力線をＩ字に変換することも可能であ
る。
力線をＴ字状に出力線をＩ字に変換することも可能であ
る。
第１図は、本発明プログラマブルLSIの構成を示す平面
図、第２図は、本発明の対象となるプログラマブルLSI
の概要を説明するための平面図、第３図は、本発明プロ
グラマブルLSI中のプログラム可能な回路ブロツク中に
４ビツトバイナリ全加算器を構成した時の結線方法を示
す回路図、第４図は、同プログラム可能な回路ブロツク
中に４つの２対１データマルチプレクサを構成した時の
結線方法を示す回路図、第５図は、本発明プログラマブ
ルLSIの第１図とは異なる構成例を示す平面図、第６図
は、プログラム可能な回路ブロツクにPLAを用意した場
合の構成を示す平面図、第７図は、バツフア回路の挿入
で本発明プログラマブルLSIの信号伝達を高速化する方
法を示す平面図、第８図は信号遅延を均等にするための
出力バツフアの大きさの設計法を示す平面図、第９図は
プログラム可能な回路ブロツクの出力線の配線方法を示
す平面図、第10図は低級ロジツクの回路ブロツクの出力
線の配線方法を示す平面図、第11図はスイツチマトリク
スの配置例を示す平面図、第12図は回路ブロツクのレイ
アウト例を示す平面図、第13図はインバータを示す平面
図、第14図はスイツチを示す平面図、第15図(a)はチツ
プ例を示す平面図、第15図(b)はその動作例を示す回路
図、第16図，第17図，第18図，第19図，第20図，第21図
は３次元構成の例を示す斜視図、第22図は他の３次元の
例を示す斜視図、第23図はこれを上方から透視した例を
示す平面図である。
図、第２図は、本発明の対象となるプログラマブルLSI
の概要を説明するための平面図、第３図は、本発明プロ
グラマブルLSI中のプログラム可能な回路ブロツク中に
４ビツトバイナリ全加算器を構成した時の結線方法を示
す回路図、第４図は、同プログラム可能な回路ブロツク
中に４つの２対１データマルチプレクサを構成した時の
結線方法を示す回路図、第５図は、本発明プログラマブ
ルLSIの第１図とは異なる構成例を示す平面図、第６図
は、プログラム可能な回路ブロツクにPLAを用意した場
合の構成を示す平面図、第７図は、バツフア回路の挿入
で本発明プログラマブルLSIの信号伝達を高速化する方
法を示す平面図、第８図は信号遅延を均等にするための
出力バツフアの大きさの設計法を示す平面図、第９図は
プログラム可能な回路ブロツクの出力線の配線方法を示
す平面図、第10図は低級ロジツクの回路ブロツクの出力
線の配線方法を示す平面図、第11図はスイツチマトリク
スの配置例を示す平面図、第12図は回路ブロツクのレイ
アウト例を示す平面図、第13図はインバータを示す平面
図、第14図はスイツチを示す平面図、第15図(a)はチツ
プ例を示す平面図、第15図(b)はその動作例を示す回路
図、第16図，第17図，第18図，第19図，第20図，第21図
は３次元構成の例を示す斜視図、第22図は他の３次元の
例を示す斜視図、第23図はこれを上方から透視した例を
示す平面図である。
Claims (3)
- 【請求項１】基板に作り込まれた、それ自体論理機能を
有し、かつ信号の入力部及び信号の出力部を有する複数
の回路ブロックと、この複数の回路ブロックからなる回
路ブロック領域に隣接し前記基板上に形成された配線領
域とを備え、前記回路ブロックは複数種の論理機能素子
の集合から構成され、前記配線領域は互いに交わる信号
配線群から構成され、前記信号配線群は各回路ブロック
に接続され、かつこの接続はその回路ブロックが隣接す
る前記配線領域において行なわれ、前記信号配線群の交
差部には夫々スイッチ素子が設けられ、このスイッチ素
子のＯＮ，ＯＦＦ状態を制御することにより各回路ブロ
ック間の信号の入出力関係が決定され所望の集積回路が
構築される半導体集積回路であって、前記回路ブロック
の全部又は一部の機能が電気的にプログラム可能である
ことを特徴とする半導体集積回路。 - 【請求項２】回路ブロック自体も特許請求の範囲第１項
記載の半導体集積回路と同様な回路である階層的なプロ
グラマプル回路からなる前記特許請求の範囲第１項記載
の半導体集積回路。 - 【請求項３】プログラム可能な回路ブロックはＰＬＡに
より構成されていることを特徴とする前記特許請求の範
囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037522A JPH0616530B2 (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60037522A JPH0616530B2 (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198754A JPS61198754A (ja) | 1986-09-03 |
| JPH0616530B2 true JPH0616530B2 (ja) | 1994-03-02 |
Family
ID=12499875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60037522A Expired - Lifetime JPH0616530B2 (ja) | 1985-02-28 | 1985-02-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616530B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2778977B2 (ja) * | 1989-03-14 | 1998-07-23 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JPH0461162A (ja) * | 1990-06-22 | 1992-02-27 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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| US7132350B2 (en) * | 2003-07-21 | 2006-11-07 | Macronix International Co., Ltd. | Method for manufacturing a programmable eraseless memory |
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| US9483598B2 (en) * | 2015-02-09 | 2016-11-01 | Qualcomm Incorporated | Intellectual property block design with folded blocks and duplicated pins for 3D integrated circuits |
-
1985
- 1985-02-28 JP JP60037522A patent/JPH0616530B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61198754A (ja) | 1986-09-03 |
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