JPH0461162A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0461162A JPH0461162A JP2164607A JP16460790A JPH0461162A JP H0461162 A JPH0461162 A JP H0461162A JP 2164607 A JP2164607 A JP 2164607A JP 16460790 A JP16460790 A JP 16460790A JP H0461162 A JPH0461162 A JP H0461162A
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- JP
- Japan
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- polysilicon
- insulating film
- integrated circuit
- semiconductor integrated
- circuit device
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Links
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 26
- 229920005591 polysilicon Polymers 0.000 claims abstract description 26
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- 238000000034 method Methods 0.000 abstract description 2
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Landscapes
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分計〕
この発明は？スフ ＲＯＭ （Ｍａｓｋ Ｒｅａｄ Ｏ
ｎｌｙＭｅｍｏｒｙ）のチップ面積縮少を実現するよう
にした半導体集積回路装置に関するものである。
ｎｌｙＭｅｍｏｒｙ）のチップ面積縮少を実現するよう
にした半導体集積回路装置に関するものである。
第３図及び第４図は、それぞれ従来の半導体集積回路装
置の構成図である。図において、（１）は絶縁膜、（２
）は層間絶縁膜、（３）はＰ型ポリシリコン、（４）は
Ｎ型ポリシリコン、（５）はＡＩ等の導電層、（６）は
Ｎ型基板、（７）はＰ型拡散層、（８）はＮ型ポリシリ
コン層である。
置の構成図である。図において、（１）は絶縁膜、（２
）は層間絶縁膜、（３）はＰ型ポリシリコン、（４）は
Ｎ型ポリシリコン、（５）はＡＩ等の導電層、（６）は
Ｎ型基板、（７）はＰ型拡散層、（８）はＮ型ポリシリ
コン層である。
次に動作について説明する。現在、マスクＲＯＭを含む
メモリＴｃの２健容量の大容量への要求は、近年ますま
す強（なっており、高集積化の必要性が増大している。
メモリＴｃの２健容量の大容量への要求は、近年ますま
す強（なっており、高集積化の必要性が増大している。
ところが既に商品化されているマスクＲＯＭのメモリ部
は、一般にマトリクス状に配されたＭＯＳトランジスタ
を含んでお勢、このＭＯＳトランジスタがメモリセルと
して用いられる。ＭＯＳ）ランジスタを半導体基板上に
形成する場合、ソース・ドレイン・ゲートの３つの領域
が必要とな性、メモリ部全体の面積の微小化には自ずと
限界があった。この問題を解決するために、ＭＯＳ構造
の素子に代わって、ダイオード構造の素子をメモリセル
として用いることが、特分給６１−１９０４および特開
昭６３−１．３７４７１号公報に発表されている。
は、一般にマトリクス状に配されたＭＯＳトランジスタ
を含んでお勢、このＭＯＳトランジスタがメモリセルと
して用いられる。ＭＯＳ）ランジスタを半導体基板上に
形成する場合、ソース・ドレイン・ゲートの３つの領域
が必要とな性、メモリ部全体の面積の微小化には自ずと
限界があった。この問題を解決するために、ＭＯＳ構造
の素子に代わって、ダイオード構造の素子をメモリセル
として用いることが、特分給６１−１９０４および特開
昭６３−１．３７４７１号公報に発表されている。
また１、高集積化を実現することは、セノしサイズの縮
少、さらにチップサイズの縮少に−〕ながり、高歩留ま
外が期待できる。
少、さらにチップサイズの縮少に−〕ながり、高歩留ま
外が期待できる。
従来の半導体集積回路装置は以上のように構成されてい
るので、マスクＲＯＭは、メモリセルアレイと周辺回路
が２次元的に別位置に設ＣＪられ、チップサイズの縮少
を、メモリセルの縮少により実現しなければならないと
いう問題点があった。
るので、マスクＲＯＭは、メモリセルアレイと周辺回路
が２次元的に別位置に設ＣＪられ、チップサイズの縮少
を、メモリセルの縮少により実現しなければならないと
いう問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ダイオード素子を用いたマスクＲＯＭにおい
て、メモリセルサイズの縮少なしに、全体としてのチッ
プサイズの縮少を実現することができる半導体集積回路
装置を得ることを目的とする。
たもので、ダイオード素子を用いたマスクＲＯＭにおい
て、メモリセルサイズの縮少なしに、全体としてのチッ
プサイズの縮少を実現することができる半導体集積回路
装置を得ることを目的とする。
この発明に係る半導体集積回路装置は、半導体基板表面
を少なくとも被覆するように設けられた第１絶縁膜と、
前記第１絶縁膜十に設（夕だ第１．トリシリコン配線と
、前記第１ポリシリコン配置ｓ土に第２絶縁膜を介して
前記第１ポリシリコン配線に直交４るように設けられた
第２ポリシリコシ配線をマトリクス状に配置し、第１ポ
リシリ：ｌン配線と第２ポリシリコン配線が交差すると
ころをメモリセルとする半導体Ｓ積回路装置においζ半
導体基板表面上に設けｔ：周辺回路の上部に、前記マト
リクス状のメモリセルを配置し、全体としてのチップ面
積を縮少させるようにしたものである３、〔作用〕 この発明におけろ半導体集積回路装置は、メモリセルア
レイ部の下部に周辺回路を設けろことにより、チップサ
イズの縮少化を図ることができる。
を少なくとも被覆するように設けられた第１絶縁膜と、
前記第１絶縁膜十に設（夕だ第１．トリシリコン配線と
、前記第１ポリシリコン配置ｓ土に第２絶縁膜を介して
前記第１ポリシリコン配線に直交４るように設けられた
第２ポリシリコシ配線をマトリクス状に配置し、第１ポ
リシリ：ｌン配線と第２ポリシリコン配線が交差すると
ころをメモリセルとする半導体Ｓ積回路装置においζ半
導体基板表面上に設けｔ：周辺回路の上部に、前記マト
リクス状のメモリセルを配置し、全体としてのチップ面
積を縮少させるようにしたものである３、〔作用〕 この発明におけろ半導体集積回路装置は、メモリセルア
レイ部の下部に周辺回路を設けろことにより、チップサ
イズの縮少化を図ることができる。
以下この発明の実施例を図について説明する。
第１図は本発明に係る一実施例による半導体集積回路装
置の構成図である。第１図に於て、ａｌは半導体基板、
（１１）はＰウェル、（１２）はＮウェル、（１３）は
Ｎ”拡散層、（１４）はＰ”拡散層、（１５）は酸化膜
、（１Ｇ）はコントロールゲート、（１７）はスムース
コート、（１８）はＡＩ等の金属配線、（１９） （２
０）は層間絶縁膜、（２１）は保護膜、（２２）は第１
ポリシリコン配線、（２３）は第２ポリシリコン配線、
ポリシリコン配線の中で（２４）はＮ型領域、（２５）
はＰ型領域である。
置の構成図である。第１図に於て、ａｌは半導体基板、
（１１）はＰウェル、（１２）はＮウェル、（１３）は
Ｎ”拡散層、（１４）はＰ”拡散層、（１５）は酸化膜
、（１Ｇ）はコントロールゲート、（１７）はスムース
コート、（１８）はＡＩ等の金属配線、（１９） （２
０）は層間絶縁膜、（２１）は保護膜、（２２）は第１
ポリシリコン配線、（２３）は第２ポリシリコン配線、
ポリシリコン配線の中で（２４）はＮ型領域、（２５）
はＰ型領域である。
第２図は、チップ全体の構成図である。
第１図の半導体集積回路装置は、基板ａａ上に、通常の
ＣＭＯＳプロセスフローに従って、周辺回路部（例えば
、デコーダ回路、センスアンプ回路等）を設ける。この
時、Ａ１等の金属配線（１８）を設けた後、スムースコ
ー）（１，７）で表面を平担化する。この上に眉間絶Ｉ
ｉｌ膜（１９）を形成し、さらに第１ポリシリコン配線
（２２）を形成する。次に層間絶縁膜（２０）を形成し
、所望のデータに合わせてコンタクトホール（２Ｇ）を
開孔する。そしてイオン注入を行ないコンタウドホール
（２６）を通して、ＩＰｎ接合（２４） （２５）を露
出した第１ポリシリコン配線部に形成する。最後に第２
ポリシリコン配ｍ１（２３）および保護膜（２１）を形
成する。
ＣＭＯＳプロセスフローに従って、周辺回路部（例えば
、デコーダ回路、センスアンプ回路等）を設ける。この
時、Ａ１等の金属配線（１８）を設けた後、スムースコ
ー）（１，７）で表面を平担化する。この上に眉間絶Ｉ
ｉｌ膜（１９）を形成し、さらに第１ポリシリコン配線
（２２）を形成する。次に層間絶縁膜（２０）を形成し
、所望のデータに合わせてコンタクトホール（２Ｇ）を
開孔する。そしてイオン注入を行ないコンタウドホール
（２６）を通して、ＩＰｎ接合（２４） （２５）を露
出した第１ポリシリコン配線部に形成する。最後に第２
ポリシリコン配ｍ１（２３）および保護膜（２１）を形
成する。
次に動作について第３図のブロック図によって説明する
。第３図に於て、外部から入力したアトし・スｍ Ｐｉ
Ａ ｏ〜Ａ８によす、アドレスバッファ（３０）は、
アドレス信号をＸデコーダ（３２）、Ｙデコーダ（３１
）に送り、各々所望のワード線Ｗ工とビット線Ｂｙを選
択する。ｌ！択されたワード線Ｗつは“Ｌ″レベル、そ
の他はフローライング状態になるように構成する。ビッ
ト＠Ｂ、１．を選択されてセンスアンプ（３４）と接線
する。ここで接点のがコンタクトホールによって接続さ
れている時は、ビット線Ｂｙの電位はワードｓＷ０を通
してＧＮＤへ抜ける。又、コンタクトホールがなく、接
続していない時はビットｉｇｉ ｓ ｙの電位は下がら
ない。センスアンプはこのビットＩＩ Ｂ ｙの電位の
変化を感知して“１″または０′の判断をし、出力バッ
ファ（３５）よりデータを出力する。以上に述べたＸデ
コーダ（３２）、Ｙデコーダ（３１）、センスアンプ（
３４）、出力バッファ（３５） 等は全てメモリセルア
レイの下部基板上に形成するものである。
。第３図に於て、外部から入力したアトし・スｍ Ｐｉ
Ａ ｏ〜Ａ８によす、アドレスバッファ（３０）は、
アドレス信号をＸデコーダ（３２）、Ｙデコーダ（３１
）に送り、各々所望のワード線Ｗ工とビット線Ｂｙを選
択する。ｌ！択されたワード線Ｗつは“Ｌ″レベル、そ
の他はフローライング状態になるように構成する。ビッ
ト＠Ｂ、１．を選択されてセンスアンプ（３４）と接線
する。ここで接点のがコンタクトホールによって接続さ
れている時は、ビット線Ｂｙの電位はワードｓＷ０を通
してＧＮＤへ抜ける。又、コンタクトホールがなく、接
続していない時はビットｉｇｉ ｓ ｙの電位は下がら
ない。センスアンプはこのビットＩＩ Ｂ ｙの電位の
変化を感知して“１″または０′の判断をし、出力バッ
ファ（３５）よりデータを出力する。以上に述べたＸデ
コーダ（３２）、Ｙデコーダ（３１）、センスアンプ（
３４）、出力バッファ（３５） 等は全てメモリセルア
レイの下部基板上に形成するものである。
以上のようにこの発明によれば、半導体基板表面上に設
けｔこ周辺回路の」６にマトリクス状のメモリセルを配
置した構成としたので、メモリセルの縮少なしにチップ
サイズ面積を縮少することができるという効果がある。
けｔこ周辺回路の」６にマトリクス状のメモリセルを配
置した構成としたので、メモリセルの縮少なしにチップ
サイズ面積を縮少することができるという効果がある。
第１図はこの発明の・実施例による半導体集積回路の構
成図、第２図はチップ全体の構成図、第３図はブロック
図、第４図及び第５図はそれそオ］従来のンスクＲＯＭ
のメモリセル断面図、である。 図においで１．叫は半導体基板、（１３）はＮ″拡散層
、（１４）はｐ”拡散層、（１５）は酸化膜、（１６）
はコントロールゲー・ｌ−１（１７）はスムースコート
、（１８）はＡＩ等の金属配線、（１９） （２０）は
層間絶縁膜、（２１）は保Ｗｉ：膜、（２２）は第１ポ
リシリコン配線、（２３）は第２ポリシリコン配線、（
３０）はアドレス入力バッファ、（３１）はＸデコーダ
、（３２）はＸデコーダ、（３３）はＹゲート回路、（
３４）はセンスアンプ、（３５）は出カバツーノアであ
る□ なお、各図中同一符号は同−又は相当部分を水弟１図 第２図
成図、第２図はチップ全体の構成図、第３図はブロック
図、第４図及び第５図はそれそオ］従来のンスクＲＯＭ
のメモリセル断面図、である。 図においで１．叫は半導体基板、（１３）はＮ″拡散層
、（１４）はｐ”拡散層、（１５）は酸化膜、（１６）
はコントロールゲー・ｌ−１（１７）はスムースコート
、（１８）はＡＩ等の金属配線、（１９） （２０）は
層間絶縁膜、（２１）は保Ｗｉ：膜、（２２）は第１ポ
リシリコン配線、（２３）は第２ポリシリコン配線、（
３０）はアドレス入力バッファ、（３１）はＸデコーダ
、（３２）はＸデコーダ、（３３）はＹゲート回路、（
３４）はセンスアンプ、（３５）は出カバツーノアであ
る□ なお、各図中同一符号は同−又は相当部分を水弟１図 第２図
Claims (1)
- 半導体基板表面を少なくとも被覆するように設けられた
第１絶縁膜と、前記第１絶縁膜上に設けた第１ポリシリ
コン配線と、前記第１ポリシリコン配線上に第２絶縁膜
を介して前記第１ポリシリコン配線に直交するように設
けられた第２ポリシリコン配線をマトリクス状に配置し
、第１ポリシリコン配線と第２ポリシリコン配線が交差
するところをメモリセルとする半導体集積回路装置にお
いて、半導体基板表面上に設けた周辺回路の上部に、前
記マトリクス状のメモリセルを配置したことを特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164607A JPH0461162A (ja) | 1990-06-22 | 1990-06-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2164607A JPH0461162A (ja) | 1990-06-22 | 1990-06-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0461162A true JPH0461162A (ja) | 1992-02-27 |
Family
ID=15796401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2164607A Pending JPH0461162A (ja) | 1990-06-22 | 1990-06-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0461162A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593254A (en) * | 1979-01-05 | 1980-07-15 | Univ Leland Stanford Junior | Readdonly memory and method of programming same |
| JPS57186925A (en) * | 1981-05-11 | 1982-11-17 | Mitsubishi Electric Corp | Current limiter |
| JPS61198754A (ja) * | 1985-02-28 | 1986-09-03 | Toshiba Corp | 半導体集積回路 |
-
1990
- 1990-06-22 JP JP2164607A patent/JPH0461162A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5593254A (en) * | 1979-01-05 | 1980-07-15 | Univ Leland Stanford Junior | Readdonly memory and method of programming same |
| JPS57186925A (en) * | 1981-05-11 | 1982-11-17 | Mitsubishi Electric Corp | Current limiter |
| JPS61198754A (ja) * | 1985-02-28 | 1986-09-03 | Toshiba Corp | 半導体集積回路 |
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