JPS5871652A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、半導体記憶装置、特に絶縁ゲート電界効果
トラ、ジスタ（以下ＭＯ８ＦＥＴもしくはＭＯ８）ラン
ジスタと称する）Ｋよって構成された半導体記憶装置に
関する。

ＭＯ８ＦｇＴＫよって構成されたスタティック型半導体
記憶装置において、マトリクス状に配置された複数のス
タティック型メモリセルの電源配線は、例えば不純物拡
散領域のような半導体領域から構成される。また、メモ
リセルがシリコンゲ−）ＭＯＳＦＥＴのような自己整合
技術によって形成されるＭＯＳ　Ｆ　ＥＴから構成され
る場合、半導体基板上に形成された多結晶シリコン層に
よってＭＯＳＦＥＴのゲート電極が構成されるとともに
ワード線のような配線層が形成される。

しかしながら、半導体領域から構成される電源配線及び
多結晶シリコン層から構成されるワード線は比較的大き
い値の抵抗を持つ。このような場合、電源配線に比較的
大きい電圧降下が生ずるようＫなるので、メモリセルに
供給されるべき電源電圧が低下させられてしまう。その
結果、メモリセルから読み出される信号レベルが低下さ
せられる。ワード線の抵抗が大きい場合、それと回路の
接地点との関に存在する浮遊各章とＫよって、ワード線
選択信号の変化速度が低下させられる。その結果、メモ
リのアクセス時間を長くせざるを得なくなってくる。

従って、この発明の目的は、メモリセルに供給される電
源電圧の低下が小さく、しかもワード線選択信号の変化
速度の大きい半導体記憶装置を提供することにある。

この発明の他の目的は、製造が容易な半導体記憶装置を
提供することＫある。

以下、本発明を実施例とともに詳細に説明する。

第１図は、この発明が適用され今生導体記憶装置の回路
図である。

同図において、ＭＡは、メモリアレイであり、マトリク
ス状に配置された複数のメモリセルＭＳｌ〜ＭＳ、、電
源給電線ＰＬ、〜ＰＬ、、ワード線Ｗ１〜Ｗ２．データ
線Ｄ１〜Ｄ３．及び接地電位給電線ＧＮＤ、〜ＧＮＤ、
を含んでいる。

１つのメモリセルは、図示のような６トランジスタ型Ｃ
ＭＯＳスタティックメモリセルから構成されている。す
なわち、メモリセルは、ドライバとしてのＮチャンネル
ＭＯＳ（以下ＮＭＯ８と称する）トランジスタＮ１　１
　Ｎ１　、上記ＮＭＯ８）５ンジスｐＮ１　＋　Ｎ＊の
負荷としてのＰチャンネルＭＯ８（以下ＰＭＯ８と称す
る）トランジスタＰＲ、Ｐ、及びトランスファ用ＮＭＯ
８）ランジスタＮ、、Ｎ４から構成されている。上記Ｐ
ＭＯＳトランジスタＰ、及びＰ、のソースは、電源給電
線ＰＬ、に共通接続され、上記ＮＭＯ８）ランジスタＮ
ｌ、Ｎ、のソースは、接地電位給電線ＧＮＤ、、ＧＮＤ
、にそれぞれ接続されている。

また、トランスファ用ＮＭＯ８）ランジスタＮ、。

Ｎ４は、そのゲートがワード線Ｗ１に共通接続され、そ
れぞれの１つの出力電極がデータ線Ｄ１゜Ｄｌにそれぞ
れ接続されている。上記ＭＯ８）ランジスタＮＩ　　、
Ｊ　　ＩＰ＋及びＰ、は、１つの７リツプフロツプ回路
を構成する。ＮＭＯＳトランジスタＮ、、Ｎ４のゲート
は、メモリセルの選択端子とみなされ、上記の１つの出
力電極は、メモリセルのデータ入出力端子とみなされる
。

ＸＤは、アドレスデコーダ回路であり、アドレス信号を
受けるととｋよって、ワ・−ド纏駆動信号を出力する。

ＤＲ，ないしＤＲ，は、データ線Ｄ１〜Ｄ、に対し実質
的に負荷となるデータ線負荷回路である。

データ線負荷回路は、本発明に直接関係が無いので１図
面では単純にブロックで示されているが、センスアンプ
、データ書き込み回路、データ線電位霧給用ＭＯ８ＦＥ
Ｔ、等から構成されていると理解されたい。

図示のメモリセルにおいて、記憶情報は、ＭＯＳトラン
ジスタＰ１　・Ｐ！　・Ｎ、及びＮ、の相補的なスイッ
チ動作によって保持される。情報保持状態、すなわちト
ランスファＭＯ８）ランジスタＮ、、Ｎ、がオフ状態に
されている状態では、直列接続されたＭＯＳ）ランジス
タＰ１とＮ１の一方及びＰ、とＮ、の一方がそれぞれオ
フ状態にされるので、メモリセルの消費電力は極めて小
さくなる。

メモリセル、例えばＭＳ、の記憶情報の読み出しｋおい
ては、アドレスデコーダＸＤによってワード線Ｗ、がほ
ぼ回路の接地電位のような非選択レベルからはｙ電源電
圧ｖＤＤの選択レベルに変化させられ、トランスファＭ
Ｏ８）ランジスタＮｌ。

Ｎ、がオン状態にされる。その結果、メモリセルＭ８．
から一対のデータ纏り、とり、Ｋ、このメモリセルＭＳ
、の記憶情報に対応した差電位が与えられることＫなる
。

メモリセルＭＳ、の予めの記憶情報に従ってＭＯＳトラ
ンジスタＰ、とＮ、がオン状１１にされ、またＰ、とＮ
１がオフ状態にされていたとすると、上記の読み出し動
作が開始されると、第１図に矢印１をもって示されたよ
うに、電源給電線ＰＬｌ。

メモリセルＭＳＫのＭＯＳ）ランジスタＰ、、Ｎｍ。

データ線Ｄ１及びデータ線負荷回路ＤＲ，を介して回路
の接地点に達する電流経路が形成される。

また、矢印すをもって示されたように、電源給電線、デ
ータ線負荷回路ＤＲ，，データ線り雪、メモリセルＭ８
．のＭＯＳ）ランジスタＮ４　、Ｎ。

及び接地電位給電線ＧＮＤ、を介して回路の接地点に達
する電流経路が形成される。同じワード線Ｗ、　Ｋ結合
されたメモリセルＭＳ、Ｉｃよっても同様な電流通路が
形成される。

電源給電線ＰＬ、に抵抗ｒｄｌ、ｒｄ２等が存在するの
で、読み出し動作時に選択されたメモリセルを介して流
れる電流によって、電源給電線ＰＬ、に電圧降下が生ず
る。電源給電線ＰＬ、の電圧降下によって、メモリセル
の電源電圧が低下するので、メモリセルから一対のデー
タ線に与えられる電位差が減少される。

ワードｌ１ｉＷｉＫ存在する浮遊容量Ｃ，，Ｃ，等は、
そのワードｍＷ、に存在する抵抗ｒｗ、、ｒｗ。

等を介して充放電されることになる。従って、ワード線
抵抗が大きい場合、メモリセルの選択端子に与えられる
ワード線選択信号の変化速度が大きく制限される。

第２図ないし第６図には、電源給電線及びワード線の抵
抗を低下させることのできる実施例の半導体記憶装置の
レイアウトパターン図及び断面図が示されている。

図示の半導体記憶装置は、％忙制限されないが、選択酸
化技術及び自己整合技術を利用するＣＭＯ８集積回路技
＃ＩＩｋよってつくることができる。例えば、Ｎ１１単
結晶シリコンからなるような半導体基板ｌの表面に、後
で８ＭＯ８）ランジ哀夕を形成するためｉｃＰ型ウェル
領域３ａ、ａｂを形成し、次にこの半導体基板の表面の
うち活性領域とすべき表面部分を除く表面部分、すなわ
ち８ＭＯ８及びＰＭＯ８）ランジスタのソース、ドレイ
ン領域。

チャンネル領域、及び半導体配線領域等を形成すべき表
面部分を除く表面部分に１選択酸化法によって比較的厚
い厚さのフィールド酸化膜２を形成する。活性領域の表
ｆｆ１Ｋ後でＭＯＳ）ランジスタのゲート絶縁膜とする
ための比較的薄い厚さの酸化膜を熱酸化法によって形成
する。半導体基板表面に化学蒸着法によって多結晶シリ
コン層６を形成し、次にその多結晶シリコン層を選択エ
ツチングする。半導体基板の表面のうち、８ＭＯ８）ラ
ンジスタを形成すべき表面部分に酸化硅素膜のような不
純物導入マスクとなるマスク層を形成し、次いで露出さ
れている多結晶シリコン層にボロンのようなＰｆｉ不純
物を導入するとともに、この多結晶シリコン層及びフィ
ールド酸化膜をマスクとして半導体基板表面にＰ型不純
物を導入する。これによって、ＰＭＯ３）ランジスタが
形成される。

上記マスク層を除去した後、上記ＰＭＯ８）ランジスタ
を形成した表面に新らたなマスク層を形成する。次に、
露出されている多結晶シリコン層、及びこの多結晶シリ
コン層及びフィールド酸化膜によって覆われていない部
分のＰ型ウェル領域にリンのようなＮ型不純物を導入す
る。上記マスク層を除去した後、半導体基板表面Ｋ、ホ
スホシリケイトガラスからなるような絶縁膜７を形成す
る。

上記絶縁膜にコンタクト孔を設けた後、半導体基板表面
に第１層目の蒸着アルミニウム層８を形成する。上記ア
ルミニウム層を所望形状にエツチングした後、半導体基
板の表面に層間絶縁膜９を形成する。上記層間絶縁膜に
コンタクト孔を形成した後、第２層目の蒸着アルミニウ
ム層を形成し、次いでこのアルミニウム層を所望形状に
エツチング加工する。以上によって、半導体基板の表面
忙は、必要とされる素子及び配線が形成される。

第２図においては、破線によってＭＯＳ）う／ジスタの
ソース、ドレイン、チャンネル領域とされる活性領域の
パターンが示され、実線によって多結晶シリコン層のパ
ターンが示され、更に二点鎖線によってＰ型ウェル領域
のパターンが示されている。同図において１つのメモリ
セルを構成するための６つのＭＯＳ）ランジスタがＬａ
とＬ５とｋよって示される範囲内に形成される。

Ｐｌｉｌミラエル３ｍの表面に位置された活性領域のう
ち、多結晶シリコン層６ａ〜６ｄ及び６１によって覆わ
れていない部分は、前記のような不純物導入によってＮ
ｌｌ領域が形成されている。活性領域のうち上記多結晶
シリコン層によって覆われている部分は、ＭＯＳ）ラン
ジスタのチャンネル領域とされる。従って、Ｎｉｌ領域
４ａと多結晶シリコン層６ムとＮｌｌ領域４ｂと忙よっ
て、第１図のＭＯＳトランジスタＮ、に対忠するＭＯＳ
トランジスタが形成され、Ｎｕ領域４ｂと多結晶シリコ
ン層６ａとＮｌｌ１領域４ｃとＫよってトランジスタＮ
ＩＫ対応するトランジスタが形成される。

同様ＫＮ型領域４ｄ、多結晶シリコン層６１及びＮ型領
域４ｅによってトランジスタＮ、に対応するトランジス
タが形成され、Ｎ型領域４ｅ、多結晶シリコン層６ｂ及
びＮ型領域４ｆによってトランジスタＮ、に対応するト
ランジスタが形成される。

Ｎ型半導体基板表面には、Ｐ型領域５ａないし５ｇが形
成されている。Ｐ型領域５ａ、多結晶シリコン層６ａ及
びＰ型領域５ＣによってトランジスタＰ１　と対応する
トランジスタが形成され、Ｐ型領域５ｂ、多結晶シリコ
ン層６ｂ及びＰ型領穢５ＣによってトランジスタＰ、に
対応するトランジスタが形成される。

各ＮＷ領域、Ｐ型領域には、記号Ｈ，，Ｈｌのように示
されたコンタクト部が設定される。前記のホスホシリケ
イトスラスのような絶縁膜には、コンタクト部において
コンタクト孔が設けられる。

同様に、Ｐ型ウェル領域３ａ　、３ｂにもコンタクト部
Ｈ，，Ｈ，等が設定される。ｐＨウェル領域３　ａ　＋
　３　ｂの各コンタクト部は、特に制限されないが比較
的高不純物濃度にされたＰ型領域３ｍ。

３ｎ等の表面に設定される。

なお、多結晶シリコン層には、前記のようＫＮ型不純物
もしくはＰ型不純物が導通される。第２図においては、
Ｎｉｌ多結晶シリコン層部分に右上りの斜線が付けられ
ており、Ｐ型多結晶シリコン層部分に左上りの斜線が付
けられている。１つの連続した多結晶シリコン層におい
て、ＰｆＪｉ部分とＮｕ層部分の相互には、不完全なＰ
Ｎ接合が形成され、その結果、Ｐ型部分ＩＮ型部分は実
質的に電気的に導通しているとみなされる。

第２図において、多結晶シリコン層６１は、ＮＭＯ８）
ランジスタのゲート電極だけでなく、ワード線も構成す
る。同様Ｋ、多結晶シリコン層６ｊ。

６にもワード線を構成する。

第３図においては、破線によって第１層目のアルミニウ
ム層のパターンが示されており、二点鎖線によって第２
層目のアルミニウム層のパターンが示されている。第１
層目のアルミニウム層には、識別を容易にするために、
左上りの斜線が付けられており、第２層−のアルミニウ
ム層には右上りの斜線が付けられている。なお、第３図
のＡ−Ａ部分に対応する半導体基板の断面が第６図に示
されている。

アルミニウム層８ａは第２図に示されたＰ型ウェル領域
３ａ　、Ｎ型領域４ｃＫ接触されており、第１図に示さ
れた接地電位給電線ＧＮＤ、に対応する給電線を構成す
る。同様Ｋ、アルミニウム層８ｄ、８ｇは、接地電位給
電線ＧＮＤ、、ＧＮＤ。

に対応する給電線を構成する。

アルミニウム層８　ｂ　＋　８　ｃは、それぞれデータ
ＭＤｔ−Ｄｔ　に対応するデータ線を構成し、ｇｅ。

８ｆは同様にデータ線り、、Ｄ、＆Ｃ対応するデータ線
を構成している。

第２図のＮ型領域４ｂ、多結晶シリコン層６ｂ及びＰ型
領域５ａは、アルミニウム層８ｈを介して接続され、Ｎ
型領域４ｅ、多結晶シリコン層６ａ及びＰａｌ領域５ｂ
は、アルミニウム層８１を介して接続されている。

第２図のＰ型領域５Ｃは、コンタクト部Ｈｆｌ。

Ｈ富、、Ｈｕ、Ｈ，、において第３図に示された第１層
目のアルミニウム層８１．８ｍＫ接続されている。

上記第１層目のアルミニウム層ｓｒ、Ｂｍは、コンタク
ト部Ｈ，，，Ｈイにおいて第２層目のアルミニウム層１
０ｂに接続されている。なお、第２層目のアルミニウム
層を第１層目のアルミニウム層を介して半導体領域に接
続する場合、第２層目のアルミニウム層のコンタクト部
にできる段差を小さくすることができる。その結果、断
線不良の発生をおさえることができる。

第２図に示されたＰＩｊ１牛導体領域５ｃは、ＰＭＯＳ
トランジスタのソース領域を構成するとともに、電源給
電線ＰＬ、の一部を構成する。第２層目のアルミニウム
層１０ｂは、電源給電部ＰＬ。

の他の一部を構成する。電源給電線ＰＬ、としてのＮ型
領域５Ｃは、それが半導体であることによって比較的大
きい抵抗を持つ。これに対して、アルミニウム層１０ｂ
はそれが金属であることによって充分に小さい抵抗しか
もたない。その結果、この実施例に従うと、Ｎ型領域５
Ｃのみが使用される場合に比べて、電源給電線ＰＬｌの
抵抗を着るしく低下させることができる。

上記第２図及び第３図から明らかなように、特に制限さ
れないが隣り合う列及び行におけるメモリセルのパター
ンが順次に反転され、かつ電源給電線、接地電位給電線
が共通にされることによって、メモリセル行のピッチは
、ＬｂＫ等しくされ、メモリセル列のピッチはＬＩＩＫ
郷しくされる。

特に制限されないが、ワード線としての多結晶シリコン
層６１等と、その上に形成されたワード線としての第２
層目のアルミニウム層１０Ｊ１等は、１２のメモリセル
列に１個所ずつ接続される。

第４図には、リード線としての多結晶シｊコン層とワー
ド線としてのアルミニウム層の接続部分のレイアウトパ
ターンが示されており、第５図には第４図のＡ−Ａ部分
に対応する半導体基板の断面が示され【いる。

第４図において、多結晶シリコン層１０ｅは、接地電位
給電線としての第１層目アルミニウム配線８ｒと８１に
おいてその幅が広くされている。

フィールド酸化膜２上には、ホスホシリケートガラスか
らなる絶縁膜７を介して上記第１層目のアルミニ・ラム
層８ｒ、ｇｔとともに８１が形成されている。多結晶シ
リコン層６１とアルミニウム層８ｓとは、コンタクト部
Ｈ□において接続されている。上記絶縁膜７上には、層
間絶縁！ｓ９を介して、第２層目のアルミニウム層１０
ｅｌが形成されており、このアルミニウム層１０６は、
コンタクト部ＨＨにおいて第１層目のアルミニウム層８
ａＫｍ続され【いる。

同様に、他のワード線としての多結晶シリコン層６ｍは
、アルミニウム層８ｕを介して第２層目　−のアルミニ
ウム層１０ｆＫ接続されている。

なお、第４図のアルミニウム層８ｒの左側には１つのメ
モリセル列が形成され、同様にアルミニウム層８ｔの右
側には他のメモリセル列が形成される。アルミニウム層
ｍｒｈｓｔの距離は、例えばメモリセル列のピッチと等
しくされる。言いかえると、アルミニウム層８ｒと８ｔ
とｋはさまれた部分は空メモリセル列と等価忙される。

図示しないが、空メモリセル列部分においては、必要に
応じて、第２図、第３図に示された電源給電線としての
アルミニウム層１０ｂのようなアルミニウム層をＮ型半
導体基板１ｃ接続させるためのコンタクト部が設けられ
る。半導体基板ＩＫは、メモリの動作に応じて不所望な
寄生容量を介して不所望な電位変動が与えられてしまう
が、このような電位変動は、メモリアレイの各個所に上
記のようなアルミニウム層と半導体基板との接続によっ
て減少される。

この発明によれば電源給電線の抵抗を非常に小さくでき
るので、続出し信号電位差が電源給電線の抵抗弁によっ
て小さくなることがなく、回路の動作マージンが広がる
とともに、続出しスピードも速くなる。

またワード線の抵抗が小さくなるので続出しスピードが
速くなる。ワード線の一部としての多結晶シリコン層の
上に２層目のアルミニウム層が形成されるので、メモリ
アレイの大きさを大幅に増加させなくてすむ。また、ワ
ード線としての多結晶シリコン層と２層目のアルミニウ
ム層を接続するのＫ、複雑な製造方法をとらなくてすむ
。

【図面の簡単な説明】

第１図は、半導体記憶装置の回路図、第２図及び第３図
は、それぞれの実施例のメモリアレイの一部分のレイア
ウトパターン図、第４図は実施例のメモリアレイの他の
部分のレイアウトパターン図、第５図は第４図のＡ−Ａ
部分に対応する半導体基板の断面図、第６図は第３図の
Ａ−Ａ部分に対応する半導体基板の断面図である。 １・・・Ｎ型半導体基板、２・・・フィールド酸化膜、
３ａ　、３ｂ・・・ｐＨウェル領域、４ａないし４ｐ・
・・Ｎ型半導体領域、５ｍないし５’ｇ・・・Ｐａｌ半
導体領域、６ａないし６ｍ・・・多結晶シリコン層、７
．９・・・絶縁膜、８ａないし８ｕ・・・第１層目アル
ミニウム層、１０ｍないし１０ｆ・・・第２層目アルミ
ニウム層。 代理人　弁理士　　薄　１）利　幸

Claims (1)

1. 【特許請求の範囲】 １、それぞれＭＯＳＦＥＴから構成された複数の半導体
   記憶回路と、上記半導体記憶回路に結合された多結晶シ
   リコン層からなるワード線とを備えてなる半導体記憶装
   置でありて、上記ワード線と並列に金属導体層からなる
   配線が接続されてなることを特徴とする半導体記憶装置
   。 ２、上記金属導体層はアルミニウム層からなる特許請求
   の範囲第１項に記載の半導体記憶装置。 ３、上記半導体記憶回路は、スタティック型とされ、上
   記半導体記憶回路に動作電圧を与えるための配線は金属
   導体層から構成されている特許請求の範囲第１項に記載
   の半導体記憶装置。