JPS5832450A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS5832450A JPS5832450A JP57072342A JP7234282A JPS5832450A JP S5832450 A JPS5832450 A JP S5832450A JP 57072342 A JP57072342 A JP 57072342A JP 7234282 A JP7234282 A JP 7234282A JP S5832450 A JPS5832450 A JP S5832450A
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- JP
- Japan
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- drain
- source
- regions
- transistor
- metal wiring
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路に関する本のであ抄、特に装置には１
つの方向にそろえるという考え方がなく。
つの方向にそろえるという考え方がなく。
かつコンタクトの数も通常ＭＯ８）ランジスタの数の２
倍あ快、さらに同一セル内の金属配線間の間隔等による
パターン面積的ムダが多く、メモリ面積が小さくならな
いため大容量メモリを作成するのが困難であった。
倍あ快、さらに同一セル内の金属配線間の間隔等による
パターン面積的ムダが多く、メモリ面積が小さくならな
いため大容量メモリを作成するのが困難であった。
本発明の目的は上記問題点を改善し、小面積のメモリセ
ルを得ることにより大容量メモリを可能ならしめるとと
にある。
ルを得ることにより大容量メモリを可能ならしめるとと
にある。
以下本発明によるＭＯ８集積回路を一実施例によって図
１を参照して説明する。
１を参照して説明する。
ダイナミックＯメそり・セル回路は第１図のごとく各々
ソース１０２，１０５，１０８．ドレイン１０１゜１０
６．１０９．ゲー） １０３，１０４．１０７を有する
３つのＭＯ８トランジスタＱｔ ＃Ｑ２ ａＱ３ｅと書
き込み線ｉｔｏ、＠み出し線１１１．、アドレス線１１
２とから成っている。
ソース１０２，１０５，１０８．ドレイン１０１゜１０
６．１０９．ゲー） １０３，１０４．１０７を有する
３つのＭＯ８トランジスタＱｔ ＃Ｑ２ ａＱ３ｅと書
き込み線ｉｔｏ、＠み出し線１１１．、アドレス線１１
２とから成っている。
第２図〜第４図は、本発明によるＭＯ８集積回路の第１
の実施例を示す図で、回路記号で表わせナミック・メモ
リ・セルを構成している。
の実施例を示す図で、回路記号で表わせナミック・メモ
リ・セルを構成している。
ｔ４２図は一層目金綱配線形成前の状態を示す図で、絖
み出し線拡散領域２ｏ１．グランド線拡散領域２０２．
書き込み銀拡散領域２０３．Ｑｓ ）ランジスタのソー
ス領域２ｏ４（Ｑｚ）ランジスタのドレイン領域も兼ね
る）、Ｑｌトランジスタのソース領域２０５、Ｑ３）ラ
ンジスタのゲート領域２０６．Ｑｚ ）ランジスタのゲ
ート領域２０７．Ｑｌ ）ランジスタのゲート領域２０
８．Ｑｌ）ランジスタのソース領域のコンタクト窓２０
９から構成されている。
み出し線拡散領域２ｏ１．グランド線拡散領域２０２．
書き込み銀拡散領域２０３．Ｑｓ ）ランジスタのソー
ス領域２ｏ４（Ｑｚ）ランジスタのドレイン領域も兼ね
る）、Ｑｌトランジスタのソース領域２０５、Ｑ３）ラ
ンジスタのゲート領域２０６．Ｑｚ ）ランジスタのゲ
ート領域２０７．Ｑｌ ）ランジスタのゲート領域２０
８．Ｑｌ）ランジスタのソース領域のコンタクト窓２０
９から構成されている。
第３図は二層目金属配線を形成する前の状態を示す図で
Ｑ３トランジスタのゲート金属配線３１０゜Ｑｚ）ラン
ジスタのゲート金属配線ａｌｌ、Ｑｌ）ランジスタのゲ
ート金属配線３１２．および二層目配線へのスルホール
拳コンタ１ ）窓３１４，３１５ を除（全表面に付着
された絶縁層３１３とから構成されている。
Ｑ３トランジスタのゲート金属配線３１０゜Ｑｚ）ラン
ジスタのゲート金属配線ａｌｌ、Ｑｌ）ランジスタのゲ
ート金属配線３１２．および二層目配線へのスルホール
拳コンタ１ ）窓３１４，３１５ を除（全表面に付着
された絶縁層３１３とから構成されている。
ｔ４４図は、第３図の状態の主に二層目配線を形成した
本発明によるＭＯ８集積回路の一実施例の最終千面哩を
示しており、ビット方向へ伸びた読み出し銀拡散領域４
０１（Ｑ３ トランジスタのドレイン兼用）、グランド
線拡散領域４０２（Ｑｚ）ランジスタのソース兼用）、
書き込み銀拡散領域４０３ （Ｑｌトランジスタのドレ
イン領域を兼ねる）とドレイン領域４０１．ソース領域
４０４．グー１領域４ｏ６゜ゲート金属配線４１０から
なるＭＯＳ）ランジスタＱ３と、ドレイン領域４０４
（Ｑｌのソースと兼用）、ソース領域４０２．ゲート領
［４０７，ゲート金属配線４１１からなるＭＯＳ ）ラ
ンジスタＱ２ と、内部に、１個のコンタクト窓４０９
を有するソース領域４０５．・ドレイン領域４０３．ゲ
ート領域４０８．ゲート金属配線４１２からなるＭＯＳ
トランジスタＱｌと、スルホールコンタクト窓４１４
，４１５を平面内に有する一層目、二層目間絶縁＠４１
３と二層目アドレス金輌配置！ ４１６とから構成され
ており、この３個のＭＯＳトランジスタのソース領域の
中心とドレイン領域の中心を結ぶ線がほぼ一直線になる
ように配置されている。
本発明によるＭＯ８集積回路の一実施例の最終千面哩を
示しており、ビット方向へ伸びた読み出し銀拡散領域４
０１（Ｑ３ トランジスタのドレイン兼用）、グランド
線拡散領域４０２（Ｑｚ）ランジスタのソース兼用）、
書き込み銀拡散領域４０３ （Ｑｌトランジスタのドレ
イン領域を兼ねる）とドレイン領域４０１．ソース領域
４０４．グー１領域４ｏ６゜ゲート金属配線４１０から
なるＭＯＳ）ランジスタＱ３と、ドレイン領域４０４
（Ｑｌのソースと兼用）、ソース領域４０２．ゲート領
［４０７，ゲート金属配線４１１からなるＭＯＳ ）ラ
ンジスタＱ２ と、内部に、１個のコンタクト窓４０９
を有するソース領域４０５．・ドレイン領域４０３．ゲ
ート領域４０８．ゲート金属配線４１２からなるＭＯＳ
トランジスタＱｌと、スルホールコンタクト窓４１４
，４１５を平面内に有する一層目、二層目間絶縁＠４１
３と二層目アドレス金輌配置！ ４１６とから構成され
ており、この３個のＭＯＳトランジスタのソース領域の
中心とドレイン領域の中心を結ぶ線がほぼ一直線になる
ように配置されている。
本発明によるＭＯ８集積回路によれば、メモリセルを構
成する各ＭｏＳトランジスタ素子のソース領域の中心と
ドレイン兼用の中心を結ぶ線がすべてほぼ一直線上に並
ぶことにより、メモリセル内のトランジスタは、二層目
アドレス配線の下になるためメモリセルの面ｍｈ従来の
メモリセルに比べて非常に小さいものとなる。この第２
〜第４図におけるメモリ面積は図中でＸ印で囲まれた部
分である。さらにコンタクト窓がメモリセル当り１個で
すむため拡散領域のむだな部分が少なくてすむ。
成する各ＭｏＳトランジスタ素子のソース領域の中心と
ドレイン兼用の中心を結ぶ線がすべてほぼ一直線上に並
ぶことにより、メモリセル内のトランジスタは、二層目
アドレス配線の下になるためメモリセルの面ｍｈ従来の
メモリセルに比べて非常に小さいものとなる。この第２
〜第４図におけるメモリ面積は図中でＸ印で囲まれた部
分である。さらにコンタクト窓がメモリセル当り１個で
すむため拡散領域のむだな部分が少なくてすむ。
またメモリセル内のビット方向の金属配線の数が１本で
あるため金属配線間の間隔および金輌配線の占める面積
が少なくなる。
あるため金属配線間の間隔および金輌配線の占める面積
が少なくなる。
寸法的にはｆ８４図のメモリセルの面積ｉｆ ２２．５
ミクロンＸ１１２．５ミクロンと非常に小さく、現在シ
リコンゲートという特殊技術を使ってメモリセルを最小
にしていると考えられている米国インテル社のダイナミ
ックメモリ１１０３に比べても５０％以下になっている
０通常技術を使ったＭＯ８メモリセルに比べると数分の
１−１０分の１になる。
ミクロンＸ１１２．５ミクロンと非常に小さく、現在シ
リコンゲートという特殊技術を使ってメモリセルを最小
にしていると考えられている米国インテル社のダイナミ
ックメモリ１１０３に比べても５０％以下になっている
０通常技術を使ったＭＯ８メモリセルに比べると数分の
１−１０分の１になる。
図は本発明の原理および構造を説明するだめの図であり
、第１図はメモリセルの１ビツトの回路図を示す図であ
り、第２図〜第４図＃ｉ１ビットの回路を半導体基板上
にパターン化した本発明によるＭＯ８集積回路の一実施
例を示す図である。 Ｑｌ−Ｑ３ ： ）ランジスタ １）・団４．’Ｔｈ浄書（内容に変更なし）第 ％ 已 第 ２ 日 ￥３巳 Ｗ−＋ｍ 手続補正書（方式） ％式％ １、事件の表示 昭和５７年 特許 願第７２３４
２号２、発明の名称 集積回路 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 （連絡先 日本電気株式会社特許部） ５］正命令の日す≦２さく和５７年８月３１日（発送日
）−２′／ ６、補正の対象 明細書および図面 ７、補正の内容
、第１図はメモリセルの１ビツトの回路図を示す図であ
り、第２図〜第４図＃ｉ１ビットの回路を半導体基板上
にパターン化した本発明によるＭＯ８集積回路の一実施
例を示す図である。 Ｑｌ−Ｑ３ ： ）ランジスタ １）・団４．’Ｔｈ浄書（内容に変更なし）第 ％ 已 第 ２ 日 ￥３巳 Ｗ−＋ｍ 手続補正書（方式） ％式％ １、事件の表示 昭和５７年 特許 願第７２３４
２号２、発明の名称 集積回路 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 （連絡先 日本電気株式会社特許部） ５］正命令の日す≦２さく和５７年８月３１日（発送日
）−２′／ ６、補正の対象 明細書および図面 ７、補正の内容
Claims (1)
- 複数個のメモリセルを含む集積回路において一つのメモ
リセル内のトランジスタのドレイン領域とビット方向に
ある他のメモリセル内のトランジスタのドレイン領域と
を接続する情報線が前記各ドレイン領域と同一の不純物
を有しかつ上記ビット方向にほぼ一直線となるように配
置された半導体領域で構成され、アドレス配線層が上記
半導体領域に交叉してほぼ帯状に延在し、前記トランジ
スタは前記アドレス配線層と平面的に重なるよう（こ配
置されていることを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072342A JPS5832450A (ja) | 1982-04-28 | 1982-04-28 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57072342A JPS5832450A (ja) | 1982-04-28 | 1982-04-28 | 集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2070771A Division JPS5647701B1 (ja) | 1971-04-06 | 1971-04-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5832450A true JPS5832450A (ja) | 1983-02-25 |
Family
ID=13486522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57072342A Pending JPS5832450A (ja) | 1982-04-28 | 1982-04-28 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5832450A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6521972B1 (en) * | 2000-09-28 | 2003-02-18 | Eic Corporation | RF power transistor having low parasitic impedance input feed structure |
-
1982
- 1982-04-28 JP JP57072342A patent/JPS5832450A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6521972B1 (en) * | 2000-09-28 | 2003-02-18 | Eic Corporation | RF power transistor having low parasitic impedance input feed structure |
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