CN106252353B - 具有三维nand存储器的电容器的集成电路及其制造方法 - Google Patents

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Abstract

本发明公开了一种具有三维NAND存储器的电容器的集成电路及其制造方法，该集成电路包括具有导电串叠层的三维NAND存储器阵列以及具有电容器端子串叠层的电容器。导电串叠层中的多条导电串以及电容器端子串叠层中的多条电容器端子串相对于基板共享多个相同平面位置。数个相同平面位置中的不同平面位置具有电容器端子串叠层中的不同电容器端子串以及导电串叠层中的不同导电串的特征，且具有导电串叠层中的一导电串以及电容器端子串叠层中的一电容器端子串的特征的一相同平面位置表示导电串以及电容器端子串相对于彼此具有一相同垂直位置。

Description

具有三维NAND存储器的电容器的集成电路及其制造方法
技术领域
本申请是有关于一种集成电路，且特别是有关于一种具有三维NAND存储器的电容器的集成电路及其制造方法。
背景技术
电容器是包括二个端子的电子装置，二端子通过绝缘材料所隔开。当二端子之间具有电压差，在二端子之间将产生一电场，藉以储存电能。在端子间每伏特可储存在一电容器上的电荷量称为电容。端子一般是各种形状、表面轮廓及尺寸的板状型式。电容通常是介电层的介电常数κ的函数，与相对的端子的面积成正比，并与端子之间的距离成反比。将二个或更多的电容器以并联的方式放置，将产生其组合的总电容，其等于各个电容器的电容的总和。将二个或更多的电容器以串联的方式放置，将产生其组合的总电容，其小于任一单独电容器的电容量。由于高电压是分配在电容器之间，串联的电容器通常是使用于高电压的情况。虽提供各种尺寸的电容器通常不是在集成电路的外部的问题，传统的集成电路因尺寸的限制而限于相对小的电容器。例如请参照美国专利编号5,497,016。
并联连接的电容器叠层从电容器叠层的底部电容器具有一小的覆盖面积，而并联连接的叠层中的电容器的总电容值具有一大的电容值。然而，叠层电容器是经由许多道步骤所制造的，导致复杂度及集成电路整体的成本增加。期望利用小的覆盖面积、叠层的电容器的大的电容值，同时让额外的制造复杂度及因叠层的电容器的增加而导致的成本减到最小，来完成一集成电路。
发明内容
本发明的各种方面有关于具有三维NAND存储器阵列以及一叠层的电容器的集成电路，三维NAND存储器阵列具有一导电串叠层，电容器具有一电容器端子串叠层。由于集成电路已制成包括一三维NAND阵列，整体复杂度有少许改变，因除了制造用于NAND存储器阵列的导电串叠层、还制造用于一电容器的导电串叠层。
本发明的一方面包括一集成电路，具有一基板、一三维NAND存储器阵列以及一叠层的电容器，三维NAND存储器阵列具有一导电串叠层，电容器具有一电容器端子串叠层。导电串叠层中的多个导电串以及电容器端子串叠层中的多个电容器端子串从基板起共享数个相同垂直位置。
在本发明的一些实施例中，导电串叠层是三维NAND存储器阵列中的数个晶体管通道、将选择三维NAND存储器阵列中的数个存储器单元的讯号发送的数个导体、以及将从三维NAND存储器阵列的输出发送的数个导体中的至少一者。在本发明的一实施例中，三维NAND存储器阵列是一垂直型栅极存储器阵列，且叠层中的导电串是垂直型栅极存储器阵列中的数个NAND晶体管通道。在本发明的一实施例中，三维NAND存储器阵列是一垂直型通道存储器阵列，且叠层中的导电串是垂直型通道存储器阵列中的数条字线。
在本发明的一实施例中，电容器端子串叠层包括数条第一电容器端子串以及数条第二电容器端子串，第一电容器端子串与第二电容器端子串交替排列。这些第一电容器端子串被电性连接在一起，且这些第二电容器端子串被电性连接在一起。
在本发明的一实施例中，电容器端子串叠层具有一第一端以及一第二端。电容器端子串叠层中的多个电容器端子串在第一端被电性连接在一起，电容器端子串叠层中的多个电容器端子串在第二端被电性连接在一起。本实施例更包括一导电插头，导电插头电性连接至位于第一端与第二端之间的一中间点处的多个电容器端子串的至少一者。
在本发明的一实施例中，电容器端子串叠层是数个电容器端子串叠层中的一者，这些电容器端子串叠层具有在数个第一端与数个第二端之间的长度。这些电容器端子串叠层包括数条第一电容器端子串以及数条第二电容器端子串，第一电容器端子串与这些第二电容器端子串交替排列。这些电容器端子串叠层中的第一电容器端子串是经由第一端并在第一端与第二端之间的数个中间点处电性连接在一起。
本发明的另一方面是一种计算器可读取媒介，包括一集成电路的一布局，此布局包括数个掩膜的设计。集成电路包括一三维NAND存储器阵列以及一电容器，三维NAND存储器阵列具有如本文所述的一导电串叠层，电容器具有如本文所述的一电容器端子串叠层。数个掩膜中的多个掩膜各定义导电串叠层中的至少一导电串和电容器端子串叠层中的至少一电容器端子串。
本发明的再一方面是一种制造一集成电路的方法，包括：
制作具有如本文所述的一导电串叠层的一三维NAND存储器阵列以及具有如本文所述的一电容器端子串叠层的一叠层电容器，包括：
在一相同刻蚀步骤中，定义导电串叠层以及电容器端子串叠层。
为了对本发明的上述及其它方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：
附图说明
图1是针对相同基板上方的一电容器与三维反及(NAND)阵列的导电材料叠层的一侧视图。
图2是具有图1的导电材料叠层的一电容器的侧视图。
图3及图4是以不同方法互相连接导电材料叠层中不同电容器的电路图，使导电材料叠层整体产生不同的总电容值。
图5是一个具有图1的导电材料叠层的三维垂直型栅极NAND闪存装置的透视图。
图6是另一种具有图1的导电材料叠层的三维垂直型通道NAND闪存装置的透视图。
图7至图8是用以在图1的一相同的基板上方形成一电容器与三维NAND阵列的导电材料叠层的步骤。
图9是具有导电材料叠层的一电容器的上视图，利用一重叠掩膜区域来定义导电体不同的刻蚀深度。
图10至图13绘示制造一互连区域的导电体的一系列步骤，互连区域与端子层的延伸部接触。
图14是针对相同基板上方的一电容器与三维NAND阵列的具有导电材料叠层的一集成电路的简化方块图。
图15是实现结合本发明的软件的一计算机系统的简化方块图。
图15A绘示一非暂时性计算器可读取媒介，其储存具有本发明的计算器可读取的数据。
【符号说明】
0～7：位置
9：基板层
10：绝缘体层
15a、15b、15c、15d、200、215a、215b：叠层
11a、11b、11c、11d、13a、13b、13c、13d、211a、211b、213a、213b：导电材料串
12a、12b、12c、12d、14a、14b、14c、14d、212a、212b、214a、214b：绝缘体串
15e、15f、15g、15h、15i、15j、15k、15l：导电材料
21：第一层电容器端子串
22：第一层绝缘体串
23：第二层电容器端子串
24：第二层绝缘体串
25：第三层电容器端子串
26：第三层绝缘体串
27：第四层电容器端子串
28：第四层绝缘体串
29：第五层电容器端子串
30：第五层绝缘体串
31：第六层电容器端子串
32：第六层绝缘体串
33：第七层电容器端子串
34：第七层绝缘体串
35：第八层电容器端子串
36：第八层绝缘体串
37：第一端子连接电路
38：第二端子连接电路
40.0～40.7：端子层延伸部
42.0、42.7：介电层延伸部
44：互连区域
46.0～46.7：电导体
47：第一端子
50：第一光刻胶掩膜
54：第二光刻胶掩膜
58：第三光刻胶掩膜
60：着陆垫
62：势垒层
64：介电填充层
102～105、112～115：半导体线
102B～105B、112A～115A：位线接触垫
109、119：串行选择线栅极结构
125-1～125-N：字线
126、127：接地选择线
128：源极线
201：集成电路基板
205：脊状叠层
210、212、214：绝缘层
211、213：半导体层
220：半导体主体元件
230、250：链接元件
240：半导体元件
260：参考导体
261、262、263：接触垫
270：参考选择开关
271、272、273：层间连接器
280：交点处
302、304、306：掩膜区域
410：计算机系统
412：总线子系统
414：处理器子系统
416：网络接口子系统
418：通信网路
420：用户接口输出装置
422：用户接口输入设备
424：储存子系统
426：存储器子系统
428：文件储存子系统
430：随机存取存储器
432：只读存储器
440：计算器可读取媒介
480：单元或布局
958：平面译码器
959：串行选择线
960：存储器阵列
961：列译码器
962：字线
963：行译码器
964：位线
965：总线
966、968：区块
967：数据总线
969：偏压配置状态机
971：数据输入线
972：数据输出线
974：其它电路
975：集成电路
999：具有导电材料叠层的电容器
BL：位线
ML1～ML3：金属层
GSL：接地选择线
SSL：串行选择线
WL0、WLN-1：字线
具体实施方式
以下叙述一般将参照特定的结构实施例与方法。应理解的是，特定揭露的实施例并非意图要限制本发明，本发明可使用其它特征、元件、方法及实施例来实现。描述的较佳实施例是来阐述本发明，并非用以限制本发明的范围，本发明的范围应视权利要求范围而定。所属领域中具有通常知识者将了解到以下内容的各种等效的变形。通常各种实施例中的相似的元件是以相似的参考标号来表示。
电容普遍认知为十分有用的电子电路，但价格昂贵，且当半导体中制造时具有制造上的困难。就算是在正常操作期间或是由于意外的停电期间，电容可用来帮助减少电压变化，且可用来帮助储存存储器中(例如SRAM、DRAM及Flash)的数据。虽有用以提供此类电容的系统级产品，在半导体层级中来提供可具有优势，包括系统成本、功耗及可靠度。
图1是针对相同基板上方的一电容器与三维反及(NAND)阵列的导电材料叠层的一侧视图。在此侧视图中，导电材料串与绝缘体串延伸进入和离开页面至导电材料串及绝缘体串的长度的程度。
相同的绝缘体层10是作为导电材料叠层的基底，导电材料叠层是在一电容器与三维NAND阵列两者之中。绝缘体层10是在一基板层9之上。叠层15a和15b是包括在电容器装置之中。叠层15c和15d是包括在三维NAND阵列的中。
通过绝缘体层10的锯齿状(zigzag)线表示电容器与三维NAND阵列是在相同的绝缘体层10上方间隔开。在其它实施例中，叠层是在一相同的导电基板上方间隔开，且各个叠层的底部为一绝缘体串。
在叠层15a、15b、15c及15d之中，导电材料串11a、11b、11c及11d和13a、13b、13c及13d与绝缘体串12a、12b、12c及12d和14a、14b、14c及14d相互交替。举例来说，在叠层15a中，一绝缘体串12a与相同叠层中的最近的导电材料串11a及13a电性绝缘于彼此。绝缘体串14a是在最顶部的绝缘体串13a之上。绝缘体串与导电材料串在叠层15b、15c及15d是相同的排列。
导电材料串13a、13b、13c及13d共享相同的平面位置，因此，相对于彼此具有相同的垂直位置。导电材料串11a、11b、11c及11d亦共享相同的平面位置，因此，相对于彼此具有相同的垂直位置。导电材料串13a、13b、13c及13d相对于导电材料串11a、11b、11c及11d具有不同的平面位置；因此，导电材料串13a、13b、13c及13d相对于导电材料串11a、11b、11c及11d具有不同的垂直位置。
在一实施例中，叠层共享共同的导电基板，共同导电基板上方的底部绝缘体串通过各个叠层中的最底部的导电串的多个叠层，与所共享的导电基板隔离。
在电容器端子叠层与三维NAND阵列中的导电材料串可使用多晶硅或具有n型或p型掺杂的外延单晶硅来实现。绝缘体串可例如是使用二氧化硅、其它氧化硅或氮化硅来实现。
集成电路的三维NAND阵列包括导电材料串叠层15c及15d。因此即使进一步含有导电材料串叠层15a及15b作为机体电路的电容器，集成电路的复杂度及成本不会有明显的增加。
图2是具有图1的导电材料叠层的一电容器的侧视图。在此侧视图中，导电材料串及绝缘体串与绝缘体串延伸进入和离开页面至导电材料串及绝缘体串的宽度的程度。
绝缘体层10是作为电容器装置中的导电材料叠层的基底。绝缘体层10是在一基板层9之上。用于附加的电容器装置的附加的导电材料叠层可在绝缘体层10上方的其它位置。并且，具有多个导电材料叠层的三维NAND阵列是在绝缘体层10上方的其它位置。在另一实施例中，叠层是在一导电基板上方，且各个叠层的底部为一绝缘体串。电容器通过消除阱电容器的阱至基板电容来抑制寄生电容，其可为约十分之几微微法拉的范围内。
在此叠层中，导电材料串与绝缘体串相互交替。此叠层包括第一层电容器端子串21、第二层电容器端子串23、第三层电容器端子串25、第四层电容器端子串27、第五层电容器端子串29、第六层电容器端子串31、第七层电容器端子串33及第八层电容器端子串35。此叠层也包括第一层绝缘体串22、第二层绝缘体串24、第三层绝缘体串26、第四层绝缘体串28、第五层绝缘体串30、第六层绝缘体串32、第七层绝缘体串34及第八层绝缘体串36。因此，电容器端子串与绝缘体串相互交替。一绝缘体串与相同叠层中的最近的电容器端子串电性绝缘于彼此。
在电容器端子叠层与三维NAND阵列中的导电材料串可使用多晶硅或具有n型或p型掺杂的外延单晶硅来实现。绝缘体串可例如是使用二氧化硅、其它氧化硅或氮化硅来实现。
第一端子连接电路37与第二端子连接电路38与电容器端子串电性连接在一起。这样的端子连接电路以并联的方式在叠层内电性连接多个电容器。如下所述，并联连接加总叠层内多个电容器的电容值，产生一个高的叠层总电容值。第一端子连接电路37电性连接「奇数」电容器端子串，包括第一层电容器端子串21、第三层电容器端子串25、第五层电容器端子串29及第七层电容器端子串33。第二端子连接电路38电性连接「偶数」电容器端子串，包括第二层电容器端子串23、第四层电容器端子串27、第六层电容器端子串31及第八层电容器端子串35。叠层包括七个电容器，各个电容器具有相对应的一绝缘体串，作为电容器的中间介电质。七个电容器的每一者具有二个端子，包括一第一电容器端子与一第二电容器端子，第一电容器端子是「奇数」电容器端子串之一，第二电容器端子是「偶数」电容器端子串之一。
其它实施例在叠层中具有更多或较少的电容器。其它实施例只与叠层中电容器的一子集合并联。其它实施例与叠层中二个或更多的电容器串联。其它实施例与叠层中二个或更多的电容器串联，并与叠层中二个或更多的电容器并联。其它实施例允许一个或更多的中间端子浮动，以使布局中允许更多的允许误差。
图3及图4是以不同方法互相连接导电材料叠层中不同电容器的电路图，使导电材料叠层整体产生不同的总电容值。
图3的范例具有四个电容器，其连接至电导体46.0和46.1、46.2和46.3、46.4和46.5，以及46.6和46.7。为了得到一个大电容值的电容器，各个独立的电容器(图3中标号为C01、C23、C45及C67)可并联放置。这样一来，电导体46.0、46.2、46.4及46.6是与另一者短路，而作为一第一端子47，电导体46.1、46.3、46.5及46.7是与另一者短路，而作为一第二端子48。另一范例如图4所示，示出各个电容器C01、C23、C45及C67串联在一起。虽图4范例的总电容值CT是少于任何一个独立的电容器的电容值，因为每个电容器只看到总电压的一小部份，当以高电压工作时，将电容器以串联放置是有帮助的。其它实施例可连接串联的电容器及并联的电容器。
图5是一个具有图1的导电材料叠层的三维垂直型栅极NAND闪存装置的透视图。图1中所绘示的装置包括有源层阵列中的有源线叠层，其与绝缘线交替。图中移除了绝缘材料，以显示出另外的结构。举例来说，系移除了在叠层中的半导体线之间、以及在半导体线叠层之间的绝缘线。
在图1所示的范例中，一多层阵列形成在绝缘层的上方，并包括多条字线125-1、...、125-N，其与此些叠层共形。此些叠层在多个平面中包括半导体线112、113、114及115。相同平面中的半导体线是通过位线接触垫(例如102B)电性耦接在一起。此些叠层是形成在相同的基板上，作为电容器中的叠层，如图1所示。
位线接触垫112A、113A、114A及115A是位在图终止半导体线的近端，例如半导体线112、113、114及115。如图所示，这些位线接触垫112A、113A、114A及115A是通过层间导体电性连接至上覆图案化金属层中(例如ML3)不同的位线，用以连接至译码电路，以选择阵列内的平面。这些位线接触垫112A、113A、114A及115A可形成在如以下所述的阶段式的基板结构之上，且在此些叠层被定义的同时图案化。
位线接触垫102B、103B、104B及105B是位在图终止半导体线的远程，例如半导体线102、103、104及105。如图所示，这些位线接触垫102B、103B、104B及105B是通过层间导体电性连接至上覆图案化金属层中(例如ML3)不同的位线，用以连接至译码电路，以选择阵列内的平面。这些位线接触垫102B、103B、104B及105B可形成在如以下所述的阶段式的基板结构之上，且在此些叠层被定义的同时图案化。
在此例中，任何所选的半导体线叠层不是耦接至位线接触垫112A、113A、114A及115A，就是耦接至位线接触垫102B、103B、104B及105B，但不同时耦接至两者。半导体位线叠层具有二个相对的方位，位线终点至源极线终点方位、或源极线终点至位线终点方位。举例来说，半导体线112、113、114及115叠层具有位线终点至源极线终点方位；且半导体线102、103、104及105叠层具有源极线终点至位线终点方位。
半导体线112、113、114及115叠层是通过位线接触垫112A、113A、114A及115A而终止于一端，通过串行选择线(SSL)栅极结构119、接地选择线(GSL)126、字线125-1至125-N、接地选择线(GSL)127，并通过源极线128而终止于另一端。半导体线112、113、114及115叠层并未到达位线结构102B、103B、104B及105B。
半导体线102、103、104及105叠层是通过位线接触垫102B、103B、104B及105B而终止于一端，通过SSL栅极结构109、接地选择线(GSL)127、字线125-N至125-1、接地选择线(GSL)126，并通过一源极线(图式中被其它元件所遮蔽而未绘示出)而终止于另一端。半导体线102、103、104及105叠层并未到达位线结构112A、113A、114A及115A。
一存储器材料层是于半导体条112-115及102-105的表面与数条字线125-1至125-N之间的交点处，而被配置在数个界面区域中。特别是，存储器层是形成于此多个叠层中的导电条的侧表面上。接地选择线(GSL)126及127是与类似于字线的数个叠层共形。
半导体线的每个叠层是通过位线接触垫而终止于一端，并通过一源极线而终止于另一端。举例而言，半导体线112、113、114及115叠层是通过位线接触垫112A、113A、114A及115A而终止于一端，并通过一源极线128而在另一端上终止。
位线及串行选择线是形成于金属层ML1、ML2及ML3。位线被耦接至电路上的周边区域中的一平面译码器(未绘示)。串行选择线被耦接至电路上的周边区域中的一串行选择线译码器(未绘示)。
接地选择线(GSL)126及127可在定义字线125-1至125-N的相同的步骤期间被图案化。接地选择装置是形成于在数个叠层的表面与接地选择线(GSL)126及127之间的交点处。SSL栅极结构119及109可在定义字线125-1至125-N的相同的步骤期间被图案化。串行选择装置是形成于在数个叠层的表面与SSL栅极结构119及109之间的交点处。这些装置被耦接至译码电路，用于选择在此阵列中的特定叠层之内的串行。
图6是另一种具有图1的导电材料叠层的三维垂直型通道NAND闪存装置的透视图。
存储器装置包括存储器单元的NAND串阵列，且可为双栅极垂直型通道(Double-Gate Vertical Channel，DGVC)存储器阵列。此存储器装置包括一集成电路基板201与导电串的多个叠层，导电串与绝缘材料交替。此叠层至少包括导电串的一底平面(GSL)、导电串的多个中间平面(WL)以及导电串的一上平面(SSL)。此叠层是形成在一相同基板上方，作为电容器的叠层，如图1所示。
举例来说，一叠层200包括导电串的一底平面(GSL)、WL0至WLN-1的导电串的多个中间平面(WL)以及导电串的一上平面(SSL)，其中N可为8、16、32、64等等。图中移除了绝缘材料，以显示出另外的结构。举例来说，是移除了在叠层中的导电串之间的绝缘材料，以及移除了在导电串叠层之间的绝缘材料。
在图6所示的范例中，多个位线(BL)结构是正交地排列在数个叠层之上，具有共形的表面，数个叠层包括叠层间半导体主体元件220于叠层与链接元件230之间，链接元件230于叠层之上，叠层连接半导体主体元件220。
存储器装置包括存储器元件，存储器元件是于叠层中的数个中间平面中的导电串(WL)的侧表面与数个位线结构的叠层间半导体主体元件220之间的交点处280的界面区域中。
一参考导体260是放置在导电串的底平面(GSL)与集成电路基板201之间。至少一参考线结构是正交地排列于数个叠层之上，数个叠层包括叠层间半导体元件240于叠层间，以与参考导体260及链接元件250电性沟通，链接元件250是位于叠层200之上，叠层200连接叠层间半导体元件240。半导体元件240相较于半导体主体元件220可具有一更高的导电率。
存储器元件包括串行选择开关290及参考选择开关270，串行选择开关290是位于具有导电串的上平面的界面区域处，参考选择开关270是位于具有导电串的底平面(GSL)的界面区域处。
在图6所示的范例中，存储器元件可更包括译码电路，译码电路耦接至数个叠层中的导电串。译码电路可包括字线译码电路以及串行选择线译码电路，串行选择线译码电路耦接至数个叠层中的导电串的上平面(SSL)。在导电串的上平面中的串行选择线是独立地耦接至串行选择线译码电路，并由串行选择线译码电路所控制。
在中间平面中的导电串(WL)以及在底平面中的导电串(GSL)是连接在一起，以减少译码面积，因此减少存储器元件整体的尺寸。在上平面中的导电串(SSL)是单独译码，以获得正确的位线译码。
存储器装置可包括接触垫，接触垫提供链接元件(例如接触垫261及262)以及层间连接器(例如层间连接器271及272)，链接元件连接中间平面中(WL)的字线集合，层间连接器耦接至接触垫261及262中的着陆区，并连接至字线译码电路(未绘示)。着陆区是在层间连接器的底表面与接触垫的上表面之间的界面区域处。
在图6所示的范例中，用于数个中间平面中多层的字线集合的层间连接器(例如271与272)是排列在一阶梯状的结构中，并连接至数个中间平面中二个不同的层的着陆区。接触垫可形成在如下述的一阶段式的基板结构之上。
阶梯状结构可形成在接近用于存储器阵列的存储器单元的边界的一垂直接触区域中，以及用于周边电路元件的一周边区域中。垂直接触区域可包括接触垫261及262，以及层间连接器271及272。
存储器装置可包括接地选择线译码电路，接地选择线译码电路耦接至数个叠层中的导电串的至少一底平面(GSL)。存储器装置可包括接触垫(例如一接触垫263)及层间连接器(例如一层间连接器273)，接触垫连接导电串的底平面(GSL)中的接地选择线集合，层间连接器耦接至接触垫中的着陆区，并耦接至接地选择线译码电路(未绘示)。
在图6所示的范例中，存储器装置包括一第一上覆导电层(未绘示)，第一上覆导电层连接至数个位线结构，其包括耦接至感测电路的多个总体位线。存储器装置也包括一第二上覆导电层(未绘示)，第二上覆导电层连接至至少一参考导电结构，其耦接至一参考电压源。
叠层中的绝缘层可与其它层相同或不同。可使用的代表性的绝缘材料包括氧化硅、氮化硅、氮氧化硅、硅酸盐或其它材料。可使用低介电常数(low-k)材料，例如是SiCHOx，其具有小于二氧化硅的一介电常数。也可使用高介电常数(high-k)材料，例如是HfOx、HfON、AlOx、RuOx、TiOx，其具有大于二氧化硅的一介电常数。
叠层中的导体或半导体层可与其它层相同或不同。可使用的代表性的材料包括半导体，包括未掺杂与掺杂的多晶硅(使用例如是砷、磷、硼)、半导体结构的组合、包括TiSi、CoSi的硅化物、包括InZnO、InGaZnO的氧化物半导体，以及半导体与硅化物的组合。叠层中的导电层也可为一金属、一导电性化合物、或包括Al、Cu、W、Ti、Co、Ni、TiN、TaN、TaAlN及其它的材料的组合。
图7至图8是用以在图1的一相同的基板上方形成一电容器与三维NAND阵列的导电材料叠层的流程步骤。
在图7中，示出例如是在一芯片的阵列区中以毯状沉积的方式交替沉积的绝缘层210、212、214与半导体层211、213的一结构，半导体层211、213是使用掺杂的半导体所形成。取决于实施方式，半导体层211、213可使用多晶硅或具有n型或p型掺杂的外延单晶硅来实现。半导体层的典型厚度范围是在200至500埃之间。
层间绝缘层210、212、214可例如使用二氧化硅、其它硅氧化物或硅氮化物来实现。此些层可以多种方式形成，包括先前技术中所知的低压化学气相沉积法(Low PressureChemical Vapor Deposition，LPCVD)。通过绝缘层210的锯齿状线代表电容器与三维NAND阵列是在相同的绝缘层210上方间隔开。在另一实施例中，叠层是在一相同的导电基板上方间隔开，且各个叠层的底部为一绝缘体串。
图8绘示用来定义半导体串的多个脊状叠层205的一第一图案化印刷步骤的结果，其中半导体串是使用半导体层211、213以及分离的绝缘层212、214的材料来实现。深、高的深宽比沟槽可使用基于施加一碳硬掩膜与反应离子刻蚀的光刻工艺，形成在叠层之中，叠层支撑许多层。
相同的绝缘层210是半导体材料叠层的基底，半导体材料皆在一电容器与三维NAND阵列中。叠层215a是包含在一电容器装置中。叠层215b是包含在三维NAND阵列中。在叠层215a及215b之中，导电材料串211a及211b和213a及213b与绝缘体串212a及212b和214a及214b相互交替。
导电材料串213a及213b共享一个相同的平面位置，因此相对于彼此具有一相同的垂直位置。导电材料串211a及211b共享一个相同的平面位置，因此相对于彼此具有一相同的垂直位置。导电材料串213a及213b相对于导电材料串211a及211b具有一个不同的平面位置；因此导电材料串213a及213b相对于导电材料串211a及211b具有一个不同的垂直位置。
通过绝缘层210的锯齿状线代表电容器与三维NAND阵列是在相同的绝缘层210上方间隔开。在另一实施例中，叠层是在一相同的导电基板上方间隔开，且各个叠层的底部为一绝缘体串。
典型地，多个方法使用一系列的沉积与刻蚀步骤来这样做。不同的方法在「Xie，Peng and Smith，Bruce W.，Analysis of Higher-Order Pitch Division for Sub-32nmLithography，Optical Microlithography XXII，Proc.of SPIE Vol.7274，72741Y，SPIE」中讨论。多个图案化方法也在美国专利申请编号12/981,121中描述，申请日为2010年12月29日，标题为「MULTIPLE PATTERNING METHOD」，具有与本申请相同的受让人与相同的发明人。
也可使用其它介电质，包括低介电常数(low-k)材料，例如是氮化硅或其它低介电常数介电质。在某些例子中，电容器结构可以在可称为一个粗糙表面导体上方制成，使基板的上部分与脊将由电导体所制成，从而作为一导电端子层。一般而言，导体可为一金属或金属的组合，包括Al、Cu、W、Ti、Co、Ni。导体也可为金属化合物，例如是TiN/TaN/AlCu，或可为半导体化合物，例如是重掺杂硅(使用砷、磷、硼作为掺杂物)；硅化物包括TiSi、CoSi。并且，典型的介电材料包括SiO2、SiN、SiON。然而，通常较佳的是高介电常数(high-k)材料，例如是HfOx、HfON、AlOx、RuOx、TiOx，其具有大于二氧化硅的一介电常数。介电材料可以是多层，例如是氧化硅/氮化硅、氧化硅(ONO)、氧化硅、高介电常数介电质、氧化硅(O/high-k/O)，其提供更高的k值，并对于电容漏电产生较少的隐忧。
用于介电层适合的沉积技术将例如是原子层沉积(Atomic Layer Deposition，ALD)、高密度等离子体化学气相沉积(High Density plasma Chemical VaporDeposition，HDCVD)、低密度等离子体化学气相沉积(Low density Plasma ChemicalVapor Deposition，LPCVD)等等，取决于所选择的材料。沉积端子层与介电层的流程持续进行，直到产生所需数量的螺旋板状电容器。沟槽宽度的尺寸以及沟槽宽度与脊高度之间的比率通常限制了端子与介电层、的数量。沟槽宽度的尺寸通常是大于脊宽度。
图9是具有导电材料叠层的一电容器的上视图，利用一重叠掩膜区域来定义导电体不同的刻蚀深度。在此上视图中导电串叠层延伸进入和离开页面至叠层的高度的程度。
所示为导电材料15e、15f、15g、15h、15i、15j、15k及15l叠层。其它实施例具有较少或更多的导电材料叠层。此些叠层具有长度，其具有一第一端与一第二端。第一端是通过第一端子连接电路37互相电性连接，第二端是通过第二端子连接电路38互相电性连接。第一端子连接电路37互相连接「奇数」编号的电容器端子串层。第二端子连接电路38互相连接「偶数」编号的电容器端子串层。这样的互相连接可见于图2。
电容器端子串的尺寸可以大到足以使即使是导电串最小的电阻产生不期望的电阻电容延迟(RC delay)增长。图2中的电容器的RC延迟计算范例如下：
RC＝(R)×(C)
＝(Rs×(叠层长度/叠层宽度)/(并联的层数))*
((∈0×∈r/厚度)×(叠层长度×叠层宽度)×(并联的电容器的数量))
＝(105×(1.8/1.376)/(4))*
((8.864×10-14×3.9/(250×10-8))×(1.8×1.376×10-8)×(7))
＝0.8纳秒(nanoseconds)
此范例不同于其它实施例，其它实施例中可改变的变量：改变Rs及∈r的材料，改变厚度的材料的尺寸，改变电阻的L及W的布局，并联的层数，以及并联的电容器的数量。
为了减少电阻从而缩短RC延迟，不同层的电容器端子串可耦接至第一端子连接电路37或第二端子连接电路38，而不是只有在叠层的端部，而且在第一端与第二端之间的中间位置。此种更为频繁的端子连接称为带连接。带连接降低RC延迟计算范例中的电阻L。
带连接是由重叠掩膜区域所定义，重叠掩膜区域替带连接定义出不同的刻蚀深度。掩膜区域306定义4层的刻蚀深度。掩膜区域302定义2层的刻蚀深度。掩膜区域304定义1层的刻蚀深度。组合中，刻蚀深度从0层至7层间变化，这取决于掩膜区域302、304及306的组合，其在特定导电材料叠层之上重叠于彼此。导电材料叠层具有以下的带连接组合刻蚀深度。15e具有一7层刻蚀深度，15f具有一6层刻蚀深度，15g具有一5层刻蚀深度，15h具有一4层刻蚀深度，15i具有一3层刻蚀深度，15j具有一2层刻蚀深度，15k具有一1层刻蚀深度，以及15l具有一0层刻蚀深度。
图10至图13绘示制造一互连区域的导电体的一系列步骤，互连区域与端子层的延伸部接触。
不同的端子层延伸部40是于图中标示为端子层延伸部40.0至40.7，其中最顶部为40.0。用于电导体46与相对应的端子层延伸部40接触的位置在图中标示为0至7。介电层延伸部42一同产生类似的标号。当一互连区域44是位于一个或更多的介电脊的顶部、或位于一个或更多的沟槽的底部时，端子导体将直接接触端子层，而不需要端子层延伸部40。
如图10所示，一第一光刻胶掩膜50是产生在电导体位置0、2、4、6的介电层延伸部42.0上方，并在位置7的远程侧上方。被光刻胶掩膜覆盖的区域有时称为掩膜区域。没有被第一光刻胶掩膜50覆盖的区域有时称为刻蚀区域，此区域接着被刻蚀一层穿过介电层延伸部42.0以及端子层延伸部40.0，以生成如图10所示的结构。接着，如图11所示，移除第一光刻胶掩膜50并接着形成一第二光刻胶掩膜54在图11所生成的结构上方，以覆盖电导体位置0、1、4、5以及位置7的远程侧上方。此结构接着在暴露区域被刻蚀二层，以生成如图11所示的结构。接着，移除第二光刻胶掩膜54并接着形成一第三光刻胶掩膜58，以覆盖电导体位置0、1、2、3以及位置7的远程侧上方。此结构暴露的部分接着被刻蚀四层，以生成如图12所示的结构。
而后移除第三光刻胶掩膜58，一可选的共形的介电势垒层材料可沉积在暴露的表面上方，包括阶梯状着陆垫60之上，以生成一介电势垒层62。势垒层62是作为一刻蚀终止层来使用，且可由氮化硅所制成。介电填充层64是沉积在所生成的结构上方。接着穿过介电填充层64并穿过介电势垒层62，形成适当的通孔，介电势垒层62覆盖各个端子层延伸部40.0至40.7的着陆垫60。电导体46接着形成在通孔中，以提供与端子层延伸部40的着陆垫60的电连接，从而与端子层电容器的电连接，以生成如图13所示的结构。电导体46可由上述讨论到的相同电导体材料所制成。然而，可较佳地选择掺杂的Si、W以及Cu，因现有知识有关于这些导电材料的化学机械研磨。电导体46对应至位置0至7，被标示为46.0至46.7。
可使用多于一个的互连区域44，以使用各层的着陆垫60。不同层的某些或全部的着陆垫60可经由相同或不同的互连区域44来使用。
用以产生电导体46的流程可称为二分过程，此过程根据20 ... 2n-1，n为刻蚀步骤的编号。也就是说，第一光刻胶掩膜50交替地覆盖20个着陆垫60以及暴露20个着陆垫60；第二光刻胶掩膜54交替地覆盖21个着陆垫60以及暴露21个着陆垫60；第三光刻胶掩膜58交替地覆盖22个着陆垫60以及暴露22个着陆垫60；依此类推。使用二分过程，n个掩膜可用以提供2n个端子导体46的2n个着陆垫60的使用。如此，使用三个掩膜提供8个端子导体46的8个着陆垫60的使用。使用五个掩膜将提供32个端子导体46的32个着陆垫60的使用。刻蚀的顺序不需以n-1＝0，1，2，...的次序。举例来说，第一刻蚀步骤可为n-1＝2，第二可为n-1＝0，第三可为n-1＝1。
用以连接电导体46至着陆垫60的类似的技术与方法的进一步信息被揭露于美国专利申请编号13/049,303中，申请日为2011年3月16日，标题为「REDUCED NUMBER OF MASKFOR IC DEVICE WITH STACKED CONTACT LEVELS」；以及在美国专利申请编号13/114,931中，申请日为2011年5月24日，标题为「MULTILAYER CONNECTION STRUCTURE AND MAKINGMETHOD」，所提到的揭露书皆以参考数据合并于本文中。这两篇申请案以及本申请具有同样的受让人。
图14是针对相同基板上方的一电容器与三维NAND阵列的具有导电材料叠层的一集成电路的简化方块图。
集成电路线975包括一个如本文所说明而实施的三维NAND闪存阵列960，位在一个半导体基板上，半导体基板具有导电材料的数个叠层以及具有导电材料叠层的电容器。一列译码器961被耦接至多条字线962，并沿着存储器阵列960中的列而排列。一行译码器963被耦接至沿着对应于存储器阵列960中的叠层的行而排列的多条SSL线964，用于读取并编程来自存储器阵列960中的存储器单元的数据。一平面译码器958是经由数条位线959耦接至存储器阵列960中的多个平面。地址是在总线965上被供应至行译码器963、列译码器961以及平面译码器958。于此例子中，区块966中的感测放大器及数据输入结构，是经由数据总线967而耦接至行译码器963。数据是经由数据输入线971而从集成电路975上的输入/输出端，或从集成电路975内部或外部的其它数据源，被供应至区块966中的数据输入结构。在所示的实施例中，其它电路974是被包括在集成电路上，例如一通用用途处理器或特殊用途应用电路，或提供由NAND闪存单元阵列所支持的系统单芯片功能的模块的一组合。数据是经由数据输出线972而从区块966中的感测放大器，被供应至集成电路975上的输入/输出端，或被供应至集成电路975内部或外部的其它数据目标。
于此例子中，通过使用偏压配置状态机969而实施的一控制器，控制经由区块968中的单一或数个电压源所产生或提供的偏压配置电源电压的施加，例如读取、擦除、编程、擦除确认以及编程确认电压。控制器可使用本领域已知的特殊用途逻辑电路来实现。在另一实施例中，控制器包括一通用用途处理器，其可在相同的集成电路上实现，集成电路执行一计算器程序，以控制装置的操作。在又一其它实施例中，可利用特殊用途逻辑电路与一通用用途处理器的一组合来实现控制器。
基板也包括具有导电材料叠层的电容器999，导电材料叠层位于相同的基板上方，作为三维NAND闪存阵列960。
上述内容可能已使用了例如是上方、下方、顶部、底部、之上、之下诸如此类的用语。这些用语可在描述内容以及权利要求范围中使用，以有助于对本发明的了解，而不是用以限制本发明。
图15是实现结合本发明的软件的一计算机系统410的简化方块图。虽本页指出实现特定操作的个别步骤，应当理解各个步骤实际上是以软件指令来实施，使计算机系统410以特定的方式操作。实现一特定步骤的软件指令与数据的群组，与处理子系统以及能够执行软件指令的计算机系统的其它部件一起，构成实现特定步骤的一模块。
计算机系统410典型地包括一处理器子系统414，处理器子系统414通过总线子系统412与许多周边装置沟通。这些周边装置可包括一储存子系统424、用户接口输入设备422、用户接口输出装置420，以及一网络接口子系统416，储存子系统424包括一存储器子系统426与一文件储存子系统428。输入与输出装置允许用户与计算机系统410互动。网络接口子系统416提供至外部网络的一接口，包括至通信网路418的一接口，且网络接口子系统416经由通信网路418耦接至其它计算机系统中对应的接口装置。通信网路418可包括许多互连的计算机系统与通讯线路。这些通讯链可为有线线路、光学线路、无线线路、或任何其它用于讯息通讯的机制。虽然在一实施例中，通信网路418是因特网，在其它实施例中，通信网路418可为任何合适的计算器网络。
网络接口的物理硬件元件有时称为网络适配器(Network Interface Card，NIC)，虽然它们不需以卡片的形式存在：举例来说，它们可以集成电路(Integrated Circuit，IC)的形式存在，且连接器直接安装至母板上，或者，它们可以巨晶元的形式存在，巨晶元是在具有计算机系统的其它元件的一单一集成电路芯片上制造。
用户接口输入设备422可包括一键盘、指向装置(例如是一鼠标)、轨迹球、触摸板、或图形输入板、一扫描仪、并入显示器的一触控屏幕、声频输入设备(例如是语音识别系统)、麦克风，以及其它类型的输入设备。在一般情况下，用语「输入设备」的使用是表示包括所有可能类型的装置，以及所有可能将信息输入至计算机系统410中或至通信网路418上的方法。
用户接口输出装置420可包括一显示子系统、一打印机、一传真机、或非可视显示器(例如是声频输出装置)。显示子系统可包括一阴极射线管(Cathode Ray Tube，CRT)、一平板装置(例如是一液晶显示器(Liquid Crystal Display，LCD))、一投影装置、或一些其它用以产生可视影像的机制。显示子系统也可提供非可视显示器，例如是经由声频输出装置。在一般情况下，用语「输出装置」的使用是表示包括所有可能类型的装置，以及所有可能将信息从计算机系统410输出至用户或至另一机器或计算机系统的方法。
非暂时性储存子系统424储存基本编程和数据建构，其提供本发明特定实施例的功能。举例来说，实施本发明特定实施例的功能的各种模块可储存在储存子系统424中。某些例子是用于一单元或布局的EDA程序，单元或布局包括同一基板上方的NAND存储器阵列的导电材料叠层以及电容器，如本文所述。这些软件模块通常是由处理器子系统414所执行。储存子系统424也代表储存器让计算机系统可存取，本文所提到的各种软件是被储存在计算机系统上。在另一实施例中，一些或所有的软件是位于储存器上方，储存器经由通信网路418让计算机系统可存取。
存储器子系统426一般包括许多存储器，存储器包括一主要随机存取存储器(Random Access Memory，RAM)430以及一只读存储器(Read Only Memory，ROM)432，随机存取存储器430在编程执行期间用于储存指令与数据，固定指令是储存在只读存储器432中。文件储存子系统428替程序与数据文件提供持久储存器，且可包括一硬式磁盘驱动器、和相关的可移动媒体的一软式磁盘驱动器、一CD ROM驱动器、一光学装置、或可移式媒体匣。数据库和实现本发明特定实施例的功能的模块已可提供在一计算器可读取媒介(例如是一个或更多的CD-ROM)上方，且可经由文件储存子系统428所储存。主机存储器子系统426包含计算器指令在其它事项中，当经由处理器子系统414执行时，计算器指令让计算机系统操作或执行本文所述的功能。如本文所用，流程以及软件都表示要在「主机」中或「计算器」上运行，在处理器子系统414上执行，以响应主机存储器子系统426中的计算器指令与数据，主机存储器子系统426包括用于这样的指令与数据的任何其它逻辑或远程储存器。
总线子系统412提供一机制，用以让各种元件与计算机系统410的子系统如预期的相互通信。虽然总线子系统412是示意性的绘成一个单一的总线，总线子系统替代的实施例可使用多个总线。
计算机系统410本身可为各种类型，包括一个人计算器、一可携式计算器、一工作站、一网络计算器、一电视、一主机、一服务器场、或任何其它数据处理系统或用户装置。由于计算器和网络不断变化的因素，计算机系统410的描述仅作为用于描述本发明特定实施例目的的一特定范例。计算机系统410的许多其它配置可能具有比所描述的计算机系统更多或较少的元件。
图15A绘示一非暂时性计算器可读取媒介440，其储存一单元或布局480，单元或布局480具有导电材料叠层于相同基板上方的一NAND阵列和一电容器中。非暂时性计算器可读取媒介可为任何所讨论到有关于储存子系统424的非暂时性存储器。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (21)

1.一种集成电路，包括：
一基板；
一三维NAND存储器阵列，具有一导电串叠层；以及
一电容器，具有一电容器端子串叠层；
其中，该导电串叠层中的多条导电串以及该电容器端子串叠层中的多条电容器端子串共享多个相同平面位置，这些相同平面位置相对于该基板，这些相同平面位置中的不同平面位置具有该电容器端子串叠层中的不同电容器端子串以及该导电串叠层中的不同导电串的特征，且具有该导电串叠层中的一导电串以及该电容器端子串叠层中的一电容器端子串的特征的一相同平面位置表示该导电串以及该电容器端子串相对于彼此具有一相同垂直位置；
其中该电容器端子串叠层的每一层具有一第一端以及一第二端，这些第一端是通过第一端子连接电路互相电性连接，这些第二端是通过第二端子连接电路互相电性连接，不同层的电容器端子串被耦接至第一端子连接电路或第二端子连接电路，而且系被耦接在第一端与第二端之间的中间位置。
2.根据权利要求1所述的集成电路，其中该导电串叠层是该三维NAND存储器阵列中的多个晶体管通道、将选择该三维NAND存储器阵列中的多个存储器单元的讯号发送的多个导体、以及将从该三维NAND存储器阵列的输出发送的多个导体中的至少一者。
3.根据权利要求1所述的集成电路，其中该三维NAND存储器阵列是一垂直型栅极存储器阵列，且该导电串叠层中的这些导电串是该垂直型栅极存储器阵列中的多个NAND晶体管通道。
4.根据权利要求1所述的集成电路，其中该三维NAND存储器阵列是一垂直型通道存储器阵列，且该导电串叠层中的这些导电串是该垂直型通道存储器阵列中的多条字线。
5.根据权利要求1所述的集成电路，其中该电容器端子串叠层包括多条第一电容器端子串以及多条第二电容器端子串，这些第一电容器端子串与这些第二电容器端子串交替排列，这些第一电容器端子串被电性连接在一起，且这些第二电容器端子串被电性连接在一起。
6.根据权利要求1所述的集成电路，其中该电容器端子串叠层中的这些电容器端子串在该第一端被电性连接在一起，该电容器端子串叠层中的这些电容器端子串在该第二端被电性连接在一起，该集成电路更包括：
一导电插头，电性连接至位于该第一端与该第二端之间的一中间点处的这些电容器端子串的至少一者。
7.根据权利要求1所述的集成电路，其中该电容器端子串叠层是多个电容器端子串叠层中的一者，这些电容器端子串叠层具有在多个第一端与多个第二端之间的长度，这些电容器端子串叠层包括多条第一电容器端子串以及多条第二电容器端子串，这些第一电容器端子串与这些第二电容器端子串交替排列，这些电容器端子串叠层中的这些第一电容器端子串是经由这些第一端并在这些第一端与这些第二端之间的多个中间点处电性连接在一起。
8.一种非暂时性计算器可读取媒介，具有一集成电路设计的一布局，该布局对执行一电路设计程序的一计算器产生反应，该电路设计程序读取该布局，该非暂时性计算器可读取媒介包括：
用于一集成电路的该布局，该布局包括多个掩膜的设计，该集成电路包括：
一三维NAND存储器阵列，具有一导电串叠层；以及
一电容器，具有一电容器端子串叠层；
其中，各该掩膜定义该导电串叠层中的多条导电串的至少一导电串和该电容器端子串叠层中的多条电容器端子串的至少一电容器端子串；
其中该电容器端子串叠层的每一层具有一第一端以及一第二端，这些第一端是通过第一端子连接电路互相电性连接，这些第二端是通过第二端子连接电路互相电性连接，不同层的电容器端子串被耦接至第一端子连接电路或第二端子连接电路，而且系被耦接在第一端与第二端之间的中间位置。
9.根据权利要求8所述的计算器可读取媒介，其中该导电串叠层是该三维NAND存储器阵列中的多个晶体管通道、将选择该三维NAND存储器阵列中的多个存储器单元的讯号发送的多个导体、以及将从该三维NAND存储器阵列的输出发送的多个导体中的至少一者。
10.根据权利要求8所述的计算器可读取媒介，其中该三维NAND存储器阵列是一垂直型栅极存储器阵列，且该导电串叠层中的这些导电串是该垂直型栅极存储器阵列中的多个NAND晶体管通道。
11.根据权利要求8所述的计算器可读取媒介，其中该三维NAND存储器阵列是一垂直型通道存储器阵列，且该导电串叠层中的这些导电串是该垂直型通道存储器阵列中的多条字线。
12.根据权利要求8所述的计算器可读取媒介，其中该电容器端子串叠层包括多条第一电容器端子串以及多条第二电容器端子串，这些第一电容器端子串与这些第二电容器端子串交替排列，这些第一电容器端子串被电性连接在一起，且这些第二电容器端子串被电性连接在一起。
13.根据权利要求8所述的计算器可读取媒介，其中该电容器端子串叠层中的这些电容器端子串在该第一端被电性连接在一起，该电容器端子串叠层中的这些电容器端子串在该第二端被电性连接在一起，该计算器可读取媒介更包括：
一导电插头，电性连接至位于该第一端与该第二端之间的一中间点处的这些电容器端子串的至少一者。
14.根据权利要求8所述的计算器可读取媒介，其中该电容器端子串叠层是多个电容器端子串叠层中的一者，这些电容器端子串叠层具有在多个第一端与多个第二端之间的长度，这些电容器端子串叠层包括多条第一电容器端子串以及多条第二电容器端子串，这些第一电容器端子串与这些第二电容器端子串交替排列，这些电容器端子串叠层中的这些第一电容器端子串是经由这些第一端并在这些第一端与这些第二端之间的多个中间点处电性连接在一起。
15.一种制造一集成电路的方法，包括：
制作具有一导电串叠层的一三维NAND存储器阵列以及具有一电容器端子串叠层的一电容器，包括：
在一相同刻蚀步骤中，定义该导电串叠层以及该电容器端子串叠层；
其中，该导电串叠层中的多条导电串以及该电容器端子串叠层中的多条电容器端子串共享多个相同平面位置，这些相同平面位置相对于一基板，这些相同平面位置中的不同平面位置具有该电容器端子串叠层中的不同电容器端子串以及该导电串叠层中的不同导电串的特征，且具有该导电串叠层中的一导电串以及该电容器端子串叠层中的一电容器端子串的特征的一相同平面位置表示该导电串以及该电容器端子串相对于彼此具有一相同垂直位置；
其中该电容器端子串叠层的每一层具有一第一端以及一第二端，这些第一端是通过第一端子连接电路互相电性连接，这些第二端是通过第二端子连接电路互相电性连接，不同层的电容器端子串被耦接至第一端子连接电路或第二端子连接电路，而且系被耦接在第一端与第二端之间的中间位置。
16.根据权利要求15所述的方法，其中该导电串叠层是该三维NAND存储器阵列中的多个晶体管通道、将选择该三维NAND存储器阵列中的多个存储器单元的讯号发送的多个导体、以及将从该三维NAND存储器阵列的输出发送的多个导体中的至少一者。
17.根据权利要求15所述的方法，其中该三维NAND存储器阵列是一垂直型栅极存储器阵列，且该导电串叠层中的这些导电串是该垂直型栅极存储器阵列中的多个NAND晶体管通道。
18.根据权利要求15所述的方法，其中该三维NAND存储器阵列是一垂直型通道存储器阵列，且该导电串叠层中的这些导电串是该垂直型通道存储器阵列中的多条字线。
19.根据权利要求15所述的方法，其中该电容器端子串叠层包括多条第一电容器端子串以及多条第二电容器端子串，这些第一电容器端子串与这些第二电容器端子串交替排列，这些第一电容器端子串被电性连接在一起，且这些第二电容器端子串被电性连接在一起。
20.根据权利要求15所述的方法，其中该电容器端子串叠层中的这些电容器端子串在该第一端被电性连接在一起，该电容器端子串叠层中的这些电容器端子串在该第二端被电性连接在一起，该集成电路更包括：
一导电插头，电性连接至位于该第一端与该第二端之间的一中间点处的这些电容器端子串的至少一者。
21.根据权利要求15所述的方法，其中该电容器端子串叠层是多个电容器端子串叠层中的一者，这些电容器端子串叠层具有在多个第一端与多个第二端之间的长度，这些电容器端子串叠层包括多条第一电容器端子串以及多条第二电容器端子串，这些第一电容器端子串与这些第二电容器端子串交替排列，这些电容器端子串叠层中的这些第一电容器端子串是经由这些第一端并在这些第一端与这些第二端之间的多个中间点处电性连接在一起。
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