TWI780613B - 在陣列區域及非陣列區域中包含支柱之電子裝置以及相關之系統及方法 - Google Patents

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Abstract

本發明提供一種電子裝置，其包括鄰近於一源極之一下部疊組及一上部疊組。該下部疊組及該上部疊組中之每一者包括交錯導電材料及介電材料之層級。該下部疊組及該上部疊組中之每一者亦包括一陣列區域及一或多個非陣列區域。記憶體支柱位於該陣列區域之該下部疊組及該上部疊組中，且該等記憶體支柱經組態以可操作地耦接至該源極。虛設支柱位於該一或多個非陣列區域之該上部疊組中，且該等虛設支柱經組態以與該源極電隔離。另一導電材料位於該一或多個非陣列區域之該上部疊組及該下部疊組中。亦揭示額外電子裝置及形成一電子裝置之相關系統及方法。

Description

在陣列區域及非陣列區域中包含支柱之電子裝置以及相關之系統及方法
本文中所揭示之實施例係關於電子裝置及電子裝置製造。更特定而言，本發明之實施例係關於在陣列區域及非陣列區域中包含支柱之電子裝置，且係關於相關之電子系統及方法。
記憶體裝置為電子系統提供資料儲存。快閃記憶體裝置為各種記憶體裝置類型中之一種，且在現代電腦及其他電子裝置中具有許多用途。習知快閃記憶體裝置包含具有以列及行配置之大量電荷儲存裝置(例如，記憶體單元，諸如非揮發性記憶體單元)的記憶體陣列。在NAND架構類型之快閃記憶體中，以行配置之記憶體單元串聯耦接，且該行之第一記憶體單元耦接至資料線(例如，位元線)。在三維NAND (3D NAND)記憶體裝置中，一種類型之豎直記憶體裝置不僅以水平陣列按列及行方式配置的記憶體單元，而且水平陣列之層級彼此堆疊(例如，豎直地堆疊)以提供記憶體單元之三維陣列。層級包含交錯之導電材料與絕緣(例如，介電)材料。導電材料充當用於記憶體單元之例如存取線(例如，字線)的控制閘極。豎直結構(例如，包含通道區域之支柱)沿記憶體單元之豎直串延伸。串之汲極末端鄰近豎直結構(例如，支柱)之頂部及底部中的一者，而該串之源極末端鄰近支柱之頂部及底部中的另一者。汲極末端可操作地連接至位元線，而源極末端可操作地連接至源極線。3D NAND記憶體裝置亦包含例如存取線(例如，字線)與裝置之其他導電結構之間的電連接，使得豎直串之記憶體單元可經選擇以用於寫入、讀取及抹除操作。串驅動器驅動存取線(例如，字線)電壓以寫入至豎直串之記憶體單元或自該等記憶體單元讀取。
隨著3D NAND記憶體裝置中之記憶體密度增加，形成數目(例如交錯的介電材料及導電材料之數目)增加的層級。然而，隨著層級之數目增加，在3D NAND記憶體裝置中觀測到支柱彎曲。
因此，揭示一種電子裝置。該電子裝置包括鄰近於一源極之一下部疊組及一上部疊組。該下部疊組及該上部疊組中之每一者包括交錯導電材料及介電材料之層級。該下部疊組及該上部疊組中之每一者亦包括一陣列區域及一或多個非陣列區域。記憶體支柱位於該陣列區域之該下部疊組及該上部疊組中，且該等記憶體支柱經組態以可操作地耦接至該源極。虛設支柱位於該一或多個非陣列區域之該上部疊組中，且該等虛設支柱經組態以與該源極電隔離。另一導電材料位於該一或多個非陣列區域之該上部疊組及該下部疊組中。
因此，揭示另一電子裝置。該電子裝置包括一陣列區域中之記憶體支柱及包含交錯導電材料及介電材料之多個疊組。該等記憶體支柱位於該多個疊組中之一第一疊組及一第二疊組中。虛設支柱位於該電子裝置之一非陣列區域的該第二疊組中，且該第一疊組中缺少虛設支柱。一源極位於該第一疊組下方且可操作地耦接至該等記憶體支柱並與該等虛設支柱電隔離。另一導電材料位於該一或多個非陣列區域之該第一疊組及該第二疊組中。
因此，揭示一種形成一電子裝置之方法。技術方案之方法包括形成一下部疊組，該下部疊組包括交錯氮化物材料及介電材料的層級。該下部疊組包括一陣列區域及一或多個非陣列區域。支柱開口形成於該下部疊組之該陣列區域中，而不在該下部疊組之該一或多個非陣列區域中形成該等支柱開口。單元膜材料形成於該下部疊組之該陣列區域中之該等支柱開口中。一上部疊組經形成且包括鄰近於該下部疊組之交錯氮化物材料及介電材料的層級。該上部疊組包括一陣列區域及一或多個非陣列區域。支柱開口形成於該上部疊組之該陣列區域及該一或多個非陣列區域中。單元膜材料形成於該上部疊組之該陣列區域及該一或多個非陣列區域中之該等支柱開口中。該上部疊組之該陣列區域中的該等單元膜材料上覆於該下部疊組之該陣列區域中的該等單元膜材料。該上部疊組之該一或多個非陣列區域中的該等單元膜材料上覆於該下部疊組之該一或多個非陣列區域中的交錯氮化物材料及介電材料之該等層級。空隙形成於該上部疊組及該下部疊組之該一或多個非陣列區域中，且一導電材料形成於該等空隙中。移除該等層級之該等氮化物材料以在該等層級之該等介電材料之間形成空間。另一導電材料形成於該等空間中。
因此，揭示形成一電子裝置之另一方法。該方法包括形成包括一下部疊組及一上部疊組之一電子結構。該下部疊組及該上部疊組中之每一者包括交錯氮化物材料及介電材料之層級。記憶體支柱形成於該電子結構之一陣列區域的該上部疊組中及該下部疊組中。虛設支柱形成於該電子結構之一非陣列區域的該上部疊組中。自該非陣列區域移除該等虛設支柱之一部分、該上部疊組中之該等交錯氮化物材料及介電材料的一部分及該下部疊組之該等交錯氮化物材料及介電材料的一部分以形成空隙。該等空隙自該非陣列區域之該上部疊組的一上表面延伸且進入該下部疊組之下的一源極中。一導電材料形成於該等空隙中。移除該等層級之該等氮化物材料以在該等介電材料之間形成空間。另一導電材料形成於該等介電材料之間的該等空間中。
因此，揭示一種包括一輸入裝置、一輸出裝置、一處理器裝置及一記憶體裝置之系統。該記憶體裝置包括一陣列區域及一或多個非陣列區域。上部支柱位於該陣列區域及該一或多個非陣列區域之一上部疊組中。下部支柱僅位於該陣列區域之一下部疊組中。一導電材料位於該一或多個非陣列區域之該上部疊組及該下部疊組中。該處理器裝置可操作地耦接至該輸入裝置，且該輸出裝置及該記憶體裝置可操作地耦接至該處理器裝置。
優先權主張
本申請案主張2020年4月17日申請之「Electronic Devices Including Pillars in Array Regions and Non-Array Regions, and Related Systems and Methods」的美國專利申請案第16/851,638號之申請日的權益。
揭示包含多個疊組之電子裝置(例如，設備、微電子裝置、半導體裝置、記憶體裝置)，其中支柱存在於電子裝置之疊組的少於所有部分中。支柱存在於電子裝置之陣列區域(例如，主動區域)中及電子裝置的非陣列區域(例如，非主動區域、周邊區域)之上部疊組中。支柱並不存在於電子裝置之非陣列區域的下部疊組中。支柱存在於電子裝置之陣列區域及非陣列區域的上部疊組中。陣列區域中之支柱經組態為記憶體支柱(例如，通道支柱)，且非陣列區域中之支柱經組態為所謂的「虛設支柱」。非陣列區域之上部疊組中的支柱接近於非陣列區域中之觸點。非陣列區域之上部疊組中的支柱向含有支柱之電子裝置的陣列區域提供減少之支柱彎曲。電子裝置之上部疊組及下部疊組中的支柱不對稱，此係因為無支柱存在於非陣列區域之下部疊組中，但支柱存在於陣列區域之下部疊組中。
以下描述提供特定細節，諸如材料類型、材料厚度及製程狀況，以便提供對本文中所描述之實施例的透徹描述。然而，一般熟習此項技術者將理解，可在不採用此等特定細節的情況下實踐本文中所揭示之實施例。實際上，實施例可結合半導體業界採用之習知製造技術而實踐。另外，本文中所提供之描述並不形成電子裝置之完整描述或用於製造電子裝置之完整製程流程，且以下所描述之結構並不形成完整電子裝置。下文詳細地描述瞭解本文中所描述之實施例所必需的僅僅彼等製程動作及結構。用以形成完整電子裝置之額外動作可藉由習知技術來執行。
除非另有指示，否則本文中所描述之材料可藉由習知技術形成，包含但不限於：旋塗、毯覆式塗佈、化學氣相沈積(CVD)、原子層沈積(ALD)、電漿增強ALD、物理氣相沈積(PVD) (包含濺鍍、蒸發、離子化PVD及/或電漿增強CVD)或磊晶生長。替代地，材料可原位生長。取決於待形成之特定材料，可藉由一般熟習此項技術者選擇用於沈積或生長材料之技術。除非上下文另外指示，否則材料之移除可藉由任何合適的技術實現，包含但不限於：蝕刻(例如，乾式蝕刻、濕式蝕刻、氣相蝕刻)、離子銑削、研磨平坦化(例如，化學機械平坦化)或其他已知方法。
本文中呈現之圖示僅僅出於說明之目的，且並不意圖為任何特定材料、組件、結構、電子裝置或電子系統的實際視圖。預期圖式中描繪的形狀因(例如)製造技術及/或公差所致的變化。因此，本文中所描述之實施例不應解釋為限於如所說明之特定形狀或區域，但包含由於例如製造造成的形狀偏差。舉例而言，經說明或描述為盒狀的區域可具有粗略及/或非線性特徵，且經說明或描述為圓形的區域可包含一些粗略及/或線性特徵。此外，所說明之銳角可圓化，且反之亦然。因此，圖中所說明之區域在本質上係示意性的，且其形狀並不意欲說明區域之精確形狀，且並不限制本申請專利範圍之範疇。該等圖式未必按比例繪製。另外，圖式之間共同之元件可保持相同數字名稱。
如本文中所使用，除非上下文另有明確指示，否則術語之單數形式「一」及「該」意欲亦包含複數形式。
如本文中所使用，術語「及/或」包含相關聯所列項目中的一或多者中的任何及所有組合。
如本文中所使用，指特定參數之數值的術語「約」或「大致」包含該數值，且一般熟習此項技術者應瞭解的自該數值的變化程度位於該特定參數之可接受公差內。舉例而言，指代一數值的「約」或「大致」可包含處於自該數值之90.0%至110.0%之範圍內的額外數值，諸如處於自該數值之95.0%至105.0%之範圍內、處於自該數值之97.5%至102.5%之範圍內、處於自該數值之99.0%至101.0%之範圍內、處於自該數值之99.5%至100.5%之範圍內，或處於自該數值之99.9%至100.1%之範圍內。
如本文中所使用，術語「陣列區域」意謂且包含包含記憶體陣列之記憶體單元的電子裝置之區域。電子裝置之陣列區域包含主動電路。
如本文中所使用，為易於描述，空間相對術語，諸如「在…下方」、「下方」、「下部」、「底部」、「上方」、「上部」、「頂部」、「前方」、「後方」、「左方」、「右方」及其類似者，在本文中可用於描述如圖式中所說明之一個元件或特徵與其他元件或特徵的關係。除非另外指定，否則除圖中所描繪的定向以外，空間相對術語意欲涵蓋材料之不同定向。舉例而言，若在圖式中之材料經反轉，則描述為「低於其他元件或特徵」或「在其他元件或特徵下方」或「其他元件或特徵下方」或「在其他元件或特徵底部」的元件接著將「高於其他元件或特徵」或「在其他元件或特徵頂部」而定向。因此，術語「低於」可涵蓋高於及低於之定向兩者，此取決於使用術語之情況，其將為一般熟習此項技術者所顯而易見。材料可以其他方式定向(例如，旋轉90度、反轉、翻轉)且本文中使用之空間相對描述詞相應地進行解譯。
如本文中所使用，術語「經組態」指至少一個結構及至少一個設備中之一或多者以預定方式促進該結構及該設備中之一或多者之操作的大小、形狀、材料組成及配置。
如本文中所使用，片語「耦接至」指結構以可操作方式彼此連接，諸如經由直接歐姆連接或經由間接連接(例如，藉助於另一結構)電連接。
如本文中所使用，術語「疊組」意謂且包含交錯氮化物材料及介電材料或交錯導電材料及介電材料之多個(例如，兩個或更多個)層級。電子裝置之疊組相對於彼此豎直安置。
如本文中所使用，術語「電子裝置」包含但不限於記憶體裝置以及可或可不併入有記憶體之半導體裝置，諸如邏輯裝置、處理器裝置或射頻(RF)裝置。另外，電子裝置可併入有記憶體外加其他功能，諸如包含處理器及記憶體之所謂的「系統單晶片」(SoC)或包含邏輯及記憶體之電子裝置。電子裝置包含交錯導電材料及介電材料之層級。
如本文中所使用，術語「電子結構」意謂且包含電子裝置之前驅體結構，其具有交錯氮化物材料及介電材料之層級。
如本文中所使用，術語「水平」或「橫向」意謂且包含平行於上面定位有所提及材料或結構之基板之主要表面的方向。各別材料或結構之寬度及長度可定義為水平面中之尺寸。參考該等圖式，「水平」方向可垂直於所指示之「Z」軸且可平行於所指示之「X」軸及所指示之「Y」軸。
如本文中所使用，將元件參考為「在另一元件上或上方」意謂且包含元件在另一元件之頂部正上方、鄰近於(例如，橫向鄰近於、豎直鄰近於)另一元件、在另一元件下方或與另一元件直接接觸。其亦包含該元件間接地在另一元件的頂部上、鄰近於(例如，橫向鄰近於、豎直鄰近於)另一元件、在另一元件下方或接近另一元件，其中其他元件存在於其間。對比而言，當元件被稱作「在另一元件正上方」或「直接在」另一元件「上方」時，不存在介入元件。
如本文中所使用，術語「非陣列區域」意謂且包含接近陣列區域之電子裝置的區域。
如本文中所使用，術語「可選擇性地移除」意謂且包含回應於諸如輻射曝露(例如，加熱)之製程狀況相對於暴露於相同製程狀況之另一材料展現較大移除率的材料。相對於另一材料可選擇性地移除之材料在不實質上移除另一材料中之任一者的情況下實質上完全可移除。
如本文中所使用，術語「可選擇性地蝕刻」意謂且包含回應於暴露於給定蝕刻化學物質及/或製程狀況相對於暴露於相同化學物質及/或製程狀況之另一材料展現較大蝕刻速率之材料。舉例而言，材料可展現比另一材料之蝕刻速率大至少約五倍之蝕刻速率，諸如比另一材料之蝕刻速率大約十倍、約二十倍或約四十倍之蝕刻速率。可藉由一般熟習此項技術者選擇用於選擇性地蝕刻所要材料之蝕刻化學物質及蝕刻狀況。
如本文中所使用，術語「實質上」參考給定參數、性質或狀況，意味著且包含一般熟習此項技術者將在一定程度上理解給定參數、性質或狀況符合一程度之差異(諸如在可接受的製造公差內)。藉助於實例，取決於實質上符合之特定參數、性質或狀況，可至少90.0%符合、至少95.0%符合、至少99.0%符合或甚至至少99.9%符合參數、性質或狀況。
如本文中所使用，術語「基板」意謂且包含上面形成有額外材料之材料(例如，基底材料)或構造。基板可為電子基板；半導體基板；支撐結構上之基底半導體層；電極；其上形成有一或多種材料、層、結構或區域之電子基板；或其上形成有一或多種材料、層、結構或區域之半導體基板。電子基板或半導體基板上之材料可包含但不限於半導體材料、絕緣材料、導電材料等。該基板可為一習知矽基板或包括一層半導體材料之其他大塊基板。如本文中所使用，術語「大塊基板」不僅意謂且包含矽晶圓，且亦意謂且包括絕緣體上矽(「SOI」)基板，諸如藍寶石上矽(「SOS」)基板及玻璃上矽(「SOG」)基板，基底半導體基礎上之磊晶矽層，及其他半導體或光學電子材料，諸如矽鍺、鍺、砷化鎵、氮化鎵及磷化銦。該基板可經摻雜或未經摻雜。
如本文中所使用，術語「豎直」、「縱向」、「水平」及「橫向」參考結構之主要平面，且未必由地球之重力場界定。「水平」或「橫向」方向為實質上平行於結構之主要平面的方向，而「豎直」或「縱向」方向為實質上垂直於結構之主要平面的方向。結構之主要平面係由與結構之其他表面相比具有相對較大面積的結構之表面界定。
各別材料或特徵(例如，結構)之高度可定義為豎直平面中之尺寸。
以下描述提供特定細節，諸如材料類型及處理狀況，以便提供對所揭示之設備(例如，裝置、系統)及方法之實施例的透徹描述。然而，一般熟習此項技術者將理解，可在不採用此等特定細節的情況下實踐設備及方法之實施例。實際上，設備及方法之實施例可結合業界採用之習知半導體製造技術而實踐。
本文中所描述的製造製程並不形成用於處理設備(例如，微電子裝置、半導體裝置、記憶體裝置)或其結構(例如，系統)之完整製程流程。製程流程之剩餘部分為一般熟習此項技術者熟知。因此，本文中僅描述理解本發明設備及方法之實施例所必要的方法及結構。
除非上下文另外指示，否則本文中所描述之材料可藉由任何合適的技術形成，包含但不限於旋塗、毯覆式塗佈、化學氣相沈積(「CVD」)、原子層沈積(「ALD」)、電漿增強ALD、物理氣相沈積(「PVD」) (例如，濺鍍)或磊晶生長。取決於待形成之特定材料，可由一般熟習此項技術者選擇用於沈積或生長材料之技術。除非上下文另外指示，否則材料之移除可藉由任何合適的技術實現，包含但不限於：蝕刻(例如，乾式蝕刻、濕式蝕刻、氣相蝕刻)、離子銑削、研磨平坦化或其他已知方法。
圖1中展示電子結構100，其包含鄰近於基板115 (例如，基底材料) (例如，豎直鄰近於基板115，在該基板115上)之疊組110中的支柱105。電子結構100包含下部疊組110A及上部疊組110B，其中每一疊組110包含交錯氮化物材料125及介電材料130之層級120。下部疊組110A及上部疊組110B彼此豎直鄰近。雖然圖1中說明兩個疊組110A、110B，但電子結構100可包含更大數目個疊組110。下部疊組110A及上部疊組110B可包含彼此相同數目個層級120或不同數目個層級120。雖然圖1中之電子結構100包含九個層級120，但可存在更多層級120或更少層級120。下部疊組110A及上部疊組110B可藉由疊組間區域(未展示)彼此分離。氮化物材料125可為例如氮化矽。如下文所描述，氮化物材料125隨後藉由所謂的「替換閘極」製程由導電材料替換。介電材料130可為電絕緣材料，包含但不限於氧化矽(例如，二氧化矽(SiO2 ))、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽玻璃、氟矽酸鹽玻璃或其組合。在一些實施例中，介電材料130為二氧化矽。介電材料130可例如經組態以電隔離電子裝置200之導電材料190 (參見圖4)。
下部疊組110A中之支柱105在本文中被稱作下部支柱105A，且上部疊組110B中之支柱105在本文中被稱作上部支柱105B，而術語「支柱」105用於共同地指代下部支柱105A及上部支柱105B。下部支柱105A僅存在於電子結構100之陣列區域135中。無下部支柱105A存在於電子結構100之非陣列區域140中。上部支柱105B存在於電子裝置100之陣列區域135及非陣列區域140中。電子結構100之陣列區域135包含下部支柱105A及上部支柱105B，且因此，在下部疊組110A及上部疊組110B兩者中包含支柱105。電子結構100之非陣列區域140在上部疊組110B中包含上部支柱105B，在下部疊組110A中不具有下部支柱。因此，非陣列區域140僅包含上部支柱105B且不含(例如，實質上不含、缺少)下部支柱105A。非陣列區域140中之上部支柱105B接近觸點175A (參見圖4)。電子結構100之非陣列區域140包含但不限於以下中之一或多者：周邊區域、平面分離區域、巨型唯讀記憶體(MROM)區域、指令唯讀記憶體(IROM)區域、位元線出口區域或劃線區域。非陣列區域140在圖1中示意性地說明為橫向鄰近於陣列區域135。然而，非陣列區域140之一部分可在基板115下方或在上部疊組110B上方。雖然未說明，但互補金屬氧化物半導體(CMOS)電路可例如存在於基板115下方。圖1中之虛線用於指示電子結構100之陣列區域135與一或多個非陣列區域140之間的分離。
支柱105形成於電子結構100中之支柱開口145。圖1中展示其中具有各種材料之支柱開口145。陣列區域135之支柱105A、105B自上部疊組110B之上表面延伸且進入基板115中。支柱105A、105B延伸穿過上部疊組110B、穿過下部疊組110A、穿過源極165，且部分地進入陣列區域135中之基板115。非陣列區域140之支柱105B自上部疊組110B之上表面延伸且穿過上部疊組110B。非陣列區域140之支柱105B可部分地延伸至下部疊組110A中。然而，非陣列區域140之支柱105B並不延伸穿過下部疊組110A或進入源極165中。
下部疊組110A中及上部疊組110B中之支柱105在層級120之側壁上包含通道材料及單元材料(圖1中共同地展示為單元膜150)。通道材料可為多晶矽或如此項技術中已知的其他通道材料。單元材料可為介電材料、導電材料等中的一或多者。單元材料可包含如此項技術中已知的氧化物材料、儲存材料或隧道介電材料中之一或多者。僅藉助於實例，單元材料可包含氧化物-氮化物-氧化物(ONO)結構，該結構在通道材料與介電材料130或導電材料190之間具有介電材料(例如，隧道介電材料)、電荷捕獲材料及電荷阻擋材料(參見圖4)。電荷捕獲材料可直接位於介電材料與電荷阻擋材料之間。在一些實施例中，介電材料直接接觸通道材料及電荷捕獲材料。電荷阻擋材料可直接接觸且可定位成直接鄰近於電荷捕獲材料及介電材料130或導電材料190 (參見圖4)。填充材料155亦存在於支柱105A、105B中，從而使支柱開口145中之單元膜150的相對部分隔開。
在陣列區域135中，支柱105之單元膜150自上部疊組110B之上表面延伸，穿過上部疊組110B，穿過下部疊組110A，且進入源極165中。在陣列區域135中，支柱105之填充材料155延伸穿過上部疊組110B之一部分，穿過下部疊組110A，進入源極165中，且進入基板115之上部部分中。在非陣列區域140中，支柱105B之單元膜150自上部疊組110B之上表面延伸，穿過上部疊組110B，且視情況進入下部疊組110A之一部分中。在非陣列區域140中，支柱105B之填充材料155延伸穿過上部疊組110B之一部分，且視情況進入下部疊組110A之一部分中。
上部疊組110B中之支柱105B亦包含插塞材料160。插塞材料160定位於上部支柱105B之填充材料155上方。插塞材料160可為先前所描述之導電材料中之一者。插塞材料160可以可操作地耦接(例如，電連接)至電子結構100之其他導電材料，諸如電連接至上部疊組110B上方之觸點(未展示)。無插塞材料160存在於下部支柱105A中。陣列區域135及非陣列區域140中之支柱105B實質上相同，不同之處在於非陣列區域140中之支柱105B可視情況延伸至下部疊組110A之部分中。
填充材料155可為介電材料，諸如氧化矽材料(例如，二氧化矽、磷矽酸鹽玻璃、硼矽酸鹽玻璃、硼磷矽玻璃、氟矽酸鹽玻璃或其組合)、金屬氧化物材料(例如，二氧化鈦、氧化鉿、二氧化鋯、氧化鉭、氧化鎂、氧化鉿鎂、氧化鋁或其組合)或其組合。填充材料155可實質上完全填充其中形成支柱105之支柱開口145。
電子結構100亦包含鄰近於基板115 (例如，豎直鄰近於基板115，在基板115上)之源極165。源極165由導電材料(例如，導電材料(electrically conductive material))形成，導電材料包含但不限於：金屬(例如，鎢、鈦、鎳、鉭、鈷、鉑、銠、釕、銥、鋁、銅、鉬、銀、金或其組合)；金屬合金；含金屬材料(例如，金屬氮化物、金屬矽化物、金屬碳化物、金屬氧化物)；包含氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、氮化鈦鋁(TiAlN)、氧化銥(IrOx )、氧化釕(RuOx )、其合金中的至少一者的材料；導電摻雜半導體材料(例如，導電摻雜矽、導電摻雜鍺、導電摻雜矽鍺等)；多晶矽；展現電導性之其他材料；或其組合。在一些實施例中，源極165由摻雜多晶矽形成。在其他實施例中，源極165由矽化鎢形成。源極165可操作地耦接至陣列區域135之支柱105A、105B，且與非陣列區域140之支柱105B電隔離。單元膜150之通道材料與源極165電接觸。障壁材料170包圍延伸至源極165中之下部支柱105A的一部分，從而使源極165與單元膜150隔開。
電子結構100亦包含自上部疊組110B之上表面延伸且穿過源極165之導電材料175。導電材料175延伸穿過上部疊組110B，穿過下部疊組110A，且穿過源極165。導電材料175可組態為由電子結構100形成之電子裝置200中的觸點175A (參見圖4)。導電材料175可例如充當互連件，以將源極165及連接至其之額外組件(例如，導電互連件、導電佈線結構)可操作地耦接(例如，電耦接、電連接)至由微電子裝置結構100產生之電子裝置的其他組件(例如，位於上部疊組110B豎直上方之額外組件)。僅藉助於實例，導電材料175將源極165電連接至電子裝置200之其他導電組件。導電材料175可包含但不限於先前針對源極165所描述之材料中的一者。在一些實施例中，導電材料175為鎢。
電子結構100亦包含鄰近於層級120中之最上部層級120 (例如，豎直鄰近於該最上部層級120，在該最上部層級120上)之絕緣材料180。絕緣材料180使鄰近插塞材料160彼此隔離(例如，電隔離)。絕緣材料亦使由微電子結構100產生之電子裝置的其他組件(例如，位於上部疊組110B豎直上方之額外組件)隔離(例如，電隔離)。
如圖5A及圖5B中所示，下部支柱105A及上部支柱105B存在於下部疊組110A及上部疊組110B兩者中之陣列區域135中，且僅上部支柱105B存在於非陣列區域140之上部疊組110B中。無下部支柱105A存在於非陣列區域140之下部疊組110A中，如圖5A之自上而下視圖中最明顯地展示。陣列區域135中之下部支柱105A及上部支柱105B與上部疊組110B之非陣列區域140中的上部支柱105B的節距相同，如圖5B之自上而下視圖中最明顯地展示。非陣列區域140中之上部支柱105B接近觸點175A，其中上部支柱105B中之一些的部分在觸點175A之側壁上。多個上部支柱105B可包圍(例如，圍繞、合圍)觸點175A中之每一者。非陣列區域140中之上部支柱105B的緊密堆積對陣列區域135中之上部支柱105B提供支撐，從而減少陣列區域135中之支柱彎曲。
因此，揭示一種電子裝置。該電子裝置包括鄰近於一源極之一下部疊組及一上部疊組。該下部疊組及該上部疊組中之每一者包括交錯導電材料及介電材料之層級。該下部疊組及該上部疊組中之每一者亦包括一陣列區域及一或多個非陣列區域。記憶體支柱位於該陣列區域之該下部疊組及該上部疊組中，且該等記憶體支柱經組態以可操作地耦接至該源極。虛設支柱位於該一或多個非陣列區域之該上部疊組中，且該等虛設支柱經組態以與該源極電隔離。另一導電材料位於該一或多個非陣列區域之該上部疊組及該下部疊組中。
因此，揭示另一電子裝置。該電子裝置包括一陣列區域中之記憶體支柱及包含交錯導電材料及介電材料之多個疊組。該等記憶體支柱位於該多個疊組中之一第一疊組及一第二疊組中。虛設支柱位於該電子裝置之一非陣列區域的該第二疊組中，且該第一疊組中缺少虛設支柱。一源極位於該第一疊組下方且可操作地耦接至該等記憶體支柱並與該等虛設支柱電隔離。另一導電材料位於該一或多個非陣列區域之該第一疊組及該第二疊組中。
為了形成圖1之電子結構100，源極165之導電材料鄰近於基板115 (例如，在基板115上)形成，如圖2中所示，其說明在形成電子裝置200之初始處理階段處的電子結構100。源極165藉由習知技術豎直鄰近於基板115而形成。下部疊組110A之層級120的交錯氮化物材料125及介電材料130藉由習知技術鄰近於源極165 (例如，豎直鄰近於源極165，在源極165上)形成。在形成所要數目個層級120之後，下部疊組110A之交錯氮化物材料125及介電材料130經圖案化以在下部疊組110A之陣列區域135中形成下部支柱開口145A，下部支柱105A之通道材料及單元材料形成於該等下部支柱開口145A中。下部支柱開口145A延伸穿過下部疊組110A且進入源極165中，視情況進入基板115中。下部支柱開口145A可藉由利用習知技術移除層級120、源極165及基板115之材料而形成。可進行一或多個蝕刻製程以形成下部支柱開口145A。無類似開口形成於下部疊組110A之非陣列區域140中。因此，下部疊組110A之非陣列區域140缺少(例如，不包含)下部支柱開口145或下部支柱105A。下部支柱105A藉由習知光微影技術選擇性地形成於陣列區域135中。通道材料及單元材料共形地形成於層級120之側壁上，且填充材料155形成於下部支柱開口145A之剩餘部分中，從而形成下部支柱105A。填充材料155實質上完全填充下部支柱開口145A。
上部疊組110B之層級120的交錯氮化物材料125及介電材料130鄰近於下部疊組110A (例如，豎直鄰近於下部疊組110A，在下部疊組110A上)形成。下部疊組110A及上部疊組110B可包含彼此相同數目個層級120或不同數目個層級120。上部支柱開口145B藉由習知技術形成於陣列區域135及非陣列區域140中。上部疊組110B之陣列區域135及非陣列區域140中之上部支柱開口145B實質上同時形成。因此，上部支柱開口145B穿過上部疊組110B延伸至陣列區域135及非陣列區域140兩者中之實質上相同深度。然而，取決於層級120中使用之材料及用於形成上部支柱開口145B之蝕刻狀況，非陣列區域140中的上部支柱開口145B可延伸至下部疊組110A之一部分中。上部支柱開口145B實質上以節距形成於上部疊組110B中。通道材料、單元材料及插塞材料160形成於上部支柱開口145B中，以在陣列區域135中及非陣列區域140中形成上部支柱105B。上部支柱105B實質上以節距形成於上部疊組110B中。通道材料及單元材料形成於上部支柱開口145B中，如上文針對下部支柱105A所描述。通道材料及單元材料共形地形成於層級120之側壁上，且填充材料155形成於上部支柱開口145B之剩餘部分中。填充材料155的一部分經移除，從而使填充材料155之上表面凹進。插塞材料160形成於填充材料155上方及上部支柱開口145B內。過量插塞材料160可藉由習知技術移除，使得插塞材料160之上表面與上部疊組110B之上表面實質上共面。
陣列區域135中之上部支柱105B與陣列區域135中之下部支柱105A實質上對準(例如，堆疊)。非陣列區域140中之上部支柱105B中之一些的位置對應於觸點175A (參見圖4)最終將在電子裝置200中形成之位置。由於無支柱在非陣列區域140中之上部支柱105B下方，因此上部支柱105B並未堆疊於下部疊組110A中之特徵上方。實情為，非陣列區域140中之上部支柱105B形成於下部疊組110A之層級120上方。因此，非陣列區域140中之上部支柱105B經組態為所謂的「虛設支柱」，其不與源極165可操作地耦接(例如，電連接)。非陣列區域140中之上部支柱105B對陣列區域135中之支柱105A、105B提供支撐。舉例而言，非陣列區域140中之上部支柱105B對陣列區域135中之上部支柱105B提供機械完整性及支撐。藉由在非陣列區域140中包含上部支柱105B，陣列區域135中之支柱105展現比習知電子裝置中之支柱實質上更小的彎曲。非陣列區域140中之上部支柱105B減少或實質上防止陣列區域135中之上部支柱105B彎曲。
空隙185形成於非陣列區域140中且延伸穿過上部疊組110B及下部疊組110A且進入源極165中，如圖3中所示。空隙185藉由以下操作形成：移除插塞材料160之一部分及在插塞材料160之下的填充材料155，以及移除上部疊組110B之鄰近上部支柱105B之間的交錯氮化物材料125及介電材料130的底層部分。亦移除下部疊組110A中之氮化物材料125及介電材料130的底層部分。可藉由習知技術移除上部疊組110B中之插塞材料160、填充材料155、氮化物材料125及介電材料130，以及下部疊組110A中之氮化物材料125及介電材料130。單個蝕刻製程可用於形成空隙185，或可以使用多個蝕刻製程。導電材料175可形成於空隙185中，從而形成電子結構100之觸點。
電子結構100之層級120的氮化物材料125由導電材料190替換以形成電子裝置200，該電子裝置200含有支柱105、疊組110、導電材料190、介電材料130、單元膜150、插塞材料160、導電材料175 (經組態為觸點175A)、源極165、障壁材料170及基板115，如圖4中所示。氮化物材料125藉由替換閘極製程替換，其中層級120之氮化物材料125相對於層級120之介電材料130為選擇性地可蝕刻的。在移除氮化物材料125之後，導電材料190形成於介電材料130之間的空間(未展示)中。電子裝置200包含交錯導電材料190及介電材料130之層級120ʹ，其中導電材料190在先前由層級120之氮化物材料125佔據的位置中。電子裝置200之支柱105、疊組110、單元膜150、插塞材料160、觸點175A、源極165、障壁材料170及基板115的相對位置如上文針對電子結構100所論述。
層級120ʹ之導電材料190可為包含但不限於以下各者之導電材料：鎢、鋁、銅、鈦、鉭、鉑、其合金、重度摻雜之半導體材料、多晶矽、導電矽化物、導電氮化物、導電碳、導電碳化物，或其組合。在一些實施例中，導電材料190為鎢。層級120ʹ之導電材料190可例如經組態為電子裝置200之存取線(例如，字線、閘極) (未展示)，導電接觸結構(例如，觸點)定位於該等存取線上以提供對電子裝置200之其他組件的電氣存取。根據本發明之實施例，電子裝置200包含多個記憶體單元。陣列區域135中之層級120ʹ的導電材料190與支柱105A、105B之通道材料之間的相交點限定每一記憶體單元，且陣列區域135中之支柱105A、105B包括記憶體單元串。層級120ʹ之介電材料130可定位於層級120ʹ的通道材料與導電材料190之間。額外處理動作藉由習知技術進行以自電子結構100形成電子裝置200。僅藉助於實例，一或多個其他導電材料(例如，導電材料) (未展示)可以可操作地耦接至(例如，電耦接至、電連接至)導電材料190、源極165或觸點175A中的一或多者。導電材料可例如上覆於且接觸插塞材料160及觸點175A。其他導電材料可經組態為例如資料線(例如，位元線、選擇線)，且可由習知技術形成以電耦接至(例如，電連接至)源極165。一或多個其他導電材料(例如，導電材料) (未展示)可電耦接至(例如，電連接至)源極165。
因此，揭示一種形成一電子裝置之方法。技術方案之方法包括形成一下部疊組，該下部疊組包括交錯氮化物材料及介電材料的層級。該下部疊組包括一陣列區域及一或多個非陣列區域。支柱開口形成於該下部疊組之該陣列區域中，而不在該下部疊組之該一或多個非陣列區域中形成該等支柱開口。單元膜材料形成於該下部疊組之該陣列區域中之該等支柱開口中。一上部疊組經形成且包括鄰近於該下部疊組之交錯氮化物材料及介電材料的層級。該上部疊組包括一陣列區域及一或多個非陣列區域。支柱開口形成於該上部疊組之該陣列區域及該一或多個非陣列區域中。單元膜材料形成於該上部疊組之該陣列區域及該一或多個非陣列區域中之該等支柱開口中。該上部疊組之該陣列區域中的該等單元膜材料上覆於該下部疊組之該陣列區域中的該等單元膜材料。該上部疊組之該一或多個非陣列區域中的該等單元膜材料上覆於該下部疊組之該一或多個非陣列區域中的交錯氮化物材料及介電材料之該等層級。空隙形成於該上部疊組及該下部疊組之該一或多個非陣列區域中，且一導電材料形成於該等空隙中。移除該等層級之該等氮化物材料以在該等層級之該等介電材料之間形成空間。另一導電材料形成於該等空間中。
因此，揭示形成一電子裝置之另一方法。該方法包括形成包括一下部疊組及一上部疊組之一電子結構。該下部疊組及該上部疊組中之每一者包括交錯氮化物材料及介電材料之層級。記憶體支柱形成於該電子結構之一陣列區域的該上部疊組中及該下部疊組中。虛設支柱形成於該電子結構之一非陣列區域的該上部疊組中。自該非陣列區域移除該等虛設支柱之一部分、該上部疊組中之該等交錯氮化物材料及介電材料的一部分及該下部疊組之該等交錯氮化物材料及介電材料的一部分以形成空隙。該等空隙自該非陣列區域之該上部疊組的一上表面延伸且進入該下部疊組之下的一源極中。一導電材料形成於該等空隙中。移除該等層級之該等氮化物材料以在該等介電材料之間形成空間。另一導電材料形成於該等介電材料之間的該等空間中。
由於非陣列區域140之上部疊組110B中的支柱105B減少或實質上消除陣列區域135中之支柱彎曲，因此可在不出現陣列區域135中之上部支柱105B及下部支柱105A的增加彎曲的情況下形成具有增加數目個層級120、120ʹ之疊組110。改良之支柱彎曲甚至在晶粒之部分中達成，其中支柱數目之轉變出現在陣列區域135與非陣列區域140之間。由於支柱彎曲得以減少或消除，因此可改良陣列區域135中之上部支柱105B與下部支柱105A之間的疊對。另外，形成於上部疊組110B上方之觸點可在陣列區域135中恰當地與上部支柱105B及下部支柱105A重疊。根據本發明之實施例的電子裝置200亦可形成有比習知電子裝置更少且更不複雜之製程動作。僅藉助於實例，移除用以形成僅移除源極165之非實質部分的空隙185，從而減少短路。另外，由於下部支柱105A僅存在於陣列區域135中，因此觀測到寄生電通道的減少或消除且在非陣列區域140中短路。相比之下，用以形成習知電子裝置之製程動作導致空隙之形成，該等空隙影響交錯氮化物材料及介電材料之圖案化期間的移除動作。在用以形成習知電子裝置之製程動作期間產生的空隙不合需要地移除源極之材料，其導致源極材料之不合需要的移除。由於上部支柱通常彎曲，用以形成習知電子裝置之製程動作亦導致上部支柱與下部支柱之間的疊對問題。
亦進行額外處理動作以形成含有一或多個電子裝置200之記憶體陣列或系統。電子裝置200可存在於記憶體陣列600中，如圖6中示意性地展示。記憶體陣列600包含記憶體單元602及控制邏輯組件604。控制邏輯組件604可經組態以可操作地與記憶體單元602相互作用，以便讀取、寫入或再新記憶體單元602之記憶體陣列內的任何或所有記憶體單元。記憶體陣列600之記憶體單元602耦接至存取線，且存取線耦接至記憶體單元602之字線(例如，導電材料190)。記憶體陣列600之記憶體單元串串聯耦接於源極線與資料線(例如，位元線)之間。記憶體單元定位於存取線與資料線之間。存取線可與例如電子裝置200之導電材料190電接觸，且資料線可與電子裝置200之電極(例如，頂部電極)電接觸。資料線可直接上覆於記憶體單元之列或行且接觸其頂部電極。存取線中之每一者可在第一方向上延伸且可連接記憶體單元之列。資料線中之每一者可在至少實質上垂直於第一方向之第二方向上延伸且可連接記憶體單元之行。施加至存取線及資料線之電壓可經控制，使得可在至少一個存取線與至少一個位元線的相交點處選擇性地施加電場，從而使得記憶體單元能夠選擇性地操作。藉由習知技術進行用以形成包含一或多個電子裝置200之記憶體陣列600的額外製程。
圖7為根據本文中所描述之一或多個實施例實施的系統700 (例如，電子系統)的方塊圖。系統700可包括例如電腦或電腦硬體組件、伺服器或其他網路連接硬體組件、蜂巢式電話、數位攝影機、個人數位助理(PDA)、攜帶型媒體(例如，音樂)播放器、具Wi-Fi或蜂巢式功能之平板電腦(諸如iPad®或SURFACE®平板電腦)、電子書、導航裝置等。系統700包含至少一個記憶體裝置702，其包含如先前所描述之一或多個電子裝置200。系統700可進一步包含至少一個處理器704，諸如微處理器，以控制系統700之系統功能及請求的處理。系統700之處理器704及其他子組件可包含記憶體單元。處理器704可視情況包含如先前所描述之一或多個記憶體陣列600。
各種其他裝置可取決於基於系統700執行之功能而耦接至處理器704。舉例而言，輸入裝置706可耦接至處理器704以用於藉由使用者將資訊輸入至電子系統700中，輸入裝置706諸如滑鼠或其他指標裝置、按鈕、開關、鍵盤、觸控板、光筆、數位轉換器及觸控筆、觸控式螢幕、語音辨識系統、麥克風、控制面板或其組合。用於將資訊(例如，視覺或音訊輸出)輸出至使用者之輸出裝置708亦可耦接至處理器704。輸出裝置708可包含LCD顯示器、SED顯示器、CRT顯示器、DLP顯示器、電漿顯示器、OLED顯示器、LED顯示器、三維投影、音訊顯示器或其組合。輸出裝置708亦可包含印表機、音訊輸出插口、揚聲器等。在一些實施例中，輸入裝置706及輸出裝置708可包括可用以將資訊輸入至電子系統700及將視覺資訊輸出至使用者兩者的單個觸控式螢幕裝置。一或多個輸入裝置706及輸出裝置708可與記憶體裝置702及處理器704中的至少一者電通信。至少一個記憶體裝置702及處理器704亦可用於系統單晶片(SoC)中。
根據本發明之實施例的電子裝置200可包含但不限於3D電子裝置，諸如3D NAND快閃記憶體裝置，諸如多疊組3D NAND記憶體裝置。根據本發明之實施例形成的電子裝置200可在需要減少或消除支柱彎曲之任何3D電子裝置中使用。
因此，揭示一種包括一輸入裝置、一輸出裝置、一處理器裝置及一記憶體裝置之系統。該記憶體裝置包括一陣列區域及一或多個非陣列區域。上部支柱位於該陣列區域及該一或多個非陣列區域之一上部疊組中。下部支柱僅位於該陣列區域之一下部疊組中。一導電材料位於該一或多個非陣列區域之該上部疊組及該下部疊組中。該處理器裝置可操作地耦接至該輸入裝置，且該輸出裝置及該記憶體裝置可操作地耦接至該處理器裝置。
本發明之額外非限制性實例實施例在下文進行闡述。
實施例1：一種電子裝置，其包括：鄰近於源極之下部疊組及上部疊組，下部疊組及上部疊組中之每一者包括交錯導電材料及介電材料之層級，且下部疊組及上部疊組中之每一者包括陣列區域及一或多個非陣列區域；在陣列區域之下部疊組及上部疊組中之記憶體支柱，該等記憶體支柱經組態以可操作地耦接至源極；在一或多個非陣列區域之上部疊組中之虛設支柱，該等虛設支柱經組態以與源極電隔離；及在一或多個非陣列區域之上部疊組及下部疊組中的另一導電材料。
實施例2：如實施例1之電子裝置，其中該等記憶體支柱延伸穿過上部疊組及下部疊組。
實施例3：如實施例1或實施例2之電子裝置，其中該等記憶體支柱包括通道材料及一或多個單元材料。
實施例4：如實施例1至3中任一項之電子裝置，其中該等記憶體支柱延伸穿過上部疊組、下部疊組及源極。
實施例5：如實施例1至4中任一項之電子裝置，其中該等虛設支柱延伸穿過上部疊組。
實施例6：如實施例1至5任一項之電子裝置，其中該等虛設支柱並不延伸穿過下部疊組。
實施例7：如實施例1到6中任一項之電子裝置，其中該上部疊組中之記憶體支柱及虛設支柱包括相同節距。
實施例8：如實施例1至7中任一項之電子裝置，其中另一導電材料自上部疊組之上表面延伸至源極之下表面。
實施例9：如實施例1至8中任一項之電子裝置，其中虛設支柱之一部分包圍另一導電材料。
實施例10：如實施例1至9中任一項之電子裝置，其中層級之導電材料可操作地耦接至源極。
實施例11：如實施例1至10中任一項之電子裝置，其中層級之介電材料使虛設支柱之導電材料與源極電隔離。
實施例12：一種電子裝置，其包括位於電子裝置之陣列區域中之記憶體支柱，該電子裝置包括包含交錯導電材料及介電材料之多個疊組及在多個疊組中之第一疊組及第二疊組中的記憶體支柱；位於電子裝置之非陣列區域之第二疊組中的虛設支柱，非陣列區域之第一疊組缺少虛設支柱；位於第一疊組下方之源極，該源極可操作地耦接至記憶體支柱且與虛設支柱電隔離；及位於非陣列區域之第一疊組及第二疊組中的另一導電材料。
實施例13：如實施例12之電子裝置，其中該等記憶體支柱自第二疊組之上表面延伸且穿過源極。
實施例14：如實施例12或實施例13之電子裝置，其中該等虛設支柱自第二疊組之上表面延伸且穿過第二疊組。
實施例15：如實施例12至14中任一項之電子裝置，其中該非陣列區域包括周邊區域、平面分離區域、巨型唯讀記憶體區域、指令唯讀記憶體區域、位元線出口區域或劃線區域中的一或多者。
實施例16：如實施例12至15中任一項之電子裝置，其中第二疊組之虛設支柱中之一些外接另一導電材料。
實施例17：如實施例12至16中任一項之電子裝置，其中疊組之交錯導電材料經組態為字線。
實施例18：如實施例17之電子裝置，其中字線可操作地耦接至源極。
實施例19：如實施例12至18中任一項之電子裝置，其進一步包括在源極下方之互補金屬氧化物半導體電路。
實施例20：一種系統，其包括：輸入裝置；輸出裝置；處理器裝置，其可操作地耦接至輸入裝置及輸出裝置；及記憶體裝置，其可操作地耦接至處理器裝置，該記憶體裝置包括陣列區域及一或多個一或多個非陣列區域且該記憶體裝置包括：上部支柱，其位於陣列區域及一或多個非陣列區域之上部疊組中；下部支柱，其僅位於陣列區域之下部疊組中；及導電材料，其位於一或多個非陣列區域之上部疊組中及下部疊組中。
實施例21：如實施例20系統，其中一或多個非陣列區域不含下部支柱。
實施例22：如實施例20或實施例21之系統，其中陣列區域之上部支柱及下部支柱實質上彼此對準。
實施例23：如實施例20至22中任一項之系統，其中一或多個非陣列區域之下部疊組包括交錯導電材料及介電材料之層級。
實施例24：如實施例23之系統，其中交錯導電材料及介電材料之層級包括交錯鎢材料及氧化物材料之層級。
實施例25：如實施例23或實施例24之系統，其中交錯導電材料及介電材料之導電材料可操作地耦接至記憶體裝置的源極。
實施例26：如實施例20至25中任一項之系統，其中記憶體裝置包括三維NAND記憶體裝置。
實施例27：一種形成電子裝置之方法，其包括：形成包括交錯氮化物材料及介電材料之層級的下部疊組，該下部疊組包括陣列區域及一或多個非陣列區域；在下部疊組之陣列區域中形成支柱開口，而不在下部疊組之一或多個非陣列區域中形成支柱開口；在下部疊組之陣列區域中之支柱開口中形成單元膜材料；鄰近於下部疊組形成包括交錯氮化物材料及介電材料之層級的上部疊組，該上部疊組包括陣列區域及一或多個非陣列區域；在上部疊組之陣列區域中及一或多個非陣列區域中形成支柱開口；在上部疊組之陣列區域中及一或多個非陣列區域中之支柱開口中形成單元膜材料，該上部疊組之陣列區域中的單元膜材料上覆於下部疊組之陣列區域中的單元膜材料，且上部疊組之一或多個非陣列區域中的單元膜材料上覆於下部疊組之一或多個非陣列區域中之交錯氮化物材料及介電材料的層級；在上部疊組及下部疊組之一或多個非陣列區域中形成空隙；在空隙中形成導電材料；移除層級之氮化物材料以在層級之介電材料之間形成空間；及在空間中形成另一導電材料。
實施例28：如實施例27之方法，其中在下部疊組之陣列區域中的支柱開口中形成單元膜材料及在上部疊組之陣列區域中的支柱開口中形成單元膜材料包括形成延伸穿過上部疊組、穿過下部疊組且穿過下部疊組下方之源極的單元膜材料。
實施例29：如實施例27或實施例28之方法，其中在下部疊組之陣列區域中的支柱開口中形成單元膜材料及在上部疊組之陣列區域中的支柱開口中形成單元膜材料包括將下部疊組之陣列區域中的單元膜材料與上部疊組之陣列區域中的單元膜材料實質上對準。
實施例30：如實施例27至29中任一項之方法，其中在空間中形成另一導電材料包括在空間中形成鎢材料。
實施例31：一種形成電子裝置的方法，其包括：形成包括下部疊組及上部疊組之電子結構，下部疊組及上部疊組中之每一者包括交錯氮化物材料及介電材料之層級；在電子結構之陣列區域的上部疊組中及下部疊組中形成記憶體支柱；在電子結構之非陣列區域之上部疊組中形成虛設支柱；自非陣列區域移除虛設支柱之一部分、上部疊組中之交錯氮化物材料及介電材料的一部分及下部疊組中之交錯氮化物材料及介電材料的一部分，以形成自非陣列區域之上部疊組的上表面延伸且進入在下部疊組之下的源極中的空隙；在空隙中形成導電材料；及移除層級之氮化物材料以在介電材料之間形成空間；及在介電材料之間的空間中形成另一導電材料。
實施例32：如實施例31之方法，其中在電子結構之非陣列區域之上部疊組中形成虛設支柱包括僅在非陣列區域之上部疊組中形成虛設支柱。
實施例33：如實施例31或實施例32之方法，其中在上部疊組中及下部疊組中形成記憶體支柱包括形成自上部疊組之上表面延伸、穿過下部疊組、穿過源極且進入源極下方之基底材料中的記憶體支柱。
實施例34：如實施例31至33中任一項之方法，其中在電子結構之非陣列區域之上部疊組中形成虛設支柱包括形成自上部疊組之上表面延伸且穿過上部疊組的虛設支柱。
實施例35：如實施例34之方法，其中形成虛設支柱包括使虛設支柱部分地延伸至源極中。
雖然已結合諸圖描述了某些說明性實施例，但一般熟習此項技術者將認識到並理解，本發明所涵蓋之實施例並不限於本文中明確展示並描述的彼等實施例。實際上，可在不脫離本發明所涵蓋之實施例之範疇(諸如下文中主張之彼等實施例，包含法定等效物)的情況下對本文所描述之實施例進行許多添加、刪除及修改。另外，來自一個所揭示實施例之特徵可與另一所揭示實施例之特徵組合，同時仍涵蓋在本發明之範疇內。
100:電子結構 105:支柱 105A:支柱 105B:支柱 110:疊組 110A:疊組 110B:疊組 115 :基板 120:層級 120ʹ:層級 125:氮化物材料 130:介電材料 135:陣列區域 140:非陣列區域 145:支柱開口 145A:支柱開口 145B:上部支柱開口 150:單元膜 155:材料 160:插塞材料 165:源極 170:障壁材料 175:導電材料 175A:觸點 180:絕緣材料 185:空隙 190:導電材料 200:電子裝置 600:記憶體陣列 602:記憶體單元 604:控制邏輯組件 700:系統 702:記憶體裝置 704:處理器 706:輸入裝置 708:輸出裝置
圖1為根據本發明之實施例的在下部疊組及上部疊組中包含支柱之電子結構的橫截面圖； 圖2及圖3為根據本發明之實施例的在形成電子結構之各個階段處的電子結構之橫截面圖； 圖4為根據本發明之實施例的在下部疊組及上部疊組中包含支柱之電子裝置的橫截面圖； 圖5A及圖5B為圖4之電子裝置的下部疊組及上部疊組的自上而下視圖； 圖6為根據本發明之實施例的包含一或多個電子裝置之記憶體陣列的方塊圖；且 圖7為根據本發明之實施例的包含電子裝置中之一或多者之系統的方塊圖。
100:電子結構
105A:支柱
105B:支柱
110A:疊組
110B:疊組
115:基板
120:層級
125:氮化物材料
130:介電材料
135:陣列區域
140:非陣列區域
145:支柱開口
150:單元膜
155:材料
160:插塞材料
165:源極
170:障壁材料
175:導電材料
180:絕緣材料

Claims (35)

  1. 一種電子裝置，其包括：鄰近於一源極之一下部疊組及一上部疊組，該下部疊組及該上部疊組中之每一者包括交錯導電材料及介電材料之層級，且該下部疊組及該上部疊組中之每一者包括一陣列區域及一或多個非陣列區域；記憶體支柱，其位於該陣列區域之該下部疊組及該上部疊組中，該等記憶體支柱經組態以可操作地耦接至該源極；虛設支柱，其位於該一或多個非陣列區域之該上部疊組中，該等虛設支柱經組態以與該源極電隔離；及另一導電材料，其位於該一或多個非陣列區域之該上部疊組及該下部疊組中。
  2. 如請求項1之電子裝置，其中該等記憶體支柱延伸穿過該上部疊組及該下部疊組。
  3. 如請求項1之電子裝置，其中該等記憶體支柱包括一通道材料及一或多個單元材料。
  4. 如請求項1之電子裝置，其中該等記憶體支柱延伸穿過該上部疊組、該下部疊組及該源極。
  5. 如請求項1之電子裝置，其中該等虛設支柱延伸穿過該上部疊組。
  6. 如請求項1之電子裝置，其中該等虛設支柱並不延伸穿過該下部疊組。
  7. 如請求項1之電子裝置，其中該上部疊組中之該等記憶體支柱及該等虛設支柱包括相同節距。
  8. 如請求項1至7中任一項之電子裝置，其中該另一導電材料自該上部疊組之一上表面延伸至該源極之一下表面。
  9. 如請求項1至7中任一項之電子裝置，其中該等虛設支柱之一部分包圍該另一導電材料。
  10. 如請求項1至7中任一項之電子裝置，其中該等層級之該等導電材料可操作地耦接至該源極。
  11. 如請求項1至7中任一項之電子裝置，其中該等層級之該等介電材料使該等虛設支柱之導電材料與該源極電隔離。
  12. 一種電子裝置，其包括：記憶體支柱，其位於一電子裝置之一陣列區域中，該電子裝置包括包含交錯導電材料及介電材料之多個疊組及在該多個疊組中之一第一疊組及一第二疊組中的該等記憶體支柱； 虛設支柱，其位於該電子裝置之一非陣列區域之該第二疊組中，該非陣列區域之該第一疊組缺少虛設支柱；一源極，其位於該第一疊組下方，該源極可操作地耦接至該等記憶體支柱並與該等虛設支柱電隔離；及另一導電材料，其位於該非陣列區域之該第一疊組及該第二疊組中。
  13. 如請求項12之電子裝置，其中該等記憶體支柱自該第二疊組之一上表面延伸且穿過該源極。
  14. 如請求項12之電子裝置，其中該等虛設支柱自該第二疊組之一上表面延伸且穿過該第二疊組。
  15. 如請求項12之電子裝置，其中該非陣列區域包括一周邊區域、一平面分離區域、一巨型唯讀記憶體區域、一指令唯讀記憶體區域、一位元線出口區域或一劃線區域中的一或多者。
  16. 如請求項12至15中任一項之電子裝置，其中該第二疊組之該等虛設支柱中之一些外接該另一導電材料。
  17. 如請求項12至15中任一項之電子裝置，其中該等疊組之該等交錯導電材料經組態為字線。
  18. 如請求項17之電子裝置，其中該等字線可操作地耦接至該源極。
  19. 如請求項12至15中任一項之電子裝置，其進一步包括在該源極下方之互補金屬氧化物半導體電路。
  20. 一種記憶體系統，其包括：一輸入裝置；一輸出裝置；一處理器裝置，其可操作地耦接至該輸入裝置及該輸出裝置；及一記憶體裝置，其可操作地耦接至該處理器裝置，該記憶體裝置包括一陣列區域及一或多個非陣列區域，且該記憶體裝置包括：上部支柱，其位於該陣列區域及該一或多個非陣列區域之一上部疊組中；下部支柱，其僅位於該陣列區域之一下部疊組中；及一導電材料，其位於該一或多個非陣列區域之該上部疊組及該下部疊組中。
  21. 如請求項20之記憶體系統，其中該一或多個非陣列區域不含該等下部支柱。
  22. 如請求項20之記憶體系統，其中該陣列區域之該等上部支柱及該等下部支柱實質上彼此對準。
  23. 如請求項20之記憶體系統，其中該一或多個非陣列區域之該下部疊組包括交錯導電材料及介電材料之層級。
  24. 如請求項23之記憶體系統，其中交錯導電材料及介電材料之該等層級包括交錯鎢材料及氧化物材料之層級。
  25. 如請求項20至24中任一項之記憶體系統，其中該等交錯導電材料及介電材料之該等導電材料可操作地耦接至該記憶體裝置的一源極。
  26. 如請求項20至24中任一項之記憶體系統，其中該記憶體裝置包括一三維NAND記憶體裝置。
  27. 一種形成一電子裝置之方法，其包括：形成包括交錯氮化物材料及介電材料之層級的一下部疊組，該下部疊組包括一陣列區域及一或多個非陣列區域；在該下部疊組之該陣列區域中形成支柱開口，而不在該下部疊組之該一或多個非陣列區域中形成該等支柱開口；在該下部疊組之該陣列區域中之該等支柱開口中形成單元膜材料；形成包括鄰近於該下部疊組之交錯氮化物材料及介電材料之層級的一上部疊組，該上部疊組包括一陣列區域及一或多個非陣列區域；在該上部疊組之該陣列區域及該一或多個非陣列區域中形成支柱開口；在該上部疊組之該陣列區域及該一或多個非陣列區域中之該等支柱 開口中形成單元膜材料，該上部疊組之該陣列區域中的該等單元膜材料上覆於該下部疊組之該陣列區域中的該等單元膜材料，且該上部疊組之該一或多個非陣列區域中的該等單元膜材料上覆於該下部疊組之該一或多個非陣列區域中的交錯氮化物材料及介電材料之該等層級；在該上部疊組及該下部疊組之該一或多個非陣列區域中形成空隙；在該等空隙中形成一導電材料；移除該等層級之該等氮化物材料以在該等層級之該等介電材料之間形成空間；及在該等空間中形成另一導電材料。
  28. 如請求項27之方法，其中在該下部疊組之該陣列區域中之該等支柱開口中形成單元膜材料及在該上部疊組之該陣列區域中之該等支柱開口中形成單元膜材料包括形成延伸穿過該上部疊組、穿過該下部疊組且穿過該下部疊組下方之一源極的該等單元膜材料。
  29. 如請求項27或請求項28之方法，其中在該下部疊組之該陣列區域中的該等支柱開口中形成單元膜材料及在該上部疊組之該陣列區域中的該等支柱開口中形成單元膜材料包括將該下部疊組之該陣列區域中的該等單元膜材料與該上部疊組之該陣列區域中的該等單元膜材料實質上對準。
  30. 如請求項27或請求項28之方法，其中在該等空間中形成另一導電材料包括在該等空間中形成一鎢材料。
  31. 一種形成一電子裝置之方法，其包括：形成包括一下部疊組及一上部疊組之一電子結構，該下部疊組及該上部疊組中之每一者包括交錯氮化物材料及介電材料之層級；在該電子結構之一陣列區域的該上部疊組中及該下部疊組中形成記憶體支柱；在該電子結構之一非陣列區域的該上部疊組中形成虛設支柱；自該非陣列區域移除該等虛設支柱之一部分、該上部疊組中之該等交錯氮化物材料及介電材料之一部分及該下部疊組中的該等交錯氮化物材料及介電材料之一部分，以形成自該非陣列區域之該上部疊組的一上表面延伸且進入在該下部疊組之下的一源極中的空隙；在該等空隙中形成一導電材料；及移除該等層級之該等氮化物材料以在該等介電材料之間形成空間；及在該等介電材料之間的該等空間中形成另一導電材料。
  32. 如請求項31之方法，其中在該電子結構之一非陣列區域的該上部疊組中形成虛設支柱包括僅在該非陣列區域之該上部疊組中形成該等虛設支柱。
  33. 如請求項31之方法，其中在該上部疊組中及該下部疊組中形成記憶體支柱包括形成自該上部疊組之一上表面延伸、穿過該下部疊組、穿過該源極且進入該源極下方之一基底材料中的該等記憶體支柱。
  34. 如請求項31至33中任一項之方法，其中在該電子結構之一非陣列區域之該上部疊組中形成虛設支柱包括形成自該上部疊組之一上表面延伸且穿過該上部疊組的該等虛設支柱。
  35. 如請求項34之方法，其中形成該等虛設支柱包括使該等虛設支柱部分地延伸至該源極中。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI801234B (zh) * 2022-05-05 2023-05-01 旺宏電子股份有限公司 電路結構、半導體元件及其製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160049419A1 (en) * 2012-09-05 2016-02-18 Wookhyoung LEE Semiconductor device
US20160343727A1 (en) * 2015-05-21 2016-11-24 Kyoung-hoon Kim Vertical nand flash memory device
CN106558590A (zh) * 2015-09-24 2017-04-05 旺宏电子股份有限公司 存储器元件及其制造方法
US20170179153A1 (en) * 2015-12-22 2017-06-22 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US9881929B1 (en) * 2016-10-27 2018-01-30 Sandisk Technologies Llc Multi-tier memory stack structure containing non-overlapping support pillar structures and method of making thereof
US20180358102A1 (en) * 2017-06-07 2018-12-13 Sandisk Technologies Llc Separate Drain-Side Dummy Word Lines Within A Block To Reduce Program Disturb

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6878991B1 (en) 2004-01-30 2005-04-12 Micron Technology, Inc. Vertical device 4F2 EEPROM memory
US7514321B2 (en) 2007-03-27 2009-04-07 Sandisk 3D Llc Method of making three dimensional NAND memory
US8394683B2 (en) 2008-01-15 2013-03-12 Micron Technology, Inc. Methods of forming semiconductor constructions, and methods of forming NAND unit cells
US7906818B2 (en) 2008-03-13 2011-03-15 Micron Technology, Inc. Memory array with a pair of memory-cell strings to a single conductive pillar
US8095834B2 (en) 2008-10-30 2012-01-10 Micron Technology, Inc. Macro and command execution from memory array
US8446767B2 (en) 2010-07-02 2013-05-21 Micron Technology, Inc. Memories and their formation
US8237213B2 (en) 2010-07-15 2012-08-07 Micron Technology, Inc. Memory arrays having substantially vertical, adjacent semiconductor structures and the formation thereof
US8378412B2 (en) 2010-10-13 2013-02-19 Micron Technology, Inc. Memory arrays where a distance between adjacent memory cells at one end of a substantially vertical portion is greater than a distance between adjacent memory cells at an opposing end of the substantially vertical portion and formation thereof
US9171626B2 (en) 2012-07-30 2015-10-27 Micron Technology, Inc.. Memory devices and programming memory arrays thereof
US9076824B2 (en) 2012-11-02 2015-07-07 Micron Technology, Inc. Memory arrays with a memory cell adjacent to a smaller size of a pillar having a greater channel length than a memory cell adjacent to a larger size of the pillar and methods
US9007831B2 (en) 2013-03-05 2015-04-14 Micron Technology, Inc. Memory devices with different sized blocks of memory cells and methods
US9276011B2 (en) 2013-03-15 2016-03-01 Micron Technology, Inc. Cell pillar structures and integrated flows
KR102128465B1 (ko) * 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US9698156B2 (en) 2015-03-03 2017-07-04 Macronix International Co., Ltd. Vertical thin-channel memory
US9159736B2 (en) 2014-02-07 2015-10-13 Micron Technology, Inc. Data line arrangement and pillar arrangement in apparatuses
US9362300B2 (en) 2014-10-08 2016-06-07 Micron Technology, Inc. Apparatuses and methods for forming multiple decks of memory cells
US10344398B2 (en) 2015-01-08 2019-07-09 Micron Technology, Inc. Source material for electronic device applications
KR20170014757A (ko) 2015-07-31 2017-02-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9853043B2 (en) * 2015-08-25 2017-12-26 Sandisk Technologies Llc Method of making a multilevel memory stack structure using a cavity containing a sacrificial fill material
US10446571B2 (en) * 2016-06-01 2019-10-15 Micron Technology, Inc. Memory circuitry comprising a vertical string of memory cells and a conductive via and method used in forming a vertical string of memory cells and a conductive via
US9865311B1 (en) 2016-07-08 2018-01-09 Micron Technology, Inc. Memory device including current generator plate
US10283520B2 (en) 2016-07-12 2019-05-07 Micron Technology, Inc. Elevationally-extending string of memory cells individually comprising a programmable charge storage transistor and method of forming an elevationally-extending string of memory cells individually comprising a programmable charge storage transistor
TWI654747B (zh) * 2016-09-12 2019-03-21 日商東芝記憶體股份有限公司 Semiconductor memory device
US9857989B1 (en) 2016-10-01 2018-01-02 Intel Corporation Solid state memory component
US9773882B1 (en) 2017-01-12 2017-09-26 Micron Technology, Inc. Integrated structures
CN106876397B (zh) 2017-03-07 2020-05-26 长江存储科技有限责任公司 三维存储器及其形成方法
KR102385566B1 (ko) * 2017-08-30 2022-04-12 삼성전자주식회사 수직형 메모리 장치
US10685914B2 (en) * 2017-08-31 2020-06-16 SK Hynix Inc. Semiconductor device and manufacturing method thereof
US10475515B2 (en) 2017-12-21 2019-11-12 Micron Technology, Inc. Multi-decks memory device including inter-deck switches
JP6980518B2 (ja) 2017-12-27 2021-12-15 キオクシア株式会社 半導体記憶装置
US10283493B1 (en) 2018-01-17 2019-05-07 Sandisk Technologies Llc Three-dimensional memory device containing bonded memory die and peripheral logic die and method of making thereof
KR102612195B1 (ko) * 2018-06-11 2023-12-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US10700086B2 (en) * 2018-06-28 2020-06-30 Sandisk Technologies Llc Three-dimensional flat NAND memory device having high mobility channels and methods of making the same
CN108987407B (zh) 2018-07-12 2021-04-06 长江存储科技有限责任公司 三维存储器及其制造方法
CN109103199B (zh) * 2018-08-07 2021-10-29 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109314118B (zh) 2018-08-21 2019-11-08 长江存储科技有限责任公司 具有贯穿阵列触点的三维存储器件及其形成方法
JP2020043103A (ja) * 2018-09-06 2020-03-19 キオクシア株式会社 半導体記憶装置およびその製造方法
KR102611809B1 (ko) 2018-09-13 2023-12-07 양쯔 메모리 테크놀로지스 씨오., 엘티디. 새로운 3d nand 메모리 소자 및 그 형성 방법
US10741579B2 (en) * 2018-12-11 2020-08-11 Sandisk Technologies Llc Three-dimensional memory device including different height memory stack structures and methods of making the same
CN110896668B (zh) 2018-12-18 2021-07-20 长江存储科技有限责任公司 多堆栈三维存储器件以及其形成方法
JP7166950B2 (ja) * 2019-02-07 2022-11-08 キオクシア株式会社 半導体製造装置および半導体装置の製造方法
US10700078B1 (en) * 2019-02-18 2020-06-30 Sandisk Technologies Llc Three-dimensional flat NAND memory device having curved memory elements and methods of making the same
JP2020136535A (ja) * 2019-02-21 2020-08-31 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
US10580795B1 (en) * 2019-08-15 2020-03-03 Micron Technology, Inc. Microelectronic devices including staircase structures, and related memory devices and electronic systems
KR102665666B1 (ko) * 2020-01-07 2024-05-10 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
JP2021190536A (ja) * 2020-05-28 2021-12-13 キオクシア株式会社 半導体ウェハ、半導体チップおよびダイシング方法
CN116312701A (zh) * 2020-08-27 2023-06-23 长江存储科技有限责任公司 3d nand闪速存储器的擦除方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160049419A1 (en) * 2012-09-05 2016-02-18 Wookhyoung LEE Semiconductor device
US20160343727A1 (en) * 2015-05-21 2016-11-24 Kyoung-hoon Kim Vertical nand flash memory device
CN106558590A (zh) * 2015-09-24 2017-04-05 旺宏电子股份有限公司 存储器元件及其制造方法
US20170179153A1 (en) * 2015-12-22 2017-06-22 Sandisk Technologies Llc Through-memory-level via structures for a three-dimensional memory device
US9881929B1 (en) * 2016-10-27 2018-01-30 Sandisk Technologies Llc Multi-tier memory stack structure containing non-overlapping support pillar structures and method of making thereof
US20180358102A1 (en) * 2017-06-07 2018-12-13 Sandisk Technologies Llc Separate Drain-Side Dummy Word Lines Within A Block To Reduce Program Disturb

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