CN115485840A - 在阵列区域及非阵列区域中包含支柱的电子装置以及相关系统及方法 - Google Patents

在阵列区域及非阵列区域中包含支柱的电子装置以及相关系统及方法 Download PDF

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Abstract

本发明提供一种电子装置，其包括邻近于源极的下部叠组及上部叠组。所述下部叠组及所述上部叠组中的每一者包括交错导电材料及介电材料的层级。所述下部叠组及所述上部叠组中的每一者还包括阵列区域及一或多个非阵列区域。存储器支柱位于所述阵列区域的所述下部叠组及所述上部叠组中，且所述存储器支柱经配置以可操作地耦合到所述源极。虚设支柱位于所述一或多个非阵列区域的所述上部叠组中，且所述虚设支柱经配置以与所述源极电隔离。另一导电材料位于所述一或多个非阵列区域的所述上部叠组及所述下部叠组中。还公开额外电子装置及形成电子装置的相关系统及方法。

Description

在阵列区域及非阵列区域中包含支柱的电子装置以及相关系 统及方法
优先权主张
本申请案主张2020年4月17日申请的“在阵列区域及非阵列区域中包含支柱的电子装置以及相关系统及方法(Electronic Devices Including Pillars in ArrayRegions and Non-Array Regions,and Related Systems and Methods)”的美国专利申请案第16/851,638号的申请日的权益。
技术领域
本文中所公开的实施例涉及电子装置及电子装置制造。更特定地说，本公开的实施例涉及在阵列区域及非阵列区域中包含支柱的电子装置，且涉及相关电子系统及方法。
背景技术
存储器装置为电子系统提供数据存储。快闪存储器装置为各种存储器装置类型中的一种，且在现代计算机及其它电子装置中具有许多用途。常规快闪存储器装置包含具有以行及列布置的大量电荷存储装置(例如，存储器单元，例如非易失性存储器单元)的存储器阵列。在NAND架构类型的快闪存储器中，以列布置的存储器单元串联耦合，且所述列的第一存储器单元耦合到数据线(例如，位线)。在三维NAND(3D NAND)存储器装置中，一种类型的竖直存储器装置不仅以水平阵列按行及列方式布置的存储器单元，而且水平阵列的层级彼此堆叠(例如，竖直地堆叠)以提供存储器单元的三维阵列。层级包含交错的导电材料与绝缘(例如，介电)材料。导电材料充当用于存储器单元的例如存取线(例如，字线)的控制栅极。竖直结构(例如，包含通道区域的支柱)沿存储器单元的竖直串延伸。串的漏极末端邻近竖直结构(例如，支柱)的顶部及底部中的一者，而所述串的源极末端邻近支柱的顶部及底部中的另一者。漏极末端可操作地连接到位线，而源极末端可操作地连接到源极线。3DNAND存储器装置还包含例如存取线(例如，字线)与装置的其它导电结构之间的电连接，使得竖直串的存储器单元可经选择以用于写入、读取及擦除操作。串驱动器驱动存取线(例如，字线)电压以写入到竖直串的存储器单元或从所述存储器单元读取。
随着3D NAND存储器装置中的存储器密度增加，形成数目(例如交错的介电材料及导电材料的数目)增加的层级。然而，随着层级的数目增加，在3D NAND存储器装置中观测到支柱弯曲。
发明内容
因此，公开一种电子装置。所述电子装置包括邻近于源极的下部叠组及上部叠组。所述下部叠组及所述上部叠组中的每一者包括交错导电材料及介电材料的层级。所述下部叠组及所述上部叠组中的每一者还包括阵列区域及一或多个非阵列区域。存储器支柱位于所述阵列区域的所述下部叠组及所述上部叠组中，且所述存储器支柱经配置以可操作地耦合到所述源极。虚设支柱位于所述一或多个非阵列区域的所述上部叠组中，且所述虚设支柱经配置以与所述源极电隔离。另一导电材料位于所述一或多个非阵列区域的所述上部叠组及所述下部叠组中。
因此，公开另一电子装置。所述电子装置包括阵列区域中的存储器支柱及包含交错导电材料及介电材料的多个叠组。所述存储器支柱位于所述多个叠组中的第一叠组及第二叠组中。虚设支柱位于所述电子装置的非阵列区域的所述第二叠组中，且所述第一叠组中缺少虚设支柱。源极位于所述第一叠组下方且可操作地耦合到所述存储器支柱并与所述虚设支柱电隔离。另一导电材料位于所述一或多个非阵列区域的所述第一叠组及所述第二叠组中。
因此，公开一种形成电子装置的方法。权利要求书的方法包括形成下部叠组，所述下部叠组包括交错氮化物材料及介电材料的层级。所述下部叠组包括阵列区域及一或多个非阵列区域。支柱开口形成于所述下部叠组的所述阵列区域中，而不在所述下部叠组的所述一或多个非阵列区域中形成所述支柱开口。单元膜材料形成于所述下部叠组的所述阵列区域中的所述支柱开口中。上部叠组经形成且包括邻近于所述下部叠组的交错氮化物材料及介电材料的层级。所述上部叠组包括阵列区域及一或多个非阵列区域。支柱开口形成于所述上部叠组的所述阵列区域及所述一或多个非阵列区域中。单元膜材料形成于所述上部叠组的所述阵列区域及所述一或多个非阵列区域中的所述支柱开口中。所述上部叠组的所述阵列区域中的所述单元膜材料上覆于所述下部叠组的所述阵列区域中的所述单元膜材料。所述上部叠组的所述一或多个非阵列区域中的所述单元膜材料上覆于所述下部叠组的所述一或多个非阵列区域中的交错氮化物材料及介电材料的所述层级。空隙形成于所述上部叠组及所述下部叠组的所述一或多个非阵列区域中，且导电材料形成于所述空隙中。移除所述层级的所述氮化物材料以在所述层级的所述介电材料之间形成空间。另一导电材料形成于所述空间中。
因此，公开形成电子装置的另一方法。所述方法包括形成包括下部叠组及上部叠组的电子结构。所述下部叠组及所述上部叠组中的每一者包括交错氮化物材料及介电材料的层级。存储器支柱形成于所述电子结构的阵列区域的所述上部叠组中及所述下部叠组中。虚设支柱形成于所述电子结构的非阵列区域的所述上部叠组中。从所述非阵列区域移除所述虚设支柱的一部分、所述上部叠组中的所述交错氮化物材料及介电材料的一部分及所述下部叠组的所述交错氮化物材料及介电材料的一部分以形成空隙。所述空隙从所述非阵列区域的所述上部叠组的上表面延伸且进入所述下部叠组之下的源极中。导电材料形成于所述空隙中。移除所述层级的所述氮化物材料以在所述介电材料之间形成空间。另一导电材料形成于所述介电材料之间的所述空间中。
因此，公开一种包括输入装置、输出装置、处理器装置及存储器装置的系统。所述存储器装置包括阵列区域及一或多个非阵列区域。上部支柱位于所述阵列区域及所述一或多个非阵列区域的上部叠组中。下部支柱仅位于所述阵列区域的下部叠组中。导电材料位于所述一或多个非阵列区域的所述上部叠组及所述下部叠组中。所述处理器装置可操作地耦合到所述输入装置，且所述输出装置及所述存储器装置可操作地耦合到所述处理器装置。
附图说明
图1为根据本公开的实施例的在下部叠组及上部叠组中包含支柱的电子结构的横截面图；
图2及3为根据本公开的实施例的在形成电子结构的各个阶段处的电子结构的横截面图；
图4为根据本公开的实施例的在下部叠组及上部叠组中包含支柱的电子装置的横截面图；
图5A及5B为图4的电子装置的下部叠组及上部叠组的自上而下视图；
图6为根据本公开的实施例的包含一或多个电子装置的存储器阵列的框图；且
图7为根据本公开的实施例的包含电子装置中的一或多者的系统的框图。
具体实施方式
公开包含多个叠组的电子装置(例如，设备、微电子装置、半导体装置、存储器装置)，其中支柱存在于电子装置的叠组的少于所有部分中。支柱存在于电子装置的阵列区域(例如，有源区域)中及电子装置的非阵列区域(例如，非有源区域、外围区域)的上部叠组中。支柱并不存在于电子装置的非阵列区域的下部叠组中。支柱存在于电子装置的阵列区域及非阵列区域的上部叠组中。阵列区域中的支柱经配置为存储器支柱(例如，通道支柱)，且非阵列区域中的支柱经配置为所谓的“虚设支柱”。非阵列区域的上部叠组中的支柱接近于非阵列区域中的触点。非阵列区域的上部叠组中的支柱向含有支柱的电子装置的阵列区域提供减少的支柱弯曲。电子装置的上部叠组及下部叠组中的支柱不对称，这是因为无支柱存在于非阵列区域的下部叠组中，但支柱存在于阵列区域的下部叠组中。
以下描述提供特定细节，例如材料类型、材料厚度及工艺状况，以便提供对本文中所描述的实施例的透彻描述。然而，所属领域的一般技术人员将理解，可在不采用这些特定细节的情况下实践本文中所公开的实施例。实际上，实施例可结合半导体业界采用的常规制造技术而实践。另外，本文中所提供的描述并不形成电子装置的完整描述或用于制造电子装置的完整工艺流程，且以下所描述的结构并不形成完整电子装置。下文详细地描述了解本文中所描述的实施例所必需的仅仅那些工艺动作及结构。用以形成完整电子装置的额外动作可通过常规技术来执行。
除非另有指示，否则本文中所描述的材料可通过常规技术形成，包含但不限于：旋涂、毯覆式涂布、化学气相沉积(CVD)、原子层沉积(ALD)、等离子体增强ALD、物理气相沉积(PVD)(包含溅镀、蒸发、离子化PVD及/或等离子体增强CVD)或外延生长。替代地，材料可原位生长。取决于待形成的特定材料，可由所属领域的一般技术人员选择用于沉积或生长材料的技术。除非上下文另外指示，否则材料的移除可通过任何合适的技术实现，包含但不限于：蚀刻(例如，干式蚀刻、湿式蚀刻、气相蚀刻)、离子铣削、研磨平坦化(例如，化学机械平坦化)或其它已知方法。
本文中呈现的图示仅仅出于说明的目的，且并不意图为任何特定材料、组件、结构、电子装置或电子系统的实际视图。预期图式中描绘的形状因例如制造技术及/或公差所致的变化。因此，本文中所描述的实施例不应解释为限于如所说明的特定形状或区域，但包含由于例如制造造成的形状偏差。举例来说，经说明或描述为盒状的区域可具有粗略及/或非线性特征，且经说明或描述为圆形的区域可包含一些粗略及/或线性特征。此外，所说明的锐角可圆化，且反之亦然。因此，图中所说明的区域在本质上是示意性的，且其形状并不意欲说明区域的精确形状，且并不限制本权利要求书的范围。所述图式未必按比例绘制。另外，图式之间共同的元件可保持相同数字名称。
如本文中所使用，除非上下文另有明确指示，否则术语的单数形式“一”及“所述”意欲还包含复数形式。
如本文中所使用，术语“及/或”包含相关联所列项目中的一或多者中的任何及所有组合。
如本文中所使用，指特定参数的数值的术语“约”或“大致”包含所述数值，且所属领域的一般技术人员应了解的从所述数值的变化程度位于所述特定参数的可接受公差内。举例来说，指代数值的“约”或“大致”可包含处于从所述数值的90.0％到110.0％的范围内的额外数值，例如处于从所述数值的95.0％到105.0％的范围内、处于从所述数值的97.5％到102.5％的范围内、处于从所述数值的99.0％到101.0％的范围内、处于从所述数值的99.5％到100.5％的范围内，或处于从所述数值的99.9％到100.1％的范围内。
如本文中所使用，术语“阵列区域”意指且包含包括存储器阵列的存储器单元的电子装置的区域。电子装置的阵列区域包含有源电路。
如本文中所使用，为易于描述，空间相对术语，例如“在…下方”、“下方”、“下部”、“底部”、“上方”、“上部”、“顶部”、“前方”、“后方”、“左方”、“右方”及其类似者，在本文中可用于描述如图式中所说明的一个元件或特征与其它元件或特征的关系。除非另外指定，否则除图中所描绘的定向以外，空间相对术语还意欲涵盖材料的不同定向。举例来说，如果在图式中的材料经反转，那么描述为“低于其它元件或特征”或“在其它元件或特征下方”或“其它元件或特征下方”或“在其它元件或特征底部”的元件接着将“高于其它元件或特征”或“在其它元件或特征顶部”而定向。因此，术语“低于”可涵盖高于及低于的定向两者，这取决于使用术语的情况，其将为所属领域的一般技术人员所显而易见。材料可以其它方式定向(例如，旋转90度、反转、翻转)且本文中使用的空间相对描述词相应地进行解释。
如本文中所使用，术语“经配置”指至少一个结构及至少一个设备中的一或多者以预定方式促进所述结构及所述设备中的一或多者的操作的大小、形状、材料组成及布置。
如本文中所使用，短语“耦合到”指结构以可操作方式彼此连接，例如经由直接欧姆连接或经由间接连接(例如，借助于另一结构)电连接。
如本文中所使用，术语“叠组”意指且包含交错氮化物材料及介电材料或交错导电材料及介电材料的多个(例如，两个或更多个)层级。电子装置的叠组相对于彼此竖直安置。
如本文中所使用，术语“电子装置”包含但不限于存储器装置以及可或可不并入有存储器的半导体装置，例如逻辑装置、处理器装置或射频(RF)装置。另外，电子装置可并入有存储器外加其它功能，例如包含处理器及存储器的所谓的“片上系统”(SoC)或包含逻辑及存储器的电子装置。电子装置包含交错导电材料及介电材料的层级。
如本文中所使用，术语“电子结构”意指且包含电子装置的前体结构，其具有交错氮化物材料及介电材料的层级。
如本文中所使用，术语“水平”或“横向”意指且包含平行于上面定位有所提及材料或结构的衬底的主要表面的方向。相应材料或结构的宽度及长度可定义为水平面中的尺寸。参考所述图式，“水平”方向可垂直于所指示的“Z”轴且可平行于所指示的“X”轴及所指示的“Y”轴。
如本文中所使用，将元件参考为“在另一元件上或上方”意指且包含元件在另一元件的顶部正上方、邻近于(例如，横向邻近于、竖直邻近于)另一元件、在另一元件下方或与另一元件直接接触。其还包含所述元件间接在另一元件的顶部上、邻近于(例如，横向邻近于、竖直邻近于)另一元件、在另一元件下方或接近另一元件，其中其它元件存在于其间。对比来说，当元件被称作“在另一元件正上方”或“直接在”另一元件“上方”时，不存在介入元件。
如本文中所使用，术语“非阵列区域”意指且包含接近阵列区域的电子装置的区域。
如本文中所使用，术语“可选择性地移除”意指且包含响应于例如辐射暴露(例如，加热)的工艺状况相对于暴露于相同工艺状况的另一材料展现较大移除率的材料。相对于另一材料可选择性地移除的材料在不大体上移除另一材料中的任一者的情况下大体上完全可移除。
如本文中所使用，术语“可选择性地蚀刻”意指且包含响应于暴露于给定蚀刻化学物质及/或工艺状况相对于暴露于相同化学物质及/或工艺状况的另一材料展现较大蚀刻速率的材料。举例来说，材料可展现比另一材料的蚀刻速率大至少约五倍的蚀刻速率，例如比另一材料的蚀刻速率大约十倍、约二十倍或约四十倍的蚀刻速率。可由所属领域的一般技术人员选择用于选择性地蚀刻所要材料的蚀刻化学物质及蚀刻状况。
如本文中所使用，术语“大体上”参考给定参数、性质或状况，意指且包含所属领域的一般技术人员将在一定程度上理解给定参数、性质或状况符合一程度的差异(例如在可接受的制造公差内)。借助于实例，取决于大体上符合的特定参数、性质或状况，可至少90.0％符合、至少95.0％符合、至少99.0％符合或甚至至少99.9％符合参数、性质或状况。
如本文中所使用，术语“衬底”意指且包含上面形成有额外材料的材料(例如，基底材料)或构造。衬底可为电子衬底；半导体衬底；支撑结构上的基底半导体层；电极；其上形成有一或多种材料、层、结构或区域的电子衬底；或其上形成有一或多种材料、层、结构或区域的半导体衬底。电子衬底或半导体衬底上的材料可包含但不限于半导体材料、绝缘材料、导电材料等。所述衬底可为常规硅衬底或包括半导体材料层的其它大块衬底。如本文中所使用，术语“大块衬底”不仅意指且包含硅晶片，且还意指且包括绝缘体上硅(“SOI”)衬底，例如蓝宝石上硅(“SOS”)衬底及玻璃上硅(“SOG”)衬底，基底半导体基础上的外延硅层，及其它半导体或光学电子材料，例如硅锗、锗、砷化镓、氮化镓及磷化铟。所述衬底可经掺杂或未经掺杂。
如本文中所使用，术语“竖直”、“纵向”、“水平”及“横向”参考结构的主要平面，且未必由地球的重力场界定。“水平”或“横向”方向为大体上平行于结构的主要平面的方向，而“竖直”或“纵向”方向为大体上垂直于结构的主要平面的方向。结构的主要平面是由与结构的其它表面相比具有相对较大面积的结构的表面界定。
相应材料或特征(例如，结构)的高度可定义为竖直平面中的尺寸。
以下描述提供特定细节，例如材料类型及处理状况，以便提供对所公开的设备(例如，装置、系统)及方法的实施例的透彻描述。然而，所属领域的一般技术人员将理解，可在不采用这些特定细节的情况下实践设备及方法的实施例。实际上，设备及方法的实施例可结合业界采用的常规半导体制造技术而实践。
本文中所描述的制造工艺并不形成用于处理设备(例如，微电子装置、半导体装置、存储器装置)或其结构(例如，系统)的完整工艺流程。工艺流程的剩余部分为所属领域的一般技术人员熟知。因此，本文中仅描述理解本发明设备及方法的实施例所必要的方法及结构。
除非上下文另外指示，否则本文中所描述的材料可通过任何合适的技术形成，包含但不限于旋涂、毯覆式涂布、化学气相沉积(“CVD”)、原子层沉积(“ALD”)、等离子体增强ALD、物理气相沉积(“PVD”)(例如，溅镀)或外延生长。取决于待形成的特定材料，可由所属领域的一般技术人员选择用于沉积或生长材料的技术。除非上下文另外指示，否则材料的移除可通过任何合适的技术实现，包含但不限于：蚀刻(例如，干式蚀刻、湿式蚀刻、气相蚀刻)、离子铣削、研磨平坦化或其它已知方法。
图1中展示电子结构100，其包含邻近于衬底115(例如，基底材料)(例如，竖直邻近于衬底115，在所述衬底115上)的叠组110中的支柱105。电子结构100包含下部叠组110A及上部叠组110B，其中每一叠组110包含交错氮化物材料125及介电材料130的层级120。下部叠组110A及上部叠组110B彼此竖直邻近。虽然图1中说明两个叠组110A、110B，但电子结构100可包含更大数目个叠组110。下部叠组110A及上部叠组110B可包含彼此相同数目个层级120或不同数目个层级120。虽然图1中的电子结构100包含九个层级120，但可存在更多层级120或更少层级120。下部叠组110A及上部叠组110B且可通过叠组间区域(未展示)彼此分离。氮化物材料125可为例如氮化硅。如下文所描述，氮化物材料125随后通过所谓的“替换栅极”工艺由导电材料替换。介电材料130可为电绝缘材料，包含但不限于氧化硅(例如，二氧化硅(SiO2))、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅玻璃、氟硅酸盐玻璃或其组合。在一些实施例中，介电材料130为二氧化硅。介电材料130可例如经配置以电隔离电子装置200的导电材料190(参见图4)。
下部叠组110A中的支柱105在本文中被称作下部支柱105A，且上部叠组110B中的支柱105在本文中被称作上部支柱105B，而术语“支柱”105用于共同地指代下部支柱105A及上部支柱105B。下部支柱105A仅存在于电子结构100的阵列区域135中。无下部支柱105A存在于电子结构100的非阵列区域140中。上部支柱105B存在于电子装置100的阵列区域135及非阵列区域140中。电子结构100的阵列区域135包含下部支柱105A及上部支柱105B，且因此，在下部叠组110A及上部叠组110B两者中包含支柱105。电子结构100的非阵列区域140在上部叠组110B中包含上部支柱105B，在下部叠组110A中不具有下部支柱。因此，非阵列区域140仅包含上部支柱105B且不含(例如，大体上不含、缺少)下部支柱105A。非阵列区域140中的上部支柱105B接近触点175A(参见图4)。电子结构100的非阵列区域140包含但不限于以下中的一或多者：外围区域、平面分离区域、宏只读存储器(MROM)区域、指令只读存储器(IROM)区域、位线出口区域或划线区域。非阵列区域140在图1中示意性地说明为横向邻近于阵列区域135。然而，非阵列区域140的一部分可在衬底115下方或在上部叠组110B上方。虽然未说明，但互补金属氧化物半导体(CMOS)电路可例如存在于衬底115下方。图1中的虚线用于指示电子结构100的阵列区域135与一或多个非阵列区域140之间的分离。
支柱105形成于电子结构100中的支柱开口145。图1中展示其中具有各种材料的支柱开口145。阵列区域135的支柱105A、105B从上部叠组110B的上表面延伸且进入衬底115中。支柱105A、105B延伸穿过上部叠组110B、穿过下部叠组110A、穿过源极165，且部分地进入阵列区域135中的衬底115。非阵列区域140的支柱105B从上部叠组110B的上表面延伸且穿过上部叠组110B。非阵列区域140的支柱105B可部分地延伸到下部叠组110A中。然而，非阵列区域140的支柱105B并不延伸穿过下部叠组110A或进入源极165中。
下部叠组110A中及上部叠组110B中的支柱105在层级120的侧壁上包含通道材料及单元材料(图1中共同地展示为单元膜150)。通道材料可为多晶硅或如所属领域中已知的其它通道材料。单元材料可为介电材料、导电材料等中的一或多者。单元材料可包含如所属领域中已知的氧化物材料、存储材料或隧道介电材料中的一或多者。仅借助于实例，单元材料可包含氧化物-氮化物-氧化物(ONO)结构，所述结构在通道材料与介电材料130或导电材料190之间具有介电材料(例如，隧道介电材料)、电荷捕获材料及电荷阻挡材料(参见图4)。电荷捕获材料可直接位于介电材料与电荷阻挡材料之间。在一些实施例中，介电材料直接接触通道材料及电荷捕获材料。电荷阻挡材料可直接接触且可定位成直接邻近于电荷捕获材料及介电材料130或导电材料190(参见图4)。填充材料155还存在于支柱105A、105B中，从而使支柱开口145中的单元膜150的相对部分隔开。
在阵列区域135中，支柱105的单元膜150从上部叠组110B的上表面延伸，穿过上部叠组110B，穿过下部叠组110A，且进入源极165中。在阵列区域135中，支柱105的填充材料155延伸穿过上部叠组110B的一部分，穿过下部叠组110A，进入源极165中，且进入衬底115的上部部分中。在非阵列区域140中，支柱105B的单元膜150从上部叠组110B的上表面延伸，穿过上部叠组110B，且任选地进入下部叠组110A的一部分中。在非阵列区域140中，支柱105B的填充材料155延伸穿过上部叠组110B的一部分，且任选地进入下部叠组110A的一部分中。
上部叠组110B中的支柱105B还包含插塞材料160。插塞材料160定位于上部支柱105B的填充材料155上方。插塞材料160可为先前所描述的导电材料中的一者。插塞材料160可以可操作地耦合(例如，电连接)到电子结构100的其它导电材料，例如电连接到上部叠组110B上方的触点(未展示)。无插塞材料160存在于下部支柱105A中。阵列区域135及非阵列区域140中的支柱105B大体上相同，不同之处在于非阵列区域140中的支柱105B可任选地延伸到下部叠组110A的部分中。
填充材料155可为介电材料，例如氧化硅材料(例如，二氧化硅、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅玻璃、氟硅酸盐玻璃或其组合)、金属氧化物材料(例如，二氧化钛、氧化铪、二氧化锆、氧化钽、氧化镁、氧化铪镁、氧化铝或其组合)或其组合。填充材料155可大体上完全填充其中形成支柱105的支柱开口145。
电子结构100还包含邻近于衬底115(例如，竖直邻近于衬底115，在衬底115上)的源极165。源极165由导电材料(例如，导电材料(electrically conductive material))形成，导电材料包含但不限于：金属(例如，钨、钛、镍、钽、钴、铂、铑、钌、铱、铝、铜、钼、银、金或其组合)；金属合金；含金属材料(例如，金属氮化物、金属硅化物、金属碳化物、金属氧化物)；包含氮化钛(TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钛铝(TiAlN)、氧化铱(IrOx)、氧化钌(RuOx)、其合金中的至少一者的材料；导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗、导电掺杂硅锗等)；多晶硅；展现电导性的其它材料；或其组合。在一些实施例中，源极165由掺杂多晶硅形成。在其它实施例中，源极165由硅化钨形成。源极165可操作地耦合到阵列区域135的支柱105A、105B，且与非阵列区域140的支柱105B电隔离。单元膜150的通道材料与源极165电接触。阻障材料170包围延伸到源极165中的下部支柱105A的一部分，从而使源极165与单元膜150隔开。
电子结构100还包含从上部叠组110B的上表面延伸且穿过源极165的导电材料175。导电材料175延伸穿过上部叠组110B，穿过下部叠组110A，且穿过源极165。导电材料175可配置为由电子结构100形成的电子装置200中的触点175A(参见图4)。导电材料175可例如充当互连件，以将源极165及连接到其的额外组件(例如，导电互连件、导电布线结构)可操作地耦合(例如，电耦合、电连接)到由微电子装置结构100产生的电子装置的其它组件(例如，位于上部叠组110B竖直上方的额外组件)。仅借助于实例，导电材料175将源极165电连接到电子装置200的其它导电组件。导电材料175可包含但不限于先前针对源极165所描述的材料中的一者。在一些实施例中，导电材料175为钨。
电子结构100还包含邻近于层级120中的最上部层级120(例如，竖直邻近于所述最上部层级120，在所述最上部层级120上)的绝缘材料180。绝缘材料180使邻近插塞材料160彼此隔离(例如，电隔离)。绝缘材料还使由微电子结构100产生的电子装置的其它组件(例如，位于上部叠组110B竖直上方的额外组件)隔离(例如，电隔离)。
如图5A及5B中所示，下部支柱105A及上部支柱105B存在于下部叠组110A及上部叠组110B两者中的阵列区域135中，且仅上部支柱105B存在于非阵列区域140的上部叠组110B中。无下部支柱105A存在于非阵列区域140的下部叠组110A中，如图5A的自上而下视图中最明显地展示。阵列区域135中的下部支柱105A及上部支柱105B与上部叠组110B的非阵列区域140中的上部支柱105B的节距相同，如图5B的自上而下视图中最明显地展示。非阵列区域140中的上部支柱105B接近触点175A，其中上部支柱105B中的一些的部分在触点175A的侧壁上。多个上部支柱105B可包围(例如，围绕、合围)触点175A中的每一者。非阵列区域140中的上部支柱105B的紧密堆积对阵列区域135中的上部支柱105B提供支撑，从而减少阵列区域135中的支柱弯曲。
因此，公开一种电子装置。所述电子装置包括邻近于源极的下部叠组及上部叠组。所述下部叠组及所述上部叠组中的每一者包括交错导电材料及介电材料的层级。所述下部叠组及所述上部叠组中的每一者还包括阵列区域及一或多个非阵列区域。存储器支柱位于所述阵列区域的所述下部叠组及所述上部叠组中，且所述存储器支柱经配置以可操作地耦合到所述源极。虚设支柱位于所述一或多个非阵列区域的所述上部叠组中，且所述虚设支柱经配置以与所述源极电隔离。另一导电材料位于所述一或多个非阵列区域的所述上部叠组及所述下部叠组中。
因此，公开另一电子装置。所述电子装置包括阵列区域中的存储器支柱及包含交错导电材料及介电材料的多个叠组。所述存储器支柱位于所述多个叠组中的第一叠组及第二叠组中。虚设支柱位于所述电子装置的非阵列区域的所述第二叠组中，且所述第一叠组中缺少虚设支柱。源极位于所述第一叠组下方且可操作地耦合到所述存储器支柱并与所述虚设支柱电隔离。另一导电材料位于所述一或多个非阵列区域的所述第一叠组及所述第二叠组中。
为了形成图1的电子结构100，源极165的导电材料邻近于衬底115(例如，在衬底115上)形成，如图2中所示，其说明在形成电子装置200的初始处理阶段处的电子结构100。源极165通过常规技术竖直邻近于衬底115而形成。下部叠组110A的层级120的交错氮化物材料125及介电材料130通过常规技术邻近于源极165(例如，竖直邻近于源极165，在源极165上)形成。在形成所要数目个层级120之后，下部叠组110A的交错氮化物材料125及介电材料130经图案化以在下部叠组110A的阵列区域135中形成下部支柱开口145A，下部支柱105A的通道材料及单元材料形成于所述下部支柱开口145A中。下部支柱开口145A延伸穿过下部叠组110A且进入源极165中，任选地进入衬底115中。下部支柱开口145A可通过利用常规技术移除层级120、源极165及衬底115的材料而形成。可进行一或多个蚀刻工艺以形成下部支柱开口145A。无类似开口形成于下部叠组110A的非阵列区域140中。因此，下部叠组110A的非阵列区域140缺少(例如，不包含)下部支柱开口145或下部支柱105A。下部支柱105A通过常规光刻技术选择性地形成于阵列区域135中。通道材料及单元材料共形地形成于层级120的侧壁上，且填充材料155形成于下部支柱开口145A的剩余部分中，从而形成下部支柱105A。填充材料155大体上完全填充下部支柱开口145A。
上部叠组110B的层级120的交错氮化物材料125及介电材料130邻近于下部叠组110A(例如，竖直邻近于下部叠组110A，在下部叠组110A上)形成。下部叠组110A及上部叠组110B可包含彼此相同数目个层级120或不同数目个层级120。上部支柱开口145B通过常规技术形成于阵列区域135及非阵列区域140中。上部叠组110B的阵列区域135及非阵列区域140中的上部支柱开口145B大体上同时形成。因此，上部支柱开口145B穿过上部叠组110B延伸到阵列区域135及非阵列区域140两者中的大体上相同深度。然而，取决于层级120中使用的材料及用于形成上部支柱开口145B的蚀刻状况，非阵列区域140中的上部支柱开口145B可延伸到下部叠组110A的一部分中。上部支柱开口145B大体上以节距形成于上部叠组110B中。通道材料、单元材料及插塞材料160形成于上部支柱开口145B中，以在阵列区域135中及非阵列区域140中形成上部支柱105B。上部支柱105B大体上以节距形成于上部叠组110B中。通道材料及单元材料形成于上部支柱开口145B中，如上文针对下部支柱105A所描述。通道材料及单元材料共形地形成于层级120的侧壁上，且填充材料155形成于上部支柱开口145B的剩余部分中。填充材料155的一部分经移除，从而使填充材料155的上表面凹进。插塞材料160形成于填充材料155上方及上部支柱开口145B内。过量插塞材料160可通过常规技术移除，使得插塞材料160的上表面与上部叠组110B的上表面大体上共面。
阵列区域135中的上部支柱105B与阵列区域135中的下部支柱105A大体上对准(例如，堆叠)。非阵列区域140中的上部支柱105B中的一些的位置对应于触点175A(参见图4)最终将在电子装置200中形成的位置。由于无支柱在非阵列区域140中的上部支柱105B下方，因此上部支柱105B并未堆叠于下部叠组110A中的特征上方。实情为，非阵列区域140中的上部支柱105B形成于下部叠组110A的层级120上方。因此，非阵列区域140中的上部支柱105B经配置为所谓的“虚设支柱”，其不与源极165可操作地耦合(例如，电连接)。非阵列区域140中的上部支柱105B对阵列区域135中的支柱105A、105B提供支撑。举例来说，非阵列区域140中的上部支柱105B对阵列区域135中的上部支柱105B提供机械完整性及支撑。通过在非阵列区域140中包含上部支柱105B，阵列区域135中的支柱105展现比常规电子装置中的支柱大体上更小的弯曲。非阵列区域140中的上部支柱105B减少或大体上防止阵列区域135中的上部支柱105B弯曲。
空隙185形成于非阵列区域140中且延伸穿过上部叠组110B及下部叠组110A且进入源极165中，如图3中所示。空隙185通过以下操作形成：移除插塞材料160的一部分及在插塞材料160之下的填充材料155，以及移除上部叠组110B的邻近上部支柱105B之间的交错氮化物材料125及介电材料130的底层部分。还移除下部叠组110A中的氮化物材料125及介电材料130的底层部分。可通过常规技术移除上部叠组110B中的插塞材料160、填充材料155、氮化物材料125及介电材料130，以及下部叠组110A中的氮化物材料125及介电材料130。单个蚀刻工艺可用于形成空隙185，或可以使用多个蚀刻工艺。导电材料175可形成于空隙185中，从而形成电子结构100的触点。
电子结构100的层级120的氮化物材料125由导电材料190替换以形成电子装置200，所述电子装置200含有支柱105、叠组110、导电材料190、介电材料130、单元膜150、插塞材料160、导电材料175(经配置为触点175A)、源极165、阻障材料170及衬底115，如图4中所示。氮化物材料125通过替换栅极工艺替换，其中层级120的氮化物材料125相对于层级120的介电材料130为选择性地可蚀刻的。在移除氮化物材料125之后，导电材料190形成于介电材料130之间的空间(未展示)中。电子装置200包含交错导电材料190及介电材料130的层级120′，其中导电材料190在先前由层级120的氮化物材料125占据的位置中。电子装置200的支柱105、叠组110、单元膜150、插塞材料160、触点175A、源极165、阻障材料170及衬底115的相对位置如上文针对电子结构100所论述。
层级120′的导电材料190可为包含但不限于以下各者的导电材料：钨、铝、铜、钛、钽、铂、其合金、重度掺杂的半导体材料、多晶硅、导电硅化物、导电氮化物、导电碳、导电碳化物，或其组合。在一些实施例中，导电材料190为钨。层级120′的导电材料190可例如经配置为电子装置200的存取线(例如，字线、栅极)(未展示)，导电接触结构(例如，触点)定位于所述存取线上以提供对电子装置200的其它组件的电气存取。根据本公开的实施例，电子装置200包含多个存储器单元。阵列区域135中的层级120′的导电材料190与支柱105A、105B的通道材料之间的相交点限定每一存储器单元，且阵列区域135中的支柱105A、105B包括存储器单元串。层级120′的介电材料130可定位于层级120′的通道材料与导电材料190之间。额外处理动作通过常规技术进行以从电子结构100形成电子装置200。仅借助于实例，一或多个其它导电材料(例如，导电材料)(未展示)可以可操作地耦合到(例如，电耦合到、电连接到)导电材料190、源极165或触点175A中的一或多者。导电材料可例如上覆于且接触插塞材料160及触点175A。其它导电材料可经配置为例如数据线(例如，位线、选择线)，且可由常规技术形成以电耦合到(例如，电连接到)源极165。一或多个其它导电材料(例如，导电材料)(未展示)可电耦合到(例如，电连接到)源极165。
因此，公开一种形成电子装置的方法。权利要求书的方法包括形成下部叠组，所述下部叠组包括交错氮化物材料及介电材料的层级。所述下部叠组包括阵列区域及一或多个非阵列区域。支柱开口形成于所述下部叠组的所述阵列区域中，而不在所述下部叠组的所述一或多个非阵列区域中形成所述支柱开口。单元膜材料形成于所述下部叠组的所述阵列区域中的所述支柱开口中。上部叠组经形成且包括邻近于所述下部叠组的交错氮化物材料及介电材料的层级。所述上部叠组包括阵列区域及一或多个非阵列区域。支柱开口形成于所述上部叠组的所述阵列区域及所述一或多个非阵列区域中。单元膜材料形成于所述上部叠组的所述阵列区域及所述一或多个非阵列区域中的所述支柱开口中。所述上部叠组的所述阵列区域中的所述单元膜材料上覆于所述下部叠组的所述阵列区域中的所述单元膜材料。所述上部叠组的所述一或多个非阵列区域中的所述单元膜材料上覆于所述下部叠组的所述一或多个非阵列区域中的交错氮化物材料及介电材料的所述层级。空隙形成于所述上部叠组及所述下部叠组的所述一或多个非阵列区域中，且导电材料形成于所述空隙中。移除所述层级的所述氮化物材料以在所述层级的所述介电材料之间形成空间。另一导电材料形成于所述空间中。
因此，公开形成电子装置的另一方法。所述方法包括形成包括下部叠组及上部叠组的电子结构。所述下部叠组及所述上部叠组中的每一者包括交错氮化物材料及介电材料的层级。存储器支柱形成于所述电子结构的阵列区域的所述上部叠组中及所述下部叠组中。虚设支柱形成于所述电子结构的非阵列区域的所述上部叠组中。从所述非阵列区域移除所述虚设支柱的一部分、所述上部叠组中的所述交错氮化物材料及介电材料的一部分及所述下部叠组的所述交错氮化物材料及介电材料的一部分以形成空隙。所述空隙从所述非阵列区域的所述上部叠组的上表面延伸且进入所述下部叠组之下的源极中。导电材料形成于所述空隙中。移除所述层级的所述氮化物材料以在所述介电材料之间形成空间。另一导电材料形成于所述介电材料之间的所述空间中。
由于非阵列区域140的上部叠组110B中的支柱105B减少或大体上消除阵列区域135中的支柱弯曲，因此可在不出现阵列区域135中的上部支柱105B及下部支柱105A的增加弯曲的情况下形成具有增加数目个层级120、120′的叠组110。改进的支柱弯曲甚至在裸片的部分中实现，其中支柱数目的转变出现在阵列区域135与非阵列区域140之间。由于支柱弯曲得以减少或消除，因此可改进阵列区域135中的上部支柱105B与下部支柱105A之间的叠对。另外，形成于上部叠组110B上方的触点可在阵列区域135中恰当地与上部支柱105B及下部支柱105A重叠。根据本公开的实施例的电子装置200还可形成有比常规电子装置更少且更不复杂的工艺动作。仅借助于实例，移除用以形成仅移除源极165的不重要的部分的空隙185，从而减少短路。另外，由于下部支柱105A仅存在于阵列区域135中，因此观测到寄生电通道的减少或消除且在非阵列区域140中短路。相比之下，用以形成常规电子装置的工艺动作导致空隙的形成，所述空隙影响交错氮化物材料及介电材料的图案化期间的移除动作。在用以形成常规电子装置的工艺动作期间产生的空隙不合需要地移除源极的材料，其导致源极材料的不合需要的移除。由于上部支柱通常弯曲，用以形成常规电子装置的工艺动作还导致上部支柱与下部支柱之间的叠对问题。
还进行额外处理动作以形成含有一或多个电子装置200的存储器阵列或系统。电子装置200可存在于存储器阵列600中，如图6中示意性地展示。存储器阵列600包含存储器单元602及控制逻辑组件604。控制逻辑组件604可经配置以可操作地与存储器单元602相互作用，以便读取、写入或刷新存储器单元602的存储器阵列内的任何或所有存储器单元。存储器阵列600的存储器单元602耦合到存取线，且存取线耦合到存储器单元602的字线(例如，导电材料190)。存储器阵列600的存储器单元串串联耦合于源极线与数据线(例如，位线)之间。存储器单元定位于存取线与数据线之间。存取线可与例如电子装置200的导电材料190电接触，且数据线可与电子装置200的电极(例如，顶部电极)电接触。数据线可直接上覆于存储器单元的行或列且接触其顶部电极。存取线中的每一者可在第一方向上延伸且可连接存储器单元的行。数据线中的每一者可在至少大体上垂直于第一方向的第二方向上延伸且可连接存储器单元的列。施加到存取线及数据线的电压可经控制，使得可在至少一个存取线与至少一个位线的相交点处选择性地施加电场，从而使得存储器单元能够选择性地操作。通过常规技术进行用以形成包含一或多个电子装置200的存储器阵列600的额外工艺。
图7为根据本文中所描述的一或多个实施例实施的系统700(例如，电子系统)的框图。系统700可包括例如计算机或计算机硬件组件、服务器或其它网络连接硬件组件、蜂窝电话、数字相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、具Wi-Fi或蜂窝功能的平板计算机(例如
Figure BDA0003890114970000153
或
Figure BDA0003890114970000152
平板计算机)、电子书、导航装置等。系统700包含至少一个存储器装置702，其包含如先前所描述的一或多个电子装置200。系统700可进一步包含至少一个处理器704，例如微处理器，以控制系统700的系统功能及请求的处理。系统700的处理器704及其它子组件可包含存储器单元。处理器704可任选地包含如先前所描述的一或多个存储器阵列600。
各种其它装置可取决于基于系统700执行的功能而耦合到处理器704。举例来说，输入装置706可耦合到处理器704以用于由用户将信息输入到电子系统700中，输入装置706例如鼠标或其它指针装置、按钮、开关、键盘、触摸板、光笔、数字转换器及触摸笔、触摸屏、语音辨识系统、麦克风、控制面板或其组合。用于将信息(例如，视觉或音频输出)输出到用户的输出装置708也可耦合到处理器704。输出装置708可包含LCD显示器、SED显示器、CRT显示器、DLP显示器、等离子体显示器、OLED显示器、LED显示器、三维投影、音频显示器或其组合。输出装置708还可包含打印机、音频输出插口、扬声器等。在一些实施例中，输入装置706及输出装置708可包括可用以将信息输入到电子系统700及将视觉信息输出到用户两者的单个触摸屏装置。一或多个输入装置706及输出装置708可与存储器装置702及处理器704中的至少一者电通信。至少一个存储器装置702及处理器704还可用于片上系统(SoC)中。
根据本公开的实施例的电子装置200可包含但不限于3D电子装置，例如3D NAND快闪存储器装置，例如多叠组3D NAND存储器装置。根据本公开的实施例形成的电子装置200可在需要减少或消除支柱弯曲的任何3D电子装置中使用。
因此，公开一种包括输入装置、输出装置、处理器装置及存储器装置的系统。所述存储器装置包括阵列区域及一或多个非阵列区域。上部支柱位于所述阵列区域及所述一或多个非阵列区域的上部叠组中。下部支柱仅位于所述阵列区域的下部叠组中。导电材料位于所述一或多个非阵列区域的所述上部叠组及所述下部叠组中。所述处理器装置可操作地耦合到所述输入装置，且所述输出装置及所述存储器装置可操作地耦合到所述处理器装置。
本公开的额外非限制性实例实施例在下文进行阐述。
实施例1：一种电子装置，其包括：邻近于源极的下部叠组及上部叠组，下部叠组及上部叠组中的每一者包括交错导电材料及介电材料的层级，且下部叠组及上部叠组中的每一者包括阵列区域及一或多个非阵列区域；在阵列区域的下部叠组及上部叠组中的存储器支柱，所述存储器支柱经配置以可操作地耦合到源极；在一或多个非阵列区域的上部叠组中的虚设支柱，所述虚设支柱经配置以与源极电隔离；及在一或多个非阵列区域的上部叠组及下部叠组中的另一导电材料。
实施例2：根据实施例1所述的电子装置，其中所述存储器支柱延伸穿过上部叠组及下部叠组。
实施例3：根据实施例1或实施例2所述的电子装置，其中所述存储器支柱包括通道材料及一或多个单元材料。
实施例4：根据实施例1到3中任一实施例所述的电子装置，其中所述存储器支柱延伸穿过上部叠组、下部叠组及源极。
实施例5：根据实施例1到4中任一实施例所述的电子装置，其中所述虚设支柱延伸穿过上部叠组。
实施例6：根据实施例1到5任一实施例所述的电子装置，其中所述虚设支柱并不延伸穿过下部叠组。
实施例7：根据实施例1到6中任一实施例所述的电子装置，其中所述上部叠组中的存储器支柱及虚设支柱包括相同节距。
实施例8：根据实施例1到7中任一实施例所述的电子装置，其中另一导电材料从上部叠组的上表面延伸到源极的下表面。
实施例9：根据实施例1到8中任一实施例所述的电子装置，其中虚设支柱的一部分包围另一导电材料。
实施例10：根据实施例1到9中任一实施例所述的电子装置，其中层级的导电材料可操作地耦合到源极。
实施例11：根据实施例1到10中任一实施例所述的电子装置，其中层级的介电材料使虚设支柱的导电材料与源极电隔离。
实施例12：一种电子装置，其包括位于电子装置的阵列区域中的存储器支柱，所述电子装置包括包含交错导电材料及介电材料的多个叠组及在多个叠组中的第一叠组及第二叠组中的存储器支柱；位于电子装置的非阵列区域的第二叠组中的虚设支柱，非阵列区域的第一叠组缺少虚设支柱；位于第一叠组下方的源极，所述源极可操作地耦合到存储器支柱且与虚设支柱电隔离；及位于非阵列区域的第一叠组及第二叠组中的另一导电材料。
实施例13：根据实施例12所述的电子装置，其中所述存储器支柱从第二叠组的上表面延伸且穿过源极。
实施例14：根据实施例12或实施例13所述的电子装置，其中所述虚设支柱从第二叠组的上表面延伸且穿过第二叠组。
实施例15：根据实施例12到14中任一实施例所述的电子装置，其中所述非阵列区域包括外围区域、平面分离区域、宏只读存储器区域、指令只读存储器区域、位线出口区域或划线区域中的一或多者。
实施例16：根据实施例12到15中任一实施例所述的电子装置，其中第二叠组的虚设支柱中的一些外接另一导电材料。
实施例17：根据实施例12到16中任一实施例所述的电子装置，其中叠组的交错导电材料经配置为字线。
实施例18：根据实施例17所述的电子装置，其中字线可操作地耦合到源极。
实施例19：根据实施例12到18中任一实施例所述的电子装置，其进一步包括在源极下方的互补金属氧化物半导体电路。
实施例20：一种系统，其包括：输入装置；输出装置；处理器装置，其可操作地耦合到输入装置及输出装置；及存储器装置，其可操作地耦合到处理器装置，所述存储器装置包括阵列区域及一或多个一或多个非阵列区域且所述存储器装置包括：上部支柱，其位于阵列区域及一或多个非阵列区域的上部叠组中；下部支柱，其仅位于阵列区域的下部叠组中；及导电材料，其位于一或多个非阵列区域的上部叠组中及下部叠组中。
实施例21：根据实施例20所述的系统，其中一或多个非阵列区域不含下部支柱。
实施例22：根据实施例20或实施例21所述的系统，其中阵列区域的上部支柱及下部支柱大体上彼此对准。
实施例23：根据实施例20到22中任一实施例所述的系统，其中一或多个非阵列区域的下部叠组包括交错导电材料及介电材料的层级。
实施例24：根据实施例23所述的系统，其中交错导电材料及介电材料的层级包括交错钨材料及氧化物材料的层级。
实施例25：根据实施例23或实施例24所述的系统，其中交错导电材料及介电材料的导电材料可操作地耦合到存储器装置的源极。
实施例26：根据实施例20到25中任一实施例所述的系统，其中存储器装置包括三维NAND存储器装置。
实施例27：一种形成电子装置的方法，其包括：形成包括交错氮化物材料及介电材料的层级的下部叠组，所述下部叠组包括阵列区域及一或多个非阵列区域；在下部叠组的阵列区域中形成支柱开口，而不在下部叠组的一或多个非阵列区域中形成支柱开口；在下部叠组的阵列区域中的支柱开口中形成单元膜材料；邻近于下部叠组形成包括交错氮化物材料及介电材料的层级的上部叠组，所述上部叠组包括阵列区域及一或多个非阵列区域；在上部叠组的阵列区域中及一或多个非阵列区域中形成支柱开口；在上部叠组的阵列区域中及一或多个非阵列区域中的支柱开口中形成单元膜材料，所述上部叠组的阵列区域中的单元膜材料上覆于下部叠组的阵列区域中的单元膜材料，且上部叠组的一或多个非阵列区域中的单元膜材料上覆于下部叠组的一或多个非阵列区域中的交错氮化物材料及介电材料的层级；在上部叠组及下部叠组的一或多个非阵列区域中形成空隙；在空隙中形成导电材料；移除层级的氮化物材料以在层级的介电材料之间形成空间；及在空间中形成另一导电材料。
实施例28：根据实施例27所述的方法，其中在下部叠组的阵列区域中的支柱开口中形成单元膜材料及在上部叠组的阵列区域中的支柱开口中形成单元膜材料包括形成延伸穿过上部叠组、穿过下部叠组且穿过下部叠组下方的源极的单元膜材料。
实施例29：根据实施例27或实施例28所述的方法，其中在下部叠组的阵列区域中的支柱开口中形成单元膜材料及在上部叠组的阵列区域中的支柱开口中形成单元膜材料包括将下部叠组的阵列区域中的单元膜材料与上部叠组的阵列区域中的单元膜材料大体上对准。
实施例30：根据实施例27到29中任一实施例所述的方法，其中在空间中形成另一导电材料包括在空间中形成钨材料。
实施例31：一种形成电子装置的方法，其包括：形成包括下部叠组及上部叠组的电子结构，下部叠组及上部叠组中的每一者包括交错氮化物材料及介电材料的层级；在电子结构的阵列区域的上部叠组中及下部叠组中形成存储器支柱；在电子结构的非阵列区域的上部叠组中形成虚设支柱；从非阵列区域移除虚设支柱的一部分、上部叠组中的交错氮化物材料及介电材料的一部分及下部叠组中的交错氮化物材料及介电材料的一部分，以形成从非阵列区域的上部叠组的上表面延伸且进入在下部叠组之下的源极中的空隙；在空隙中形成导电材料；及移除层级的氮化物材料以在介电材料之间形成空间；及在介电材料之间的空间中形成另一导电材料。
实施例32：根据实施例31所述的方法，其中在电子结构的非阵列区域的上部叠组中形成虚设支柱包括仅在非阵列区域的上部叠组中形成虚设支柱。
实施例33：根据实施例31或实施例32所述的方法，其中在上部叠组中及下部叠组中形成存储器支柱包括形成从上部叠组的上表面延伸、穿过下部叠组、穿过源极且进入源极下方的基底材料中的存储器支柱。
实施例34：根据实施例31到33中任一实施例所述的方法，其中在电子结构的非阵列区域的上部叠组中形成虚设支柱包括形成从上部叠组的上表面延伸且穿过上部叠组的虚设支柱。
实施例35：根据实施例34所述的方法，其中形成虚设支柱包括使虚设支柱部分地延伸到源极中。
虽然已结合诸图描述了某些说明性实施例，但所属领域的一般技术人员将认识到并理解，本公开所涵盖的实施例并不限于本文中明确展示并描述的那些实施例。实际上，可在不脱离本公开所涵盖的实施例的范围(例如权利要求书中主张的那些实施例，包含法定等效物)的情况下对本文所描述的实施例进行许多添加、删除及修改。另外，来自一个所公开实施例的特征可与另一所公开实施例的特征组合，同时仍涵盖在本公开的范围内。

Claims (35)

1.一种电子装置，其包括：
邻近于源极的下部叠组及上部叠组，所述下部叠组及所述上部叠组中的每一者包括交错导电材料及介电材料的层级，且所述下部叠组及所述上部叠组中的每一者包括阵列区域及一或多个非阵列区域；
存储器支柱，其位于所述阵列区域的所述下部叠组及所述上部叠组中，所述存储器支柱经配置以可操作地耦合到所述源极；
虚设支柱，其位于所述一或多个非阵列区域的所述上部叠组中，所述虚设支柱经配置以与所述源极电隔离；及
另一导电材料，其位于所述一或多个非阵列区域的所述上部叠组及所述下部叠组中。
2.根据权利要求1所述的电子装置，其中所述存储器支柱延伸穿过所述上部叠组及所述下部叠组。
3.根据权利要求1所述的电子装置，其中所述存储器支柱包括通道材料及一或多个单元材料。
4.根据权利要求1所述的电子装置，其中所述存储器支柱延伸穿过所述上部叠组、所述下部叠组及所述源极。
5.根据权利要求1所述的电子装置，其中所述虚设支柱延伸穿过所述上部叠组。
6.根据权利要求1所述的电子装置，其中所述虚设支柱并不延伸穿过所述下部叠组。
7.根据权利要求1所述的电子装置，其中所述上部叠组中的所述存储器支柱及所述虚设支柱包括相同节距。
8.根据权利要求1到7中任一权利要求所述的电子装置，其中所述另一导电材料从所述上部叠组的上表面延伸到所述源极的下表面。
9.根据权利要求1到7中任一权利要求所述的电子装置，其中所述虚设支柱的一部分包围所述另一导电材料。
10.根据权利要求1到7中任一权利要求所述的电子装置，其中所述层级的所述导电材料可操作地耦合到所述源极。
11.根据权利要求1到7中任一权利要求所述的电子装置，其中所述层级的所述介电材料使所述虚设支柱的导电材料与所述源极电隔离。
12.一种电子装置，其包括：
存储器支柱，其位于电子装置的阵列区域中，所述电子装置包括包含交错导电材料及介电材料的多个叠组及在所述多个叠组中的第一叠组及第二叠组中的所述存储器支柱；
虚设支柱，其位于所述电子装置的非阵列区域的所述第二叠组中，所述非阵列区域的所述第一叠组缺少虚设支柱；
源极，其位于所述第一叠组下方，所述源极可操作地耦合到所述存储器支柱并与所述虚设支柱电隔离；及
另一导电材料，其位于所述非阵列区域的所述第一叠组及所述第二叠组中。
13.根据权利要求12所述的电子装置，其中所述存储器支柱从所述第二叠组的上表面延伸且穿过所述源极。
14.根据权利要求12所述的电子装置，其中所述虚设支柱从所述第二叠组的上表面延伸且穿过所述第二叠组。
15.根据权利要求12所述的电子装置，其中所述非阵列区域包括外围区域、平面分离区域、宏只读存储器区域、指令只读存储器区域、位线出口区域或划线区域中的一或多者。
16.根据权利要求12到15中任一权利要求所述的电子装置，其中所述第二叠组的所述虚设支柱中的一些外接所述另一导电材料。
17.根据权利要求12到15中任一权利要求所述的电子装置，其中所述叠组的所述交错导电材料经配置为字线。
18.根据权利要求17所述的电子装置，其中所述字线可操作地耦合到所述源极。
19.根据权利要求12到15中任一权利要求所述的电子装置，其进一步包括在所述源极下方的互补金属氧化物半导体电路。
20.一种系统，其包括：
输入装置；
输出装置；
处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及
存储器装置，其可操作地耦合到所述处理器装置，所述存储器装置包括阵列区域及一或多个非阵列区域，且所述存储器装置包括：
上部支柱，其位于所述阵列区域及所述一或多个非阵列区域的上部叠组中；
下部支柱，其仅位于所述阵列区域的下部叠组中；及
导电材料，其位于所述一或多个非阵列区域的所述上部叠组及所述下部叠组中。
21.根据权利要求20所述的系统，其中所述一或多个非阵列区域不含所述下部支柱。
22.根据权利要求20所述的系统，其中所述阵列区域的所述上部支柱及所述下部支柱大体上彼此对准。
23.根据权利要求20所述的系统，其中所述一或多个非阵列区域的所述下部叠组包括交错导电材料及介电材料的层级。
24.根据权利要求23所述的系统，其中交错导电材料及介电材料的所述层级包括交错钨材料及氧化物材料的层级。
25.根据权利要求20到24中任一权利要求所述的系统，其中所述交错导电材料及介电材料的所述导电材料可操作地耦合到所述存储器装置的源极。
26.根据权利要求20到24中任一权利要求所述的系统，其中所述存储器装置包括三维NAND存储器装置。
27.一种形成电子装置的方法，其包括：
形成包括交错氮化物材料及介电材料的层级的下部叠组，所述下部叠组包括阵列区域及一或多个非阵列区域；
在所述下部叠组的所述阵列区域中形成支柱开口，而不在所述下部叠组的所述一或多个非阵列区域中形成所述支柱开口；
在所述下部叠组的所述阵列区域中的所述支柱开口中形成单元膜材料；
形成包括邻近于所述下部叠组的交错氮化物材料及介电材料的层级的上部叠组，所述上部叠组包括阵列区域及一或多个非阵列区域；
在所述上部叠组的所述阵列区域及所述一或多个非阵列区域中形成支柱开口；
在所述上部叠组的所述阵列区域及所述一或多个非阵列区域中的所述支柱开口中形成单元膜材料，所述上部叠组的所述阵列区域中的所述单元膜材料上覆于所述下部叠组的所述阵列区域中的所述单元膜材料，且所述上部叠组的所述一或多个非阵列区域中的所述单元膜材料上覆于所述下部叠组的所述一或多个非阵列区域中的交错氮化物材料及介电材料的所述层级；
在所述上部叠组及所述下部叠组的所述一或多个非阵列区域中形成空隙；
在所述空隙中形成导电材料；
移除所述层级的所述氮化物材料以在所述层级的所述介电材料之间形成空间；及
在所述空间中形成另一导电材料。
28.根据权利要求27所述的方法，其中在所述下部叠组的所述阵列区域中的所述支柱开口中形成单元膜材料及在所述上部叠组的所述阵列区域中的所述支柱开口中形成单元膜材料包括形成延伸穿过所述上部叠组、穿过所述下部叠组且穿过所述下部叠组下方的源极的所述单元膜材料。
29.根据权利要求27或权利要求28所述的方法，其中在所述下部叠组的所述阵列区域中的所述支柱开口中形成单元膜材料及在所述上部叠组的所述阵列区域中的所述支柱开口中形成单元膜材料包括将所述下部叠组的所述阵列区域中的所述单元膜材料与所述上部叠组的所述阵列区域中的所述单元膜材料大体上对准。
30.根据权利要求27或权利要求28所述的方法，其中在所述空间中形成另一导电材料包括在所述空间中形成钨材料。
31.一种形成电子装置的方法，其包括：
形成包括下部叠组及上部叠组的电子结构，所述下部叠组及所述上部叠组中的每一者包括交错氮化物材料及介电材料的层级；
在所述电子结构的阵列区域的所述上部叠组中及所述下部叠组中形成存储器支柱；
在所述电子结构的非阵列区域的所述上部叠组中形成虚设支柱；
从所述非阵列区域移除所述虚设支柱的一部分、所述上部叠组中的所述交错氮化物材料及介电材料的一部分及所述下部叠组中的所述交错氮化物材料及介电材料的一部分，以形成从所述非阵列区域的所述上部叠组的上表面延伸且进入在所述下部叠组之下的源极中的空隙；
在所述空隙中形成导电材料；及
移除所述层级的所述氮化物材料以在所述介电材料之间形成空间；及
在所述介电材料之间的所述空间中形成另一导电材料。
32.根据权利要求31所述的方法，其中在所述电子结构的非阵列区域的所述上部叠组中形成虚设支柱包括仅在所述非阵列区域的所述上部叠组中形成所述虚设支柱。
33.根据权利要求31所述的方法，其中在所述上部叠组中及所述下部叠组中形成存储器支柱包括形成从所述上部叠组的上表面延伸、穿过所述下部叠组、穿过所述源极且进入所述源极下方的基底材料中的所述存储器支柱。
34.根据权利要求31到33中任一权利要求所述的方法，其中在所述电子结构的非阵列区域的所述上部叠组中形成虚设支柱包括形成从所述上部叠组的上表面延伸且穿过所述上部叠组的所述虚设支柱。
35.根据权利要求34所述的方法，其中形成所述虚设支柱包括使所述虚设支柱部分地延伸到所述源极中。
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