KR102393342B1 - 반도체 메모리 및 방법 - Google Patents

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Abstract

본 발명의 실시 예에 따른 반도체 메모리는 기판상의 제1 영역에 형성되는 제1 메모리 셀 어레이, 그리고 기판상의 제2 영역에 형성되는 제2 메모리 셀 어레이를 포함한다. 제1 메모리 셀 어레이는 셀 스트링들을 포함하고, 셀 스트링들 각각은 기판과 수직한 방향으로 적층되는 불휘발성 메모리 셀들을 포함한다. 제2 메모리 셀 어레이는 휘발성 메모리 셀들을 포함하고, 휘발성 메모리 셀들 각각은 선택 트랜지스터 및 커패시터를 포함한다. 커패시터는, 선택 트랜지스터와 전기적으로 연결되고, 셀 스트링들 각각의 제1 높이에 대응하는 제2 높이를 갖는 적어도 하나의 제1 컨택, 그리고 접지 전압이 공급되고, 셀 스트링들 각각의 제1 높이에 대응하는 제3 높이를 갖고, 적어도 하나의 제1 컨택에 바로 인접하여 배치되고, 그리고 적어도 하나의 제1 컨택과 전기적으로 분리되는 적어도 하나의 제2 컨택을 포함한다.

Description

반도체 메모리 및 방법{SEMICONDUCTOR MEMORY AND METHOD}
본 발명은 반도체 회로에 관한 것으로, 더 상세하게는 반도체 메모리 및 방법에 관한 것이다.
반도체 제조 기술이 발전하면서, 반도체 메모리의 집적도가 향상되고 있다. 특이, 3차원 구조의 반도체 메모리의 제조 기술이 개발되면서, 반도체 메모리의 집적도가 급격히 향상되고 있다. 3차원 구조의 반도체 메모리는 플래시 메모리, 상 변화 메모리(PRAM), 강유전체 메모리(FRAM), 저항성 메모리(RRAM)와 같은 불휘발성 메모리를 포함한다.
반도체 메모리는 메모리 셀들이 배치되는 코어 영역과 메모리 셀들을 액세스하기 위한 주변 회로들이 배치되는 주변 영역을 포함한다. 메모리 셀들이 3차원 구조로 적층되면서, 코어 영역과 주변 영역의 높이 차이가 증가하고 있다. 코어 영역과 주변 영역의 높이 차이가 증가함에 따라, 주변 영역에서 사용되지 않는 공간이 증가하고 있다.
본 발명의 목적은 메모리 셀들이 3차원 구조로 적층됨에 따라 발생하는 코어 영역과 주변 영역의 높이 차이에 기반한 이종의 메모리 셀들을 포함하는 반도체 메모리 및 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 반도체 메모리는 기판상의 제1 영역에 형성되는 제1 메모리 셀 어레이, 그리고 기판상의 제2 영역에 형성되는 제2 메모리 셀 어레이를 포함한다. 제1 메모리 셀 어레이는 셀 스트링들을 포함하고, 셀 스트링들 각각은 기판과 수직한 방향으로 적층되는 불휘발성 메모리 셀들을 포함한다. 제2 메모리 셀 어레이는 휘발성 메모리 셀들을 포함하고, 휘발성 메모리 셀들 각각은 선택 트랜지스터 및 커패시터를 포함한다. 커패시터는, 선택 트랜지스터와 전기적으로 연결되고, 셀 스트링들 각각의 제1 높이에 대응하는 제2 높이를 갖는 적어도 하나의 제1 컨택, 그리고 접지 전압이 공급되고, 셀 스트링들 각각의 제1 높이에 대응하는 제3 높이를 갖고, 적어도 하나의 제1 컨택에 바로 인접하여 배치되고, 그리고 적어도 하나의 제1 컨택과 전기적으로 분리되는 적어도 하나의 제2 컨택을 포함한다.
본 발명의 실시 예에 따른 반도체 메모리는 메모리 셀들을 포함하는 메모리 셀 어레이, 워드 라인들을 통해 메모리 셀들에 연결되는 디코더, 그리고 비트 라인들을 통해 메모리 셀들에 연결되는 쓰기 드라이버 및 감지 증폭기를 포함한다. 메모리 셀들 각각은 선택 트랜지스터 및 커패시터를 포함한다. 커패시터는, 기판과 수직한 방향으로 신장되어 선택 트랜지스터들의 접합들 중 하나와 연결되는 적어도 하나의 제1 컨택, 그리고 접지 전압이 공급되고, 적어도 하나의 제1 컨택에 바로 인접하여 배치되고, 그리고 적어도 하나의 제1 컨택과 전기적으로 분리되는 적어도 하나의 제2 컨택을 포함한다.
본 발명의 실시 예에 따른 방법은 기판 위에 제1 메모리 셀 어레이를 제공하는 단계, 그리고 기판 위에 제2 메모리 셀 어레이를 제공하는 단계를 포함한다. 제1 메모리 셀 어레이를 제공하는 단계는 기판과 수직한 방향으로 기판과 적층되는 메모리 셀들을 포함하는 셀 스트링들을 제공하는 단계를 포함한다. 제2 메모리 셀 어레이를 제공하는 단계는, 셀 스트링들 각각의 제1 높이에 대응하는 제2 높이를 갖는 적어도 하나의 제1 컨택을 제공하는 단계, 셀 스트링들 각각의 제1 높이에 대응하는 제3 높이를 갖는 적어도 하나의 제2 컨택을 제공하는 단계, 적어도 하나의 제1 컨택을 선택 트랜지스터와 전기적으로 연결하는 단계, 그리고 적어도 하나의 제2 컨택을 접지 노드와 전기적으로 연결하는 단계를 포함한다.
본 발명에 따르면, 제1 메모리 셀들이 3차원 구조로 적층되고, 높이 차이에 따라 길어지는 컨택들을 저장용 커패시터로 사용하는 제2 메모리 셀들이 제공된다. 따라서, 코어 영역과 주변 영역의 높이 차이에 기반한 이종의 메모리 셀들을 포함하는 반도체 메모리 및 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 메모리 셀 어레이들을 보여주는 사시도이다.
도 2는 도 1의 제1 메모리 셀 어레이의 Ⅱ-Ⅱ'선에 따른 단면들 보여주는 사시단면도이다.
도 3은 도 1의 제1 메모리 셀 어레이(110a)의 회로도를 보여준다.
도 4는 도 1의 제2 메모리 셀 어레이의 Ⅳ-Ⅳ'선에 따른 단면들 보여주는 사시단면도이다.
도 5는 도 1의 제2 메모리 셀 어레이의 Ⅳ-Ⅳ'선에 따른 단면들 보여주는 단면도이다.
도 6은 도 4의 제2 메모리 셀 어레이의 회로도를 보여준다.
도 7은 도 5의 단면도의 응용 예를 보여준다.
도 8은 도 7의 응용 예에 따른 회로도를 보여준다.
도 9는 도 5의 단면도의 또 다른 응용 예를 보여준다.
도 10은 도 9의 단면도에 따른 회로도를 보여준다.
도 11은 도 도 8의 예와 도 9의 예가 결합된 예를 보여주는 단면도이다.
도 12는 도 5의 단면도의 다른 응용 예를 보여준다.
도 13은 도 7의 실시 예와 도 12의 실시 예가 결합된 실시 예를 보여주는 단면도이다.
도 14는 도 12의 응용 예를 보여주는 단면도이다.
도 15는 도 4의 사시단면도의 응용 예를 보여준다.
도 16은 제1 및 제2 메모리 셀 어레이들을 포함하는 반도체 메모리를 보여주는 블록도이다.
도 17은 도 16의 반도체 메모리의 응용 예를 보여준다.
도 18은 도 1의 응용 예를 보여준다.
도 19는 도 18의 제1 메모리 셀 어레이와 제2 메모리 셀 어레이를 포함하는 반도체 메모리를 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
아래에서 제1 구성 요소가 제2 구성 요소와 연결된다는 표현은 제1 구성 요소가 제2 구성 요소와 직접 연결되거나 또는 제1 구성 요소가 제3 구성 요소를 통해 제2 구성 요소와 간접 연결되는 것을 포함할 수 있다. 예를 들어, 제1 구성 요소와 제2 구성 요소의 사이에 제3 구성 요소가 존재하여도 제1 구성 요소는 제2 구성 요소와 연결되는 것으로 표현될 수 있다.
아래에서 제1 구성 요소가 제2 구성 요소와 전기적으로 연결된다는 표현은 도전 물질인 제1 구성 요소가 도전 물질인 제2 구성 요소와 연결되거나 또는 도전 물질인 제1 구성 요소가 도전 물질인 제3 구성 요소를 통해 도전 물질인 제2 구성 요소와 간접 연결되는 것을 포함할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 셀 어레이들(110a, 110b)을 보여주는 사시도이다. 도 1을 참조하면, 동일한 기판(101) 위에 형성된 제1 메모리 셀 어레이(110a) 및 제2 메모리 셀 어레이(120a)가 제1 내지 제3방향들을 따라 도시된다.
제1 메모리 셀 어레이(110a)는 메모리 셀 어레이(110, 도 16 참조)의 일부일 수 있다. 제1 메모리 셀 어레이(110a)는 기판과 수직한 제3방향을 따라 적층되며 제1방향으로 신장되는 접지 선택 라인(GSL), 제1 더미 워드 라인(DWL1), 제1 내지 제8 워드 라인들(WL1~WL8), 제2 더미 워드 라인(DWL2), 그리고 제1 내지 제4 스트링 선택 라인들(SSL1~SSL4)에 연결된다.
제1 메모리 셀 어레이(110a)는 제2방향을 따라 신장되는 제1 내지 제4 비트 라인들(BL1~BL4)에 연결된다. 도 1에 도시된 제1 메모리 셀 어레이(110a)에 연결되는 다양한 라인들의 수는 예시적인 것이다. 제1 메모리 셀 어레이(110a)에 연결되는 라인들의 수는 한정되지 않는다.
제2 메모리 셀 어레이(120a)는 메모리 셀 어레이(120, 도 16 참조)의 일부일 수 있다. 제2 메모리 셀 어레이(120a)는 제1방향을 따라 신장되는 제1 내지 제4 워드 라인들(WL1~WL4)에 연결된다. 제2 메모리 셀 어레이(120a)는 제2방향을 따라 신장되는 제1 내지 제4 휘발성 비트 라인들(VBL1~VBL4)에 연결된다. 도 1에 도시된 제2 메모리 셀 어레이(120a)에 연결되는 다양한 라인들의 수는 예시적인 것이다. 제2 메모리 셀 어레이(120a)에 연결되는 라인들의 수는 한정되지 않는다.
제1 메모리 셀 어레이(110a)는 기판에 수직한 제3방향으로 적층되는 불휘발성 메모리 셀들을 포함할 수 있다. 제2 메모리 셀 어레이(120a)는 제1 메모리 셀 어레이(110a)의 적층된 불휘발성 메모리 셀들의 높이와 제2 메모리 셀 어레이(120a)의 트랜지스터들 사이의 높이 차이를 이용하여 구현되는 휘발성 메모리 셀들을 포함할 수 있다.
도면이 불필요하게 복잡해지는 것을 방지하기 위하여, 제1 메모리 셀 어레이(110a) 및 제2 메모리 셀 어레이(120a)는 단순한 육면체로 도시된다. 제1 메모리 셀 어레이(110a) 및 제2 메모리 셀 어레이(120a)의 세부적인 구성들은 도 2 내지 도 5를 참조하여 더 상세히 설명된다.
도 2는 도 1의 제1 메모리 셀 어레이(110a)의 Ⅱ-Ⅱ'선에 따른 단면들 보여주는 사시단면도이다. 도 3은 도 1의 제1 메모리 셀 어레이(110a)의 회로도(100b)를 보여준다. 도 1 내지 도 3을 참조하면, 기판(101)에 제1방향을 따라 신장되고, 제2방향을 따라 서로 이격된 공통 소스 영역들(CSR)이 제공된다.
공통 소스 영역들(CSR)은 공통으로 연결되어, 공통 소스 라인(CSL)을 형성할 수 있다. 예시적으로, 기판(101)은 P 도전형을 갖는 반도체 물질을 포함할 수 있다. 공통 소스 영역들(CSR)은 N 도전형을 갖는 반도체 물질을 포함할 수 있다. 예를 들어, 공통 소스 영역(CSR) 상에 공통 소스 라인(CSL)의 도전율을 높이기 위한 도전 물질이 배치될 수 있다.
공통 소스 영역들(CSR) 사이에서, 절연 층들(112, 112a)이 기판과 수직한 제3방향을 따라 기판(101) 상에 순차적으로 적층된다. 절연 층들(112, 112a)은 제3방향을 따라 서로 이격되어 적층될 수 있다. 예시적으로, 절연 층들(112, 112a)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 예시적으로, 절연 층들(112, 112a) 중 기판(101)과 접촉하는 절연 층(112a)의 두께(예를 들어, 제3방향에 따른 두께)는 다른 절연 층들(112) 각각의 두께(예를 들어, 제3방향에 따른 두께)보다 얇을 수 있다.
공통 소스 영역들(CSR) 사이에서, 제1방향과 제2방향을 따라 서로 이격되어 배치되며 제3방향을 따라 절연 층들(112, 112a)을 관통하는 필라들(PL)이 제공된다. 예시적으로, 필라들(PL)은 절연 층들(112, 112a)을 관통하여 기판(101)과 접촉할 수 있다. 필라들(PL) 각각은 내부 물질(114), 채널 막(115), 그리고 제1 절연 막(116)을 포함할 수 있다.
내부 물질(114)은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다. 채널 막(115)은 P 도전형을 갖는 반도체 물질 또는 진성(intrinsic) 반도체 물질을 포함할 수 있다. 제1 절연 막(116)은 실리콘 산화 막, 실리콘 질화 막, 알루미늄 산화 막과 같은 하나 또는 그보다 많은 절연 막들(예를 들어 서로 다른 절연 막들)을 포함할 수 있다.
공통 소스 영역들(CSR) 사이에서, 절연 층들(112, 112a)의 상부 면들과 하부 면들, 그리고 필라들(PL)의 노출된 외부 면들에 제2 절연 막들(117)이 제공된다. 절연 층들(112, 112a) 중 가장 높은 높이에 위치한 절연 물질의 상부 면에 제공되는 제2 절연 막들(117)은 제거될 수 있다.
필라들(PL) 각각에서, 제1 절연 막(116) 및 제2 절연 막(117)은 서로 인접하게 결합된 때에 정보 저장 막을 형성할 수 있다. 예를 들어, 제1 절연 막(116) 및 제2 절연 막(117)은 ONO (Oxide-Nitride-Oxide) 또는 ONA (Oxide-Nitride-Aluminium)을 포함할 수 있다. 제1 절연 막(116) 및 제2 절연 막(117)은 터널링 절연 막, 전하 포획 막, 그리고 블로킹 절연 막을 형성할 수 있다.
공통 소스 영역들(CSR) 사이에서 그리고 절연 층들(112, 112a) 사이에서, 제2 절연 막들(117)의 노출된 외부 면들에 도전 물질들(CM1~CM13)이 제공된다. 도전 물질들(CM1~CM13)은 금속성 도전 물질을 포함 수 있다. 필라들(PL) 상에 드레인들(118)이 제공된다. 예시적으로, 드레인들(118)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예시적으로, 드레인들(118)은 필라들(PL)의 채널 막들(115)의 상부 면들과 접촉할 수 있다.
드레인들(118) 상에, 제2방향을 따라 신장되고, 제1방향을 따라 서로 이격된 비트 라인들(BL2, BL3)이 제공된다. 비트 라인들(BL2, BL3)은 드레인들(118)과 연결된다. 예시적으로, 드레인들(118) 및 비트 라인들(예를 들어, BL2, BL3)은 컨택 플러그들을 통해 연결될 수 있다. 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다.
필라들(PL)은 제1 및 제2 절연 막들(116, 117) 및 도전 물질들(CM1~CM13)과 함께 셀 스트링들(CS)을 형성한다. 필라들(PL) 각각은 제1 및 제2 절연 막들(116, 117), 그리고 인접한 도전 물질들(CM1~CM13)과 함께 하나의 셀 스트링을 구성한다. 제1 도전 물질(CM1)은 인접한 제1 및 제2 절연 막들(116, 117) 그리고 채널 막들(115)과 함께 접지 선택 트랜지스터들(GST)을 형성할 수 있다. 제1 도전 물질(CM1)은 제1방향을 따라 신장되어 접지 선택 라인(GSL)을 형성할 수 있다.
제2 도전 물질(CM2)은 인접한 제1 및 제2 절연 막들(116, 117) 그리고 채널 막들(115)과 함께 제1 더미 메모리 셀들(DMC1)을 형성할 수 있다. 제2 도전 물질(CM2)은 제1방향을 따라 신장되어 제1 더미 워드 라인(DWL1)을 형성할 수 있다.
제3 내지 제10 도전 물질들(CM3~CM10)은 인접한 제1 및 제2 절연 막들(116, 117) 그리고 채널 막들(115)과 함께 제1 내지 제8 메모리 셀들(MC1~MC8)을 각각 형성할 수 있다. 제3 내지 제10 도전 물질들(CM3~CM10)은 제1방향을 따라 신장되어 제1 내지 제8 워드 라인들(WL1~WL8)을 각각 형성할 수 있다.
제11 도전 물질(CM11)은 인접한 제1 및 제2 절연 막들(116, 117) 그리고 채널 막들(115)과 함께 제2 더미 메모리 셀들(DMC2)을 형성할 수 있다. 제11 도전 물질(CM11)은 제1방향을 따라 신장되어 제2 더미 워드 라인(DWL2)을 형성할 수 있다.
제12 도전 물질들(CM12)은 인접한 제1 및 제2 절연 막들(116, 117) 그리고 채널 막들(115)과 함께 기판(101)에 인접한 제1 내지 제4 스트링 선택 트랜지스터들(SST)(이하에서, 하부 스트링 선택 트랜지스터들)을 형성할 수 있다. 제12 도전 물질들(CM12)은 제1방향을 따라 신장되어 기판(101)에 가까운 제1 내지 제4 스트링 선택 라인들(SSL1~SSL4)(이하에서, 하부 스트링 선택 라인들)을 형성할 수 있다.
제13 도전 물질들(CM13)은 인접한 제1 및 제2 절연 막들(116, 117) 그리고 채널 막들(115)과 함께 비트 라인들(BL1~BL4)에 인접한 제1 내지 제4 스트링 선택 트랜지스터들(SST)(이하에서, 상부 스트링 선택 트랜지스터들)을 형성할 수 있다. 제13 도전 물질들(CM13)은 제1방향을 따라 신장되어 비트 라인들(BL1~BL4)에 가까운 제1 내지 제4 스트링 선택 라인들(SSL1~SSL4)(이하에서, 상부 스트링 선택 라인들)을 형성할 수 있다.
제1 내지 제13 도전 물질들(CM1~CM13)이 제3방향을 따라 적층됨에 따라, 각 셀 스트링에서 접지 선택 트랜지스터(GST), 제1 더미 메모리 셀(DMC1), 메모리 셀들(MC1~MC8), 제2 더미 메모리 셀(DMC2), 그리고 스트링 선택 트랜지스터들(SST)이 제3방향을 따라 적층될 수 있다.
필라들(PL) 각각에서 채널 막(115)이 제1 내지 제13 도전 물질들(CM1~CM13)에 의해 공유됨에 따라, 각 셀 스트링에서 접지 선택 트랜지스터(GST), 제1 더미 메모리 셀(DMC1), 메모리 셀들(MC1~MC8), 제2 더미 메모리 셀(DMC2), 그리고 스트링 선택 트랜지스터들(SST)은 제3방향을 따라 직렬 연결될 수 있다.
제1 내지 제11 도전 물질들(CM1~CM11)이 공통으로 연결됨에 따라, 접지 선택 라인(GSL), 제1 더미 워드 라인(DWL1), 제1 내지 제8 워드 라인들(WL1~WL8), 그리고 제2 더미 워드 라인(DWL2)이 셀 스트링들(CS)에서 공통으로 연결되는 것으로 보여질 수 있다.
도 4는 도 1의 제2 메모리 셀 어레이(120a)의 Ⅳ-Ⅳ'선에 따른 단면들 보여주는 사시단면도이다. 도 5는 도 1의 제2 메모리 셀 어레이(120a)의 Ⅴ-Ⅴ'선에 따른 단면들 보여주는 단면도이다. 도 6은 도 4의 제2 메모리 셀 어레이(120a)의 회로도를 보여준다.
도 1, 도 4 내지 도 6을 참조하면, 기판(101)에 제1방향을 따라 신장되고, 제2방향을 따라 서로 이격된 제1 접합들(123a, junctions) 및 제2 접합들(123b)이 제공된다. 제1 및 제2 접합들(123a, 123b)은 N 도전형을 가질 수 있다. 제1 및 제2 접합들(123a, 123b)은 제2방향을 따라 신장되는 소자 분리 막(121)에 의해 분리될 수 있다. 소자 분리 막(121)은 트랜치(trench)를 포함할 수 있다.
제1 및 제2 접합들(123a, 123b) 사이의 기판(101) 위의 영역에 제1 절연 막(124a)이 제공될 수 있다. 제1 절연 막(124a)의 위에 제1방향을 따라 신장되는 제1 도전 물질(125a)이 제공될 수 있다. 제1 도전 물질(125a)은 게이트 패턴을 포함할 수 있다. 제1 도전 물질(125a)은 인접한 제1 및 제2 접합들(123a, 123b)과 함께 선택 트랜지스터들(TR)을 형성할 수 있다. 제1 도전 물질(125a)은 제1방향으로 신장되어 워드 라인(예를 들어, VWL3)을 형성할 수 있다.
제2 접합들(123b)의 위에 제2 도전 물질들(125b, 125e)이 형성될 수 있다. 제2 도전 물질들(125b, 125e)은 게이트 패턴 또는 제2 접합들(123b)의 도전율을 높이기 위한 금속 실리사이드를 포함할 수 있다. 제2 도전 물질들(125b, 125e)은 기판(101)과 수직한 제3방향을 따라 신장되는 제1 컨택들(126a, 126d)을 통해 제1 도전 패턴들(127a, 127d)에 연결될 수 있다.
제1 도전 패턴들(127a, 127d)은 금속 패턴을 포함할 수 있다. 제1 도전 패턴들(127a, 127d)은 제1 상부 컨택들(128a, 128b)을 통해 휘발성 비트 라인들(예를 들어, VBL2 및 VBL3)에 연결될 수 있다. 휘발성 비트 라인들(예를 들어, VBL2 및 VBL3)은 제2방향을 따라 신장될 수 있다.
제1 접합들(123a)의 위에 제3 도전 물질들(125c, 125f)이 형성될 수 있다. 제3 도전 물질들(125c, 125f)은 게이트 패턴 또는 제1 접합들(123a)의 도전율을 높이기 위한 금속 실리사이드를 포함할 수 있다. 제3 도전 물질들(125c, 125f)은 기판(101)과 수직한 제3방향을 따라 신장되는 제2 컨택들(126b, 126e)을 통해 제2 도전 패턴들(127b, 127e)에 연결될 수 있다.
제3 도전 물질들(125c, 125f)로부터 제2방향을 따라 이격된 위치의 기판(101)의 위에 제2 절연 막들(124b, 124c)이 제공될 수 있다. 예를 들어, 제2 절연 막들(124b, 124c)은 소자 분리 막(121)과 유사하게 트랜치의 형태로 형성될 수 있다. 제2 절연 막들(124b, 124c)의 위에 제4 도전 물질들(125d, 125g)이 제공될 수 있다. 제4 도전 물질들(125d, 125g)은 게이트 패턴을 포함할 수 있다.
제4 도전 물질들(125d, 125g)의 위에 제3 컨택들(126c, 126f)이 형성될 수 있다. 제3 컨택들(126c, 126f)의 위에 제3 도전 패턴들(127c, 127f)이 형성될 수 있다. 제3 컨택들(126c, 126f)은 제3 도전 패턴들(127c, 127f)을 통해 접지 노드와 연결되어 접지 전압을 공급받을 수 있다.
제2 컨택들(126b, 126e)과 제3 컨택들(126c, 126f)은 바로 인접하게 배치되며 전기적으로 분리된다. 따라서, 제2 컨택들(126b, 126e)은 제3 컨택들(126c, 126f)과 각각 용량성 결합(capacitive coupling)을 유발할 수 있다. 용량성 결합으로 인해, 제2 컨택들(126b)과 제3 컨택들(126c) 또는 제2 컨택들(126e)과 제3 컨택들(126f)은 휘발성 메모리 셀(VMC)의 커패시터(C)를 형성할 수 있다. 커패시터(C) 및 선택 트랜지스터(TR)는 휘발성 메모리 셀(VMC)을 형성할 수 있다.
도 5에 도시된 것과 같은 휘발성 메모리 셀들(VMC)이 제1방향 및 제2방향을 따라 배열되어 제1 내지 제4 휘발성 워드 라인들(VWL1~VWL4)에 연결되고 그리고 제1 내지 제4 휘발성 비트 라인들(VBL1~VBL4)에 연결될 수 있다. 즉, 제2 메모리 셀 어레이(120a)를 형성할 수 있다.
제1 메모리 셀 어레이(110a)의 높이가 높아짐에 따라, 비트 라인들(BL1~BL4) 및 휘발성 비트 라인들(VBL1~VBL4)이 형성되는 계층의 높이가 증가하고 있다. 휘발성 비트 라인들(VBL1~VBL4)의 높이가 증가함에 따라, 제2 컨택들(126b, 126e)과 제3 컨택들(126c, 126f)의 높이 또한 높아진다. 따라서, 제2 컨택들(126b, 126e)과 제3 컨택들(126c, 126f) 사이의 용량성 결합이 더 강해진다.
본 발명의 실시 예에 따르면, 적층된 구조를 갖는 제1 메모리 셀 어레이(110a)의 높이가 증가함에 따라 컨택들의 높이들이 증가하는 것을 이용하여, 컨택들을 커패시터로 사용하는 휘발성 메모리 셀(VMC)이 제공된다. 따라서, 높이의 차이를 이용한 이종의 메모리 셀들을 갖는 반도체 메모리가 제공된다.
도 4에서, 각 도전 물질(125b, 125c, 125d, 125e, 125f 또는 125g)은 두 개의 컨택들(126a, 126b, 126c, 126d, 126e 또는 126f)을 통해 대응하는 도전 패턴(127a, 127b, 127c, 127d, 127e 또는 127f)과 연결되는 것으로 도시된다. 그러나 각 도전 물질(125b, 125c, 125d, 125e, 125f 또는 125g)은 적어도 하나의 도전 패턴을 통해 대응하는 도전 패턴(127a, 127b, 127c, 127d, 127e 또는 127f)과 연결될 수 있다.
예시적으로, 커패시터(C)의 제1극을 형성하는 컨택들(126b 또는 126e) 및 제2극을 형성하는 컨택들(126c 또는 126f) 중 적어도 하나의 컨택들의 사이는 도전 물질로 채워질 수 있다. 즉, 적어도 하나의 컨택들은 도전 물질로 채워진 벽의 형태로 대체될 수 있다.
도 7은 도 5의 단면도의 응용 예를 보여준다. 도 1, 도 6 및 도 7을 참조하면, 도 5와 비교하여 제2 접합(123b)의 제2방향의 반대방향의 측면에 제3 접합(123c)이 제공된다. 제3 접합은 N 도전형을 가질 수 있다. 제2 및 제3 접합들(123b, 123c) 사이의 기판(101)의 위에 제3 절연 막(124d)이 형성된다. 제3 절연 막(124d)의 위에 제5 도전 물질(125h)이 형성된다. 제5 도전 물질(125h)은 제2 및 제3 접합들(123b, 123c)과 함께 선택 트랜지스터(TR)를 형성할 수 있다.
제3 접합(123c)의 위에 제6 도전 물질(125i), 제4 컨택(126g), 그리고 제4 도전 패턴(127g)이 형성된다. 제6 도전 물질(125i)의 제2방향의 반대방향의 측면의 기판(101)의 위에 제4 절연 막(124e)이 형성된다. 제4 절연 막(124e)은 트랜치의 형태로 제공될 수 있다.
제4 절연 막(124e)의 위에 제7 도전 물질(125j), 제5 컨택(126h), 그리고 제5 도전 패턴(127h)이 형성된다. 제4 및 제5 컨택들(126g, 126h)은 커패시터(C)를 형성할 수 있다. 즉, 휘발성 비트 라인(VBL2)이 연결되는 제2 접합(123b)을 중심으로, 두 개의 휘발성 메모리 셀들(VMC)이 대칭하게 배치될 수 있다.
도 8은 도 5의 단면도의 다른 응용 예를 보여준다. 도 1, 도 6 및 도 8을 참조하면, 도 5와 비교하여 제4 도전 물질(125d)의 제2방향의 측면에 제4 접합(123d)이 형성된다. 제4 접합(123d)은 N 도전형을 가질 수 있다. 제4 접합(123d)의 위에 제8 도전 물질(125k), 제6 컨택(126i), 그리고 제6 도전 패턴(127i)이 형성된다.
기판(101)에 제1 및 제4 접합들(123a, 123d)을 포함하는 제5 접합(123e)이 형성될 수 있다. 제5 접합(123e)은 제1 및 제4 접합들(123a, 123d)과 동일한 도전형을 가질 수 있다. 제5 접합(123e)의 도핑 농도는 제1 및 제4 접합들(123a, 123d)의 도핑 농도들보다 높거나 낮을 수 있다.
제5 접합(123e)은 제2 컨택(126b)과 제6 컨택(126i)을 전기적으로 연결한다. 따라서, 제2 컨택(126b) 및 제6 컨택(126i)은 커패시터(C)의 제1극을 형성하고, 제3 컨택(126c)은 커패시터(C)의 제2극을 형성할 수 있다. 제2 컨택(126b) 및 제6 컨택(126i)이 제3 컨택(126c)을 둘러싸므로, 커패시터(C)의 용량이 증가할 수 있다. 예시적으로, 도 7을 참조하여 설명된 바와 같이, 도 8에 도시된 구조를 갖는 메모리 셀들은 제1 컨택(126a)을 중심으로 대칭하게 배치될 수 있다.
도 9는 도 5의 단면도의 또 다른 응용 예를 보여준다. 도 10은 도 9의 단면도에 따른 회로도를 보여준다. 도 1, 도 9 및 도 10을 참조하면, 도 5와 비교하여 제1 접합(123a)의 제2방향의 측면에 제6 접합(123f)이 형성될 수 있다. 제6 접합(123f)은 N 도전형을 가질 수 있다. 제6 접합(123f)과 제1 접합(123a)은 제1 절연 물질(122a)에 의해 분리될 수 있다. 제1 절연 물질(122a)은 트랜치의 형태로 형성되어 제1 및 제6 접합들(123a, 123f) 사이를 전기적으로 차단할 수 있다.
제6 접합(123f)의 위에 제9 도전 물질(125l)이 형성된다. 제9 도전 물질(125l)은 게이트 패턴 또는 금속 실리사이드를 포함할 수 있다. 제9 도전 물질(125l)의 위에 제7 컨택(126j)이 형성된다. 제7 컨택(126j)의 위에 제7 도전 패턴(127j)이 형성될 수 있다.
제6 접합(123f)의 제2방향의 측면에 제7 접합(123g)이 형성된다. 제7 접합(123g)과 제6 접합(123f)의 사이의 기판(101)의 위에 제5 절연 막(124f)이 형성된다. 제5 절연 막(124f)의 위에 제10 도전 물질(125m)이 형성된다. 제10 도전 물질(125m)은 인접한 제6 및 제7 접합들(123f, 123g)과 함께 제어 트랜지스터(CTR)를 형성할 수 있다. 제10 도전 물질(125m)은 제1방향으로 신장되어 제어 라인(예를 들어, CL1~CL4 중 하나)을 형성할 수 있다.
제7 접합(123g)은 N 도전형을 가질 수 있다. 제7 접합(123g)의 위에 제11 도전 물질(125n)이 형성된다. 제11 도전 물질(125n)은 게이트 패턴 또는 금속 실리사이드를 포함할 수 있다. 제11 도전 물질(125n)의 위에 제8 컨택(126k)이 형성된다. 제8 컨택(126k)의 위에 제8 도전 패턴(127k)이 형성된다. 제8 도전 패턴(127k)은 접지 노드와 연결되어 접지 전압을 공급받을 수 있다.
제2 컨택(126b)과 제7 컨택(126j)은 커패시터(C)를 형성할 수 있다. 커패시터(C), 선택 트랜지스터(TR), 그리고 제어 트랜지스터(CTR)는 휘발성 메모리 셀(VMC)을 형성할 수 있다. 제어 트랜지스터(CTR)가 구비됨에 따라, 휘발성 메모리 셀(VMC)에 대한 더 정교한 제어가 가능해질 수 있다. 예시적으로, 도 7을 참조하여 설명된 바와 같이, 도 9에 도시된 구조를 갖는 메모리 셀들은 제1 컨택(126a)을 중심으로 대칭하게 배치될 수 있다.
도 11은 도 도 8의 예와 도 9의 예가 결합된 예를 보여주는 단면도이다. 도 1, 도 10 및 도 11을 참조하면, 도 8과 비교하여 제4 접합(123d)의 제2방향이 측면에 제6 접합(123f)이 형성된다. 제6 접합(123f)은 N 도전형을 가질 수 있다. 제6 접합(123f)과 제4 접합(123d)은 제1 절연 물질(122a)에 의해 분리될 수 있다. 제1 절연 물질(122a)은 트랜치의 형태로 형성되어 제4 및 제6 접합들(123d, 123f) 사이를 전기적으로 차단할 수 있다.
제6 접합(123f)의 위에 제9 도전 물질(125l)이 형성된다. 제9 도전 물질(125l)은 게이트 패턴 또는 금속 실리사이드를 포함할 수 있다. 제9 도전 물질(125l)의 위에 제7 컨택(126j)이 형성된다. 제7 컨택(126j)의 위에 제7 도전 패턴(127j)이 형성될 수 있다.
제7 도전 패턴(127j)의 위에 제2 상부 컨택(128c)이 형성된다. 제2 상부 컨택(128c)의 위에 제1 상부 도전 패턴(129a)이 형성된다. 제1 상부 도전 패턴(129a)은 제6 도전 패턴(127i)의 위를 통해 제2방향의 반대방향으로 신장될 수 있다. 예를 들어, 제1 상부 도전 패턴(129a)은 제3 도전 패턴(127c)의 위까지 신장될 수 있다. 제1 상부 도전 패턴(129a)은 제3 상부 컨택(128d)을 통해 제3 도전 패턴(127c)과 연결될 수 있다.
제6 접합(123f)의 제2방향의 측면에 제7 접합(123g)이 형성된다. 제7 접합(123g)과 제6 접합(123f)의 사이의 기판(101)의 위에 제5 절연 막(124f)이 형성된다. 제5 절연 막(124f)의 위에 제10 도전 물질(125m)이 형성된다. 제10 도전 물질(125m)은 인접한 제6 및 제7 접합들(123f, 123g)과 함께 제어 트랜지스터(CTR)를 형성할 수 있다. 제10 도전 물질(125m)은 제1방향으로 신장되어 제어 라인(예를 들어, CL1~CL4 중 하나)을 형성할 수 있다.
제7 접합(123g)은 N 도전형을 가질 수 있다. 제7 접합(123g)의 위에 제11 도전 물질(125n)이 형성된다. 제11 도전 물질(125n)은 게이트 패턴 또는 금속 실리사이드를 포함할 수 있다. 제11 도전 물질(125n)의 위에 제8 컨택(126k)이 형성된다. 제8 컨택(126k)의 위에 제8 도전 패턴(127k)이 형성된다. 제8 도전 패턴(127k)은 접지 노드와 연결되어 접지 전압을 공급받을 수 있다.
제3 컨택(126c)은 커패시터(C)의 제1극을 형성할 수 있다. 제2 컨택(126b) 및 제6 컨택(126i)은 커패시터(C)의 제2극을 형성할 수 있다. 제어 트랜지스터(CTR)는 제7 컨택(126j), 제7 도전 패턴(127j), 제2 상부 컨택(128c), 제1 상부 도전 패턴(129a), 제3 상부 컨택(128d), 그리고 제3 도전 패턴(127c)을 통해 제3 컨택(126c)에 접지 전압을 공급할 수 있다. 예시적으로, 도 7을 참조하여 설명된 바와 같이, 도 9에 도시된 구조를 갖는 메모리 셀들은 제1 컨택(126a)을 중심으로 대칭하게 배치될 수 있다.
도 12는 도 5의 단면도의 다른 응용 예를 보여준다. 도 1, 도 6 및 도 12를 참조하면, 도 5와 비교하여 제1 접합(123a)의 제2방향의 측면에 제2 절연 물질(122b)이 제공될 수 있다. 제2 절연 물질(122b)은 트랜치의 형태로 제공될 수 있다.
제2 절연 물질(122b)의 위에서 제1 접합(123a)과 더 인접한 영역에 제12 도전 물질(125o)이 형성된다. 제2 절연 물질(122b)의 위에서 제1 접합(123a)과 더 먼 영역에 제4 도전 물질(125d)이 형성된다. 제12 도전 물질(125o)과 제4 도전 물질(125d)은 게이트 패턴들을 포함할 수 있다.
제2 도전 패턴(127b)은 제2방향을 따라 신장될 수 있다. 예를 들어, 제2 도전 패턴(127b)은 제2 절연 물질(122b)의 위로 신장될 수 있다. 제2 절연 물질(122b)의 위에서, 제2 도전 패턴(127b)은 제9 컨택(126l)을 통해 제2 절연 물질(122b), 예를 들어 제2 절연 물질(122b) 위의 제12 도전 물질(125o)과 연결될 수 있다.
제4 도전 물질(125d)의 위에 제3 컨택(126c)이 형성될 수 있다. 제3 컨택(126c)의 위에 제3 도전 패턴(127c)이 형성될 수 있다. 제3 도전 패턴(127c)은 접지 노드와 연결되어 접지 전압을 공급받을 수 있다. 제3 컨택(126c)과 제9 컨택(126l)은 커패시터(C)를 형성할 수 있다. 예시적으로, 도 7을 참조하여 설명된 바와 같이, 도 12에 도시된 구조를 갖는 메모리 셀들은 제1 컨택(126a)을 중심으로 대칭하게 배치될 수 있다.
도 13은 도 9의 실시 예와 도 12의 실시 예가 결합된 실시 예를 보여주는 단면도이다. 도 1, 도 10 및 도 13을 참조하면, 도 5와 비교하여 제1 접합(123a)의 제2방향의 측면에 제2 절연 물질(122b)이 제공될 수 있다. 제2 절연 물질(122b)은 트랜치의 형태로 제공될 수 있다.
제2 절연 물질(122b)의 위에서 제1 접합(123a)과 더 인접한 영역에 제12 도전 물질(125o)이 형성된다. 제2 절연 물질(122b)의 위에서 제1 접합(123a)과 더 먼 영역에 제13 도전 물질(125p)이 형성된다. 제12 도전 물질(125o)과 제13 도전 물질(125p)은 게이트 패턴들을 포함할 수 있다.
제2 도전 패턴(127b)은 제2방향을 따라 신장될 수 있다. 예를 들어, 제2 도전 패턴(127b)은 제2 절연 물질(122b)의 위로 신장될 수 있다. 제2 절연 물질(122b)의 위에서, 제2 도전 패턴(127b)은 제9 컨택(126l)을 통해 제2 절연 물질(122b), 예를 들어 제2 절연 물질(122b) 위의 제12 도전 물질(125o)과 연결될 수 있다.
제2 절연 물질(122b)의 제2방향의 측면에 제6 접합(123f)이 형성될 수 있다. 제6 접합(123f)은 N 도전형을 가질 수 있다. 제6 접합(123f)의 위에 제9 도전 물질(125l)이 형성된다. 제9 도전 물질(125l)은 게이트 패턴 또는 금속 실리사이드를 포함할 수 있다. 제9 도전 물질(125l)의 위에 제7 컨택(126j)이 형성된다. 제7 컨택(126j)의 위에 제7 도전 패턴(127j)이 형성될 수 있다.
제7 도전 패턴(127j)은 제2방향의 반대방향을 따라 신장될 수 있다. 예를 들어, 제7 도전 패턴(127j)은 제2 절연 물질(122b)의 위로 신장될 수 있다. 제2 절연 물질(122b)의 위에서, 제7 도전 패턴(127j)은 제10 컨택(126m)을 통해 제2 절연 물질(122b), 예를 들어 제2 절연 물질(122b) 위의 제13 도전 물질(125p)과 연결될 수 있다.
제6 접합(123f)의 제2방향의 측면에 제7 접합(123g)이 형성된다. 제7 접합(123g)과 제6 접합(123f)의 사이의 기판(101)의 위에 제5 절연 막(124f)이 형성된다. 제5 절연 막(124f)의 위에 제10 도전 물질(125m)이 형성된다. 제10 도전 물질(125m)은 인접한 제6 및 제7 접합들(123f, 123g)과 함께 제어 트랜지스터(CTR)를 형성할 수 있다. 제10 도전 물질(125m)은 제1방향으로 신장되어 제어 라인(예를 들어, CL1~CL4 중 하나)을 형성할 수 있다.
제7 접합(123g)은 N 도전형을 가질 수 있다. 제7 접합(123g)의 위에 제11 도전 물질(125n)이 형성된다. 제11 도전 물질(125n)은 게이트 패턴 또는 금속 실리사이드를 포함할 수 있다. 제11 도전 물질(125n)의 위에 제8 컨택(126k)이 형성된다. 제8 컨택(126k)의 위에 제8 도전 패턴(127k)이 형성된다. 제8 도전 패턴(127k)은 접지 노드와 연결되어 접지 전압을 공급받을 수 있다.
제9 컨택(126l)과 제10 컨택(126m)은 커패시터(C)를 형성할 수 있다. 커패시터(C), 선택 트랜지스터(TR), 그리고 제어 트랜지스터(CTR)는 휘발성 메모리 셀(VMC)을 형성할 수 있다. 제어 트랜지스터(CTR)가 구비됨에 따라, 휘발성 메모리 셀(VMC)에 대한 더 정교한 제어가 가능해질 수 있다. 예시적으로, 도 7을 참조하여 설명된 바와 같이, 도 13에 도시된 구조를 갖는 메모리 셀들은 제1 컨택(126a)을 중심으로 대칭하게 배치될 수 있다.
도 14는 도 12의 응용 예를 보여주는 단면도이다. 도 1, 도 6 및 도 14를 참조하면, 도 12와 비교하여 제2 절연 물질(122b)의 위에서 제4 도전 물질(125d)의 제2방향의 측면에 제14 도전 물질(125q)이 제공된다. 제14 도전 물질(125q)의 위에 제11 컨택(126n)이 제공된다. 제11 컨택(126n)의 위에 제9 도전 패턴(127l)이 형성된다.
제9 도전 패턴(127l)의 위에 제4 상부 컨택(128e)이 형성된다. 제4 상부 컨택(128e)의 위에 제2 상부 도전 패턴(129b)이 형성된다. 제2 상부 도전 패턴(129b)은 제2방향의 반대방향으로 신장될 수 있다. 예를 들어, 제2 상부 도전 패턴(129b)은 제2 도전 패턴(127b)의 위로 신장될 수 있다.
제2 도전 패턴(127b)의 위에서, 제2 상부 도전 패턴(129b)은 제5 상부 컨택(128f)을 통해 제2 도전 패턴(127b)과 연결될 수 있다. 예시적으로, 도 7을 참조하여 설명된 바와 같이, 도 14에 도시된 구조를 갖는 메모리 셀들은 제1 컨택(126a)을 중심으로 대칭하게 배치될 수 있다.
도 15는 도 4의 사시단면도의 응용 예를 보여준다. 도 1 및 도 15를 참조하면, 도 4와 비교하여 제2 절연 막들(124b, 124c)이 하나의 절연 막(124b')으로 연결된다. 제4 도전 물질들(125d, 125g)은 하나의 도전 물질(125d)로 연결된다. 제3 도전 패턴들(127c, 127f)은 하나의 도전 패턴(127c')으로 연결된다.
도 15에 도시된 바와 같이, 접지 전압이 공급되는 도전 물질들 또는 도전 패턴들은 제1방향을 따라 신장되어 서로 연결될 수 있다. 접지 전압이 공급되는 컨택들(예를 들어, 126c 및 126f)이 메쉬(mesh) 구조로 서로 전기적으로 연결되면, 접지 전압이 공급되는 대상들, 즉 도전 물질(125d'), 도전 패턴(127c') 및 컨택들(126c, 126f)의 전체 저항이 더 낮아진다. 따라서, 접지 전압이 더 안정될 수 있다.
본 발명의 실시 예들에 따르면, 제1 메모리 셀 어레이(110a)와 제2 메모리 셀 어레이(120a)의 높이 차이로 인해 컨택들의 길이(또는 높이)가 길어지는 것에 기반하여, 컨택들을 커패시터로 사용하는 휘발성 메모리 셀들을 포함하는 제2 메모리 셀 어레이(120a)가 불휘발성 메모리 셀들(MC)을 포함하는 제1 메모리 셀 어레이(110a)와 함께 구현될 수 있다.
도 16은 제1 및 제2 메모리 셀 어레이들(110, 120)을 포함하는 반도체 메모리(100)를 보여주는 블록도이다. 도 16을 참조하면, 반도체 메모리(100)는 제1 메모리 셀 어레이(110), 제2 메모리 셀 어레이(120), 제1 디코더(131), 페이지 버퍼(132), 제1 제어 로직(134), 글로벌 버퍼(133), 제2 디코더(141), 쓰기 드라이버 및 감지 증폭기(142), 데이터 버퍼(143), 그리고 제2 제어 로직(144)을 포함한다.
제1 메모리 셀 어레이(110)는 워드 라인들(WL)을 통해 제1 디코더(131)에 연결되고, 비트 라인들(BL)을 통해 페이지 버퍼(132)에 연결된다. 제1 메모리 셀 어레이(110)는 도 1 내지 도 3을 참조하여 설명된 제1 메모리 셀 어레이(110a)를 포함할 수 있다.
제2 메모리 셀 어레이(120)는 휘발성 워드 라인들(VWL)을 통해 제2 디코더(141)에 연결되고 휘발성 비트 라인들(VBL)을 통해 쓰기 드라이버 및 감지 증폭기(142)에 연결된다. 제2 메모리 셀 어레이(120)는 도 1 내지 도 15를 참조하여 설명된 제2 메모리 셀 어레이(120a)를 포함할 수 있다.
제1 디코더(131)는 글로벌 버퍼(133)로부터 어드레스(ADDR)를 수신할 수 있다. 제1 제어 로직(134)의 제어에 따라, 제1 디코더(131)는 어드레스(ADDR)를 디코딩하고 디코딩된 어드레스에 따라 워드 라인들(WL)에 공급되는 전압들을 제어할 수 있다.
페이지 버퍼(132)는 비트 라인들(BL)을 통해 제1 메모리 셀 어레이(110)에 연결되고, 데이터 라인들(DL)을 통해 글로벌 버퍼(133)에 연결된다. 페이지 버퍼(132)는 제1 제어 로직(134)의 제어에 따라 동작할 수 있다. 페이지 버퍼(132)는 글로벌 버퍼(133)로부터 전달되는 데이터를 제1 메모리 셀 어레이(110)에 기입할 수 있다. 페이지 버퍼(132)는 제1 메모리 셀 어레이(110)로부터 데이터를 읽고, 읽혀진 데이터를 글로벌 버퍼(133)로 전달할 수 있다.
글로벌 버퍼(133)는 외부 장치와 데이터(DATA)를 교환할 수 있다. 데이터(DATA)는 제1 메모리 셀 어레이(110)를 목표로 하거나(예를 들어, 쓰기 시에) 또는 제1 메모리 셀 어레이(110)로부터 유래한(예를 들어, 읽기 시에) 데이터일 수 있다.
글로벌 버퍼(133)는 데이터(DATA)를 페이지 버퍼(132)와 교환할 수 있다. 글로벌 버퍼(133)는 외부 장치로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신할 수 있다. 글로벌 버퍼(133)는 커맨드(CMD)를 제1 제어 로직(134)으로 전달하고, 그리고 어드레스(ADDR)를 제1 디코더(131)로 전달할 수 있다.
제1 제어 로직(134)은 외부 장치로부터 제어 신호들(CTRL)을 수신할 수 있다. 제1 제어 로직(134)은 제어 신호들(CTRL)에 응답하여 제1 메모리 셀 어레이(110)와 연관된 동작들, 예를 들어 쓰기, 읽기, 소거 또는 배경 동작들을 제어할 수 있다. 제1 제어 로직(134)은 제어 신호들(CTRL)에 응답하여 외부 장치와 통신하도록 글로벌 버퍼(133)를 제어할 수 있다.
제2 디코더(141)는 제2 제어 로직(144)으로부터 휘발성 어드레스(VADDR)를 수신할 수 있다. 제2 제어 로직(144)의 제어에 따라, 제2 디코더(141)는 휘발성 어드레스(VADDR)를 디코딩하고 디코딩된 어드레스에 따라 휘발성 워드 라인들(VWL)에 공급되는 전압들을 제어할 수 있다.
쓰기 드라이버 및 감지 증폭기(142)는 휘발성 비트 라인들(VBL)을 통해 제2 메모리 셀 어레이(120)에 연결되고, 데이터 라인들(DL)을 통해 데이터 버퍼(143)에 연결된다. 쓰기 드라이버 및 감지 증폭기(142)는 제2 제어 로직(144)의 제어에 따라 동작할 수 있다.
쓰기 드라이버 및 감지 증폭기(142)는 데이터 버퍼(143)로부터 전달되는 휘발성 데이터(VDATA)를 제2 메모리 셀 어레이(120)에 기입할 수 있다. 쓰기 드라이버 및 감지 증폭기(142)는 제2 메모리 셀 어레이(120)로부터 데이터를 읽고, 읽혀진 휘발성 데이터를 데이터 버퍼(143)로 전달할 수 있다.
데이터 버퍼(143)는 외부 장치와 휘발성 데이터(VDATA)를 교환할 수 있다. 휘발성 데이터(VDATA)는 제2 메모리 셀 어레이(120)를 목표로 하거나(예를 들어, 쓰기 시에) 또는 제2 메모리 셀 어레이(120)로부터 유래한(예를 들어, 읽기 시에) 데이터일 수 있다.
제2 제어 로직(144)은 외부 장치로부터 휘발성 제어 신호(VCTRL), 휘발성 커맨드(VCMD), 그리고 휘발성 어드레스(VADDR)를 수신할 수 있다. 제2 제어 로직(144)은 휘발성 제어 신호들(VCTRL)에 응답하여 제2 메모리 셀 어레이(120)와 연관된 동작들, 예를 들어 쓰기, 읽기, 소거 또는 배경 동작들을 제어할 수 있다. 제2 제어 로직(144)은 휘발성 제어 신호들(VCTRL)에 응답하여 외부 장치와 통신하도록 데이터 버퍼(143)를 제어할 수 있다.
외부 장치는 제1 메모리 셀 어레이(110) 및 제2 메모리 셀 어레이(120)를 독립적으로 액세스할 수 있다. 즉 반도체 메모리(100)는 제1 메모리 셀 어레이(110)의 불휘발성 메모리 셀들과 제2 메모리 셀 어레이(120)의 휘발성 메모리 셀들이 공존하는 하이브리드 메모리로 사용될 수 있다.
도 17은 도 16의 반도체 메모리(100)의 응용 예를 보여준다. 도 17을 참조하면, 반도체 메모리(100')는 제1 메모리 셀 어레이(110), 제2 메모리 셀 어레이(120), 제1 디코더(131), 페이지 버퍼(132), 제1 제어 로직(134), 글로벌 버퍼(133), 제2 디코더(141), 쓰기 드라이버 및 감지 증폭기(142), 데이터 버퍼(143), 그리고 제2 제어 로직(144)을 포함한다.
도 16과 비교하면, 반도체 메모리(100')의 데이터 버퍼(143')는 제1 제어 로직(134')과 휘발성 데이터(VDATA)를 교환할 수 있다. 제2 제어 로직(144')은 제1 제어 로직(134')으로부터 휘발성 제어 신호들(VCTRL), 휘발성 커맨드(VCMD), 그리고 휘발성 어드레스(VADDR)를 수신할 수 있다.
반도체 메모리(100')는 제1 메모리 셀 어레이(110)의 불휘발성 메모리를 포함하는 불휘발성 메모리로 사용될 수 있다. 제1 제어 로직(134')은 반도체 메모리(100')를 구동하는 데에 필요한 다양한 정보들을 제2 메모리 셀 어레이(120)에 저장할 수 있다. 예를 들어, 제2 메모리 셀 어레이(120)는 제1 제어 로직(134')의 동작 메모리로 사용될 수 있다.
다른 예로서, 데이터 버퍼(143')는 페이지 버퍼(132) 또는 글로벌 버퍼(133)와 휘발성 데이터(VDATA)를 교환하도록 변경될 수 있다. 제1 제어 로직(134')은 제2 메모리 셀 어레이를 데이터 버퍼, 캐시 메모리 등으로 사용할 수 있다. 또한, 제1 제어 로직(134')은 데이터(DATA)로부터 생성되는 패리티 또는 데이터(DATA)와 함께 교환되는 패리티를 제2 메모리 셀 어레이(120)에 저장할 수 있다.
도 18은 도 1의 응용 예를 보여준다. 도 18을 참조하면, 동일한 기판(101) 위에 형성된 제1 메모리 셀 어레이(110a) 및 제2 메모리 셀 어레이(120a)가 제1 내지 제3방향들을 따라 도시된다. 도 1과 비교하면, 비트 라인들(BL1~BL4) 및 휘발성 비트 라인들(VBL1~VBL4)이 서로 연결되어 제1 내지 제4 비트 라인들(BL1~BL4)로 통합될 수 있다.
도 19는 도 18의 제1 메모리 셀 어레이(110a)와 제2 메모리 셀 어레이(120a)를 포함하는 반도체 메모리(100'')를 보여주는 블록도이다. 도 19를 참조하면, 반도체 메모리(100'')는 제1 메모리 셀 어레이(110), 제1 디코더(131), 페이지 버퍼(132'), 글로벌 버퍼(133), 그리고 제1 제어 로직(134'')을 포함한다. 페이지 버퍼(132')은 제2 메모리 셀 어레이(120), 제2 디코더(141'), 그리고 쓰기 드라이버 및 감지 증폭기(142')를 포함한다.
도 16과 비교하면, 제2 메모리 셀 어레이(120), 제2 디코더(141'), 그리고 쓰기 드라이버 및 감지 증폭기(142')는 페이지 버퍼(132')에 포함된다. 제1 메모리 셀 어레이(110)와 제2 메모리 셀 어레이(120)는 비트 라인들(BL)을 통해 연결된다. 비트 라인들(BL)은 제2 메모리 셀 어레이(120)를 지나 쓰기 드라이버 및 감지 증폭기(142')까지 연결될 수 있다.
제1 제어 로직(134'')은 제2 디코더(141')에 휘발성 어드레스(VADDR)를 제공할 수 있다. 제1 제어 로직(134'')은 비트 라인들(BL)을 통해 제1 메모리 셀 어레이(110) 또는 제2 메모리 셀 어레이(120)에 대해 쓰기, 읽기 또는 소거를 수행하도록 쓰기 드라이버 및 감지 증폭기(142')를 제어할 수 있다.
제1 제어 로직(134')은 데이터 라인들(DL)을 통해 글로벌 버퍼(133)와 데이터를 교환하도록 쓰기 드라이버 및 감지 증폭기(142')를 제어할 수 있다. 예를 들어, 제2 메모리 셀 어레이(120)는 페이지 버퍼(132') 내의 버퍼 메모리로 사용될 수 있다.
쓰기 드라이버 및 감지 증폭기(142')는 글로벌 버퍼(133)로부터 데이터 라인들(DL)을 통해 전달되는 데이터를 제2 메모리 셀 어레이(120)에 저장할 수 있다. 쓰기 드라이버 및 감지 증폭기(142')는 제2 메모리 셀 어레이(120)에 저장된 데이터에 기반하여, 제1 메모리 셀 어레이(110)에 대해 쓰기 동작을 수행할 수 있다.
쓰기 드라이버 및 감지 증폭기(142')는 제1 메모리 셀 어레이(110)에 대해 읽기 동작을 수행하고, 읽혀진 데이터를 제2 메모리 셀 어레이(120)에 저장할 수 있다. 쓰기 드라이버 및 감지 증폭기(142')는 제2 메모리 셀 어레이(120)에 저장된 데이터를 읽고, 읽혀진 데이터를 데이터 라인들(DL)을 통해 출력할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
101: 기판
110: 제1 메모리 셀 어레이
120: 제2 메모리 셀 어레이
122: 절연 물질들
123: 접합들
124: 절연 막들
125: 도전 물질들
126: 컨택들
127: 도전 패턴들
128: 상부 컨택들
129: 상부 도전 패턴들

Claims (20)

  1. 기판상의 제1 영역에 형성되는 제1 메모리 셀 어레이; 그리고
    상기 기판상의 제2 영역에 형성되는 제2 메모리 셀 어레이를 포함하고,
    상기 제1 메모리 셀 어레이는 셀 스트링들을 포함하고, 상기 셀 스트링들 각각은 상기 기판과 수직한 방향으로 적층되는 불휘발성 메모리 셀들을 포함하고,
    상기 제2 메모리 셀 어레이는 휘발성 메모리 셀들을 포함하고, 상기 휘발성 메모리 셀들 각각은 선택 트랜지스터 및 커패시터를 포함하고,
    상기 커패시터는:
    상기 선택 트랜지스터와 전기적으로 연결되고, 상기 셀 스트링들 각각의 제1 높이에 대응하는 제2 높이를 갖는 적어도 하나의 제1 컨택; 그리고
    접지 전압이 공급되고, 상기 셀 스트링들 각각의 상기 제1 높이에 대응하는 제3 높이를 갖고, 상기 적어도 하나의 제1 컨택에 바로 인접하여 배치되고, 그리고 상기 적어도 하나의 제1 컨택과 전기적으로 분리되는 적어도 하나의 제2 컨택을 포함하는 반도체 메모리.
  2. 제1항에 있어서,
    상기 적어도 하나의 제1 컨택은 둘 이상의 제1 컨택들을 포함하고,
    상기 둘 이상의 제1 컨택들의 상부 면에 상기 둘 이상의 제1 컨택들을 서로 연결하는 도전 패턴이 배치되는 반도체 메모리.
  3. 제2항에 있어서,
    상기 휘발성 메모리 셀들 중에서 제1 휘발성 메모리 셀과 제2 휘발성 메모리 셀의 선택 트랜지스터들의 게이트들은 동일한 워드 라인에 연결되고,
    상기 제1 휘발성 메모리 셀의 상기 도전 패턴과 상기 제2 휘발성 메모리 셀의 상기 도전 패턴은 서로 분리되는 반도체 메모리.
  4. 제1항에 있어서,
    상기 적어도 하나의 제1 컨택은 둘 이상의 제1 컨택들을 포함하고,
    상기 둘 이상의 제1 컨택들의 하부 면과 상기 기판의 사이에 상기 둘 이상의 제1 컨택들을 서로 연결하는 도전 패턴이 배치되는 반도체 메모리.
  5. 제1항에 있어서,
    상기 적어도 하나의 제2 컨택은 둘 이상의 제2 컨택들을 포함하고,
    상기 둘 이상의 제2 컨택들의 하부 면과 상기 기판의 사이에 상기 둘 이상의 제2 컨택들을 서로 연결하는 도전 패턴, 그리고 상기 도전 패턴과 상기 기판을 절연하는 절연 물질이 배치되는 반도체 메모리.
  6. 제1항에 있어서,
    상기 적어도 하나의 제2 컨택은 둘 이상의 제2 컨택들을 포함하고,
    상기 둘 이상의 제2 컨택들의 상부 면에 상기 둘 이상의 제2 컨택들을 서로 연결하는 도전 패턴이 배치되고,
    상기 휘발성 메모리 셀들 중에서 제1 휘발성 메모리 셀과 제2 휘발성 메모리 셀의 선택 트랜지스터들의 게이트들은 동일한 워드 라인에 연결되고,
    상기 제1 휘발성 메모리 셀의 상기 도전 패턴과 상기 제2 휘발성 메모리 셀의 상기 도전 패턴은 서로 연결되는 반도체 메모리.
  7. 제1항에 있어서,
    상기 적어도 하나의 제1 컨택은 상기 기판과 수직한 방향으로 신장되어 상기 선택 트랜지스터의 제1 접합과 연결되는 반도체 메모리.
  8. 제7항에 있어서,
    상기 휘발성 메모리 셀들 각각은 상기 기판과 수직한 방향으로 신장되어 상기 선택 트랜지스터의 제2 접합에 연결되는 적어도 하나의 제3 컨택을 더 포함하는 반도체 메모리.
  9. 제8항에 있어서,
    상기 휘발성 메모리 셀들 중에서 제1 휘발성 메모리 셀과 제2 휘발성 메모리 셀은 서로 대칭하여 형성되고, 상기 제1 휘발성 메모리 셀의 상기 제2 접합 및 상기 적어도 하나의 제3 컨택과 상기 제2 휘발성 메모리 셀의 상기 제2 접합 및 상기 적어도 하나의 제3 컨택은 공유되는 반도체 메모리.
  10. 제7항에 있어서,
    상기 휘발성 메모리 셀들 각각은 상기 기판과 수직한 방향으로 신장되어 상기 기판상의 제2 접합과 연결되는 적어도 하나의 제3 컨택을 더 포함하고,
    상기 적어도 하나의 제2 컨택은 상기 적어도 하나의 제1 컨택과 상기 적어도 하나의 제3 컨택의 사이에 배치되고,
    상기 기판에 상기 제1 접합과 상기 제2 접합을 포함하는 깊은 접합이 형성되는 반도체 메모리.
  11. 제10항에 있어서,
    상기 적어도 하나의 제2 컨택은 상기 기판과 수직한 방향으로 신장되어, 상기 깊은 접합의 위에 배치되는 절연 물질에 연결되는 반도체 메모리.
  12. 제1항에 있어서,
    상기 휘발성 메모리 셀들 각각은 상기 커패시터와 상기 접지 전압이 공급되는 노드 사이에 연결되는 제어 트랜지스터를 더 포함하고,
    상기 적어도 하나의 제2 컨택은 상기 기판과 수직한 방향으로 신장되어 상기 제어 트랜지스터의 접합들 중 하나에 연결되는 반도체 메모리.
  13. 제1항에 있어서,
    상기 적어도 하나의 제1 컨택 및 상기 적어도 하나의 제2 컨택은 상기 기판과 수직한 방향으로 신장되어 상기 기판 위의 절연 물질에 연결되는 반도체 메모리.
  14. 제13항에 있어서,
    상기 휘발성 메모리 셀들 각각은 상기 기판과 수직한 방향으로 신장되어 상기 선택 트랜지스터의 접합들 중 하나에 연결되는 적어도 하나의 제3 컨택; 그리고
    상기 적어도 하나의 제1 컨택의 상부 면과 상기 적어도 하나의 제3 컨택의 상부 면에 연결되는 제1 도전 패턴을 더 포함하는 반도체 메모리.
  15. 제14항에 있어서,
    상기 휘발성 메모리 셀들 각각은 상기 기판과 수직한 방향으로 신장되어 상기 절연 물질에 연결되는 적어도 하나의 제4 컨택; 그리고
    상기 적어도 하나의 제4 컨택과 상기 제1 도전 패턴을 전기적으로 연결하는 제2 도전 패턴을 더 포함하는 반도체 메모리.
  16. 기판;
    상기 기판 상에 형성되는 제1 회로들 및 제2 회로들; 그리고
    상기 제1 회로들 및 상기 제2 회로들 상의 도전 계층의 도전 라인들을 포함하고,
    상기 제1 회로들은:
    메모리 셀들을 포함하는 메모리 셀 어레이;
    워드 라인들을 통해 상기 메모리 셀들에 연결되는 디코더; 그리고
    비트 라인들을 통해 상기 메모리 셀들에 연결되는 쓰기 드라이버 및 감지 증폭기를 포함하고,
    상기 메모리 셀들 각각은 선택 트랜지스터 및 커패시터를 포함하고,
    상기 커패시터는:
    상기 도전 계층의 도전 라인들 중 제1 도전 라인으로부터 상기 기판과 수직한 방향으로 신장되어 상기 선택 트랜지스터들의 접합들 중 하나와 연결되는 적어도 하나의 제1 컨택; 그리고
    상기 도전 계층의 도전 라인들 중 접지 전압이 공급되는 제2 도전 라인으로부터 상기 기판과 수직한 방향으로 신장되고, 상기 적어도 하나의 제1 컨택에 바로 인접하여 배치되고, 그리고 상기 적어도 하나의 제1 컨택과 전기적으로 분리되는 적어도 하나의 제2 컨택을 포함하고,
    상기 제2 회로들은 상기 도전 계층의 도전 라인들 중 제3 도전 라인들과 제3 컨택들을 통해 연결되는 반도체 메모리.
  17. 제16항에 있어서,
    상기 제2 회로들은:
    제2 메모리 셀들을 포함하는 제2 메모리 셀 어레이;
    제2 워드 라인들을 통해 상기 제2 메모리 셀들에 연결되는 제2 디코더; 그리고
    제2 비트 라인들을 통해 상기 제2 메모리 셀들에 연결되는 페이지 버퍼를 포함하고,
    상기 제2 메모리 셀들은 상기 기판과 수직한 방향으로 적층되는 스트링들을 형성하고,
    상기 적어도 하나의 제1 컨택 및 상기 적어도 하나의 제2 컨택의 높이들은 상기 스트링들의 높이들과 연관되는 반도체 메모리.
  18. 제17항에 있어서,
    상기 비트 라인들은 상기 제2 비트 라인들과 각각 연결되고,
    상기 쓰기 드라이버 및 감지 증폭기와 상기 페이지 버퍼는 상기 메모리 셀들 및 상기 제2 메모리 셀들을 교대로 액세스하는 반도체 메모리.
  19. 제18항에 있어서,
    상기 메모리 셀 어레이, 상기 디코더, 그리고 상기 쓰기 드라이버 및 감지 증폭기는 상기 페이지 버퍼에 포함되는 반도체 메모리.
  20. 기판 위에 제1 메모리 셀 어레이를 제공하는 단계; 그리고
    상기 기판 위에 제2 메모리 셀 어레이를 제공하는 단계를 포함하고,
    상기 제1 메모리 셀 어레이를 제공하는 단계는 상기 기판과 수직한 방향으로 상기 기판과 적층되는 메모리 셀들을 포함하는 셀 스트링들을 제공하는 단계를 포함하고,
    상기 제2 메모리 셀 어레이를 제공하는 단계는:
    상기 셀 스트링들 각각의 제1 높이에 대응하는 제2 높이를 갖는 적어도 하나의 제1 컨택을 제공하는 단계;
    상기 셀 스트링들 각각의 상기 제1 높이에 대응하는 제3 높이를 갖는 적어도 하나의 제2 컨택을 제공하는 단계;
    상기 적어도 하나의 제1 컨택을 선택 트랜지스터와 전기적으로 연결하는 단계; 그리고
    상기 적어도 하나의 제2 컨택을 접지 노드와 전기적으로 연결하는 단계를 포함하는 방법.
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