CN109390467A - 电容器结构及包括其的半导体器件 - Google Patents

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Abstract

本公开提供了一种电容器结构及包括其的半导体器件。该电容器结构包括：包括电极垫和地垫的衬底；在衬底上的多个电介质层，多个电介质层在衬底上处于不同的水平；在多个电介质层中的至少两个电介质层中的多个导电图案层，多个电介质层中的所述至少两个电介质层是第一电介质层；将多个导电图案层彼此连接的多个通路插塞；以及在多个电介质层中的至少一个第二电介质层中的至少一个接触层，至少一个第二电介质层不同于至少两个第一电介质层，并且所述至少一个接触层将多个导电图案层电连接到电极垫和地垫。

Description

电容器结构及包括其的半导体器件
技术领域
实施方式涉及电容器结构及包括其的半导体器件，更具体地，涉及垂直自然电容器(VNCAP)结构及包括其的半导体器件。
背景技术
电容器用于储存电荷以及供应半导体器件的操作所需的电荷。随着半导体器件高度集成，单位单元的尺寸减小，并且半导体器件的操作所需的电容增加。然而，因为在选择构成电容器的电介质材料方面存在限制，所以难以增加电容器的每单位面积的电容。
发明内容
根据实施方式的一方面，提供了一种电容器结构，其包括：具有电极垫和地垫的衬底；在衬底上的多个电介质层，所述多个电介质层在衬底上处于不同的水平；在所述多个电介质层中的至少两个电介质层中的多个导电图案层，所述多个电介质层中的所述至少两个电介质层是第一电介质层；将所述多个导电图案层彼此连接的多个通路插塞；以及在所述多个电介质层中的至少一个第二电介质层中的至少一个接触层，所述至少一个第二电介质层不同于所述至少两个第一电介质层，并且所述至少一个接触层将所述多个导电图案层电连接到电极垫和地垫。
根据实施方式的另一方面，提供了一种电容器结构，其包括：具有电极垫和地垫的衬底；在衬底上分别位于不同水平的多个导电图案层；将所述多个导电图案层彼此连接的通路插塞；围绕所述多个导电图案层和通路插塞的电介质；以及至少一个接触层，所述至少一个接触层位于此处不安置所述多个导电图案层的水平处，并且将所述多个导电图案层连接到电极垫和地垫。
根据实施方式的又一方面，提供了一种半导体器件，其包括具有电极垫和地垫的衬底、位于衬底上的电容器结构、以及电连接到电极垫和地垫并且位于电容器结构外部的柱，其中电容器结构包括：分别位于不同水平的多个导电图案层；将所述多个导电图案层彼此连接的通路插塞；围绕所述多个导电图案层和通路插塞的电介质；至少一个接触层，所述至少一个接触层位于此处不安置所述多个导电图案层的水平处并且与所述柱接触；以及将所述多个导电图案层电连接到接触层并位于接触层之上或之下的接触插塞。
附图说明
通过参照附图详细描述示例性实施方式，特征对本领域普通技术人员将变得明显，附图中：
图1A示出根据一实施方式的电容器结构的示意透视图；
图1B和1C分别示出沿着图1A的线B-B'和C-C'的剖视图；
图2A示出根据一实施方式的电容器结构的示意透视图；
图2B和2C分别示出沿着图2A的线B-B'和C-C'的剖视图；
图3A示出根据一实施方式的电容器结构的示意透视图；
图3B和3C分别示出沿着图3A的线B-B'和C-C'的剖视图；
图4A示出根据一实施方式的电容器结构的示意透视图；
图4B和4C分别示出沿着图4A的线B-B'和C-C'的剖视图；
图5示出根据一实施方式的电容器结构的示意俯视图；
图6A和6B示出根据一实施方式的电容器结构的接触插塞的位置的图；
图7示出根据一实施方式的半导体器件的示意剖视图；
图8示出包括根据一实施方式的半导体器件的电子系统的示意图；
图9示出包括根据一实施方式的半导体器件的存储卡的示意图；以及
图10示出包括根据一实施方式的半导体器件的电子设备的示意透视图。
具体实施方式
在下文中，将参照附图详细描述实施方式。当在此使用时，术语“水平”是指沿着垂直方向(Z方向)距离衬底的高度。此外，第N水平(其中N是自然数)比第N+1水平离衬底更近。
图1A是示出根据一实施方式的电容器结构的示意透视图，图1B和1C分别是沿着图1A的线B-B'和C-C'截取的剖视图。
参照图1A，电容器结构10可以包括电极垫111、地垫121、分别位于不同水平Lv.1至Lv.7的多个导电图案层M1至M7、连接多个导电图案层Ml至M7的通路插塞VP、位于比多个导电图案层M1至M7更高的水平Lv.8的接触层CL、将多个导电图案层M1至M7连接到接触层CL的接触插塞CP、以及分别连接到电极垫111和地垫121的柱P1和P2。
虽然从图1A省略了分别构成限定于水平Lv.1至Lv.8的电介质的电介质层D1至D8(见图1B)以清楚地示出三维结构，但是电介质层D1至D8可以如图1B和1C所示在电容器结构10的实际构造中围绕多个导电图案层M1至M7和接触层CL。下面将参照图1B和1C更详细地描述电介质层D1至D8。
电容器结构10可以限定垂直自然电容器(VNCAP)结构。普通VNCAP结构的特征如下。
VNCAP结构是芯片上型电容器，其在后段(BEOL)工艺期间与半导体器件的金属布线和层间电介质集成。VNCAP结构可以与半导体器件的各种部件相邻布置，以最小化使用芯片外型电容器时可能发生的电感和/或电阻损耗。
VNCAP结构可以通过与形成半导体器件的金属布线和层间电介质的工艺相同的工艺形成。因此，因为可以在没有额外光掩模的情况下执行形成VNCAP结构的工艺，所以VNCAP结构可以通过相对简单的工艺而经济地形成。
普通VNCAP结构可以包括交替地布置在半导体器件的金属布线的水平处的梳状结构的导电图案层。导电图案层连接到直接在导电图案层上方或直接在导电图案层下方的基本相同的结构，从而形成堆叠。具有四边形形状的梳状结构可以具有成角度的边缘。
在形成普通VNCAP结构的工艺中的一些工艺期间，可以在成角度的边缘的至少一部分暴露的同时执行使用等离子体的工艺(例如PVD工艺)，并且成角度的边缘可以在结构上起天线的作用。因此，在与梳状结构的导电图案层形成的水平相同的水平处，如果导电图案层直接接触接触层并因而电连接到电极垫和地垫，则导电图案层之间会产生电压差。在这种情况下，在梳状结构的成角度的边缘处会产生高电通量密度区域，高电通量密度区域可导致电容器的击穿、短路、通过电介质的电流泄漏等。
这会影响电容器的功能，并因此导致半导体器件的可靠性的劣化。随着构成电容器结构的梳状结构的导电图案层之间的间隔随半导体器件的越来越精细的设计规则而逐渐减小，这些问题会更频繁地发生。
相反，根据实施方式，通过应用允许多个导电图案层M1至M7和接触层CL在电容器结构10中不位于相同水平的设计规则，可以减少上述普通VNCAP结构的问题。就是说，接触层CL可以在与导电图案层M1至M7中的任一个不同的水平处，由此可以改善电容器结构10的可靠性和半导体器件100(见图7)的生产率。
就是说，电容器结构10可以形成为使得多个导电图案层M1至M7和接触层CL分别位于不同的水平。此外，电容器结构10可以包括直接接触并电连接到接触层CL的柱P1和P2、以及接触并电连接到多个导电图案层M1至M7的每个的通路插塞VP。
如图所示，多个导电图案层M1至M7可以按照所述次序顺序地安置。虽然多个导电图案层M1至M7被示为包括在第三方向(Z方向)上堆叠的七个层，但实施方式不限于此，例如，二到六个层、或者八个或更多个层可以在第三方向(Z方向)上堆叠。
换言之，如果多个导电图案层分别位于第1至第N水平(其中N是2或更大的自然数)，则接触层可以位于第N+1水平。就是说，多个导电图案层和接触层可以不位于相同的水平。
就是说，在形成多个导电图案层M1至M7的工艺中，多个导电图案层M1至M7可以形成为电浮置而不连接到电极垫111和地垫121，并且可以经由接触插塞CP最终电连接到在更高水平Lv.8的接触层CL。在这种情况下，因为在形成多个导电图案层M1至M7的工艺中，多个导电图案层M1至M7未电连接到电极垫111和地垫121，所以多个导电图案层M1至M7中可以不产生电位差。因此，可以显著降低导致电容器的击穿、短路或通过电介质的电流泄漏的可能性。
多个导电图案层M1至M7的每个可以包括电连接到电极垫111的第一导电图案、以及与第一导电图案电隔离并电连接到地垫121的第二导电图案。例如，参照图1A-1C，电极垫111和地垫121可以是衬底101上的例如在与第一导电图案层M1相同的水平处的电垫。
第一导电图案和第二导电图案的每个可以具有梳状结构，并且可以布置在第一方向(X方向)和垂直于第一方向(X方向)的第二方向(Y方向))上。这将在下面详细描述。
多个导电图案层M1至M7可以经由在垂直于第一方向和第二方向(X方向和Y方向)的每个的第三方向(Z方向)上延伸的接触插塞CP电连接到接触层CL。就是说，多个导电图案层M1至M7与柱P1和P2之间的电连接路径可以尽可能长。
接触层CL可以包括第一接触图案和第二接触图案，第一接触图案电连接到电极垫111和第一导电图案，第二接触图案与第一接触图案电隔离并且电连接到地垫121和第二导电图案。第一接触图案和第二接触图案可以位于相同的水平Lv.8。这将在下面详细描述。
虽然电连接到柱P1和P2，但是多个导电图案层M1到M7可以不直接接触柱P1和P2。就是说，多个导电图案层M1至M7可以经由接触层CL和接触插塞CP电连接到柱P1和P2。
参照图1B和1C，电容器结构10可以包括衬底101、金属间电介质(IMD)103、以及在金属间电介质103上分别位于多个水平Lv.1至Lv.8的多个电介质层D1至D8。
在一些图中，接触插塞CP和接触层CL的相对于第一方向(X方向)上的对应剖面放置在前面/后面的部分由虚线标记。此外，为了区分第一导电图案和第二导电图案，第一导电图案和第二导电图案用彼此不同的阴影图案示出。
多个电介质层D1至D8分别位于多个水平Lv.1至Lv.8具有与多个电介质层D1至D8在衬底101上在第三方向(Z方向)上形成垂直结构(例如多个电介质层D1至D8可以在衬底101上直接地一个堆叠在另一个的顶部上)基本相同的意思。构成多个电介质层D1至D8的每个的电介质材料构成电容器结构10。就是说，电荷可以通过使用多个导电图案层M1至M7(见图1A)和多个电介质层D1至D8而被储存。
多个导电图案层M1至M7(见图1A)的每个包括电连接到电极垫111(见图1A)的第一导电图案、以及与第一导电图案电隔离并且电连接到地垫121(见图1A)的第二导电图案。例如，如图1A所示，第七导电图案层M7可以包括处于相同水平(例如具有基本上齐平的底表面并且在离衬底101的顶表面相同的距离处)的第一导电图案M7a和第二导电图案M7b。
第一导电图案可以包括在第一方向(X方向)上延伸的第一线图案ML1、以及从第一线图案ML1分叉并在第二方向(Y方向)上延伸的多个第一子线图案MS1。第二导电图案可以包括在第一方向(X方向)上延伸的第二线图案ML2、以及从第二线图案ML2分叉并在第二方向(Y方向)上延伸的多个第二子线图案MS2。例如，如图1A所示，第七导电图案层M7的第一导电图案M7a可以包括第一线图案ML1，并且多个第一子线图案MS1从第一线图案ML1朝第二线图案ML2例如彼此平行延伸，第七导电图案层M7的第二导电图案M7b可以包括与第一线图案ML1平行的第二线图案ML2，并且多个第二子线图案MS2从第二线图案ML2朝第一线图案ML1例如彼此平行且与第一子线图案MS1平行地延伸。
第一线图案ML1和第二线图案ML2可以彼此平行地安置，并且多个第一子线图案MS1和多个第二子线图案MS2可以交替地安置。就是说，构成多个导电图案层M1至M7(见图1A)的每个的第一导电图案和第二导电图案的每个可以具有梳状结构。例如，如图1A中进一步所示，第一导电图案M7a和第二导电图案M7b可以具有互补的形状，并且第一子线图案MS1和第二子线图案MS2在XY平面中相对于彼此交替地布置，如在顶视图中所看到的(例如，如在图5中所看到的)。
第一线图案ML1和第二线图案ML2以及多个第一子线图案MS1和多个第二子线图案MS2可以处于分别位于多个水平Lv.1至Lv.8的多个电介质层D1至D8中的一些层(D1至D7)中。例如，如图1B和1C所示，导电图案层M1至M7的每个的第一线图案ML1和第二线图案ML2以及第一子线图案MS1和第二子线图案MS2延伸穿过电介质层D1至D8中的相应电介质层。
接触插塞CP可以安置为直接接触第一线图案ML1和第二线图案ML2，并且通路插塞VP可以安置为直接接触多个第一子线图案MS1和第二子线图案MS2。然而，实施方式不限于此。例如，接触插塞CP可以安置为直接接触多个第一子线图案MS1和多个第二子线图案MS2，并且通路插塞VP可以安置为直接接触第一线图案ML1和第二线图案ML2。
多个导电图案层M1至M7(见图1A)可以具有其中多个导电图案层M1至M7经由通路插塞VP彼此电连接的垂直结构。就是说，通路插塞VP可以形成在处于一个水平的多个第一子线图案MS1与处于另一水平的多个第一子线图案MS1之间以及在处于一个水平的多个第二子线图案MS2与处于另一水平的多个第二子线图案MS2之间。另一方面，接触插塞CP可以形成为仅直接接触位于水平Lv.7的最上面的第一线图案ML1和第二线图案ML2。
第一线图案ML1和第二线图案ML2以及多个第一子线图案MS1和多个第二子线图案MS2可以通过自对准双图案化(SADP)工艺形成。此外，通路插塞VP和接触插塞CP可以通过镶嵌工艺或双镶嵌工艺形成。因为形成半导体器件的工艺中的以上工艺能由本领域技术人员执行，所以将省略其描述。
构成多个导电图案层M1至M7(见图1A)的每个的导电材料可以包括例如氮化物膜、金属层及其组合中的至少一种。例如，构成多个导电图案层M1至M7的每个的导电材料可以包括钛、钛氮化物、钽、钽氮化物、钨、铜、铝、其混合物或其化合物，但不限于此。
构成多个电介质层D1至D8的每个的电介质材料可以包括例如单独的硅氧化物膜或硅氮化物膜，或者包括通过交替地堆叠硅氧化物膜和硅氮化物膜而获得的材料。或者，构成多个电介质层D1至D8的每个的电介质材料可以包括氧化物，例如磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、无掺杂硅酸盐玻璃(USG)、原硅酸四乙酯(TEOS)、等离子体增强-TEOS(PE-TEOS)、高密度等离子体化学气相沉积(HDP-CVD)氧化物、BEOL中使用的低K材料、或超低K材料。
图2A是示出根据一实施方式的电容器结构的示意透视图，图2B和2C分别是沿着图2A的线B-B'和C-C'的剖视图。图2A-2C中的电容器的结构与参照图1A至1C描述的电容器的结构相同或相似，因此，在下文中将主要描述相对于图1A-1C的差异。
参照图2A，电容器结构20可以包括电极垫111、地垫121、分别位于不同水平Lv.2至Lv.8的多个导电图案层M2至M8、将多个导电图案层M2至M8彼此连接的通路插塞VP、位于比多个导电图案层M2至M8更低的水平Lv.1的接触层CL、将多个导电图案层M2至M8电连接到接触层CL的接触插塞CP、以及分别电连接到电极垫111和地垫121的柱P1和P2。
虽然从图2A省略了分别构成限定在水平Lv.1至Lv.8处的电介质的电介质层D1至D8(见图2B)以清楚地示出三维结构，但是在电容器结构20的实际构造中，电介质层D1至D8可以围绕多个导电图案层M2至M8和接触层CL，如图2B和2C所示。
根据实施方式，通过应用允许多个导电图案层M2至M8和接触层CL在电容器结构20中不位于相同水平处的设计规则，减少了上述问题，由此可以提高电容器结构20的可靠性和半导体器件100(见图7)的生产率。
电容器结构20可以形成为使得多个导电图案层M2至M8和接触层CL分别位于不同的水平。此外，电容器结构20可以包括直接接触并电连接到接触层CL的柱P1和P2、以及接触并电连接到多个导电图案层M2至M8的每个的通路插塞VP。
如图所示，多个导电图案层M2至M8可以按照所述次序顺序地安置。虽然多个导电图案层M2至M8被示为包括在第三方向(Z方向)上堆叠的七个层，但实施方式不限于此，并且二到六个层或者八个或更多个层可以在第三方向(Z方向)上堆叠。
换言之，如果多个导电图案层分别位于第2至第N水平(其中N是3或更大的自然数)，则接触层可以位于第一水平。就是说，多个导电图案层和接触层可以不位于相同的水平。
就是说，在形成多个导电图案层M2至M8的工艺中，多个导电图案层M2至M8可以形成为经由接触插塞CP电连接到处于较低水平(Lv.1)的接触层CL。在这种情况下，因为多个导电图案层M2至M8尽管在形成多个导电图案层M2至M8的工艺中电连接到电极垫111和地垫121，但是经由不位于与接触层CL相同水平(Lv.1)的接触插塞CP而连接到其，所以多个导电图案层M2至M8中不会产生大的电位差。因此，可以降低导致电容器击穿、短路或通过电介质的电流泄漏的可能性。
多个导电图案层M2至M8的每个可以包括电连接到电极垫111的第一导电图案、以及与第一导电图案电隔离并电连接到地垫121的第二导电图案。
参照图2B和2C，电容器结构20可以包括衬底101、金属间电介质103、以及在金属间电介质103上分别位于多个水平Lv.1至Lv.8的多个电介质层D1至D8。
在一些图中，接触插塞CP和接触层CL的相对于第一方向(X方向)上的对应剖面放置在前面/后面的部分由虚线标记。此外，为了区分第一导电图案和第二导电图案，第一导电图案和第二导电图案用彼此不同的阴影图案示出。
第一线图案ML1和第二线图案ML2以及多个第一子线图案MS1和多个第二子线图案MS2可以处于分别位于多个水平Lv.1至Lv.8的多个电介质层D1至D8中的一些层(D2至D8)中。接触插塞CP可以安置为直接接触第一线图案ML1和第二线图案ML2，并且通路插塞VP可以安置为直接接触多个第一子线图案MS1和多个第二子线图案MS2。然而，实施方式不限于此。
多个导电图案层M2至M8(见图2A)可以具有其中多个导电图案层M2至M8经由通路插塞VP彼此电连接的垂直结构。就是说，通路插塞VP可以形成在处于一个水平的多个第一子线图案MS1与处于另一水平的多个第一子线图案MS1之间以及在处于一个水平的多个第二子线图案MS2与处于另一水平的多个第二子线图案MS2之间。另一方面，接触插塞CP可以形成为仅直接接触位于水平Lv.2处的最下面的第一线图案ML1和第二线图案ML2。
图3A是示出根据一实施方式的电容器结构的示意透视图，图3B和3C分别是沿图3A的线B-B'和C-C'截取的剖视图。图3A-3C中的电容器的结构与参照图1A至1C描述的电容器的结构相同或相似，因此，在下文中将主要描述相对于图1A-1C的差异。
参照图3A，电容器结构30可以包括电极垫111、地垫121、分别位于不同的水平Lv.1至Lv.4和Lv.6至Lv.8的多个导电图案层M1至M4和M6至M8、将多个导电图案层M1至M4和M6至M8彼此连接的通路插塞VP1和VP2、相对于多个导电图案层M1至M4和M6至M8位于中间水平Lv.5的接触层CL、将多个导电图案层M1至M4和M6至M8电连接到接触层CL的接触插塞CP、以及分别电连接到电极垫111和地垫121的柱P1和P2。
虽然从图3A省略了分别构成限定在水平Lv.1至Lv.8处的电介质的电介质层D1至D8(见图3B)以清楚地示出三维结构，但是电介质层D1至D8可以在电容器结构30的实际构造中围绕多个导电图案层M1至M4和M6至M8以及接触层CL，如图3B和3C所示。
根据实施方式，通过应用允许多个导电图案层M1至M4和M6至M8以及接触层CL在电容器结构30中不位于相同水平的设计规则，减少了上述问题，由此可以提高电容器结构30的可靠性和半导体器件100(见图7)的生产率。
电容器结构30可以形成为使得多个导电图案层M1至M4和M6至M8以及接触层CL分别位于不同的水平。此外，电容器结构30可以包括直接接触并电连接到接触层CL的柱P1和P2、以及接触并电连接到多个导电图案层M1至M4和M6至M8的通路插塞VP1和VP2。
多个导电图案层M1至M4和M6至M8布置在第三方向(Z方向)上，除一些水平处以外。虽然多个导电图案层M1至M4和M6至M8被示为包括在第三方向(Z方向)上堆叠的七个层，但实施方式不限于此，并且二到六个层或者八个或更多个层可以堆叠在第三方向(Z方向)上。
换言之，如果多个导电图案层分别位于除第K水平(其中K是从2到N-1范围的自然数中的一个)处以外的第一至第N水平(其中N是2或更大的自然数)，则接触层可以位于第K水平。就是说，多个导电图案层和接触层可以不位于相同的水平。
就是说，在形成多个导电图案层M1至M4和M6至M8的工艺中，多个导电图案层M1至M4和M6至M8可以形成为经由接触插塞CP电连接到处于中间水平Lv.5的接触层CL。在这种情况下，因为多个导电图案层M1至M4和M6至M8中的一些尽管在形成多个导电图案层M1至M4和M6至M8的工艺中电连接到电极垫111和地垫121，但是经由不位于与接触层CL相同水平Lv.5的接触插塞CP而连接到其，所以多个导电图案层M1至M4和M6至M8中不会产生大的电位差。因此，可以降低导致电容器的击穿、短路或通过电介质的电流泄漏的可能性。
多个导电图案层M1至M4和M6至M8的每个可以包括电连接到电极垫111的第一导电图案、以及与第一导电图案电隔离并电连接到地垫121的第二导电图案。
参照图3B和3C，电容器结构30可以包括衬底101、金属间电介质103、以及在金属间电介质103上分别位于多个水平Lv.1至Lv.8的多个电介质层D1至D8。
在一些图中，接触插塞CP和接触层CL的相对于第一方向(X方向)上的对应剖面放置在前面/后面的部分由虚线标记。此外，为了区分第一导电图案和第二导电图案，第一导电图案和第二导电图案用彼此不同的阴影图案示出。
第一线图案ML1和第二线图案ML2以及多个第一子线图案MS1和多个第二子线图案MS2可以处于分别位于多个水平Lv.1至Lv.8的多个电介质层D1至D8中的一些层(D1至D4和D6至D8)中。接触插塞CP可以安置为直接接触第一线图案ML1和第二线图案ML2，并且通路插塞VP1和VP2可以安置为直接接触多个第一子线图案MS1和多个第二子线图案MS2。然而，实施方式不限于此。
多个导电图案层M1至M4和M6至M8(见图3A)可以具有其中多个导电图案层M1至M4和M6至M8经由通路插塞VP1和VP2彼此电连接的垂直结构。就是说，通路插塞VP1和VP2可以形成在处于一个水平的多个第一子线图案MS1与处于另一水平的多个第一子线图案MS1之间以及在处于一个水平的多个第二子线图案MS2与处于另一水平的多个第二子线图案MS2之间。另一方面，接触插塞CP可以形成为仅直接接触位于中间水平Lv.4的第一线图案ML1和第二线图案ML2。
当接触层CL位于多个导电图案层M1至M4和M6至M8(参见图3A)之间时，提供在面对接触层CL的两个导电图案层M4和M6之间的连接的第二通路插塞VP2可以具有比提供在其它导电图案层M1至M4和M6至M8之间的连接的第一通路插塞VP1更大的高度。
就是说，因为没有导电图案层位于接触层CL所在的中间水平Lv.5处，所以提供在导电图案层M4与M6之间的连接的第二通路插塞VP2可以在第三方向(Z方向)上具有进一步增加了该导电图案层的高度的高度。
图4A是示出根据一实施方式的电容器结构的示意透视图，图4B和4C分别是沿图4A的线B-B'和C-C'截取的剖视图。图4A-4C中的电容器的结构与参照图1A至1C描述的电容器的结构相同或相似，因此，在下文中将主要描述相对于图1A-1C的差异。
参照图4A，示出了电容器结构40，其包括：电极垫111、地垫121、分别位于不同水平Lv.1至Lv.3、Lv.5、Lv.7和Lv.8的多个导电图案层M1至M3、M5、M7和M8、将多个导电图案层M1至M3、M5、M7和M8彼此连接的通路插塞VP1和VP2、相对于多个导电图案层M1至M3、M5、M7和M8分别位于中间水平Lv.4和Lv.6的接触层CL、将多个导电图案层M1至M3、M5、M7和M8电连接到接触层CL的接触插塞CP、以及分别电连接到电极垫111和地垫121的柱P1和P2。
虽然从图4A省略了分别构成限定在水平Lv.1至Lv.8的电介质的电介质层D1至D8(见图3B)以清楚地示出三维结构，但是电介质层D1至D8可以在电容器结构40的实际构造中围绕多个导电图案层M1至M3、M5、M7和M8以及接触层CL，如图4B和4C所示。
根据实施方式，通过应用允许多个导电图案层M1至M3、M5、M7和M8以及接触层CL在电容器结构40中不位于相同水平的设计规则，减少了上述问题，由此可以提高电容器结构40的可靠性和半导体器件100(见图7)的生产率。
电容器结构40可以形成为使得多个导电图案层M1至M3、M5、M7和M8以及接触层CL分别位于不同的水平。此外，电容器结构40可以包括直接接触并电连接到接触层CL的柱P1和P2、以及接触并电连接到多个导电图案层M1至M3、M5、M7和M8的通路插塞VP1和VP2。
多个导电图案层M1至M3、M5、M7和M8布置在第三方向(Z方向)上，除一些水平处以外。虽然多个导电图案层M1至M3、M5、M7和M8被示为包括在第三方向(Z方向)上堆叠的六个层，但实施方式不限于此，并且二到五个层或者七个或更多个层可以在第三方向(Z方向)上堆叠。
换言之，如果多个导电图案层分别位于除第K水平(其中K是指从2到N-1范围的两个自然数)以外的第1至第N水平(其中N是2或更大的自然数)，则接触层可以分别位于第K水平。就是说，多个导电图案层和接触层可以不位于相同的水平。
就是说，在形成多个导电图案层M1至M3、M5、M7和M8的工艺中，多个导电图案层M1至M3、M5、M7和M8可以形成为经由接触插塞CP电连接到处于中间水平Lv.4和Lv.6的接触层CL。在这种情况下，因为多个导电图案层M1至M3、M5、M7和M8中的一些尽管在形成多个导电图案层M1至M3、M5、M7和M8的工艺中电连接到电极垫111和地垫121，但是经由不位于与接触层CL相同水平Lv.4和Lv.6的接触插塞CP而连接到其，所以多个导电图案层M1至M3、M5、M7和M8中不会产生大的电位差。因此，可以降低导致电容器的击穿、短路或通过电介质的电流泄漏的可能性。
多个导电图案层M1至M3、M5、M7和M8的每个可以包括电连接到电极垫111的第一导电图案、以及与第一导电图案电隔离并电连接到地垫121的第二导电图案。
参照图4B和4C，电容器结构40可以包括衬底101、金属间电介质103、以及在金属间电介质103上分别位于多个水平Lv.1至Lv.8的多个电介质层D1至D8。
在一些图中，接触插塞CP和接触层CL的相对于第一方向(X方向)上的对应剖面放置在前面/后面的部分由虚线标记。此外，为了区分第一导电图案和第二导电图案，第一导电图案和第二导电图案用彼此不同的阴影图案示出。
第一线图案ML1和第二线图案ML2以及多个第一子线图案MS1和多个第二子线图案MS2可以处于分别位于多个水平Lv.1至Lv.8的多个电介质层D1至D8中的一些层(D1至D3、D5、D7和D8)中。接触插塞CP可以安置为直接接触第一线图案ML1和第二线图案ML2，并且通路插塞VP1和VP2可以安置为直接接触多个第一子线图案MS1和多个第二子线图案MS2。然而，实施方式不限于此。
多个导电图案层M1至M3、M5、M7和M8(见图4A)可以具有其中多个导电图案层M1至M3、M5、M7和M8经由通路插塞VP1和VP2彼此电连接的垂直结构。就是说，通路插塞VP1和VP2可以形成在处于一个水平的多个第一子线图案MS1与处于另一水平的多个第一子线图案MS1之间以及在处于一个水平的多个第二子线图案MS2与处于另一水平的多个第二子线图案MS2之间。另一方面，接触插塞CP可以形成为仅直接接触位于中间水平Lv.5的第一线图案ML1和第二线图案ML2。
当接触层CL位于多个导电图案层M1至M3、M5、M7和M8(见图4A)之间时，提供在面对接触层CL的导电图案层M3、M5和M7之间的连接的第二通路插塞VP2可以具有比提供在其它导电图案层M1至M3、M7和M8之间的连接的第一通路插塞VP1更大的高度。
就是说，因为没有导电图案层位于接触层CL所在的水平Lv.4和Lv.6，所以提供在导电图案层M3、M5和M7之间的连接的第二通路插塞VP2可以具有在第三方向(Z方向)上进一步增加了该导电图案层的高度的高度。
此外，接触插塞CP可以位于每个接触层CL之上或之下。第一接触图案和第二接触图案可以分别位于不同的水平Lv.6和Lv.4。这将在下面详细描述。
图5是示出根据一实施方式的电容器结构的示意俯视图。
参照图5，多个导电图案层M1至M7(见图1A)的每个可以包括电连接到电极垫111的第一导电图案MM1、以及与第一导电图案MM1电隔离并电连接到地垫121的第二导电图案MM2。
第一导电图案MM1和第二导电图案MM2的每个可以具有梳状结构，并且可以布置在第一方向(X方向)和第二方向(Y方向)上。第一导电图案MM1包括第一线图案ML1以及从第一线图案ML1分叉的多个第一子线图案MS1，第二导电图案MM2包括第二线图案ML2以及从第二线图案ML2分叉的多个第二子线图案MS2。
第一子线图案MS1和第二子线图案MS2在与电介质层D7相同的水平(例如图1A的Lv.7)沿第二方向(Y方向)延伸。此外，第一子线图案MS1和第二子线图案MS2交替地布置在与电介质层D7相同的水平同时沿第一方向(X方向)在其间保持一定的分隔距离。
第一子线图案MS1和第二子线图案MS2可以具有各种各样的形状。例如，第一子线图案MS1和第二子线图案MS2可以基本上具有条形。在一些实施方式中，每个第一子线图案MS1的宽度MH1可以基本上等于每个第二子线图案MS2的宽度MH2。
第一子线图案MS1可以通过连接到其端部的第一线图案ML1而彼此电连接。这里，第一线图案ML1和第一子线图案MS1可以通过单个工艺形成。或者，第一线图案ML1和第一子线图案MS1可以通过彼此不同的工艺形成。
第二子线图案MS2可以通过连接到其端部的第二线图案ML2而彼此电连接。这里，第二线图案ML2和第二子线图案MS2可以通过单个工艺形成。或者，第二线图案ML2和第二子线图案MS2可以通过彼此不同的工艺形成。
第一子线图案MS1与第二子线图案MS2电绝缘。换言之，彼此电连接的第一子线图案MS1形成一个电组，并且彼此电连接的第二子线图案MS2形成另一电组。此外，电介质材料填充第一子线图案MS1与第二子线图案MS2之间的空间。因此，电介质层D7、第一子线图案MS1和第二子线图案MS2水平地构成电容器。
穿透电介质层D7的通路插塞VP被形成。具体地，通路插塞VP穿透电介质层D7的其中处于一个水平的第一子线图案MS1和第二子线图案MS2重叠处于另一水平的第一子线图案MS1和第二子线图案MS2的部分，并且将处于所述一个水平的第一子线图案MS1和第二子线图案MS2电连接到处于所述另一水平的第一子线图案MS1和第二子线图案MS2。
接触插塞CP形成在第一线图案ML1和第二线图案ML2上。第一线图案ML1与第二线图案ML2电绝缘。换言之，彼此电连接的第一线图案ML1形成一个电组，并且彼此电连接的第二线图案ML2形成另一电组。
柱P1和P2位于电容器结构10(见图1A)外部以分别电连接到电极垫111和地垫121，例如，柱P1和P2可以是电容器结构10的部分并且在相对于多个金属布线M1至M7(见图1A)处于外部的同时延伸穿过层间电介质D1至D8。电极垫111可以直接接触第一柱P1，地垫121可以直接接触第二柱P2。柱P1和P2的每个在第三方向(Z方向)上的高度可以取决于在此形成接触层CL(见图1A)的水平而变化。
图6A和6B是示出根据一实施方式的电容器结构的接触插塞的位置的示意图。
参照图6A和6B，示出了将处于一个水平的第一子线图案MS1和第二子线图案MS2连接到处于另一水平的第一子线图案MS1和第二子线图案MS2的第二通路插塞V2、以及将第一线图案ML1和第二线图案ML2连接到接触层的接触插塞CP。
多个导电图案层经由接触插塞CP电连接到接触层。多个导电图案层的每个包括第一线图案ML1和第二线图案ML2。接触层可以包括电连接到第一线图案ML1的第一接触图案CC1、以及电连接到第二线图案ML2的第二接触图案CC2。第一接触图案CC1和第一线图案ML1可以安置为彼此垂直地对准，并且第二接触图案CC2和第二线图案ML2可以安置为彼此垂直地对准。
接触插塞CP可以如图6A所示位于第一接触图案CC1下方，或者可以如图6B所示位于第二接触图案CC2之上。就是说，接触插塞CP可以位于接触层之上或之下，并且这可以根据需要进行选择。
如图所示，当接触层位于导电图案层之间时，连接面对接触层的导电图案层的第二通路插塞VP2的高度VH可以大于接触插塞CP的高度CH。就是说，因为没有导电图案层位于接触层所处的水平，所以连接导电图案层的第二通路插塞VP2可以具有垂直地进一步增加了导电图案层的高度的高度。
图7是示出根据一实施方式的半导体器件的示意剖视图。
参照图7，示出了包括器件区域DR和电容器区域CR的半导体器件100。晶体管TR可以在衬底101上形成在器件区域DR中，并且可以存在电连接到晶体管TR的通路插塞VP和多个金属布线M1至M7。此外，通路插塞VP和金属布线M1至M7可以被层间电介质D1至D8围绕。电容器结构10可以在衬底101上存在于电容器区CR中。
此外，电极垫111(见图1A)和地垫121(见图1A)可以在衬底101上形成在电容器区域CR中，并且柱P1和P2可以形成在电容器结构10外部。如前面参照图1A所讨论地，柱P1和P2可以分别直接接触并电连接到电极垫111和地垫121。
衬底101可以包括半导体衬底。在一些实施方式中，衬底101可以包括例如硅或锗的半导体。在一些其他实施方式中，衬底101可以包括例如硅锗、硅碳化物、镓砷化物、铟砷化物或铟磷化物的化合物半导体。在一些另外的实施方式中，衬底101可以具有绝缘体上硅(SOI)结构。
金属间电介质103和层间电介质D1至D8可以包括例如硅氧化物膜、硅氮化物膜、硅氮氧化物膜、低K材料、超低K材料或其组合，但不限于此。
多个金属布线M1至M7和通路插塞VP可以包括例如钛、钛氮化物、钽、钽氮化物、钨、铜、铝、其混合物或其化合物的导电材料，但不限于此。
在VNCAP结构中，构成电容器的导体和电介质可以通过相同的工艺在器件区域DR中形成在与金属布线M1至M7和层间电介质D1至D8相同的水平处。因此，因为可以在没有额外光掩模的情况下执行形成VNCAP结构的工艺，所以VNCAP结构可以通过相对简单的工艺经济地形成。虽然图7示出应用了电容器结构10的示例，但实施方式不限于此。
晶体管TR可以包括栅极、栅极绝缘膜和源极/漏极区域。栅极的两个侧壁可以用间隔物覆盖，并且金属间电介质103可以形成在栅极和间隔物上。
结果，按照根据实施方式的电容器结构10、20、30或40(见图1A至4C)以及包括电容器结构10、20、30或40的半导体器件100，通过应用允许导电图案层和接触层在电容器结构中不位于相同水平的设计规则，减少了诸如电容器的击穿、短路以及通过电介质的电流泄漏的问题，从而可以提高电容器结构10、20、30或40(见图1A至4C)的可靠性以及包括电容器结构10、20、30或40的半导体器件100的生产率。
图8是示出包括根据一实施方式的半导体器件的电子系统的示意图。
参照图8，电子系统1000可以包括控制器1010、输入/输出装置1020、存储器1030和接口1040。电子系统1000可以是移动系统或者发送或接收信息的系统。移动系统可以是PDA、便携式计算机、网络平板电脑、无线电话、移动电话、数字音乐播放器或存储卡。
控制器1010可以用于执行程序以及控制电子系统1000。控制器1010可以包括根据一实施方式的半导体器件100(见图7)。控制器1010可以是例如微处理器、数字信号处理器、微控制器或与其类似的装置。
输入/输出装置1020可以用于输入或输出电子系统1000的数据。电子系统1000可以通过使用输入/输出装置1020连接到电子系统1000外部的设备，例如个人计算机或网络，从而与外部设备交换数据。输入/输出装置1020可以是例如按键、键盘或显示器。
存储器1030可以存储用于控制器1010的操作的代码和/或数据，和/或可以存储由控制器1010处理的数据。存储器1030可以包括根据一实施方式半的导体器件100(见图7)。接口1040可以是电子系统1000与电子系统1000外部的其它设备之间的数据传输路径。控制器1010、输入/输出装置1020、存储器1030和接口1040可以通过总线1050彼此通信。
例如，电子系统1000可以用于移动电话、MP3播放器、导航系统、便携式多媒体播放器(PMP)、固态盘(SSD)或家用电器。
图9是示出包括根据一实施方式的半导体器件的存储卡的示意图。
参照图9，存储卡1100可以包括布置为彼此交换电信号的控制器1110和存储器1120。例如，如果控制器1110向存储器1120发出命令，则存储器1120可以发送数据。存储器1120或控制器1110可以包括根据一实施方式的半导体器件100(见图7)。存储卡1100可以包括各种各样的卡，例如记忆棒卡、智能媒体卡(SM)、安全数字卡(SD)、迷你安全数字卡(迷你SD)或多媒体卡(MMC)。
图10是示出包括根据一实施方式的半导体器件的电子设备的示意透视图。
参照图10，示出了图8的电子系统1000应用于移动电话1200的示例。移动电话1200可以包括芯片上系统1210。芯片上系统1210可以包括根据一实施方式的半导体器件100(见图7)。因为移动电话1200可以包括其中可布置呈现相对高性能的主功能块的芯片上系统1210，所以移动电话1200可以表现出相对较高的性能。
此外，因为芯片上系统1210即使具有与其它普通芯片相同的面积但仍可以表现出相对高的性能，所以移动电话1200即使当具有最小化的尺寸时也可以表现出相对较高的性能。
作为总结和回顾，实施方式提供了一种电容器结构，其通过将导电图案层和接触层设计为在电容器结构中不处于相同的水平(例如，导电图案层和接触层可以相对于衬底在不同的垂直水平处)而允许了工艺缺陷的减少。如此，所得电容器结构以及包括该电容器结构的半导体器件表示出提高的可靠性和生产率。
这里已经公开了示例实施方式，并且虽然采用了特定术语，但是它们仅在一般和描述性的意义上被使用和解释，而不是为了限制的目的。在一些情形下，在本申请的提交时对本领域普通技术人员将明显的是，结合具体实施方式描述的特征、特性和/或元件可以单独使用或者与结合另外的实施方式描述的特征、特性和/或元件组合使用，除非另有明确指示。因此，本领域技术人员将理解，可以进行形式和细节上的各种各样的改变而不背离如所附权利要求中所阐明的本发明的精神和范围。
2017年8月11日向韩国知识产权局提交的题为“电容器结构及包括其的半导体器件”的韩国专利申请第10-2017-0102570号通过引用全文合并于此。

Claims (25)

1.一种电容器结构，包括：
包括电极垫和地垫的衬底；
在所述衬底上的多个电介质层，所述多个电介质层在所述衬底上处于不同的水平；
在所述多个电介质层中的至少两个电介质层中的多个导电图案层，所述多个电介质层中的所述至少两个电介质层是第一电介质层；
将所述多个导电图案层彼此连接的多个通路插塞；以及
在所述多个电介质层中的至少一个第二电介质层中的至少一个接触层，所述至少一个第二电介质层不同于所述至少两个第一电介质层，并且所述至少一个接触层将所述多个导电图案层电连接到所述电极垫和所述地垫。
2.如权利要求1所述的电容器结构，其中，所述多个导电图案层和所述接触层相对于所述衬底不在相同的水平处。
3.如权利要求1所述的电容器结构，其中，所述至少一个接触层在所述多个导电图案层之间，将面对所述至少一个接触层的两个导电图案层连接的通路插塞具有比将其它导电图案层彼此连接的通路插塞更大的高度。
4.如权利要求1所述的电容器结构，其中，所述多个导电图案层经由垂直于所述衬底的顶表面的接触插塞电连接到所述至少一个接触层。
5.如权利要求4所述的电容器结构，其中，所述接触插塞在所述至少一个接触层之上或之下。
6.如权利要求4所述的电容器结构，其中，所述至少一个接触层在所述多个导电图案层之间，将面对所述至少一个接触层的两个导电图案层连接的通路插塞具有比所述接触插塞更大的高度。
7.如权利要求1所述的电容器结构，其中，所述至少一个接触层包括：
电连接到所述电极垫的第一接触图案；以及
与所述第一接触图案电隔离并且电连接到所述地垫的第二接触图案。
8.如权利要求7所述的电容器结构，其中，所述第一接触图案和所述第二接触图案在所述多个电介质层中的同一第二电介质层中。
9.如权利要求7所述的电容器结构，其中，所述第一接触图案和所述第二接触图案在所述多个电介质层中的不同的第二电介质层中，所述不同的第二电介质层相对于所述衬底处于不同的水平处。
10.如权利要求1所述的电容器结构，其中，所述多个导电图案层的每个包括：
电连接到所述电极垫的第一导电图案；以及
与所述第一导电图案电隔离并且电连接到所述地垫的第二导电图案。
11.如权利要求10所述的电容器结构，其中：
所述第一导电图案包括第一线图案和从所述第一线图案分叉的多个第一子线图案，以及
所述第二导电图案包括第二线图案和从所述第二线图案分叉的多个第二子线图案。
12.如权利要求11所述的电容器结构，其中：
所述第一线图案和所述第二线图案彼此平行，以及
所述多个第一子线图案和所述多个第二子线图案交替地布置。
13.如权利要求11所述的电容器结构，其中，所述多个第一子线图案的每个的宽度等于所述第二子线图案的每个的宽度。
14.如权利要求11所述的电容器结构，其中，所述至少一个接触层包括：
电连接到所述第一导电图案的第一接触图案；以及
电连接到所述第二导电图案的第二接触图案。
15.如权利要求14所述的电容器结构，其中，所述第一接触图案和所述第一线图案彼此垂直地对准，所述第二接触图案和所述第二线图案彼此垂直地对准。
16.一种电容器结构，包括：
包括电极垫和地垫的衬底；
在所述衬底上的多个导电图案层，所述多个导电图案层在所述衬底上处于不同的水平；
将所述多个导电图案层彼此连接的通路插塞；
围绕所述多个导电图案层和所述通路插塞的电介质；以及
处于与所述多个导电图案层不同的水平处的至少一个接触层，所述至少一个接触层将所述多个导电图案层电连接到所述电极垫和所述地垫。
17.如权利要求16所述的电容器结构，其中，所述多个导电图案层分别处于第一水平至第N水平(其中N为2或更大的自然数)，并且所述至少一个接触层处于第N+1水平。
18.如权利要求16所述的电容器结构，其中，所述多个导电图案层分别处于第二水平至第N水平(其中N是3或更大的自然数)，并且所述至少一个接触层处于第一水平。
19.如权利要求16所述的电容器结构，其中，所述多个导电图案层分别处于除第K水平(其中K是从2到N-1范围的自然数中的一个)以外的第一水平至第N水平(其中N是2或更大的自然数)，并且所述至少一个接触层处于所述第K水平。
20.如权利要求16所述的电容器结构，其中，所述多个导电图案层分别处于除第K水平(其中K是指从2到N-1范围的自然数中的两个)以外的第一水平至第N水平(其中N是2或更大的自然数)，并且所述至少一个接触层处于所述第K水平。
21.一种半导体器件，包括：
包括电极垫和地垫的衬底；
在所述衬底上的电容器结构；以及
电连接到所述电极垫和所述地垫的柱，所述柱在所述电容器结构外部，
其中所述电容器结构包括：
分别处于不同水平的多个导电图案层，
将所述多个导电图案层彼此连接的通路插塞，
围绕所述多个导电图案层和所述通路插塞的电介质，
处于与所述多个导电图案层的水平不同的水平处的至少一个接触层，所述至少一个接触层接触所述柱，以及
将所述多个导电图案层电连接到所述至少一个接触层并且位于所述至少一个接触层之上或之下的接触插塞。
22.如权利要求21所述的半导体器件，其中，所述多个导电图案层在不直接接触所述柱的同时电连接到所述柱。
23.如权利要求21所述的半导体器件，其中所述接触插塞垂直于所述衬底的顶表面，所述多个导电图案层中的至少一个直接接触所述接触插塞。
24.如权利要求21所述的半导体器件，其中，所述柱垂直于所述衬底的顶表面，所述柱包括：
电连接到所述电极垫的第一柱；以及
电连接到所述地垫的第二柱。
25.如权利要求21所述的半导体器件，其中，所述电容器结构是垂直自然电容器(VNCAP)结构。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11538748B2 (en) * 2020-06-04 2022-12-27 Mediatek Singapore Pte. Ltd. Semiconductor device with capacitor element

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070279835A1 (en) * 2006-06-06 2007-12-06 International Business Machines Corporation High capacitance density vertical natural capacitors
CN101410942A (zh) * 2006-05-18 2009-04-15 国际商业机器公司 对称mim电容器设计
CN101410944A (zh) * 2006-05-18 2009-04-15 国际商业机器公司 高成品率高密度芯片上电容器设计
CN103985702A (zh) * 2013-02-08 2014-08-13 三星电子株式会社 电容器结构
US20170025270A1 (en) * 2015-07-23 2017-01-26 Globalfoundries Inc. Method to fabricate a high performance capacitor in a back end of line (beol)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100695993B1 (ko) 2004-12-30 2007-03-15 매그나칩 반도체 유한회사 적층형 엠아이엠 캐패시터 및 그 제조 방법
DE102005030585B4 (de) 2005-06-30 2011-07-28 Globalfoundries Inc. Halbleiterbauelement mit einem vertikalen Entkopplungskondensator und Verfahren zu seiner Herstellung
KR100695989B1 (ko) 2005-06-30 2007-03-15 매그나칩 반도체 유한회사 반도체소자의 플럭스 캐패시터
KR101464710B1 (ko) 2005-06-30 2014-11-24 글로벌파운드리즈 인크. 수직 디커플링 커패시터를 포함하는 반도체 디바이스
US7768055B2 (en) 2005-11-30 2010-08-03 International Business Machines Corporation Passive components in the back end of integrated circuits

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101410942A (zh) * 2006-05-18 2009-04-15 国际商业机器公司 对称mim电容器设计
CN101410944A (zh) * 2006-05-18 2009-04-15 国际商业机器公司 高成品率高密度芯片上电容器设计
US20070279835A1 (en) * 2006-06-06 2007-12-06 International Business Machines Corporation High capacitance density vertical natural capacitors
CN103985702A (zh) * 2013-02-08 2014-08-13 三星电子株式会社 电容器结构
US20170025270A1 (en) * 2015-07-23 2017-01-26 Globalfoundries Inc. Method to fabricate a high performance capacitor in a back end of line (beol)

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