CN101410944A - 高成品率高密度芯片上电容器设计 - Google Patents
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Abstract
一种安装在半导体芯片上的电容电路组件(310)及其形成方法，包括在第一和第二端口之间并联电路连接的多个渐扩电容器，该多个并联的渐扩电容器包括至少一个金属氧化物硅电容器(312)和选自包括垂直原生电容器(316)和金属－绝缘体－金属电容器(314)的组的至少一个电容器。在一个方面，该组件具有垂直取向，该金属氧化物硅电容器(312)位于底部并限定占用面积，中间垂直原生电容器(316)包括多个水平金属层，其包括与多个平行负极板交替的多个平行正极板。在另一方面，垂直不对称的取向提供了减小的总寄生电容量。
Description
技术领域
本发明涉及一种半导体芯片上的电容器。更具体地说，本发明涉及包括多个并联渐扩(divergent)电容器的硅半导体芯片电容器结构。
背景技术
为了增强对以下论述的理解，下面列出的缩略语和术语将具有所示的定义，对于电路板电容器结构领域的技术人员，其含义和意义将是容易明白的。
ADC-模数转换器；
BEOL-后段制程；
CA-金属和多晶硅之间的钨接触；
Csub-可调电容器；
DAC-数模转换器；
FEOL-前段制程；
MIMCAP-金属-绝缘体-金属电容器；
MOS-金属氧化物硅；
RF-射频；
VNCAP-垂直原生电容器(Vertical native capacitor)。
芯片上电容器是在硅半导体上制造的集成电路的关键部件。这些电容器用于各种用途，包括旁路和电容性匹配以及耦合和去耦。例如，图1图示了三种不同硅半导体芯片功能的电容器结构：(a)旁路电容器结构BPC；(b)AC-耦合的电容器结构ACCC；以及(c)用于高频匹配的反应电容器结构RC。更具体地说，在图1(a)中的旁路电容器结构BPC中，电容器100被配置为从电源101旁路AC噪声信号103。众所周知，来自电源101的电源信号102可以包括AC噪声信号103，包括来自其他相邻电路(未示出)的噪声信号103。优选在提供电源到电路结构105之前从电源信号101去除AC噪声信号103。由此，提供旁路电容器100，以使AC噪声信号103流到地G中，并提供干净的DC电源信号104到电路105。
图1(b)图示了AC-耦合电容器结构ACCC，用以去耦合DC信号107并耦合AC信号109到电路输入端口110中。通过在两个端口108和110之间串联设置DC去耦/AC耦合电容器106，电容器106阻挡了DC信号107流动，由此仅仅允许AC信号109进入电路110。以及，图1(c)图示了电抗性的电容器结构RC，其中电容器111提供用于电路输入113的高频电容分量，基于特性阻抗匹配，该信号在高频区耦合，以减小端口114和115之间的反射功率。
硅半导体芯片上的旁路电容器、AC-耦合电容器和电抗性电容器结构的设计和实现可以取决于一个或多个对称结构、目标电路质量和低寄生电阻工作特性。具体的，旁路电容器结构典型地需要提供相对于电路和器件的物理结构而言尽可能最高的电容量。但是，对于目标AC噪声信号频率来说，通常要求旁路电容器的电抗电阻尽可能低。更具体地说，可以通过以下公式1计算电抗电阻R_cap(f)：
公式1
R_cap(f)＝l/(2*pi*f*C)；
其中pi是常数，为圆的圆周与其直径的比(即约3.14)；f是流过该电路的AC频率；以及C是该电路中的电容器元件的电容值，例如图1(a)中的电容器100。
对于电容器元件100，使用金属氧化物硅(MOS)电容器或MOSCAP是已知的。但是，在集成电路(IC)中，MOSCAP电容器需要大的芯片占用面积。由此，现有技术设计需求典型地导致旁路电容器结构需要大的半导体芯片占用面积或占用区域(real estate)，导致高成本并减小了其他电路结构的可利用的半导体芯片面积。IC的生产成本通常与需要的占用区域成比例，因此通过减小MOSCAP结构需要的占用面积来减小IC芯片成本是希望的。
而且，已知半导体电路空闲模式期间的电流泄漏导致了增加的功耗。硅半导体芯片电容器结构通常需要大的MOSCAP电容器结构，以便避免电流泄漏问题。
为了为集成电路——更具体地说——为基于硅的半导体芯片提供高密度、高产量的芯片上电容器结构，需要一种方法和结构。
发明内容
本发明的多个方面解决这些问题和其它问题。
提供一种安装在半导体芯片上的电容电路组件和用于形成该电容电路组件的方法，该电容电路组件包括在第一和第二端口之间并联电路连接的多个渐扩电容器，该多个渐扩电容器包括，至少一个金属氧化物硅电容器和从包括垂直原生电容器和金属-绝缘体-金属电容器的组中选出的至少一个电容器。
在一个方面，该多个并联的渐扩电容器相对于半导体芯片具有垂直结构取向，金属氧化物硅电容器位于该垂直结构的底部并限定了半导体芯片上的电容电路组件的占用面积。在一个方面，该多个并联的渐扩电容器限定了小于具有该组件占用面积的单个MOS电容器的大约一半的复合电容密度值。
在另一方面，该多个并联的渐扩电容器包括在半导体芯片的前段制程中的底部金属氧化物硅电容器，以及在半导体芯片的后段制程中的中间垂直原生电容器和顶部金属-绝缘体-金属电容器。在一个方面中，金属氧化物硅电容器具有约4fF/μm2的电容密度；垂直原生电容器具有约2fF/μm2的电容密度；以及金属-绝缘体-金属电容器具有约2fF/μm2的电容密度。
在另一方面中，中间垂直原生电容器包括多个水平金属层，包括与多个平行负极板交替的多个平行正极板。每个垂直原生电容器平行正极板与第一端口、顶部金属-绝缘体-金属电容器正极板以及底部金属氧化物硅电容器正漏极或源极电路连接；以及每个垂直原生电容器平行负极板与第二端口、顶部金属-绝缘体-金属电容器负极板、底部金属氧化物硅电容器栅极以及底部金属氧化物硅电容器负漏极或源极电路连接。
在另一方面中，该多个垂直原生电容器水平金属层还包括第一和第二多个水平金属层。第一下平行金属层的每一个具有第一金属层垂直厚度，其交替的正极板和负极板具有第一水平宽度；以及多个第二上平行金属层布置在下平行金属层上并平行于该下平行金属层，每个第二上平行金属层具有第二金属层垂直厚度并且交替的正极板和负极板的每一个具有第二水平宽度。在另一方面中，多个第一下垂直原生电容器金属层包括垂直原生电容器第一电容器部件，以及多个第二上垂直原生电容器金属层包括垂直原生电容器第二电容器部件，以及该垂直原生电容器电容是该垂直原生电容器第一电容器部件和并联垂直原生电容器第二电容器部件的产物。
在另一方面中，底部金属氧化物硅电容器、中间垂直原生电容器和顶部金属-绝缘体-金属电容器被垂直排列，以相对于半导体芯片呈现垂直不对称的复合电容电路组件。在一个方面中，该底部金属氧化物硅电容器还包括布置在金属氧化物硅电容器和第一端口之间的相关的第一端口寄生电容器元件以及布置在金属氧化物硅电容器和第二端口之间的相关的第二端口寄生电容器元件；该中间垂直原生电容器还包括布置在该垂直原生电容器和第一端口之间的相关的第一端口寄生电容器元件和布置在该垂直原生电容器和第二端口之间的相关的第二端口寄生电容器元件；以及该顶部金属-绝缘体-金属电容器还包括布置在该金属-绝缘体-金属电容器和第一端口之间的相关的第一端口寄生电容器元件和布置在该金属-绝缘体-金属电容器和第二端口之间的相关的第二端口寄生电容器元件。该电容电路组件具有等于金属硅氧化物金属氧化物硅电容器第一端口寄生电容器元件、垂直原生电容器第一端口寄生电容器元件和金属-绝缘体-金属电容器第一端口寄生电容器元件的总和的总寄生电容量。
附图说明
各个附图是用来帮助完全理解本发明的特点，并不限制其范围。
图1是不同的现有技术的硅半导体芯片电容器结构的电示意图。
图2是现有技术的旁路电容器结构的电示意图。
图3是根据本发明的旁路电容器结构的电示意图。
图4是根据本发明的MOS电容器的俯视图。
图5是根据本发明的MIM电容器的俯视图。
图6是根据本发明的VNCAP电容器的透视图。
图7是根据本发明的电容器结构的透视图。
图8(a)是图7的电容器结构的透视图。
图8(b)是图8(a)的电容器结构的电示意图。
图8(c)是根据本发明的VNCAP元件的透视图。
图8(d)是图8(c)的VNCAP的电示意图。
图9是根据本发明的电容器结构的电示意图。
具体实施方式
图2图示了现有技术的旁路电容器结构200，其中MOSCAP 210被配置为在提供电源到电路结构205之前，将从来自电源201的噪声电源信号202旁路AC噪声信号203。该旁路MOSCAP 210使AC噪声信号203流到地G中，由此提供干净的DC电源信号204到电路205。一些噪声电源信号202当前也被MOSCAP 210作为泄漏206而损耗。
图3图示了根据本发明的旁路电容器结构300，其具有多电容器电路元件310，该多个电容器元件310包括在噪声电源信号302和地G之间并联布置的三个电容器312、314和316。在提供电源到电路结构305之前，多电容器元件310从电源301的噪声电源信号302旁路AC噪声信号303到地中，由此提供干净的DC电源信号304到电路305。一些噪声功率信号302电流也被多电容器元件310作为泄漏307而损耗。
在一个方面，与现有技术单个电容器元件210相比，多电容器元件310需要较少的半导体芯片占用区域，由此成比例地减小了芯片生产成本。在另一方面，相对于现有技术单个电容器元件210电流泄漏206，多电容器元件310提供了减小的漏泄耗损的电流量307，由此与现有技术单个电容器元件210相比较，相对于部件尺寸，增加性能收益。
在一个例子中，多电容器元件310包括与金属-绝缘体-金属电容器(CMIM)314和垂直原生电容器(CVNCAP)316并联的MOSCAP或CMOS 312。这些元件将提供如目前描述的设计优点，但是显然，其他电容器结构可以用本发明来实施。在一个方面中，并联CMOS312/CMIM 314/CVNCAP 316元件310可以实现旁路电容器功能，且具有约为现有技术单个CMOS元件210的一半或更小的CMOS 312芯片占用面积。此外，在具有不大于CMOS 312的总占用面积的垂直结构中配置并联的CMOS 312/CMIM 314/CVNCAP 316元件310，那么整个并联的CMOS 312/CMIM 314/CVNCAP 316元件310的芯片占用面积也可以约为现有技术单个CMOS元件210的一半或更小。
在另一方面，与元件310的垂直性质无关，并联CMOS312/CMIM 314/CVNCAP 316元件310的寄生漏电流量307可以约为现有技术单个CMOS元件210的寄生漏电流306的量的一半。由此，尽管芯片占用区域的考虑可以表示垂直结构310的优选项，但是其他实施例(未示出)可以具有水平的芯片上结构。
现在参考图4，图示了芯片上的CMOS 400的俯视图。底部衬底(未示出)覆有硅层RX 402，其上布置有多个源极区404、栅极区408和漏极区406。硅层RX 402具有总体长度尺寸LR。每个多晶硅栅极区408具有公共宽度L1412和公共长度408，其中长度408也限定了CMOS400的有效宽度W1414。由此，CMOS 400具有由W1＊LR限定的有效占用面积。
在一个方面中，可以根据公式2限定单个CMOS电容器的电容密度CDMOS：
公式2
CDMOS＝CMOS/(W1＊L1＊n)；
其中n是栅极区408的数目。
在用于65纳米节点电路的一个例子中，可以通过公式将现有技术单个MOS电容器结构的电容密度CMOS确定为等于10fF/μm2。但是，实际的有效电容密度CDMOS_REAL可以通过公式3被定义为由W1＊LR定义的有效CMOS 400占用面积的函数。
公式3
CDMOS_REAL＝CMOS/(W1＊LR)
由此，对于CMOS 400的电容密度CDMOS是10fF/μm2的65纳米节点电路，由公式3确定的实际有效电容密度CDMOS_REAL是4fF/μm2。
现在参考图5，图示了芯片上的MIM电容器500的平面图。对于顶板502，宽度W2 510和长度L2 512，其中顶板502具有比底板504更小的占用面积，根据公式4，电容密度CDMIM可以被定义为顶板502占用面积的函数：
公式4
CDMIM＝CMIM/(W2＊L2)
由此，在用于65纳米节点电路的一个例子中，MIM电容器结构500的电容密度CDMIM可以被公式4确定为2fF/μm2。
现在参考图6，图示了VNCAP电容器结构600的透视图。对于总体电容器宽度W3602和总体电容器长度L3604，可以根据公式5定义电容密度CDVNCAP。
公式5
CDVNCAP＝CVNCAP/(W3＊L3)
由此，在65纳米节点电路的一个例子中，VNCAP电容器结构600的电容密度CDVNCAP可以由公式5确定为2fF/μm2。
现在参考图7，多层透视图例由上述的并联CMOS 312/CMIM314/CVNCAP 316元件310的实施例提供。尽管相对于指定电容器分组内规定数目的金属层以及整个金属层整体来描述本例子，但是应当理解，在此描述的发明不局限于该特定的实施例：将容易明白在这里的教导范围内可以实施或多或少的金属层，以及所属领域的技术人员可以容易用不同的金属层数和组合来形成替换的实施例。CMOS 312用作FEOL电容器并包括第一固体衬底702层；第二硅层703，该硅层包括源极区704、漏极区706和栅极区708；以及第三导电多晶硅接触层705，包括在每个源极区704、漏极区706和栅极区708上布置的分立接触区。CA 712的第四层在多晶硅接触705和BEOL CMIM314和CVNCAP 316电容器结构之间提供接触界面。
CVNCAP 316由三组逐渐增大的金属层限定。四个金属层718的第一底部组716(M1至M4，分别是来自多电容器元件310的底部的第一、第二、第三和第四金属层)各自被绝缘(或电介质)材料层720分离，第一金属层M1与多晶硅接触层712电路连接。更大的金属层726(M5和M6，分别是第5和第6金属层)的第二中间组被安装在第一层组716上并被电介质材料层728互相分开。最后，金属层742的第三最大顶部组740(M7和M8，分别是第7和8金属层)被安装在第二金属层组724顶上并被电介质材料层734互相分开。
在另一方面，三个CVNCAP金属层718、726和742的每一个还包括平行的“-”符号和“+”符号的金属板。更具体地说，CVNCAP第一级金属层M1至M4718每个还包括与多个“-”符号的金属板822成交替水平平行关系的多个“+”符号的金属板820。CVNCAP第二中间级金属层M5和M6每个还包括与多个“-”符号的金属板832成交替水平平行关系的多个“+”符号的金属板830。以及CVNCAP第三顶部级金属层M7和M8 742，每个还包括与多个“-”符号的金属板842成交替水平平行关系的多个“+”符号的金属板840。
MIMCAP 314也是BEOL的一部分并具有顶板752和底板754以及其间的电介质756，MIMCAP 314连接到CVNCAP顶金属层732，如当前将要叙述的。
图8(a)示出了如图7所述的多电容器芯片元件310的图示，包括电路端口(端口1801和端口2802)的连接(为了清楚，CVNCAP中间金属层726和电介质层728被省略)。在图8(b)中示出了图8(a)的元件310的简化电示意图。图8(c)是元件310的CVNCAP316的另一透视图，并且还图示了平行金属板和复合电容结构，以及图8(d)是CVNCAP 316的复合电容器特性的示意性电图例。
根据惯例，芯片组件的BEOL中的电容器(多个)相连接，其中设计电容与负寄生电容相互串联连接并与正极寄生电容并联。由此，端口1 801被电连接到MOSCAP 312栅极708、“-”符号的CVNCAP第一金属层板822、“-”符号的VNCAP第二金属层板832、“-”符号的第三顶金属层板842并电连接到CMIM顶板752。端口2802被电连接到“+”符号的CVNCAP第一金属层板820、“+”符号的CVNCAP第二金属层板830、“+”符号的第三顶金属层板842以及CMIM底板754。
如图8(c)和8(d)所示，在一个方面，三个尺寸渐扩的CVNCAP316底部716、中间部724和顶部740金属层的每一个限定了电容器区域。更具体地说，CVNCAP 316底部金属层M1至M4一起限定了电容器区域860；CVNCAP 316中间层M5和M6一起限定了电容器区域862；以及CVNCAP316顶部金属层M7和M8一起限定了电容器区域864。因此CVNCAP元件316电容值和寄生电容性质是并联的电容器元件860、862和864的电容值以及寄生电容性质。
在一个方面，并联电路结构中的两个无源电容器(CMIM 314和CVNCAP 316)和有源电容器(CMOS 312)由此用作端口1801和端口2802之间的一个芯片上电容器，因此在电路中集成了CMOS312/CMIM 314/CVNCAP 316元件310。
在另一方面，CMOS 312/CMIM 314/CVNCAP 316元件310包括BEOL电容器(CMIM 314/CVNCAP 316)和FEOL电容器(CMOS312)之间的垂直连接，提供了优于其他现有技术结构的节省空间的优点，增加IC上电容密度为单个CMOS芯片上电容器的2倍，且因此提供提高的制造成本效率。
在另一方面，通过使用CVNCAP 316在MIM电容器314和MOS电容器312之间进行连接，与其他现有技术结构相比提高了性能。在一个方面，根据本发明，通过不对称的电容器几何结构完成了新的寄生升压(parasitic boost)结构。
众所周知，在芯片上电容器结构的设计中，每个芯片上的电容器固有地包括两个部件：主电容器结构和通过与至少一个其他电容器或其他类似的电元件接近而形成的至少一个寄生电容器结构。更具体地说，图9图示了CMOS 312/CMIM 314/CVNCAP 316元件310的寄生电容器特性的电示意图。在每个端口1 801和端口2 802中有效地产生了寄生电容器Cp1至Cp6(606至610)，因此，对于每个主电容器有两个寄生电容器Cp，其中：
Cp1606和Cp4607是CMOS电容器312的寄生电容器；
Cp2608和Cp5609是CVNCAP电容器316的寄生电容器；
Cp3610和Cp6611是MIMCAP电容器314的寄生电容器。
但是，由于不对称性，所提交的图中如上所述和图示的CMOS312/CMIM 314/CVNCAP 316元件310的并联和垂直结构的固有的寄生电容被减小。更具体地说，元件310的总电容值CTOTAL和元件310总寄生电容值CPAR可以从以下公式组6导出：
公式组6
CTOTAL＝CMOS//CVNCAP//VMIM//VPAR
CTOTAL＝CMOS+CVNCAP+VMIM+VPAR
CPAR＝Cp1+Cp2+Cp3
因此，获得减小至期望寄生电容的一半设计漏电流，由此提供了芯片功耗的节省，如，在芯片板电路的空闲模式期间。
尽管在这里已经描述了本发明的具体实施例，但是应当理解，在不脱离其范围的条件下可以进行改变，以及这种改变对于这里代表的所属领域的技术人员以及其他技术领域的技术人员来说可以是明显的。上面示出的材料并不是适合于MOS、VNCAP和MIMCAP电容器结构制造的唯一材料，以及对于所属领域的技术人员来说替代材料将是容易明白的。
Claims (20)
1.一种安装在半导体芯片上并包括在第一和第二端口之间并联电路连接的多个渐扩电容器的电容电路组件，该多个并联的渐扩电容器包括至少一个金属氧化物硅电容器和从包括垂直原生电容器和金属-绝缘体-金属电容器的组中选出的至少一个电容器。
2.根据权利要求1的电容电路组件，其中该多个并联的渐扩电容器相对于该半导体芯片具有垂直结构取向；以及
其中该至少一个金属氧化物硅电容器位于该垂直结构的底部并限定了半导体芯片上的电容电路组件的占用面积。
3.根据权利要求2的电容电路组件，其中该多个并联的渐扩电容器包括该半导体芯片的前段制程中的底部金属氧化物硅电容器；
该半导体芯片的后段制程中的中间垂直原生电容器；以及
该后段制程中的顶部金属-绝缘体-金属电容器。
4.根据权利要求3的电容电路组件，其中该多个并联的渐扩电容器限定了复合电容密度值，该复合电容密度值小于具有该组件占用面积的单个MOS电容器的期望的单个金属氧化物硅电容密度值的大约一半。
5.根据权利要求4的电容电路组件，其中该金属氧化物硅电容器具有约4fF/μm2的电容密度；
该垂直原生电容器具有约2fF/μm2的电容密度；以及
该金属-绝缘体-金属电容器具有约2fF/μm2的电容密度。
6.根据权利要求3的电容电路组件，其中该中间垂直原生电容器包括多个水平金属层，每个水平金属层还包括与多个平行负极板交替的多个平行正极板；
其中每个垂直原生电容器平行正极板与第一端口、顶部金属-绝缘体-金属电容器正极板和底部金属氧化物硅电容器正漏极或源极电路连接；以及
其中每个垂直原生电容器平行负极板与第二端口、顶部金属-绝缘体-金属电容器负极板、底部金属氧化物硅电容器栅极以及底部金属氧化物硅电容器负漏极或源极电路连接。
7.根据权利要求6的电容电路组件，其中该多个垂直原生电容器水平金属层还包括：
多个第一下平行金属层，每个具有第一金属层垂直厚度，多个第一金属层的每一个包括多个交替的第一正极板和负极板，多个交替的第一正极板和负极板的每一个具有第一水平宽度；以及
布置在该下平行金属层上并平行于该下平行金属层的多个第二上平行金属层，每个第二上平行金属层具有第二金属层垂直厚度，多个第二上金属层的每个包括多个交替的第二正极板和负极板，多个交替的第二上正极板和负极板的每个具有第二水平宽度。
8.根据权利要求7的电容电路组件，其中该垂直原生电容器具有如下电容；
该垂直原生电容器多个第一下金属层包括垂直原生电容器第一电容器部件；
该垂直原生电容器多个第二上金属层包括垂直原生电容器第二电容器部件，以及
其中该垂直原生电容器电容是垂直原生电容器第一电容器部件和并联的垂直原生电容器第二电容器部件的产物。
9.根据权利要求6的电容电路组件，其中底部金属氧化物硅电容器、中间垂直原生电容器和顶部金属-绝缘体-金属电容器被垂直排列，以相对于半导体芯片呈现垂直不对称的复合电容电路组件。
10.根据权利要求9的电容电路组件，其中：
该底部金属氧化物硅电容器还包括布置在该金属氧化物硅电容器和第一端口之间的相关的第一端口寄生电容器元件以及布置在该金属氧化物硅电容器和第二端口之间的相关的第二端口寄生电容器元件；
该中间垂直原生电容器还包括布置在该垂直原生电容器和第一端口之间的相关的第一端口寄生电容器元件和布置在垂直原生电容器和第二端口之间的相关的第二端口寄生电容器元件；以及
该顶部金属-绝缘体-金属电容器还包括布置在金属-绝缘体-金属电容器和第一端口之间的相关的第一端口寄生电容器元件和布置在金属-绝缘体-金属电容器和第二端口之间的相关的第二端口寄生电容器元件；
其中该电容电路组件具有等于该金属氧化物硅电容器第一端口寄生电容器元件、垂直原生电容器第一端口寄生电容器元件和金属-绝缘体-金属电容器第一端口寄生电容器元件的总和的总寄生电容。
11.一种用于提供复合电容性电路组件的方法，包括以下步骤，
并联地电路连接第一和第二端口之间的多个渐扩电容器，
该多个并联的渐扩电容器包括至少一个金属氧化物硅电容器和从包括垂直原生电容器和金属-绝缘体-金属电容器的组中选出的至少一个电容器。
12.根据权利要求11的方法，还包括相对于半导体芯片在垂直结构中定向多个并联的渐扩电容器的步骤；
其中该至少一个金属氧化物硅电容器位于垂直结构的底部并限定了半导体芯片上的电容电路组件的占用面积。
13.根据权利要求12的方法，还包括以下步骤：
在半导体芯片的前段制程中设置底部金属氧化物硅电容器；
在半导体芯片的后段制程中设置中间垂直原生电容器；以及
在该后段制程中设置顶部金属-绝缘体-金属电容器。
14.根据权利要求13的方法，还包括该多个并联的渐扩电容器限定复合电容密度值的步骤，该复合电容密度值小于具有该组件占用面积的单个MOS电容器的期望的单个金属氧化物硅电容密度值的大约一半。
15.根据权利要求14的方法，其中该金属氧化物硅电容器具有约4fF/μm2的电容密度；
该垂直原生电容器具有约2fF/μm2的电容密度；以及
该金属-绝缘体-金属电容器具有约2fF/μm2的电容密度。
16.根据权利要求13的方法，还包括以下步骤：
形成具有多个水平金属层的中间垂直原生电容器，每个水平金属层还包括与多个平行负极板交替的多个平行正极板；
将每个垂直原生电容器平行正极板与第一端口、顶部金属-绝缘体-金属电容器正极板和底部金属氧化物硅电容器正漏极或源极电连接；以及
将每个垂直原生电容器平行负极板与第二端口、顶部金属-绝缘体-金属电容器负极板、底部金属氧化物硅电容器栅极以及底部金属氧化物硅电容器负漏极或源极电连接。
17.根据权利要求16的方法，还包括形成中间垂直原生电容器水平金属层作为多个第一下平行金属层和多个第二上平行金属层的步骤；
该多个第一下平行金属层的每一个具有第一金属层垂直厚度，多个第一金属层的每一个包括多个交替的第一正极板和负极板，多个交替的第一正极板和负极板的每一个具有第一水平宽度；以及
布置在下平行金属层上并平行于该下平行金属层的多个第二上平行金属层，每个第二上平行金属层具有第二金属层垂直厚度，多个第二上金属层的每一个包括多个交替的第二正极板和负极板，多个交替的第二上正极板和负极板的每一个具有第二水平宽度。
18.根据权利要求17的方法，其中该垂直原生电容器具有如下电容；
该垂直原生电容器多个第一下金属层包括垂直原生电容器第一电容器部件；
该垂直原生电容器多个第二上金属层包括垂直原生电容器第二电容器部件，以及
该方法还包括将该垂直原生电容器电容限定为垂直原生电容器第一电容器部件和并联的垂直原生电容器第二电容器部件的产物的步骤。
19.根据权利要求16的方法，还包括垂直排列底部金属氧化物硅电容器、中间垂直原生电容器和顶部金属-绝缘体-金属电容器，以相对于半导体芯片呈现垂直不对称的复合电容电路组件的步骤。
20.根据权利要求19的方法，还包括以下步骤：
在该金属氧化物硅电容器和第一端口之间布置第一端口寄生电容器元件；
在该金属氧化物硅电容器和第二端口之间布置第二端口寄生电容器元件；
在该垂直原生电容器和第一端口之间布置第一端口寄生电容器元件；
在该垂直原生电容器和第二端口之间布置第二端口寄生电容器元件；
在该金属-绝缘体-金属电容器和第一端口之间布置第一端口寄生电容器元件；
在该金属-绝缘体-金属电容器和第二端口之间布置第二端口寄生电容器元件；以及
提供等于金属氧化物硅电容器第一端口寄生电容器元件、垂直原生电容器第一端口寄生电容器元件和金属-绝缘体-金属电容器第一端口寄生电容器元件的总和的电容性电路组件的总寄生电容。
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