CN105789182A - 一种用于封装级别可靠性测试的mos结构及其制备方法 - Google Patents
一种用于封装级别可靠性测试的mos结构及其制备方法 Download PDFInfo
- Publication number
- CN105789182A CN105789182A CN201610278676.6A CN201610278676A CN105789182A CN 105789182 A CN105789182 A CN 105789182A CN 201610278676 A CN201610278676 A CN 201610278676A CN 105789182 A CN105789182 A CN 105789182A
- Authority
- CN
- China
- Prior art keywords
- electric capacity
- capacity cap
- mos structure
- drain
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 45
- 238000004519 manufacturing process Methods 0.000 title abstract description 3
- 238000004806 packaging method and process Methods 0.000 title abstract 3
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000002184 metal Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 11
- 238000002360 preparation method Methods 0.000 claims description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 239000008186 active pharmaceutical agent Substances 0.000 claims description 7
- 238000012545 processing Methods 0.000 claims description 6
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 238000012356 Product development Methods 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012913 prioritisation Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
本发明方法提出一种用于封装级别可靠性测试的MOS结构，其等效电路为：栅极，漏极、源极和衬底为连接点，源极与衬底相连为等电位点，在漏极和衬底之间添加一个电容，使其与被测MOS的输出电容CDS并联。本发明还提出用于封装级别可靠性测试的MOS结构的制备方法，利用原有MOS结构的制程，在被测MOS结构内部增加电容，以有源区为下极板，栅氧层为介质，以多晶为上极板，再利用原有MOS制程中的接触孔和金属使该电容上极板与MOS结构的漏极的连接，下极板与MOS结构的衬底连接，实现与该MOS结构原有的输出电容CDS并联，从而改变其实际输出电容的电容值，既而改变外加频率，实现其与工频(50Hz)发生共振的条件无法得到满足，达到避免可靠性测试时发生共振的最终目的。
Description
技术领域
本发明涉及集成电路技术领域，特别涉及一种用于封装级别可靠性测试的MOS结构及其制备方法。
背景技术
现有技术中，进行封装级别器件的可靠性测试前，都需要进行一次QuickCheck，以判定被测器件的初始参数是否正常。通常QuickCheck需要测量被测器件的漏极Id和栅极Ig的漏电流，同时也对被测器件open或short类的失效进行剔除。
实际操作中，QuickCheck会因为测试中发生共振而出现测量值的漂移，其结果如图1所示。图1中左边部分为正常的QuickCheck结果，说明被测器件正常，右边部分为发生共振后QuickCheck结果，明显的，Id和Ig的数值都不同程度变大，其中Ig更是增大了102倍以上。发生共振的测量结果是假值，不能用以判断被测器件状态，这也使可靠性测试无法继续进行。
共振是当外加频率与固有频率相同或接近产生最大振幅的现象。当被测器件输出电容的容抗与测试设备电感的感抗的频率与工频(50Hz)相等或相近，就会产生共振。共振时，测试设备电感与被测器件输出电容上承载的电流或电压比正常值大得多，直接导致测试结果失真。因此，现有技术的测量中，一旦发生共振必须停止测量，然后采取更换测试方式的方法：改多样品连续测试为单一样品单独测试并更换测试机台种类，重新进行尝试。这种测试方法的改变直接造成了测试时间的浪费，更可能影响产品开发的进度。
因此需要开发一种用于封装级别可靠性测试的MOS结构，改变其输出电容的电容值，使其与工频(50Hz)发生共振的条件无法得到满足，实现避免可靠性测试时发生共振的最终目的。
发明内容
本发明所要解决的技术问题是改变封装级MOS结构输出电容的电容值，使其与工频发生共振的条件不能满足，实现避免可靠性测试时发生共振的最终目的。
为解决上述技术问题，本发明提出一种用于封装级别可靠性测试的MOS结构，所述被测MOS结构等效电路如下：栅极G，漏极D、源极S和衬底B为电路连接点，源极S与衬底B相连为等电位点，栅极G串联电阻RG，栅极G和漏极D之间串联电容CGD，栅极G和源极S之间串联电容CGS，漏极D和源极S之间串联电容CDS，本体二极管body-diode与CDS并联位于漏极D和源极S之间，其特征在于，所述被测MOS的漏极D和衬底B之间有一个电容Cap与CDS并联；
可选的，所述电容Cap的上、下极板分别由所述被测MOS的栅极多晶层和有源区衬底构成，所述电容Cap的介质由被测MOS的栅氧层构成；
可选的，所述电容Cap的上、下极板分别由所述被测MOS的金属层和有源区衬底构成，所述电容Cap的介质由被测MOS的金属前介质膜ILD构成
优选的，改变所述电容Cap的上、下极板面积可以改变其电容值，所述电容Cap的电容值满足0.1pF～10pF。
本发明还提出一种用于封装级别可靠性测试的MOS结构的制备方法，所述被测MOS等效为电路如下：栅极G，漏极D、源极S和衬底B为电路连接点，源极S与衬底B相连为等电位点，栅极G串联电阻RG，栅极G和漏极D之间串联电容CGD，栅极G和源极S之间串联电容CGS，漏极D和源极S之间串联电容CDS，本体二极管body-diode与CDS并联位于漏极D和源极S之间，所述被测MOS结构的漏极D和衬底B之间有一个电容Cap，所述电容Cap与被测MOS结构的输出电容CDS并联，其特征在于，以有源区为所述电容Cap下电极与衬底B连接，以氧化物为所述电容Cap的介质，以多晶或金属为所述电容Cap的上电极与漏极D连接，所述电容Cap与被测MOS结构由一个制程同时制备完成；
可选的，所述电容Cap以栅氧层为介质，以多晶栅为上极板，具体制备步骤为：
步骤S01：修改被测MOS结构的版图，添加电容Cap的图形后制版；
步骤S02：使用修改的有源区掩膜版，制备电容Cap下极板；
步骤S03：淀积栅氧层，制备电容Cap的介质；
步骤S04：使用修改的多晶掩膜版，制备电容Cap上极板；
步骤S05：与被测MOS结构同时形成接触孔，完成金属连接；
可选的，所述电容Cap以金属前介质膜ILD为介质，以金属为上极板，具体制备步骤为：
步骤S01：修改被测MOS结构的版图，添加电容Cap的图形后制版；
步骤S02：使用修改的有源区掩膜版，制备电容Cap下极板；
步骤S03：完成栅氧化和多晶栅刻蚀后，淀积金属前介质膜ILD，CMP研磨ILD到需要厚度，作为电容Cap的介质；
步骤S04：使用修改的金属掩膜版，制备电容Cap上极板；
可选的，步骤S01所述添加电容Cap的图形，通过改变图形面积以改变电容Cap的电容值。
由于共振是外加频率与固有频率相同或接近从而产生最大振幅的现象。对封装级器件可靠性测试而言，产生共振的条件是被测器件输出电容的容抗与测试设备电感的感抗的频率与工频(50Hz)相等或相近。共振发生时，测试设备电感与被测器件输出电容上承载的电流或电压比正常值大得多，严重时可能造成被测器件或测试设备的损坏。为避免共振的发生，本发明从改变被测器件结构着手，通过在被测MOS结构内部增加电容Cap，使其与该MOS结构原有的输出电容CDS并联，新的输出电容值为：Ccap+CDS，从而改变其实际输出电容的电容值，既而改变外加频率，实现其与工频(50Hz)发生共振的条件无法得到满足，达到避免可靠性测试时发生共振的最终目的。
与现有技术相比，本发明方法通过在被测MOS结构的漏极D到衬底B之间并联电容，直接改变其输出电容值，使被测MOS结构的频率远离工频(50Hz)，从根本上避免可靠性测试时共振的发生。
同时，本发明还提出了完成这种用于封装级别可靠性测试的MOS结构的制备方法，在该MOS结构的原有版图中添加电容Cap的图形：以有源区为电容Cap下极板，使电容Cap下极板与MOS结构的衬底B连接；以氧化物为所述电容Cap的介质；以多晶或金属为所述电容Cap的上电极与漏极D连接。
由上文可知，本发明提出的用于封装级别可靠性测试的MOS结构，在被测MOS结构的漏极D到衬底B之间并联电容，直接改变其输出电容值。所添加的电容Cap与原有MOS结构合为一体。本发明提出的用于封装级别可靠性测试的MOS结构的制备方法与MOS结构本身的制程完全兼容，真正实现所添加电容Cap与被测MOS结构通过同一集成电路制程，同步制备完成。
综上所述，本发明提出的用于封装级别可靠性测试的MOS结构及其制备方法，利用原有MOS结构的制程，在被测MOS结构内部增加电容，使其与该MOS结构原有的输出电容CDS并联，从而改变其实际输出电容的电容值，既而改变外加频率，实现其与工频(50Hz)发生共振的条件无法得到满足，达到避免可靠性测试时发生共振的最终目的。
附图说明
图1是QuickCheck正常结果和共振结果示意图。
图2a～2b是常规MOS结构和本发明被测MOS结构等效电路的示意图。
图3a～3b是常规NMOS结构和本发明以栅氧为电容介质的被测NMOS结构版图的示意图。
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
其次，本发明利用示意图进行详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。
下面结合说明书附图对本发明的实施例进一步说明。
本实施例以封装的NMOS作为封装级别MOS结构进行可靠性测试。本实施例中的测试系统为Infinity(一种封装级别的可靠性测试系统)。
常规NMOS器件的等效电路如图2a所示：栅极G，漏极D、源极S和衬底B为电路连接点，源极S与衬底B相连为等电位点，栅极G串联电阻1-RG，栅极G和漏极D之间串联电容2-CGD，栅极G和源极S之间串联电容3-CGS，漏极D和源极S之间串联电容4-CDS，本体二极管5-BodyDiode与CDS并联位于漏极D和源极S之间。
由等效电路可知，常规NMOS的输出电容Cout＝CDS。
本发明提出的被测MOS结构的等效电路如图2b所示：栅极G，漏极D、源极S和衬底B为电路连接点，源极S与衬底B相连为等电位点，栅极G串联电阻1-RG，栅极G和漏极D之间串联电容2-CGD，栅极G和源极S之间串联电容3-CGS，漏极D和源极S之间串联电容4-CDS，本体二极管5-BodyDiode与CDS并联位于漏极D和源极S之间，所述被测MOS结构的漏极D和衬底B之间有一个电容Cap，所述电容Cap与被测MOS结构的CDS并联。
由等效电路可知，本发明的被测NMOS结构的输出电容为CDS与Ccap并联，也就是Cout＝CDS+Ccap。
公式(1)中，εr为SiO2介电常数，S为电容极板面积，k为静电力常数k＝9×109N·m2/C2，d为电容上下极板的距离。
本发明提出了两种电容Cap的制备方案，都可以使电容Cap与被测NMOS结构同步制备完成。
第一种，最优实施例，以栅氧层为电容介质，多晶栅为电容上极板。
采用添加有电容Cap图形的掩膜版，以有源区为电容Cap下极板，使电容Cap下极板与MOS结构的衬底B连接；以栅氧层为电容Cap的介质；再以多晶为电容Cap上极板，利用常规的NMOS制程中的接触孔和金属，实现完成电容Cap与NMOS结构的同步制备完成。这种方案，电容Cap的介质为栅氧层SiO2，介质厚度即为栅氧层的厚度。根据公式(1)，改变其上、下极板的面积就可以按照产品或实际测量的需求改变所添加的电容Cap的大小，从而直接改变被测NMOS结构输出电容的大小，使被测NMOS结构与工频(50Hz)发生共振的条件无法得到满足，实现避免可靠性测试时发生共振的目的。
第二种，以金属前介质为电容介质，金属为电容上极板。
采用添加有电容Cap图形的掩膜版，以有源区为电容Cap下极板，使电容Cap下极板与MOS结构的衬底B连接；后续制备常规NMOS的栅氧层和多晶栅；接着，淀积金属前介质ILD：介质可以是USG、BSG、PSG或BPSG等常用的氧化物，然后CMP研磨至需要的厚度；再以金属为电容Cap上极板，实现电容Cap上极板与漏极D的连接，使电容Cap与NMOS结构同步制备完成。本方案中，电容Cap的介质为ILD，介质厚度即为研磨后ILD的厚度。同样，改变其上、下极板的面积就可以改变所添加的电容Cap的大小。但由于ILD的厚度往往是第一方案中栅氧层厚度的数百倍，根据公式(1)，需要调整上、下极板和介质厚度的关系使所添加的电容满足产品或实际测量的需求，使被测NMOS结构的实际输出电容与工频(50Hz)发生共振的条件无法得到满足，实现避免可靠性测试时发生共振的目的。
本实施例的优化方案为添加0.1pF的电容与CDS并联。
常规NMOS结构的版图如图3a所示，其中1为有源区，2为多晶栅，栅氧层位于多晶栅的下方(图中没有显示)，多晶栅2的两边，有源区1的上方分别为NMOS的源极S和漏极D，通过接触孔3与金属4连接。如图可见，有源区1分成两个部分，覆盖有多晶栅2的一部分构成了NMOS的源漏极，另一部分通过接触孔3和金属4的引出，与衬底B相连。
本发明提出的以栅氧为电容介质的被测NMOS结构的版图如图3b所示，其中与常规结构不同的是添加了电容Cap。该电容以有源区1为下极板，多晶栅2为上极板，栅氧层位于多晶栅的下方，为电容介质(图中没有显示)。该电容的上、下极板分别通过接触孔3和金属4与漏区D以及衬底B相连，实现与被测NMOS输出电容CDS的并联。
本发明提出的以ILD为电容介质的被测NMOS结构，其电容上极板即为金属，因此需要改动的掩膜版较少，这里没有列出具体版图
综上所述，本发明提出的用于封装级别可靠性测试的MOS结构及其制备方法，利用原有MOS结构的制程，在被测MOS结构内部增加电容Cap，使其与该MOS结构原有的输出电容CDS并联，从而改变其实际输出电容的电容值，既而改变外加频率，实现其与工频(50Hz)发生共振的条件无法得到满足，达到避免可靠性测试时发生共振的最终目的。
上述描述仅是对本发明实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (8)
1.一种用于封装级别可靠性测试的MOS结构，所述被测MOS结构等效电路如下：栅极G，漏极D、源极S和衬底B为电路连接点，源极S与衬底B相连为等电位点，栅极G串联电阻RG，栅极G和漏极D之间串联电容CGD，栅极G和源极S之间串联电容CGS，漏极D和源极S之间串联电容CDS，本体二极管body-diode与CDS并联位于漏极D和源极S之间，其特征在于，所述被测MOS的漏极D和衬底B之间有一个电容Cap与CDS并联。
2.如权利要求1所述的一种用于封装级别可靠性测试的MOS结构，其特征在于，所述电容Cap的上、下极板分别由所述被测MOS的栅极多晶层和有源区衬底构成，所述电容Cap的介质由被测MOS的栅氧层构成。
3.如权利要求1所述的一种用于封装级别可靠性测试的MOS结构，其特征在于，所述电容Cap的上、下极板分别由所述被测MOS的金属层和有源区衬底构成，所述电容Cap的介质由被测MOS的金属前介质膜ILD构成。
4.如权利要求2或3所述的一种用于封装级别可靠性测试的MOS结构，其特征在于，改变所述电容Cap的上、下极板面积可以改变其电容值，所述电容Cap的电容值满足0.1pF～10pF。
5.一种用于封装级别可靠性测试的MOS结构的制备方法，所述被测MOS等效为电路如下：栅极G，漏极D、源极S和衬底B为电路连接点，源极S与衬底B相连为等电位点，栅极G串联电阻RG，栅极G和漏极D之间串联电容CGD，栅极G和源极S之间串联电容CGS，漏极D和源极S之间串联电容CDS，本体二极管body-diode与CDS并联位于漏极D和源极S之间，所述被测MOS结构的漏极D和衬底B之间有一个电容Cap，所述电容Cap与被测MOS结构的输出电容CDS并联，其特征在于，以有源区为所述电容Cap下电极与衬底B连接，以氧化物为所述电容Cap的介质，以多晶或金属为所述电容Cap的上电极与漏极D连接，所述电容Cap与被测MOS结构由一个制程同时制备完成。
6.如权利要求5所述的一种用于封装级别可靠性测试的MOS结构的制备方法，所述电容Cap以栅氧层为介质，以多晶栅为上极板，具体制备步骤为：
步骤S01：修改被测MOS结构的版图，添加电容Cap的图形后制版；
步骤S02：使用修改的有源区掩膜版，制备电容Cap下极板；
步骤S03：淀积栅氧层，制备电容Cap的介质；
步骤S04：使用修改的多晶掩膜版，制备电容Cap上极板；
步骤S05：与被测MOS结构同时形成接触孔，完成金属连接。
7.如权利要求5所述的一种用于封装级别可靠性测试的MOS结构的制备方法，所述电容Cap以金属前介质膜ILD为介质，以金属为上极板，具体制备步骤为：
步骤S01：修改被测MOS结构的版图，添加电容Cap的图形后制版；
步骤S02：使用修改的有源区掩膜版，制备电容Cap下极板；
步骤S03：完成栅氧化和多晶栅刻蚀后，淀积金属前介质膜ILD，CMP研磨ILD到需要厚度，作为电容Cap的介质；
步骤S04：使用修改的金属掩膜版，制备电容Cap上极板。
8.如权利要求6或7所述的一种用于封装级别可靠性测试的MOS结构的制备方法，其特征在于，步骤S01所述添加电容Cap的图形，通过改变图形面积以改变电容Cap的电容值。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610278676.6A CN105789182A (zh) | 2016-04-29 | 2016-04-29 | 一种用于封装级别可靠性测试的mos结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610278676.6A CN105789182A (zh) | 2016-04-29 | 2016-04-29 | 一种用于封装级别可靠性测试的mos结构及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN105789182A true CN105789182A (zh) | 2016-07-20 |
Family
ID=56399040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610278676.6A Pending CN105789182A (zh) | 2016-04-29 | 2016-04-29 | 一种用于封装级别可靠性测试的mos结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105789182A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107369632A (zh) * | 2017-07-12 | 2017-11-21 | 欧阳慧琳 | 一种未封装功率器件芯片的可靠性测试方法和系统 |
| CN109980909A (zh) * | 2019-01-21 | 2019-07-05 | 广州金升阳科技有限公司 | 一种变压器漏感能量吸收电路及其控制方法 |
| WO2022142372A1 (zh) * | 2020-12-28 | 2022-07-07 | 无锡华润上华科技有限公司 | 一种浮置源极接触刻蚀工艺的测试结构以及监控方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03190302A (ja) * | 1989-12-19 | 1991-08-20 | Mitsubishi Electric Corp | 電界効果トランジスタを使用した共振回路 |
| CN1296290A (zh) * | 1999-11-12 | 2001-05-23 | 摩托罗拉公司 | 互补金属氧化物半导体工艺中的线性电容器结构 |
| CN101410944A (zh) * | 2006-05-18 | 2009-04-15 | 国际商业机器公司 | 高成品率高密度芯片上电容器设计 |
| CN101452910A (zh) * | 2007-12-07 | 2009-06-10 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的测试结构 |
| CN102623515A (zh) * | 2011-01-25 | 2012-08-01 | 台湾积体电路制造股份有限公司 | Mos变抗器结构和方法 |
| US20130169308A1 (en) * | 2012-01-04 | 2013-07-04 | International Business Machines Corporation | Lcr test circuit structure for detecting metal gate defect conditions |
| CN103884873A (zh) * | 2014-03-20 | 2014-06-25 | 上海华力微电子有限公司 | 一种防止可靠性测试时发生共振的结构 |
-
2016
- 2016-04-29 CN CN201610278676.6A patent/CN105789182A/zh active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03190302A (ja) * | 1989-12-19 | 1991-08-20 | Mitsubishi Electric Corp | 電界効果トランジスタを使用した共振回路 |
| CN1296290A (zh) * | 1999-11-12 | 2001-05-23 | 摩托罗拉公司 | 互补金属氧化物半导体工艺中的线性电容器结构 |
| CN101410944A (zh) * | 2006-05-18 | 2009-04-15 | 国际商业机器公司 | 高成品率高密度芯片上电容器设计 |
| CN101452910A (zh) * | 2007-12-07 | 2009-06-10 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的测试结构 |
| CN102623515A (zh) * | 2011-01-25 | 2012-08-01 | 台湾积体电路制造股份有限公司 | Mos变抗器结构和方法 |
| US20130169308A1 (en) * | 2012-01-04 | 2013-07-04 | International Business Machines Corporation | Lcr test circuit structure for detecting metal gate defect conditions |
| CN103884873A (zh) * | 2014-03-20 | 2014-06-25 | 上海华力微电子有限公司 | 一种防止可靠性测试时发生共振的结构 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107369632A (zh) * | 2017-07-12 | 2017-11-21 | 欧阳慧琳 | 一种未封装功率器件芯片的可靠性测试方法和系统 |
| CN109980909A (zh) * | 2019-01-21 | 2019-07-05 | 广州金升阳科技有限公司 | 一种变压器漏感能量吸收电路及其控制方法 |
| WO2022142372A1 (zh) * | 2020-12-28 | 2022-07-07 | 无锡华润上华科技有限公司 | 一种浮置源极接触刻蚀工艺的测试结构以及监控方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10629756B2 (en) | Semiconductor structure | |
| US9121891B2 (en) | Apparatus and methods for de-embedding through substrate vias | |
| CN105789182A (zh) | 一种用于封装级别可靠性测试的mos结构及其制备方法 | |
| CN110265315B (zh) | 一种栅氧化层等效厚度的精确测试方法 | |
| CN104851876A (zh) | 一种半导体器件可靠性测试结构的保护电路及保护方法 | |
| Ahn et al. | Efficient Scalable Modeling of Double-$\pi $ Equivalent Circuit for On-Chip Spiral Inductors | |
| CN102854398A (zh) | 寄生电容的测量方法以及栅介质层厚度的计算方法 | |
| CN104362172B (zh) | 具有终端环的半导体芯片结构及其制造方法 | |
| CN103943606B (zh) | 一种半导体器件中缺陷的检测结构及检测方法 | |
| CN102147434B (zh) | 一种测试电感的方法 | |
| Jacquinot et al. | Characterization, modeling and optimization of 3D embedded trench decoupling capacitors in Si-RF interposer | |
| CN104218026B (zh) | 半导体检测结构及检测方法 | |
| Kumar et al. | Core magnetization effect in sweep frequency response analysis for transformer diagnosis | |
| Raskin | High resistivity SOI wafer for mainstream RF system-on-chip | |
| Pouya et al. | Subarray-SHORT De-embedding for improving accuracy of on-wafer measurements of devices for millimeter and submillimeter-wave applications | |
| Zou et al. | A novel wideband 1-π model with accurate substrate modeling for on-chip spiral inductors | |
| Liu et al. | An Improved 220-GHz Small-Signal Equivalent Circuit Model Considering Stray Capacitance Effect | |
| Lombard et al. | MIM capacitors model determination and analysis of parameter influence | |
| CN103531443B (zh) | 半导体器件及其制造方法 | |
| Büyüktas et al. | Simulation and modelling of a high-performance trench capacitor for RF applications | |
| CN108172526A (zh) | 一种检测多晶硅是否出现短路的检测方法 | |
| Panda et al. | SiGe HBT device characterization up-to 500 GHz: Procedure and layout improvement of calibration standards | |
| Geiselbrechtinger et al. | A high-performance trench capacitor integrated in a passive integration technology | |
| Kurui et al. | A CMOS embedded RF-MEMS tunable capacitor for multi-band/multi-mode smartphones | |
| Zhang et al. | De-embedding of on-chip inductor at millimeter-wave range |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20160720 |