CN101308846B - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件，旨在增强具有第一至第四电容元件的半导体器件的可靠性。第一至第四电容元件布置在半导体衬底之上。第一和第二电容元件的串联电路和第三和第四电容元件的串联电路并联地耦合在第一和第二电势之间。第一和第三电容元件的下电极分别由共同导体图案形成，并耦合到第一电势。第二和第四电容元件的下电极分别由与上述导体图案相同层的导体图案形成，并耦合到第二电势。第一和第二电容元件的上电极分别由共同导体图案形成，并达到浮置电势。第三和第四电容元件的上电极分别由与上述导体图案相同层的导体图案形成，并达到浮置电势，但是不通过导体耦合到第一和第二电容元件的上电极。

Description

半导体器件
相关申请的交叉参考
在此通过参考引入2007年5月17日提交的日本专利申请No.2007-131677的全部公开内容，包括说明书、附图及摘要。
技术领域
本发明涉及半导体器件，更具体地涉及一种当应用于具有电容元件的半导体器件时有效的技术。
背景技术
通过在半导体衬底之上形成MISFET和电容器并通过布线在各个元件之间进行耦合，已经形成了各种半导体器件。
日本未审专利公开No.Hei8(1996)-306870(专利文件1)已经描述了这样一种技术，其中通过使用在形成MOS晶体管或者双极性元件时形成的层来串联耦合一个或更多MOS电容元件或者结电容元件来配置升压电路所需的电容，并且将该串联连接的数目设置成使施加到MOS电容元件和结电容元件中每一个的电压达到其击穿电压的数目或者更低的数目。
发明内容
根据本发明人的论述，已经发现以下内容。
近来，对于半导体器件所需可靠性的增强的需求日益增加。与其他应用相比，用于车载应用的半导体器件尤其需要高可靠性。当本身用作半导体芯片的半导体器件所需的可靠性较高时，形成在该芯片中的各种元件需要更高的可靠性。在芯片内形成的元件中，面积大且有效应力时间(effective stress time)长的电容元件特别需要高可靠性。
作为高可靠性的电容元件，存在有公知的所谓MOS(金属氧化物半导体)型电容元件，其中使用了通过对半导体衬底进行热氧化而形成的栅极绝缘膜用于电容绝缘膜。由于电容绝缘膜可以通过MOS型电容元件中的热氧化来形成，所以可以形成膜质量令人满意的电容绝缘膜，并且很难发生电极间绝缘泄漏和绝缘击穿，因此使得可以提高每个单独电容元件的可靠性。
然而，当在相对电极之间存在弱点时，即使一个点，每个电容元件也会导致源自其中的泄漏或者短路，并且存在使用该电容元件的整个电路不能执行期望的操作的可能性。因此，即使当使用了高可靠性的MOS型电容元件时，仍存在对于增强使用电容元件的整个电路的可靠性的要求。
由于半导体衬底的排他性占有的区域较大，且不能在该区或者区域内形成晶体管等，所以MOS型电容元件变得不利于实现芯片面积的减少。另一方面，由于PIP(多晶硅绝缘体多晶硅)型电容元件和MIM(金属绝缘体金属)型电容元件可以形成在位于半导体衬底之上的层间绝缘膜之上，所以诸如晶体管的其他元件还可以形成在电容元件之下。这对于芯片面积的减少是有利的。然而，由于电极间电容绝缘膜通过CVD方法等形成而不通过热氧化膜形成，所以与MOS型电容元件相比，PIP型电容元件和MIM型电容元件可靠性易于更低。因此，即使当使用了PIP型电容元件和MIM型电容元件时，仍存在对于增强使用电容元件的整个电路的可靠性的要求。
还期望在增强使用电容元件的整个电路的可靠性时抑制半导体器件的制造成本的增加
本发明的一个目标是提供一种技术，其能够增强具有使用电容元件的电路的半导体器件的可靠性。
本发明的另一目标是提供一种技术，其能够使具有使用电容元件的电路的半导体器件的可靠性提高与其制造成本降低之间兼容。
通过本说明书和附图的描述，本发明的上述目标、其他目标及新颖特征都将变得显而易见。
本申请中公开的本发明中的代表性发明的概要将简要描述如下：
本发明提供了一种半导体器件，其具有布置在半导体衬底之上的第一、第二、第三和第四电容元件。第一、第二、第三和第四电容元件的一个电极分别由同一层的导体层形成，而其另一电极分别由同一层的导体层来形成。第一和第三电容元件的该一个电极通过导体彼此电耦合，并耦合到第一电势。第二和第四电容元件的该一个电极通过导体彼此电耦合，并耦合到与第一电势不同的第二电势。另外，第一和第二电容元件的另一电极通过导体彼此电耦合，并达到浮置电势。第三和第四电容元件的另一电极通过导体彼此电耦合，并达到浮置电势，并且不通过导体与第一和第二电容元件的另一电极耦合。
本发明提供了一种半导体器件，其包括形成在半导体衬底之上的电路，其中每个均包括一对第一和第二电容元件的串联电路以复数形式并联地耦合在第一电势和与所述第一电势不同的第二电势之间。串联电路中的第一和第二电容元件的一个电极分别由同一层的导体层形成，而其另一电极分别由另外的同一层的导体层来形成。串联电路中的第一电容元件的该一个电极分别通过导体而彼此电耦合，并且耦合到第一电势。串联电路中的第二电容元件的该一个电极分别通过导体彼此电耦合，并且耦合到第二电势。另外，在各个串联电路中的第一电容元件的另一电极和第二电容元件的另一电极分别通过导体彼此电耦合并且达到浮置电势，但是不通过导体耦合到其他串联电路中的第一和第二电容元件的另一电极。
本申请中公开的本发明中的代表性发明的有益效果将简要描述如下：
可以增强半导体器件的可靠性。
可以降低该半导体器件的制造成本。
附图说明
图1示出了根据本发明第一实施例的半导体器件的概念结构的局部透视图；
图2示出了根据本发明第一实施例的半导体器件的局部平面图；
图3示出了根据本发明第一实施例的半导体器件的局部剖面图；
图4示出了根据本发明第一实施例的半导体器件的局部剖面图；
图5示出了根据本发明第一实施例的半导体器件的局部剖面图；
图6示出了根据本发明第一实施例的半导体器件的局部剖面图；
图7示出了根据本发明第一实施例的半导体器件的局部电路图；
图8示出了通过在电势V1和V2之间提供电容元件而形成的电路的电路图；
图9示出了根据本发明第一实施例的半导体器件的变型的透视图；
图10示出了根据本发明第一实施例的半导体器件的另一变型的平面图；
图11示出了图10所示半导体器件的电路图；
图12示出了根据本发明第一实施例的半导体器件的制造工艺的局部剖面图；
图13示出了图12之后的半导体器件的制造工艺的局部剖面图；
图14示出了根据本发明第二实施例的半导体器件的概念结构的局部透视图；
图15示出了根据本发明第二实施例的半导体器件的局部平面图；
图16示出了根据本发明第二实施例的半导体器件的局部剖面图；
图17示出了根据本发明第二实施例的半导体器件的局部剖面图；
图18示出了根据本发明第二实施例的半导体器件的局部剖面图；
图19示出了根据本发明第二实施例的半导体器件的局部剖面图；
图20示出了根据本发明第二实施例的半导体器件的制造工艺的局部剖面图；
图21示出了图20之后的半导体器件的制造工艺的局部剖面图；
图22示出了图21之后的半导体器件的制造工艺的局部剖面图；
图23示出了根据本发明第三实施例的半导体器件的局部平面图；
图24示出了根据本发明第三实施例的半导体器件的局部剖面图；
图25示出了根据本发明第三实施例的半导体器件的局部剖面图；
图26示出了根据本发明第三实施例的半导体器件的局部剖面图；
图27示出了根据本发明第三实施例的半导体器件的局部剖面图；
图28示出了根据本发明第三实施例的半导体器件的制造工艺的局部剖面图；
图29示出了图20之后的半导体器件的制造工艺的局部剖面图；
图30示出了图21之后的半导体器件的制造工艺的局部剖面图；
图31示出了根据本发明第四实施例的半导体器件的局部电路图；
图32示出了根据本发明第四实施例的半导体器件的整体平面图；
图33示出了根据本发明第四实施例的半导体器件的局部平面图；
图34示出了根据本发明第四实施例的半导体器件的局部平面图；
图35示出了根据本发明第四实施例的半导体器件的局部平面图；
图36示出了根据本发明第四实施例的半导体器件的局部剖面图；
图37示出了根据本发明第四实施例的半导体器件的局部剖面图；
图38示出了根据本发明第四实施例的半导体器件的局部剖面图；
图39示出了根据本发明第四实施例的半导体器件的局部剖面图；
图40示出了根据本发明第四实施例的半导体器件的局部剖面图；以及
图41示出了根据本发明第四实施例的半导体器件的局部剖面图。
具体实施方式
在下面的实施例中，在任何时候为方便而情况需要时，将通过把本发明分成多个部分或者多个实施例来描述本发明。然而，除非另外特别说明，否则所述多个部分或者多个实施例并非彼此不相关。其中之一必然利用其他部分或者实施例中一些或者所有的变型、细节以及补充说明来描述。当在下面的实施例中，提及元件的数字等时(例如零件数量、数值、量、范围等)时，其数目并不仅限于特定数字，而是可以大于或者小于或者等于特定数字，除非另外特别说明或者原则上明确地限制为特定数字。也无需说明的是，在下列实施例中使用的部件(包括元件或者要素步骤等)并非总是必须的，除非另外特别说明以及原则上明确认为是明确必须的。类似地，当在以下实施例中提及部件的形状、位置关系等时，它们将会包括与它们的形状等基本类似或者相似的形状、位置关系等，除非另外特别说明以及原则上被认为是明确并非如此。这甚至可以类似地应用于上述数值和范围。
下面，将根据附图详细地描述本发明的优选实施例。在用于描述实施例的所有附图中，分别给予每个具有相同功能的组成元件或部件以相同的附图标记，并且省略了对它们的重复说明。除非特别需要，否则原则上将不重复对相同或者相似部件的描述。
在这些实施例中使用的附图中，即使在剖面图的情况下，也可能省略了某些阴影，以便使得易于查看附图。即使在平面图的情况下，也可能提供了某些阴影，以便使得易于查看附图。
第一优选实施例
下面将参考附图来描述根据本实施例的半导体器件。本实施例的半导体器件是具有电容元件的半导体器件。
图1示出了根据本实施例的半导体器件的概念结构的局部透视图，图2示出了根据本实施例的半导体器件的局部平面图，图3至图6分别示出了其局部剖面图，图7示出了其局部电路图。沿着图2的线A1-A1截取的剖面图对应于图3，沿着图2的线A2-A2截取的剖面图对应于图4，沿着图2的线A3-A3截取的剖面图对应于图5，沿着图2的线A4-A4截取的剖面图对应于图6。图1至图6中示出的电容元件C1至C4形成的电路对应于图7。顺便说明，在图1和图2中仅仅示出了导体图案Me1a、Me1b、Me2a和Me2b，不示出除上述之外的配置。在图2中，导体图案Me2a和Me2b的平面布局分别以实线指示，导体图案Me1a和Me1b的平面布局分别以虚线指示。
在半导体衬底1的主要表面或主表面之上形成各种元件，该半导体衬底1构成图1至图6所示的根据本实施例的半导体器件。在其上还形成层间绝缘膜和布线层。在图3至图6中，其中形成了元件、层间绝缘膜和布线层等的区域被总体示出为器件或元件区域2。绝缘膜3作为层间绝缘膜形成在其对应的器件区域2之上。
导体图案(导体层图案)Me1a和Me1b形成在绝缘膜3之上。在本实施例中，导体图案Me1a和Me1b分别包括金属图案(金属层图案)。导体图案(第一导体图案)Me1a和导体图案(第二导体图案)Me1b分别包括同一层的导体层(第一导体层：本实施例中的金属层)并且在同一工艺步骤中形成。导体图案Me1a和导体图案Me1b不通过导体彼此耦合(即，没有直流电流流动)。
在图3至图6中，绝缘膜(层间绝缘膜)4形成在绝缘膜3之上，并且导体图案Me1a和Me1b埋置在绝缘膜4中所提供的它们相应的沟槽(开口)中。在这种情况下，导体图案Me1a和Me1b可以通过镶嵌(Damascene)方法来形成。作为另一实施方式或者形式，还可以通过省略绝缘膜4的形成并对绝缘膜3之上形成的导体层(本实施例中的金属层)构图来形成导体图案Me1a和Me1b。在这种情况下，导体图案Me1a和Me1b分别包括构图的导体层(本实施例中的金属层)。
导体图案Me2a和Me2b分别形成在位于导体图案Me1a和Me1b之上的层中。在本实施例中，导体图案Me2a和Me2b还分别包括金属图案(金属层图案)。导体图案(第二导体图案)Me2a和导体图案(第四导体图案)Me2b分别包括同一层的导体层(第二导体层：本实施例中的金属层)，并且在同一工艺步骤中形成。导体图案Me2a和导体图案Me2b不通过导体彼此耦合(即，没有直流电流流动)。
顺便说明，当在本申请中描述包括导体的多个部件(对应于电极、导体图案或者半导体区域等)之间的连接关系时，“不通过导体耦合”的表达意指在部件之间不形成通过导体而彼此耦合的导电通路。因此，当在部件之间没有形成通过导体而彼此耦合的导电通路时，即使该部件通过电容元件彼此耦合，这些部件也可以被表达为“不通过导体彼此耦合”。由于不形成仅通过导体而使导体图案Me2a和导体图案Me2b耦合的导电通路，所以尽管正如从作为实例的图7的电路图中显而易见的那样，导体图案Me2a和导体图案Me2b通过电容元件C1和C3的串联电路和电容元件C2和C4的串联电路而彼此耦合(彼此电容耦合)，但是导体图案Me2a和导体图案Me2b可以被表达为“不通过导体彼此耦合”。另一方面，当在本申请中描述包括导体的多个部件(对应于电极、导体图案或者半导体区域等)之间的连接关系时，“通过导体彼此电耦合”的表达意指在部件之间形成了通过导体而彼此耦合的导电通路。通过导体而耦合的导电通路可以利用例如与部件位于同一层的导体图案、位于不同层的导体图案、层间连接插塞等来单独地或者组合地形成。
如图1和图2所示，导体图案Me2a延伸使得与导体图案Me1a和导体图案Me1b两者交叉。导体图案Me2b也延伸使得与导体图案Me1a和导体图案Me1b两者交叉。例如，导体图案Me1a和Me1b以图2中的X方向延伸，而导体图案Me2a和导体图案Me2b以图2中的Y方向延伸。此处，X和Y方向分别指示了彼此交叉的方向(更优选地，彼此垂直)。
在导体图案Me2a和Me2b与导体图案Me1a和Me1b分别彼此交叉的区域中，用作电容绝缘膜的绝缘膜5插入在导体图案Me2a和Me2b与导体图案Me1a和Me1b之间。电容元件C1、C2、C3和C4分别形成在导体图案Me2a和Me2b与导体图案Me1a和Me1b交叉的区域中。因此，根据本实施例的半导体器件是一种具有布置在半导体衬底1之上的电容元件C1(第一电容元件)、电容元件C2(第二电容元件)、电容元件C3(第三电容元件)和电容元件C4(第四电容元件)的半导体器件。电容元件C1、C2、C3和C4中的每个均由经由绝缘膜(本实施例中的绝缘膜5)而彼此相对的下电极(第一电极，一个电极：本实施例中的下电极E1b、E2b、E3b和E4b中的任何电极)和上电极(第二电极，另一电极：本实施例中的上电极E1a、E2a、E3a和E4a中的任何电极)形成。
即，在导体图案Me2a和导体图案Me1a相互交叉的区域中，位于该区域中的导体图案Me1a假设为电容元件C1的下电极(第一电极，一个电极)E1b，位于该区域中的导体图案Me2a假设为电容元件C1的上电极(第二电极，另一电极)E1a，在上电极E1a和下电极E1b之间提供的绝缘膜5假设为电容元件C1的电容绝缘膜，由此形成了电容元件C1。在导体图案Me2a和导体图案Me1b交叉的区域中，位于该区域中的导体图案Me1b假设为电容元件C2的下电极(第一电极，一个电极)E2b，位于该区域中的导体图案Me2a假设为电容元件C2的上电极(第二电极，另一电极)E2a，在上电极E2a和下电极E2b之间提供的绝缘膜5假设为电容元件C2的电容绝缘膜，由此形成了电容元件C2。在导体图案Me2b和导体图案Me1a交叉的区域中，位于该区域中的导体图案Me1a假设为电容元件C3的下电极(第一电极，一个电极)E3b，位于该区域中的导体图案Me2b假设为电容元件C3的上电极(第二电极，另一电极)E3a，在上电极E3a和下电极E3b之间提供的绝缘膜5假设为电容元件C3的电容绝缘膜，由此形成了电容元件C3。在导体图案Me2b和导体图案Me1b交叉的区域中，位于该区域中的导体图案Me1b假设为电容元件C4的下电极(第一电极，一个电极)E4b，位于该区域中的导体图案Me2b假设为电容元件C4的上电极(第二电极，另一电极)E4a，在上电极E4a和下电极E4b之间提供的绝缘膜5假设为电容元件C4的电容绝缘膜，由此形成了电容元件C4。由于如上所述导体图案Me1a、Me1b、Me2a和Me2b分别包括金属图案，因此在本实施例中，电容元件C1至C4是MIM(金属绝缘体金属)型电容元件。
导体图案Me2a和Me2b的外围覆盖有绝缘膜(层间绝缘膜)6。在图3至图6中，绝缘膜6形成在其上埋置了导体图案Me1a和Me1b的绝缘膜3之上，以便覆盖绝缘膜5和导体图案Me2a的堆叠图案以及绝缘膜5和导体图案Me2b的堆叠图案。
在导体图案Me1a和Me1b与导体图案Me2a和Me2b交叉的区域中，分别需要至少在导体图案Me2a和Me2b与导体图案Me1a和Me1b之间提供绝缘膜5。在图3至图6中，与导体图案Me2a和Me2b涉及到相同图案的绝缘膜5的顶部布置在导体图案Me2a和Me2b之下。绝缘膜5和导体图案Me2a的堆叠图案以及绝缘膜5和导体图案Me2b的堆叠图案分别在其上埋置有导体图案Me1a和Me1b的绝缘膜3之上延伸，以便与导体图案Me1a和导体图案Me1b两者交叉。作为其他形式，还可以以比导体图案Me2a和Me2b中的每个更宽的图案形成绝缘膜5。另外，绝缘膜5还可以形成于在其整个上方埋置有导体图案Me1a和Me1b的绝缘膜3之上。
导体图案Me1a耦合到电势(第一电势)V1，导体图案Me1b耦合到电势(第二电势)V2，并且导体图案Me2a和Me2b分别设置为浮置电势。电势V1和V2是彼此不同的电势。例如，电势V1和V2其中之一假定为源电势(固定电势，参考电势)，并且其中另一个假定为接地电势(地电势)。可以通过将导体图案Me1a耦合到通过未示出的布线或插塞等而被提供有第一电势V1的布线或焊盘(bonding pad)等，而使导体图案Me1a耦合到电势V1。类似地，可以通过将导体图案Me1b耦合到通过未示出的布线或插塞等而被提供有第二电势V2的布线或焊盘等，而使导体图案Me1b耦合到电势V2。
如图7所示的这种电路由这些电容元件C1至C4形成。
虽然电容元件C1和C2的下电极E1b和E2b分别由导体图案Me1a和Me1b形成，但电容元件C1和C2的上电极E1a和E2a均由导体图案Me2a形成并且通过导体(在本实施例中的导体图案Me2a)彼此电耦合。该导体图案Me2a达到浮置电势。因此，电容元件C1和C2串联耦合。虽然电容元件C3和C4的下电极E3b和E4b分别由导体图案Me1a和Me1b形成，但电容元件C3和C4的上电极E3a和E4a均由导体图案Me2b形成并且通过导体(在本实施例中的导体图案Me2b)彼此电耦合。该导体图案Me2b达到浮置电势。因此，电容元件C3和C4串联耦合。而电容元件C1和C3的下电极E1b和E3b均由导体图案Me1a形成，并且通过导体(在本实施例中的导体图案Me1a)彼此电耦合。电容元件C2和C4的下电极E2b和E4b均由导体图案Me1b形成，并且通过导体(在本实施例中的导体图案Me1b)彼此电耦合。构成或者形成电容元件C1和C3的下电极E1b和E3b的导体图案Me1a耦合到电势V1。形成电容元件C2和C4的下电极E2b和E4b的导体图案Me1b耦合到电势V2。电容元件C1和C2的上电极E1a和E2a不通过导体耦合到电容元件C3和C4的上电极E3a和E4a(没有直流电流流动)。电容元件C1和C3的下电极E1b和E3b不通过导体耦合到电容元件C2和C4的下电极E2b和E4b(没有直流电流流动)。因此，电容元件C1和C2串联耦合在电势V1和电势V2之间。电容元件C3和C4串联耦合在电势V1和电势V2之间。另外，分别使电容元件C1和C2的串联电路以及电容元件C3和C4的串联电路处于并联耦合在电势V1和电势V2之间的状态。
如果电容元件C1至C4的电容值分别是同一值(在本实施例中被定义为电容值C0)，那么如图7所示通过四个电容元件C1至C4而形成的电路的总电容值变为电容值C0。这是因为：如果电容元件C1至C4的电容值为C0，则电容元件C1和C2的串联电路的电容值为C0/2，电容元件C3和C4的串联电路的电容值为C0/2，其中两个串联电路并联耦合的图7电路的电容值达到了串联电路的电容值C0/2之和，因此结果是C0。
因此，图7所示的总电容值变得与诸如图8中示出的由一个电容元件C5形成的电路的电容值相同。此处，图8示出了通过在电势V1和V2之间提供一个电容元件C5而形成的电路的电路图。电容元件C5具有与电容元件C1至C4中每个电容的电容值C0相同的电容值。
即，尽管在如图8所示的这种电路配置中可以利用单个电容元件C5来实现电容值C0，但是在如图7所示的这种电路配置中需要四个电容元件C1至C4来实现总电容值C0。
然而，由于下列原因，提供如图7所示的这种电路配置使得可以提高在电势V1和V2之间插入电容元件的电路的可靠性。
在如图8所示的这种电路配置中，当在电容元件C5的电极之间出现电击穿从而导致电极之间的泄漏或短路时，在电势V1和V2之间出现泄漏或者短路，因此使得不能进行电路的所需电路操作。顺便说明，虽然下面是对在电极之间形成的短路进行的描述，但是在短路中也会包括电极至电极的泄漏。
另一方面，在如本实施例中图7所示的电路配置中，即使电容元件C1至C4其中之一，例如电容元件C1，导致电极之间的电击穿，以致电极之间的短路，但是因为短路的电容C1与电容元件C2串联耦合，电容元件C3和C4的串联电路与电容元件C2的单个电路并联插入在电势V1和V2之间，所以在电势V1和电势V2之间不形成短路。在电势V1和电势V2之间形成的短路依赖于是否电容元件C1和C2两者都短路或者电容元件C3和C4两者都短路。与单个电容元件C1至C5将会短路的概率相比，电容元件C1和C2两者都短路的概率以及电容元件C3和C4两者都短路的概率都小得多。因此，尽管图7的电路配置和图8的电路配置在总电容值上相同，但是与图8中的电路配置相比，图7中的电路配置因每个单独电容元件的短路而会引起电势V1和V2之间形成短路的概率P0小得多。将会更加具体地对此进行说明。
假设电容元件C1至C5的故障率都是P，在图8的电路配置的情况下，如果电容元件C5故障，则电势V1和电势V2在其间短路。因此，电势V1和电势V2在其间短路的概率P0变得等于P(P0＝P)。另一方面，由于在图7的电路配置的情况下，电容元件C1和C2两者都故障的概率是P2，电容元件C3和C4两者都故障的概率也是P2，所以在电势V1和电势V2之间将形成短路的概率P0结果是对应于两者之和(P2+P2)的2P2(P0＝2P2)。
由于故障率P比1小得多，所以2P2比P小得多(2P2＜＜P)。如果每个电容元件C1至C5中每个的故障率例如为10-6，在图8的电路配置的情况下，在电势V1和电势V2之间将形成短路的概率P0为10-6，而在图7的电路配置的情况下，在电势V1和电势V2之间将形成短路的概率P0变为2P2，即，2×10-12。因此，与图8的电路配置相比，在图7的电路配置中，可以使得因每个单独的电容元件的短路而导致在电势V1和电势V2之间形成短路的概率P0小得多，能够大大增强其中具有每个电容元件被插入在电势V1和电势V2之间的电路的可靠性。因此，尽管图7的电路配置和图8的电路配置在电容值方面是相同的，但是图7的电路配置能够大大增强其中每个电容元件插入在电势V1和电势V2之间的电路的可靠性。
在图8所示的电路是由面积大的电容元件C5形成的情况下，当在面积大的电容元件C5中存在弱点时，即使一个点，也会使该电路短路，使得电势V1和V2在其间短路。另一方面，还可以通过将电容元件C5分割成面积小的电容元件并使其并联耦合来形成与图8等效的电路。然而，在这种情况下，即使并联耦合的电容元件其中一个短路，而其他电容元件都没有出现问题，电势V1和V2也在其间短路。因此，即使当图8的电路由一个大面积的电容元件C5形成或由多个小面积的电容元件并联耦合在电势V1和V2之间使得总电容值为C0从而形成等效于图8的电路时，电势V1和V2将会在其间短路的概率P0仍是相同的。另一方面，如果如本实施例中那样(图7)，将多个两个电容元件的串联电路并联耦合在电势V1和V2之间，那么就可以防止电势V1和V2在其间短路，除非每个两个电容元件的串联电路中的两个电容元件都短路。因此，能够大大增强其中在电势V1和V2之间插入有电容元件的电路的可靠性。
还可以考虑到的是，与本实施例不同，达到浮置电势的导体图案Me2a和导体图案Me2b通过导体彼此耦合。然而，由于在这种情况下，当电容元件C1和C3其中之一短路时，导体图案Me1a以及导体图案Me2a和Me2b短路，所以电容元件C1和C3中的另一个也变为与短路时相同的状态。由于当电容元件C2和C4其中之一短路时，导体图案Me1b以及导体图案Me2a和Me2b短路，所以电容元件C2和C4中的另一个也变为与短路时相同的状态。因此，在电容元件C1和C3中的至少一个故障以及电容元件C2和C4中的至少一个故障的情况下，发生电势V1和V2其间的短路。因此，将在电势V1和V2之间形成短路的概率P0结果为4P2，该概率等于电容元件C1和C3中至少之一将会故障的概率2P与电容元件C2和C4中至少之一将会故障的概率2P的乘积(P0＝4P2)。
另一方面，由于在本实施例中，达到浮置电势的导体图案Me2a和导体图案Me2b不通过导体彼此耦合，因此相对于彼此没有直流电流流动(在导体图案Me2a和导体图案Me2b之间)。因此，当电容元件C1和C3其中之一，例如电容元件C1短路时，导体图案Me1a和Me2a短路，而导体图案Me1a和Me2b不短路，因此不使电容元件C3进入短路状态。类似地，当电容元件C2和C4其中之一，例如电容元件C4短路时，导体图案Me1b和Me2b短路，而导体图案Me1b和Me2a不短路，因此不使电容元件C2进入短路状态。因此，如在本实施例中那样，导体图案Me2a和Me2b不通过导体彼此耦合时，在电势V1和电势V2之间发生短路的概率P0结果为2P2，该概率等于电容元件C1和C2两者都故障的概率P2与电容元件C3和C4两者都故障的概率P2之和。
因此，与导体图案Me2a和导体图案Me2b通过导体彼此耦合的情况(P0＝4P2)相比，在本实施例中通过避免达到浮置电势的导体图案Me2a和导体图案Me2b彼此耦合(避免直流电流流动)，可以减小由于每个单独电容元件的短路而导致在电势V1和V2之间形成短路的概率P0。因此，可以另外增强在电势V1和V2之间插入有电容元件的电路的可靠性。
在如上所述的本实施例中，实现如图7所示的电路配置，以使得能够大大增强在电势V1和V2之间插入有电容元件的电路的可靠性，并增强半导体器件的可靠性。
如果可以大大增强根据本实施例的半导体器件的可靠性，那么当将本发明应用至诸如用于特别需要高可靠性的车辆(汽车使用)的半导体器件时，就可以产生很大的作用。即使在下面的第二至第四优选实施例的情况中，这也是类似的。
因此，在借助于图7所示的这种电路配置，能够大大增强在电势V1和V2之间插入有电容元件的电路的可靠性的同时，在本实施例中，当在半导体衬底之上形成图7的电路配置时，设计形成电容元件C1至C4的导体图案的布局等。
考虑到由于电容元件C1和C2串联耦合，所以与本实施例不同，电容元件C1和电容元件C2垂直地堆叠。然而，在这种情况下，形成电容元件C1至C4所需的导体层的数量随着电容元件的垂直堆叠而增加。增加半导体衬底之上形成的导体层(本实施例中的金属层)的数量将会引起半导体器件制造成本的增加。
另一方面，在本实施例中，串联耦合的电容元件C1和C2布局在同一层中，且在平面上彼此布局在不同区域(相邻区域)中而不垂直堆叠。另外，串联耦合的电容元件C3和C4也布局在同一层中，且在平面上彼此布局在不同区域(相邻区域)中而不垂直堆叠。即，电容元件C1、C2、C3和C4的下电极E1b、E2b、E3b和E4b通过在同一工艺步骤中形成的同一层的导体层(本实施例中的形成导体图案Me1a和Me1b的导体层)来形成，电容元件C1，C2，C3和C4的上电极E1a、E2a、E3a和E4a通过在同一工艺步骤中形成的同一层的导体层(本实施例中的形成导体图案Me2a和Me2b的导体层)来形成。因此，可以需要很少的必要导体层(在本实施例中的金属层)的数目。例如，仅仅需要与用于导体图案Me1a和Me1b的层(导体层)和用于导体图案Me2a和Me2b的层(导体层)对应的两个层。因此，可以减少电容元件C1至C4中使用的导体层(本实施例中的金属层)的数量。因此，如图7所示的这种电路可以通过MIM型电容元件C1至C4来实现，同时抑制了在半导体衬底之上形成的导体层(金属层)的数量的增加，并且抑制了半导体器件的制造成本。因此，可以使半导体器件的可靠性增加与其制造成本的降低相兼容。
图9示出了根据本实施例的半导体器件的变型的局部透视图，并且该图对应于图1。
将图1中所示的导体图案Me1a和Me1b与导体图案Me2a和Me2b之间的物理或者位置关系进行了颠倒。如图9所示，导体图案Me2a和Me2b还可以提供在位于导体图案Me1a和Me1b之下的层中。由于在这种情况下，耦合到其对应电势V1和V2的导体图案Me1a和Me1b形成在每个均达到浮置电势的导体图案Me2a和Me2b之上的层中，所以导体图案Me2a和Me2b并不干扰用于将导体图案Me1a和Me1b分别耦合到电势V1和V2的布线。因此，就变得易于将导体图案Me1a耦合到其对应的用于电势V1的焊盘或者布线。也变得易于将导体图案Me1b耦合到其对应的用于电势V2的焊盘或者布线。
因此，电容元件C1至C4的位于与电势V1和V2耦合侧上的电极(本实施例中的下电极E1b、E2b、E3b和E4b)包括形成在半导体衬底1之上的第一导体层。电容元件C1至C4的位于达到浮置电势侧上的电极(本实施例中的上电极E1a、E2a、E3a和E4a)包括形成在半导体衬底1之上且与第一导体层不同的第二导体层。然而，在图1至图6中，第二导体层形成在第一导体层之上的层中。而在图9中，第二导体层形成在第一导体层之下的层中。
顺便说明，在本实施例中，电容元件C1至C4的形成在位于与电势V1和V2耦合侧上的电极的第一导体层对应于形成导体图案Me1a和Me1b的导体层(金属层)。在下面示出的第二实施例中，第一导体层对应于形成导体图案PS1a和PS1b的导体层(硅层)。在以下示出的第三实施例中，第一导体层对应于形成n型半导体区域23a和23b的导体层(杂质扩散层)。另外，在以下示出的第四实施例中，第一导体层对应于形成上电极Ep的导体层(导体膜49)。在本实施例中，电容元件C1至C4的形成在位于达到浮置电势侧上的电极的第二导体层对应于形成导体图案Me2a和Me2b的导体层(金属层)。在下面示出的第二实施例中，第二导体层对应于形成导体图案PS2a和PS2b的导体层(硅层)。在下面示出的第三实施例中，第二导体层对应于形成导体图案PS3a和PS3b的导体层(硅层)。另外，在下面第四实施例中，第二导体层对应于形成下电极47的导体层。
尽管在图1至图7已经说明了每个均包括两个电容元件的各个串联电路在电势V1和V2之间并联耦合了两个的情况，但是将耦合的串联电路的数量可以是两个或更多(即多个)，而不仅限于两个。图10示出了在电势V1和V2之间并联耦合了n个(其中n：大于等于3的整数)每个均包括两个电容元件的各个串联电路的情况，图11是其电路图。它们分别对应于图2和图7。
当并联耦合在电势V1和V2之间的包括两个电容元件的串联电路的数量为n时，假设与导体图案Me2a和Me2b对应的导体图案的数量为n(对应于数目n)。在图10和图11中，n个导体图案Me2a、Me2b、...、Me2n在它们与两个导体图案Me1a和Me1b交叉的方向上延伸。尽管导体图案Me2a至Me2n包括在同一工艺步骤中形成的同一层的导体层(导体图案)，但是它们不通过导体彼此耦合。用作电容绝缘膜的绝缘膜5插入在导体图案Me2a至Me2n与导体图案Me1a和Me1b之间。2n个电容元件C1、C2、C3、C4、...、C(2n-1)、C2n形成在导体图案Me2a至Me2n与导体图案Me1a和Me1b交叉的2n个(n的两倍的数目表示为2n)区域内。
即，在导体图案Me2a至Me2n与导体图案Me1a彼此交叉的区域中，导体图案Me2a至Me2n假设为上电极而导体图案Me1a假设为下电极，位于导体图案Me2a至Me2n和导体图案Me1a之间的绝缘膜5假设为电容绝缘膜，由此形成电容元件C1、C3、...、C(2n-1)。在导体图案Me2a至Me2n与导体图案Me1b彼此交叉的区域中，导体图案Me2a至Me2n假设为上电极而导体图案Me1b假设为下电极，位于导体图案Me2a至Me2n和导体图案Me1b之间的绝缘膜5假设为电容绝缘膜，由此形成电容元件C2、C4、...、C2n。电容元件C1至C2n是MIM型电容元件。导体图案Me1a耦合至第一电势V1，导体图案Me1b耦合至第二电势V2。Me2a至Me2n分别达到浮置电势。
如果采用了这种配置，假设各个电容元件C1至C2n的故障率均被设置为P，那么在电势V1和V2之间将发生短路的概率P0结果是nP2(P0＝nP2)。因此，因每个单独电容元件的短路而导致在电势V1和电势V2之间形成短路的概率P0变得极其小，并且可以大大增强具有每个电容元件插入在电势V1和V2之间的电路的可靠性。通过增加并联耦合在所述电势V1和V2之间的每个均包括两个电容元件的串联电路的数目n可以增加总电容值。
接着将说明用于制造图1至图7中所示的半导体器件的方法的一个实例。图12和图13分别是根据本实施例的半导体器件的制造工艺的局部剖面图，并示出了与图3或图4对应的区域。
如图12所示，使用已知方法在半导体衬底1的主表面或者主要表面上形成各种元件。另外，在其上形成层间绝缘膜和布线层。以与图3至图6中类似的方式，将其中形成元件、层间绝缘膜和布线层的区域总体示出为器件或元件区域2。
在器件区域2之上形成绝缘膜(层间绝缘膜)3。在绝缘膜3之上形成绝缘膜(层间绝缘膜)4。使用镶嵌方法等来形成导体图案Me1a和Me1b。例如，在沉积了绝缘膜4之后，在绝缘膜4中形成用于导体图案Me1a和Me1b的形成的开口(沟槽)4a。然后，在绝缘膜4之上形成金属膜(用于导体图案Me1a和Me1b的金属膜)，以便填充或者掩埋开口4a的内部，该金属膜包括例如导电阻挡膜(诸如，钛膜、氮化钛膜或者这些膜的堆叠膜)与比导电阻挡膜更厚的钨膜的堆叠膜。此后，通过CMP方法或者回刻蚀方法等将位于绝缘膜4之上的不必要的金属膜去除，并且使金属膜留在每个开口4a内。因此，可以形成包括埋置在绝缘膜4的开口4a中的金属膜的导体图案Me1a和Me1b。
接着，如图13所示在包括导体图案Me1a和Me1b的绝缘膜4的整个表面之上形成包括氮化钛等的绝缘膜5。然后，在绝缘膜5之上形成金属膜(用于导体图案Me2a和Me2b的金属膜)，该金属膜包括例如导电阻挡膜(诸如，钛膜、氮化钛膜或者这些膜的堆叠膜)与比导电阻挡膜更厚的铝膜的堆叠膜等。此后，使用光刻方法和干法刻蚀方法对金属膜和绝缘膜5的堆叠膜进行构图。因此，包括绝缘膜5和导体图案Me1a和Me1b的堆叠膜图案可以形成在其中埋置有导体图案Me1a和Me1b的绝缘膜4之上。此后，在绝缘膜4之上形成绝缘膜6，使得其覆盖导体图案Me2a和Me2b。
上面已经说明了根据本实施例的半导体器件的具体配置。在根据第一实施例以及第二至第四实施例的半导体器件中，电容元件C1、C2、C3和C4的上电极E1a、E2a、E3a和E4a分别由同一工艺步骤中形成的同一层的导体层(对应于第一实施例中的导体图案Me2a和Me2b、第二实施例中的导体图案PS2a和PS2b、第三实施例中的导体图案PS3a和PS3b以及第四实施例中的导体膜49中的每一个)形成。电容元件C1、C2、C3和C4的下电极E1b、E2b、E3b和E4b分别由同一工艺步骤中形成的同一层的导体层(对应于本实施例中的导体图案Me1a和Me1b、第二实施例中的导体图案PS1a和PS1b、第三实施例中的n型半导体区域23a和23b以及第四实施例中的下电极47中的每一个)形成。然而，形成下电极E1b、E2b、E3b和E4b的导体层和形成上电极E1a、E2a、E3a和E4a的导体层是彼此不同的层。形成上电极E1a、E2a、E3a和E4a的导体层形成在形成下电极E1b、E2b、E3b和E4b的导体层之上或者之下的层中。电容元件C1、C2、C3和C4的上电极和下电极之间的电容绝缘膜由在同一工艺步骤中形成的同一层的绝缘膜(对应于在本实施例中的绝缘膜5以及下面示出的第二至第四实施例中的绝缘膜5a、5b和48中的每一个)形成。电容元件C1和C3的下电极E1b和E3b通过对应的导体彼此电耦合，并耦合至电势V1。电容元件C2和C4的下电极E2b和E4b通过对应的导体彼此电耦合，并电耦合至电势V2。电容元件C1和C2的上电极E1a和E2a通过对应的导体彼此电耦合，并达到浮置电势。电容元件C3和C4的上电极E3a和E4a通过对应的导体彼此电耦合，并达到浮置电势。然而，电容元件C1和C2的上电极E1a和E2a不耦合到电容元件C3和C4的上电极E3a和E4a。因此，实现了如图7所示的这种电路配置，使得可以如上所述大大增强在电势V1和V2之间插入有电容元件的电路的可靠性，并减少了用于形成电容元件C1至C4的导体层的数量，由此可以抑制半导体器件的制造成本。因此，可以使半导体器件的可靠性提高与其制造成本的降低相兼容。
在该第一实施例和下面示出的第四实施例中，将这种配置应用于MIM型电容元件。在下面示出的第二实施例中，将这种配置应用于PIP型电容元件。在下面示出的第三实施例中，将这种配置应用于MOS型电容元件。
在本实施例中，使导体图案Me2a和Me2b延伸以便与它们对应的导体图案Me1a和Me1b交叉。导体图案Me2a和Me2b分别达到浮置电势。将导体图案Me1a设置为电势V1，将导体图案Me1b设置为电势V2。通过这样做，使MIM型电容元件C1至C4形成在导体图案Me1a和Me1b与导体图案Me2a和Me2b分别交叉的它们的对应区域中，由此有效地实现了上述配置和效果。类似地，在下面的第二实施例中，使导体图案PS2a和PS2b延伸，以便与它们对应的导体图案PS1a和PS1b交叉。使导体图案PS2a和PS2b分别达到浮置电势。导体图案PS1a设置为电势V1，导体图案PS1b设置为电势V2。通过这样做，使PIP型电容元件C1至C4形成在导体图案PS1a和PS1b与导体图案PS2a和PS2b分别交叉的它们的对应区域中，由此有效地实现了上述配置和效果。在下面的第三实施例中，使导体图案PS3a和PS3b延伸，以便与它们对应的n型半导体区域23a和23b交叉。使导体图案PS3a和PS3b分别达到浮置电势。将n型半导体区域23a设置为电势V1，将n型半导体区域23b设置为电势V2。通过这样做，使MOS型电容元件C1至C4形成在n型半导体区域23a和23b与导体图案PS3a和PS3b分别交叉的它们的对应区域中，由此有效地实现了上述配置和效果。
在第一实施例中，由MIM型电容元件形成电容元件C1至C4。因此，可以在形成于半导体衬底1之上的层间绝缘膜之上，形成用于形成电容元件C1至C4的导体图案Me1a、Me1b、Me2a和Me2b。因此，可以有效地使用位于每个用于形成电容元件C1至C4的区域之下的区或者区域(衬底区域)。还可以在用于形成电容元件C1至C4的区域之下，形成诸如晶体管的元件、用于在元件之间进行耦合的布线等。因此，较少地降低了由于提供了图7示出的电路配置而导致的对于每个电容形成区域的面积的影响，并且使得半导体器件的可靠性提高和半导体器件的尺寸降低(面积减少)相兼容。
第二优选实施例
根据本实施例中的半导体器件同样是具有电容元件的半导体器件。
图14示出了根据本实施例的半导体器件的概念结构的局部透视图，图15示出了其局部平面图，图16至图19分别是其局部剖面图。它们分别对应于第一实施例中的图1至图6。分别地，沿图15中的线B1-B1截取的剖面图对应于图16，沿图15中的线B2-B2截取的剖面图对应于图17，沿图15中的线B3-B3截取的剖面图对应于图18，沿图15中的线B4-B4截取的剖面图对应于图19。在图14和图15中，仅仅示出了导体图案PS1a、PS1b、PS2a和PS2b，而没有示出上述之外的其他配置。在图15中，导体图案PS2a和PS2b的平面布局分别以实线指示，导体图案PS1a和PS1b的平面布局分别以虚线指示。由于电路图与第一实施例中的图7相同，因此此处省略它的图示。
根据本实施例的半导体器件也是具有电容元件C1至C4的半导体器件，所述电容元件C1至C4以与根据第一实施例的半导体器件类似的方式布置在半导体衬底1之上。然而，在第一实施例中，电容元件C1至C4被配置为MIM型电容元件，而在本实施例中，通过所谓的PIP型电容元件来配置电容元件C1至C4。
在半导体衬底1的主要表面或主表面之上形成器件隔离区或者区域11，该半导体衬底1构成图14至图19中示出的本实施例的半导体器件。该器件隔离区域11包括埋置在每个器件隔离沟槽中的绝缘体(例如，氧化硅)等。
导体图案PS1a和PS1b形成在器件隔离区域11之上。导体图案PS1a和导体图案PS1b包括同一层的导体层(第一导体层：在本实施例中的硅层)，并且它们在同一工艺步骤中形成。导体图案(第一导体图案)PS1a和导体图案(第二导体图案)PS1b不通过导体彼此耦合(即没有直流电流流动)。导体图案PS1a和PS1b分别优选地包括如多晶硅膜(掺杂的多晶硅膜)的硅层(硅膜，构图的硅膜)，并且注入有杂质以便将其设置为低电阻率。
导体图案PS2a和PS2b形成在导体图案PS1a和PS1b之上的层中。导体图案PS2a和导体图案PS2b包括同一层的导体层(第二导体层：在本实施例中的硅层)，并且它们在同一工艺步骤中形成。导体图案(第三导体图案)PS2a和导体图案(第四导体图案)PS2b不通过导体彼此耦合(即没有直流电流流动)。导体图案PS2a和PS2b分别优选地包括如多晶硅膜(掺杂的多晶硅膜)的硅层(硅膜，构图的硅膜)，并且注入有杂质以便将其设置为低电阻率。
导体图案PS2a延伸使得与导体图案PS1a和导体图案PS1b两者交叉。导体图案PS2b也延伸使得与导体图案PS1a和导体图案PS1b两者交叉。例如，导体图案PS1a和PS1b以图11中的X方向延伸，而导体图案PS2a和PS2b以图11中的Y方向延伸。此处，X和Y方向分别指示了彼此交叉的方向(更优选地，彼此垂直)。
将导体图案PS2a和PS2b中的每个与绝缘膜5a构图为堆叠膜。堆叠膜图案分别与导体图案PS2a和PS2b交叉，并在半导体衬底1之上延伸，以便跨过导体图案PS2a和PS2b。因此，绝缘膜5a形成在导体图案PS2a和PS2b之下。在导体图案PS2a和PS2b与导体图案PS1a和PS1b分别交叉的区域中，用作电容绝缘膜的绝缘膜5a分别插入在导体图案PS2a和PS2b与导体图案PS1a和PS1b之间。因此，电容元件C1、C2、C3和C4分别形成在导体图案PS2a和PS2b与导体图案PS1a和PS1b交叉的它们的对应区域中。
即，在导体图案PS2a与导体图案PS1a交叉的区域中，位于该区域中的导体图案PS2a假设为电容元件C1的上电极E1a，位于该区域中的导体图案PS1a假设为电容元件C1的下电极E1b，上电极E1a和下电极E1b之间的绝缘膜5a假设为电容元件C1的电容绝缘膜，由此形成了电容元件C1。在导体图案PS2a与导体图案PS1b交叉的区域中，位于该区域中的导体图案PS2a假设为电容元件C2的上电极E2a，位于该区域中的导体图案PS1b假设为电容元件C2的下电极E2b，上电极E2a和下电极E2b之间的绝缘膜5a假设为电容元件C2的电容绝缘膜，由此形成了电容元件C2。在导体图案PS2b与导体图案PS1a交叉的区域中，位于该区域中的导体图案PS2b假设为电容元件C3的上电极E3a，位于该区域中的导体图案PS1a假设为电容元件C3的下电极E3b，上电极E3a和下电极E3b之间的绝缘膜5a假设为电容元件C3的电容绝缘膜，由此形成了电容元件C3。在导体图案PS2b与导体图案PS1b交叉的区域中，位于该区域中的导体图案PS2b假设为电容元件C4的上电极E4a，位于该区域中的导体图案PS1b假设为电容元件C4的下电极E4b，上电极E4a和下电极E4b之间的绝缘膜5a假设为电容元件C4的电容绝缘膜，由此形成了电容元件C4。因此，电容元件C1至C4分别是所谓的PIP(多晶硅绝缘体多晶体)型电容元件。
此处，PIP型电容元件是包括两层多晶硅层(在本实施例中的导体层PS1a和PS1b的多晶硅层以及导体层PS2a和PS2b的多晶硅层)和夹在这些层之间的绝缘膜(在本实施例中的绝缘膜5a)的电容元件(多晶硅电容元件)。
在半导体衬底1之上形成绝缘膜(层间绝缘膜)12，以便覆盖导体图案PS1a和PS1b、绝缘膜5a以及导体图案PS2a和PS2b。在绝缘膜12中形成接触孔(开口，通孔)13，将每个都包括导体的插塞14埋置在它们对应的接触孔13中。在导体图案PS1a之上形成接触孔13中的接触孔13a，并且在其底部使导体图案PS1a的一部分暴露。在导体图案PS1b之上形成接触孔13中的接触孔13b，并且在其底部使导体图案PS1b的一部分暴露。插塞14中的插塞14a埋置在接触孔13a中，插塞14中的插塞14b埋置在接触孔13b中。插塞14a电耦合至在其底部与其接触的导体图案PS1a，插塞14b电耦合至在其底部与其接触的导体图案PS1b。
布线15形成在其中埋置有插塞14的绝缘膜12之上，绝缘膜16形成在绝缘膜12之上以便覆盖布线15。导体图案PS1a经由插塞14a电耦合至布线15中的其对应布线15a。导体图案PS1b经由插塞14b电耦合至布线15中的其对应布线15b。
导体图案PS1a经由插塞14a和布线15a等耦合至其对应的电势V1。导体图案PS1b经由插塞14b和布线15b耦合至其对应的电势V2。使导体图案PS2a和PS2b分别达到浮置电势。电势V1和V2是彼此不同的电势。
在本实施例中使用的导体图案PS1a、导体图案PS1b、导体图案PS2a和导体图案PS2b分别对应于导体图案Me1a、导体图案Me1b、导体图案Me2a和导体图案Me2b。绝缘膜5a对应于在第一实施例中使用的绝缘膜5。在本实施例中，由通过导体图案PS1a、PS1b、PS2a和PS2b以及绝缘膜5a形成的电容元件C1至C4而形成的这种电路配置，与根据第一实施例由通过导体图案Me1a、Me1b、Me2a和Me2b以及绝缘膜5形成的电容元件C1至C4而形成的电路配置类似。本电路配置表示为如图7中所示。
即，虽然在本实施例中电容元件C1和C2的下电极E1b和E2b由它们对应的导体图案PS1a和PS1b形成，但电容元件C1和C2的上电极E1a和E2a均由导体图案PS2a形成，并且彼此通过相应的导体(在本实施例中的导体图案PS2a)电耦合。该导体图案PS2a达到浮置电势。因此，电容元件C1和C2串联耦合。电容元件C3和C4的下电极E3b和E4b分别由导体图案PS1a和PS1b形成，而电容元件C3和C4的上电极E3a和E4a均由导体图案PS2b形成，并且彼此通过相应的导体(在本实施例中的导体图案PS2b)电耦合。该导体图案PS2b达到浮置电势。因此，电容元件C3和C4串联耦合。电容元件C1和C3的下电极E1b和E3b均由导体图案PS1a形成，并且彼此通过相应的导体(在本实施例中的导体图案PS1a)电耦合。电容元件C2和C4的下电极E2b和E4b均由导体图案PS1b形成，并且彼此通过相应的导体(在本实施例中的导体图案PS1b)电耦合。形成电容元件C1和C3的下电极E1b和E3b的导体图案PS1a耦合到电势V1，形成电容元件C2和C4的下电极E2b和E4b的导体图案PS1b耦合到电势V2。电容元件C1和C2的上电极E1a和E2a不通过导体而耦合到电容元件C3和C4的上电极E3a和E4a(没有直流电流流动)。电容元件C1和C3的下电极E1b和E3b不通过导体而耦合到电容元件C2和C4的下电极E2b和E4b(没有直流电流流动)。因此，示出了这样的图7的状态，其中电容元件C1和电容元件C2串联耦合在电势V1和V2之间，电容元件C3和电容元件C4串联耦合在电势V1和V2之间，电容元件C1和电容元件C2的串联电路与电容元件C3和电容元件C4的串联电路并联耦合在电势V1和V2之间。
即使在本实施例中，也以类似于第一实施例的方式来实现如图7所示的这种电路配置，以使得能够如第一实施例所述那样大大增强在电势V1和V2之间插入有电容元件的电路的可靠性。因此可以增强半导体器件的可靠性。
即使在本实施例中，仍然能够以类似于第一实施例的方式，使形成电容元件C1至C4所需的导体层的数量得以降低。即，电容元件C1、C2、C3和C4中的下电极E1b、E2b、E3b和E4b分别由在同一工艺步骤中形成的同一层的导体层(在本实施例中的形成导体层PS1a和PS1b的硅层)来形成。电容元件C1、C2、C3和C4中的上电极E1a、E2a、E3a和E4a分别由在同一工艺步骤中形成的同一层的导体层(在本实施例中的形成导体图案PS2a和PS2b的硅层)来形成。因此，可以需要较少的必要导体层(在本实施例中的硅层)的数目。例如，仅仅需要与用于导体图案PS1a和PS1b的层(导体层)和用于导体图案PS2a和PS2b的层(导体层)对应的两个层。因此，可以降低电容元件C1至C4中使用的导体层(本实施例中的硅层)的数量。因此，可以通过PIP型电容元件C1至C4来实现如图7所示的这种电路，同时抑制在半导体衬底1之上形成的导体层(硅层)的数量的增加，并且可以抑制半导体器件的制造成本。因此，可以使半导体器件的可靠性提高与其制造成本的降低相兼容。
在本实施例中，与电容元件垂直堆叠的情况相比，形成电容元件C1至C4所需导体层的数量能够得以降低，并且可以降低形成在半导体衬底1之上的导体层的数量(在本实施例中降低至两个层)。因此可以使绝缘膜12的厚度变薄。因此，能够降低每个接触孔13的深宽比，并能够更加精确地形成接触孔13。因此，还可以增强如MISFET的其他元件(未示出)与插塞14之间电耦合的可靠性以及插塞14a和14b与导体图案PS1a和PS1b之间电耦合的可靠性。另外，半导体器件的可靠性可以得到更大的提高。
尽管本实施例已经说明了每个均包括两个电容元件的串联电路在电势V1和V2之间并联耦合了两个的情况，但是并联耦合的串联电路的数量可以是两个或更多(即多个)，而不仅限于两个。即使在本实施例中，也能够以与第一实施例中参考图10和图11描述的情况类似的方式，在电势V1和V2之间并联耦合n个(其中n：大于或等于3的整数)每个均包括两个电容元件的串联电路。
即使在本实施例中，仍能够以与第一实施例中参考图9所描述的情况类似的方式，颠倒图14至图19中示出的导体图案PS1a和PS1b与导体图案PS2a和PS2b之间的物理或者位置关系。然而，在本实施例中使关系颠倒对应于这样的事实：虽然维持了图14至图19中示出的导体图案PS1a和PS1b与导体图案PS2a和PS2b之间的物理关系，但是将下层侧上的导体图案PS1a和PS1b设置成浮置电势，并将上层侧上的导体图案PS2a耦合至电势V1，将上层侧上的导体图案PS2b耦合至电势V2。这种情况产生了其中在图7的电路图中互换了电容元件C2和C3的电路配置。
然而，在本实施例中，相对于将下层侧上的导体图案PS1a和PS1b设置为浮置电势以及将上层侧上的导体图案PS2a和PS2b耦合至电势V1和V2而言，如图14至图19所示将下层侧上的导体图案PS1a和PS1b耦合至电势V1和V2以及将上层侧上的导体图案PS2a和PS2b设置为浮置电势是更加优选的。该原因如下：
在导体图案PS1a和PS1b以及导体图案PS2a和PS2b中，耦合到电势V1和V2的那些导体图案需要在其上形成接触孔13a和13b，而设置为浮置电势的那些导体图案不需要在其上形成接触孔13。在进行用于打开或者限定接触孔13a和13b的干法刻蚀时，在每个MISFET的源极-漏极区域(未示出)之上打开接触孔13。为了在源极-漏极区域之上形成接触孔13，需要刻蚀绝缘膜12的整个厚度，从而使源极-漏极区域在接触孔13的底部暴露。因此，当将刻蚀时间设置为使得可以确实地打开位于源极-漏极区域之上的接触孔13时，导体图案在接触孔13a和13b的底部被过刻蚀。与将接触孔13a和13b形成在上层侧上的导体图案PS2a和PS2b之上的情况相比，在如图14至图19所示将接触孔13a和13b形成在下层侧上的导体图案PS1a和PS1b之上的情况下，当打开每个接触孔13时，降低了在接触孔13a和13b的底部上的导体图案的过刻蚀量。
因此，更加优选的是，如图14至图19所示将下层侧上的导体图案PS1a和PS1b耦合到电势V1和V2并使上层侧上的导体图案PS2a和PS2b达到浮置电势。因此，当执行用于打开每个接触孔13的干法刻蚀时，可以减少在接触孔13a和13b的底部上的导体图案的过刻蚀量。
在本实施例中，在形成于半导体衬底1中的器件隔离区域11之上已经形成了导体图案PS1a和PS2a，即，已经在器件隔离区域11之上形成了PIP型电容元件C1至C4。然而，即使在本实施例中，也可以如第一实施例中那样，使导体图案PS1a和PS2a形成在半导体衬底1之上形成的层间绝缘膜(例如，绝缘膜3)之上。即使在本实施例中，在这种情况下，也如在第一实施例中将MIM型电容元件C1至C4形成在绝缘膜3之上的情况那样，将PIP型电容元件C1至C4形成在绝缘膜3之上。可以在位于PIP型电容元件C1至C4之下的区域(器件区域2)中形成其他元件。
接着，将描述用于制造根据本实施例的半导体器件的方法的一个实例。图20至图22分别是根据本实施例的半导体器件的制造工艺的局部剖面图，并示出了与图16或图17对应的区域。
如图20所示，器件隔离区或者区域11通过例如STI(浅沟槽隔离)方法或者LOCOS(局部硅氧化)方法等形成在半导体衬底1之上。
接着，在半导体衬底1的整个主表面或者主要表面之上形成导体膜，例如像其中注入有杂质的低电阻率的多晶硅膜(掺杂的多晶硅膜)。使用光刻方法或者干法刻蚀方法对该导体膜进行构图，以形成导体图案PS1a和PS1b。导体图案PS1a和PS1b形成在器件隔离区域11之上。
接着，如图21所示形成绝缘膜5a以及导体图案PS2a和PS2b。例如，在半导体衬底1的主表面之上形成用于绝缘膜5a的包括氧化硅或者氮化硅等的绝缘膜与用于导体图案PS2a和PS2b的多晶硅膜(掺杂的多晶硅膜)的堆叠膜，以便覆盖导体图案PS1a和PS1b。使用光刻方法和干法刻蚀方法对该堆叠膜进行构图，以形成包括绝缘膜5a和导体图案PS2a和PS2b的堆叠膜图案。
作为另一种形式，通过热氧化方法等在每个均包括多晶硅膜的导体图案PS1a和PS1b的表面之上形成用于绝缘膜5a的绝缘膜(氧化膜)。此后，形成用于导体图案PS2a和PS2b的多晶硅膜(掺杂的多晶硅膜)，并对其进行构图，由此也能够形成绝缘膜5a以及导体图案PS2a和PS2b。由于在这种情况下绝缘膜5a形成在导体图案PS1a和PS1b之上，所以绝缘膜5a夹在导体图案PS1a和PS1b与导体图案PS2a和PS2b之间。然而，在导体图案PS2a和PS2b之下并不存在导体图案PS1a和PS1b的区域中，在导体图案PS2a和PS2b下并不形成绝缘膜5a。
也可以通过硅化工艺等在导体图案PS1a和PS1b之上形成金属硅化物层(未示出)。如果形成了金属硅化物层，那么就能够降低导体图案PS1a和PS1b中的每一个与随后将形成的插塞14a和14b中的每一个之间的接触电阻等。
接着，如图22所示，在半导体衬底1之上形成绝缘膜(层间绝缘膜)12，以便覆盖导体图案PS1a和PS1b、绝缘膜5a以及导体图案PS2a和PS2b。在绝缘膜12中形成接触孔13，在接触孔13中埋置插塞14。
接着，在其中埋置有每个插塞14的绝缘膜12之上形成布线15。可以例如通过在其中埋置有插塞14的绝缘膜12之上形成诸如钨膜等的导体膜以及使用光刻方法和干法刻蚀方法来构图该导体膜来形成布线15。
接着，在绝缘膜12之上形成绝缘膜16，以便覆盖每条布线15。此后，进一步形成上层布线层和绝缘膜。然而，在此处省略了它们的图示和说明。
第三优选实施例
根据本实施例的半导体器件同样是具有电容元件的半导体器件。
图23示出了根据本实施例的半导体器件的局部平面图。图24至图27分别是其局部剖面图，并且对应于第一实施例的图2至图6和第二实施例的图15至图19。分别地，沿图23的线D1-D1截取的剖面图对应于图24，沿图23的线D2-D2截取的剖面图对应于图25，沿图23的线D3-D3截取的剖面图对应于图26，沿图23的线D4-D4截取的剖面图对应于图27。在图23中仅仅示出了导体图案PS3a和PS3b以及n型半导体区域23a和23b的平面布局，而没有示出除上述之外的配置。在图23中，导体图案PS3a和PS3b的平面布局分别以实线指示，n型半导体区域23a和23b的平面布局分别以虚线指示。由于电路图与第一实施例中的图7相同，因此此处省略了它的图示。
根据本实施例的半导体器件也是具有电容元件C1至C4的半导体器件，所述电容元件C1至C4以与根据第一和第二实施例的半导体器件类似的方式布置在半导体衬底1之上。然而，在第一实施例中，电容元件C1至C4被配置为MIM型电容元件，在第二实施例中，电容元件C1至C4被配置为PIP型电容元件。而在本实施例中，电容元件C1至C4通过所谓的MOS型电容元件来配置。
器件隔离区或者区域11a形成在半导体衬底1的主要表面或主表面之上，该半导体衬底1构成图23至图27中示出的本实施例的半导体器件。该器件隔离区域11a包括以与器件隔离区域11类似的方式埋置在每个器件隔离沟槽中的绝缘体(例如，氧化硅)等。有源区域21a和21b通过器件隔离区域11a来限定。即，有源区域21a和21b分别是在平面上由器件隔离区域11a所环绕的区域。相对于彼此没有直流电流通过器件隔离区域11a流动。
在有源区域21a和21b的每个区域中形成p型阱22，在p型阱22的表面层部分处形成每个均对应于杂质扩散层的n型半导体区域23a和23b。即，n型半导体区域(杂质扩散层)23a形成在有源区域21a(其p型阱22)的表面层部分处，并且n型半导体区域(杂质扩散层)23b形成在有源区域21b(其p型阱22)的表面层部分处。由于杂质扩散层还可以被假设成导体层，所以n型半导体区域23a和n型半导体区域23b包括同一层的导体层(第一导体层：在本实施例中的杂质扩散层)且在同一工艺步骤中形成。由于器件隔离区域11a插入在n型半导体区域23a和n型半导体区域23b之间，n型半导体区域23a和n型半导体区域23b分别被置于彼此不通过导体而耦合的状态(即，没有直流电流流动)。由于n型半导体区域(第一导体图案)23a和n型半导体区域(第二导体图案)23b的外围被器件隔离区域11a所围绕，所以可以将它们假设为导体图案。
在半导体衬底1的主表面(即，n型半导体区域23a和23b的上表面)之上形成例如包括薄氧化硅膜等的绝缘膜5b。
在半导体衬底1的主表面之上形成导体图案PS3a和PS3b。导体图案(第三导体图案)PS3a和导体图案(第四导体图案)PS3b包括同一层中的导体层(第二导体层：在本实施例中的硅层)，并且在同一工艺步骤中形成。导体图案PS3a和导体图案PS3b不通过导体彼此耦合(即，没有直流电流流动)。导体图案PS3a和PS3b包括构图的导体膜(导体层)。优选地，它们包括像多晶硅膜(掺杂的多晶硅膜)的硅层(硅膜，构图的硅膜)。当使用硅层时，其被注入有杂质，以便将其设置为低电阻率。
导体图案PS3a延伸使得与n型半导体区域23a和n型半导体区域23b两者交叉。导体图案PS3b也延伸使得与n型半导体区域23a和n型半导体区域23b两者交叉。例如，n型半导体区域23a和23b在图23的X方向延伸，而导体图案PS3a和PS3b在图23的Y方向延伸。此处，X和Y方向分别指示了彼此交叉的方向(更优选地，彼此垂直)。
绝缘膜5b形成在n型半导体区域23a和23b的上表面处。导体图案PS3a和PS3b在绝缘膜5b之上延伸。因此，在导体图案PS3a和PS3b分别与n型半导体区域23a和23b交叉的区域中，使用作电容绝缘膜的绝缘膜5b分别插入在导体图案PS3a和PS3b与n型半导体区域23a和23b之间。因此，电容元件C1、C2、C3和C4分别形成在导体图案PS3a和PS3b与n型半导体区域23a和23b交叉的区域中。
即，在导体图案PS3a与n型半导体区域23a交叉的区域中，位于该区域中的导体图案PS3a假设为电容元件C1的上电极E1a，位于该区域中的n型半导体区域23a假设为电容元件C1的下电极E1b，上电极E1a和下电极E1b之间的绝缘膜5b假设为电容元件C1的电容绝缘膜，由此形成电容元件C1。在导体图案PS3a与n型半导体区域23b交叉的区域中，位于该区域中的导体图案PS3a假设为电容元件C2的上电极E2a，位于该区域中的n型半导体区域23b假设为电容元件C2的下电极E2b，上电极E2a和下电极E2b之间的绝缘膜5b假设为电容元件C2的电容绝缘膜，由此形成电容元件C2。在导体图案PS3b与n型半导体区域23a交叉的区域中，位于该区域中的导体图案PS3b假设为电容元件C3的上电极E3a，位于该区域中的n型半导体区域23a假设为电容元件C3的下电极E3b，上电极E3a和下电极E3b之间的绝缘膜5b假设为电容元件C3的电容绝缘膜，由此形成电容元件C3。在导体图案PS3b与n型半导体区域23b交叉的区域中，位于该区域中的导体图案PS3b假设为电容元件C4的上电极E4a，位于该区域中的n型半导体区域23b假设为电容元件C4的下电极E4b，上电极E4a和下电极E4b之间的绝缘膜5b假设为电容元件C4的电容绝缘膜，由此形成电容元件C4。因此，电容元件C1至C4分别是所谓的MOS(金属氧化物半导体)型电容元件。
每个MOS型电容元件等效于其中每个MISFET(金属绝缘体半导体场效应晶体管)的沟道区、栅极绝缘膜和栅电极分别配置成每个MOS型电容元件的下电极、电容绝缘膜和上电极的电容元件。在每个均对应于沟道区域并且被配置为下电极的部分处，提供了高浓度杂质扩散层(在本实施例中的n型半导体区域23a和23b)。顺便说明，即使当电容元件被称作MOS型电容元件时，电容绝缘膜(在本实施例中的绝缘膜5b)也不仅限于氧化膜，并且除氧化膜之外的绝缘膜也可以用于电容绝缘膜(在本实施例中的绝缘膜5b)。因此，MOS型电容元件可以被假设成这样的电容元件，其中将部分(在本实施例中的通过在半导体衬底1中注入杂质而形成的n型半导体区域23a和23b)配置为下电极，将在导体衬底1之上(n型半导体区域23a和23b上)经由在其间插入的绝缘膜(在本实施例中的绝缘膜5b)而形成的导体层(在本实施例中的导体图案PS3a和PS3b)配置为上电极。
绝缘膜(层间绝缘膜)12形成在半导体衬底1之上，以便覆盖导体图案PS3a和PS3b。接触孔(开口，通孔)13形成在绝缘膜12中，以及每个都包括导体的插塞14埋置在它们对应的接触孔13中。接触孔13中的接触孔13c形成在n型半导体区域23a之上，n型半导体区域23a的一部分在其底部暴露。接触孔13中的接触孔13d形成在n型半导体区域23b之上，n型半导体区域23b的一部分在其底部暴露。插塞14中的插塞14c埋置在接触孔13c中，插塞14中的插塞14d埋置在接触孔13d中。插塞14c电耦合至在其底部与其接触的n型半导体区域23a，插塞14b电耦合至在其底部与其接触的n型半导体区域23b。在其中埋置有插塞14的绝缘膜12之上形成布线15，在绝缘膜12之上形成绝缘膜16以便覆盖布线15。n型半导体区域23a经由插塞14c电耦合至布线15中其对应的布线15c。n型半导体区域23b经由插塞14d电耦合至布线15中其对应的布线15d。
n型半导体区域23a经由插塞14c和布线15c等耦合至其对应的电势V1。n型半导体区域23b经由插塞14d和布线15d等耦合至其对应的电势V2。使导体图案PS3a和PS3b分别达到浮置电势。电势V1和V2是彼此不同的电势。
在本实施例中使用的n型半导体区域23a、n型半导体区域23b、导体图案PS3a和导体图案PS3b分别对应于导体图案Me1a、导体图案Me1b、导体图案Me2a和导体图案Me2b。它们分别对应于在第二实施例中的导体图案PS1a、导体图案PS1b、导体图案PS2a和导体图案PS2b。本实施例中的绝缘膜5b对应于第一实施例中的绝缘膜5，并对应于第二实施例中的绝缘膜5a。在本实施例中由通过n型半导体区域23a和23b、导体图案PS3a和PS3b以及绝缘膜5b形成的电容元件C1至C4而形成的这种电路配置，与根据第一实施例由通过导体图案Me1a、Me1b、Me2a和Me2b和绝缘膜5形成的电容元件C1至C4而形成的电路配置类似。本电路配置表示为如在图7中所示。
即，虽然即使在本实施例中，电容元件C1和C2的下电极E1b和E2b由它们对应的n型半导体区域23a和23b形成，但电容元件C1和C2的上电极E1a和E2a均由导体图案PS3a形成，并且彼此通过对应的导体(在本实施例中的导体图案PS3a)电耦合。该导体图案PS3a达到浮置电势。因此，电容元件C1和C2串联耦合。电容元件C3和C4的下电极E3b和E4b分别由n型半导体区域23a和23b形成，但电容元件C3和C4的上电极E3a和E4a均由导体图案PS3b形成，并且彼此通过相应的导体(在本实施例中的导体图案PS3b)电耦合。该导体图案PS3b达到浮置电势。因此，电容元件C3和C4串联耦合。电容元件C1和C3的下电极E1b和E3b均由n型半导体区域23a形成，并且彼此通过相应的导体(在本实施例中的n型半导体区域23a)电耦合。电容元件C2和C4的下电极E2b和E4b均由n型半导体区域23b形成，并且彼此通过相应的导体(在本实施例中的n型半导体区域23b)电耦合。形成电容元件C1和C3的下电极E1b和E3b的n型半导体区域23a耦合到电势V1，形成电容元件C2和C4的下电极E2b和E4b的n型半导体区域23b耦合到电势V2。电容元件C1和C2的上电极E1a和E2a不通过导体而耦合到电容元件C3和C4的上电极E3a和E4a(没有直流电流流动)。电容元件C1和C3的下电极E1b和E3b不通过导体而耦合到电容元件C2和C4的下电极E2b和E4b(没有直流电流流动)。因此，示出了上述的图7的状态，其中电容元件C1和电容元件C2串联耦合在电势V1和V2之间，电容元件C3和电容元件C4串联耦合在电势V1和V2之间，电容元件C1和C2的串联电路与电容元件C3和C4的串联电路并联耦合在电势V1和V2之间。
即使在本实施例中，也以类似于第一和第二实施例的方式来实现如图7所示的这种电路配置，以使得能够如第一实施例所述那样显著地增强在电势V1和V2之间插入有电容元件的电路的可靠性。因此可以增强半导体器件的可靠性。
即使在本实施例中，仍然能够以类似于第一和第二实施例的方式，来降低形成电容元件C1至C4所需的导体层的数量。即，电容元件C1、C2、C3和C4中的下电极E1b、E2b、E3b和E4b分别由同一工艺步骤中形成的同一层的导体层(在本实施例中形成n型半导体区域23a和23b的杂质扩散层)来形成。电容元件C1、C2、C3和C4中的上电极E1a、E2a、E3a和E4a分别由同一工艺步骤中形成的同一层的导体层(在本实施例中形成导体图案PS3a和PS3b的硅层)来形成。因此，必要导体层的数量需要很少。例如，仅仅需要与用于形成n型半导体区域23a和23b的杂质扩散层(导体层)和用于形成导体图案PS3a和PS3b的导体层对应的两个层。因此，可以降低在电容元件C1至C4中使用的导体层的数量。因此，如图7所示的这种电路可以通过MOS型电容元件C1至C4来实现，同时抑制了在半导体衬底之上形成的导体层的数量的增加，并且抑制了半导体器件的制造成本。因此，可以使半导体器件的可靠性提高与其制造成本的降低相兼容。
在本实施例中，与电容元件垂直堆叠的情况相比，形成电容元件C1至C4所需导体层的数量能够得以降低，并且能够降低形成在半导体衬底1之上的导体层的数量(在本实施例中降低至用于形成导体图案PS3a和PS3b的一个导体层)。因此可以使绝缘膜12的厚度变薄。因此，可以降低每个接触孔13的深宽比并可以更为精确地形成接触孔13。因此，还可以增强像MISFET的其他元件(未示出)与插塞14之间电耦合的可靠性以及插塞14c和14d与n型半导体区域23a和23b之间电耦合的可靠性。另外，能够更大地提高半导体器件的可靠性。
由于MOS型电容元件可以通过对电容绝缘膜(在本实施例中的绝缘膜5b)进行热氧化而形成，因此能够形成膜质量良好的电容绝缘膜(绝缘膜5b)。由于它们难以导致电极间的绝缘泄漏和绝缘击穿，所以能够增强电容元件C1至C4中每一个的可靠性。在本实施例中，通过使用可靠性高的MOS型电容元件C1至C4形成图7所示的电路配置，能够进一步增强在电势V1和电势V2之间插入有电容元件的电路的可靠性。
尽管本实施例已经描述了每个均包括两个电容元件的串联电路在电势V1和V2之间并联耦合了两个的情况，但是并联耦合的串联电路的数量可以是两个或更多(即多个)，而不仅限于两个。即使在本实施例中，也能够以与在第一实施例中参考图10和图11描述的情况相同的方式，在电势V1和V2之间并联耦合n个每个均包括两个电容元件的串联电路(其中n：大于或等于3的整数)。
在本实施例中，由形成在半导体衬底1中的杂质扩散层(对应于n型半导体区域23a和23b中的每个区域)形成第一导体层和第二导体层中位于下层侧的导体层，该第一导体层形成电容元件C1、C2、C3和C4的一个电极(在本实施例中的下电极E1b、E2b、E3b和E4b)，该第二导体层形成电容元件C1、C2、C3和C4的另一电极(在本实施例中的上电极E1a、E2a、E3a和E4a)。
即使在本实施例中，仍能够以与第一实施例中参考图9所描述的情况类似的方式，颠倒图23至图27中示出的n型半导体区域23a和23b与导体图案PS3a和PS3b之间的物理或者位置关系。然而，在本实施例中颠倒该关系对应于这样的事实：在维持图23至图27中示出的n型半导体区域23a和23b与导体图案PS3a和PS3b之间的物理关系的同时，将下层侧上的n型半导体区域23a和23b设置成浮置电势，将上层侧上的导体图案PS3a耦合至电势V1，并将上层侧上的导体图案PS3b耦合至电势V2。这种情况产生了其中在图7中互换电容元件C2和C3的电路配置。
然而在本实施例中，相对于将下层侧上的n型半导体区域23a和23b设置为浮置电势以及将上层侧上的导体图案PS3a和PS3b耦合至电势V1和V2而言，如图23至图27所示将下层侧上的n型半导体区域23a和23b耦合到电势V1和V2以及将上层侧上的导体图案PS3a和PS3b设置为浮置电势是更加优选的。该原因如下：
在n型半导体区域23a和23b以及导体图案PS3a和PS3b中，耦合到电势V1和V2的那些需要在其上形成接触孔13c和13d，而设置为浮置电势的那些不需要在其上形成接触孔13。当如在第二实施例中所述的那样，将刻蚀时间设置为使得可以确实地打开甚至位于源极-漏极区域之上的每个接触孔13时，与接触孔13c和13d形成在导体图案PS3a和PS3b之上的情况相比，在接触孔13c和13d形成于n型半导体区域23a和23b之上的情况下，在接触孔13c和13d底部的过刻蚀量可以得到降低。因此，如上所述，相对于将下层侧上的n型半导体区域23a和23b设置成浮置电势以及将上层侧上的导体图案PS3a和PS3b耦合至电势V1和V2而言，将下层侧上的n型半导体区域23a和23b耦合到电势V1和V2以及将上层侧上的导体图案PS3a和PS3b设置成浮置电势是更加优选的。因此，能够降低在进行用于打开接触孔13的干法刻蚀时在接触孔13c和13d的底部的过刻蚀量。
还可以使p型阱22和n型半导体区域23a和23b的导电类型颠倒。即，形成n型阱来代替p型阱22，并且还可以形成p型半导体区域来代替n型半导体区域23a和23b。
接着，将描述用于制造根据本实施例的半导体器件的方法的一个实例。图28至图30分别是根据本实施例的半导体器件的制造工艺的局部剖面图，并示出了与图24或图25对应的区域。
如图28所示，例如通过STI方法或者LOCOS方法等，在半导体衬底1之上形成器件隔离区或者区域11a。
接着，通过例如将p型杂质注入到半导体衬底l中而形成p型阱22。
接着，在半导体衬底1中注入诸如磷(P)或砷(As)的n型杂质，以形成n型半导体区域23a和23b。
接着，如图29所示，根据需要清洁半导体衬底1的主要表面或主表面，随后通过热氧化方法等在主表面(即，n型半导体区域23a和23b的上表面)形成绝缘膜5b。当在半导体衬底1之上形成用于每个MISFET的栅极绝缘膜时，可以一起(同时)形成绝缘膜5b。在这种情况下，绝缘膜5b包括与每个MISFET的栅极绝缘膜属于同一层的绝缘膜(未示出)。
接着，在半导体衬底1的整个表面之上形成包括多晶硅膜(掺杂的多晶硅膜)等的导体膜，并使用光刻方法和干法刻蚀方法对其进行构图，从而形成导体图案PS3a和PS3b  当对用于半导体图案PS3a和PS3b中每一个的导体膜进行构图时，可以在用于形成每个MISFET的预定区域或者区中形成包括每个构图的导体膜的栅电极。因此，当形成每个MISFET的栅电极时，可以一起(同时)形成导体图案PS3a和PS3b中的每个导体图案。在这种情况下，导体图案PS3a和PS3b包括与MISFET的栅电极属于同一层的导体膜。
当通过离子注入在位于MISFET形成预定区域中的栅电极两侧的区域中形成用于源极/漏极的n型半导体区域时，尽管在图中没有示出，但是也可以甚至在位于没有覆盖有导体图案PS3a和PS3b的区域内的有源区域21a和21b中形成n型半导体区域。
接着如图30所示，在半导体衬底1之上形成绝缘膜(层间绝缘膜)12，以便覆盖导体图案PS3a和PS3b。在绝缘膜12中形成接触孔13，并使插塞14埋置在接触孔13中。
接着，在其中埋置有每个插塞14的绝缘膜12之上形成布线15。例如，可以通过在其中埋置有插塞14的绝缘膜12之上形成诸如钨膜等的导体膜以及使用光刻方法和干法刻蚀方法来构图该导体膜，来形成布线15。
接着，在绝缘膜12之上形成绝缘膜16，以便覆盖每条布线15。此后，进一步形成上层布线和绝缘膜。然而，在此处省略它们的图示和说明。
还可以将p型阱22设置成n型，将n型半导体区域23a和23b设置成p型。
第四优选实施例
本实施例对应于这样的半导体器件，其中将如第一实施例中所述那样的电容元件提供在源布线或者电源布线33与地布线32之间。
图31是根据本实施例的半导体器件31的局部电路图，图32是半导体器件31的概念平面图(总体平面图)，图33至图35分别是半导体器件31的局部平面图(局部放大平面图)，图36至图40分别是半导体器件31的局部剖面图(局部放大剖面图)。图32示出了地布线32和32a、源布线或电源布线33和33a、焊盘34a和34b、电容元件Cp和核心区域40的平面布局。而没有示出除上述以外的配置。然而，核心区域40由单点点划线典型地指示，形成单个电容元件Cp的区或者区域由点划线典型地指示。图33至图35分别示出了半导体器件31的同一区域。然而，图33示出了地布线32a、用于地电势的连接布线32b、电源布线33a、用于源电势的连接布线33b、下电极连接布线36、下电极47和导体膜49的平面布局，而没有示出除上述之外的配置。图34示出了地布线32a、电源布线33a、下电极47和导体膜49的平面布局，而没有示出除上述之外的配置。图35示出了用于地电势的连接布线32b、用于源电势的连接布线33b、下电极连接布线36和下电极47的平面布局，而没有示出上述之外的配置。，沿着图35的线E1-E1截取的剖面图对应于图36，沿着图35的线E2-E2截取的剖面图对应于图37，沿着图35的线E3-E3截取的剖面图对应于图38，沿着图35的线E4-E4截取的剖面图对应于图39，沿着图35的线E5-E5截取的剖面图对应于图40。
通过在包括例如单晶硅等的半导体衬底(半导体晶片)中形成各种半导体集成电路和焊盘，以及通过划片等将半导体衬底分割成芯片形状的半导体器件(半导体芯片)31，来得到图33至图40所示的根据本实施例的半导体器件(半导体芯片)31。因此，半导体器件31对应于半导体芯片。
如图32所示，地布线32和电源布线33沿着半导体器件31的主表面的外围部分布置。虽然更优选地将地电势提供到地布线32，但是除地电势之外的源电势(固定电势、参考电势)也可以提供至此。在这种情况下，将与用于电源布线33的电势不同的至少源电势提供至地布线32。因此，与电源布线33一样，地布线32也可以被看作是电源布线。在下面，将把提供至地布线32的电势和提供至电源布线33的电势称作地电势V3(第一电势)和源电势V4(第二电势)。源电势V4和地电势V3是彼此不同的电势。也存在将地电势V3表示为电势V3和将源电势V4表示为电势V4的情况。顺便说明，还可以将地电势V3表示为Vss来进行替代，还可以将源电势V4表示为Vdd或者Vcc来进行替代。
在半导体器件31的主表面中沿着其外围部分布置多个焊盘(焊盘电极、外部端子和外部连接端子)。各个焊盘能够起到半导体器件31的外部端子(外部连接端子和输入/输出端子)的作用，以使得电耦合至外部器件。在图32中示出了焊盘中的焊盘34a和焊盘34b，每个焊盘34a都经由输入/输出电路(I/O电路)耦合至地布线32，每个焊盘34b都经由输入/输出电路(I/O电路)耦合至电源布线33。其他的焊盘没有示出。顺便说明，在图31和图32中省略了每个输入/输出电路的图形表示，以易于查看附图。
相对于半导体器件31接通电源产生了将恒定电压分别施加到地布线32和电源布线33的状态。例如，当相对于半导体器件31接通电源时，地布线32处于被提供地电势V3的状态，电源布线33处于被提供电源电势V4的状态。
核心区域40布置在半导体器件31的主表面的中心部分。在核心区域40中形成各种半导体集成电路(未示出)。即，核心区域40对应于形成半导体器件31的半导体衬底1的主表面中形成有半导体集成电路的区域。例如，以矩阵形式大量地布置其中组合配置了预定数量的n沟道型MISFET和p沟道型MISFET的基本单元，从而形成对应的核心区域40。通过基于逻辑设计布线耦合位于基本单元内以及在基本单元之间的MISFET来实现期望的逻辑功能。还可以从电源布线33向核心区域40中其对应的电路提供源电势V4，以及从地布线32向核心区域40中的电路提供地电势V3。
电容元件插入在地布线32和电源布线33之间以作为抗噪声对策。在本实施例中，每个均包括两个电容元件Cp(即，一个电容元件Cp1和一个电容元件Cp2)的多个串联电路并联耦合在地布线32的地电势V3和电源布线33的源电势V4之间。这与根据第一实施例的图7和图11中所示的电路配置相同。与地布线32的电势对应的地电势V3以及与电源布线33的电势对应的源电势V4其中之一对应于上述的电势V1，其中另一个对应于上述的电势V2。正如在图31的电路图中典型地示出的那样，从地布线32和电源布线33为核心区域40的电路35提供地电势V3和源电势V4。
为了实现如图31所示在地布线32和电源布线33之间插入有电容元件的这种电路配置，本实施例不仅使地布线32和电源布线33沿着半导体器件31的主表面的外围部分延伸，而且分别在半导体器件31的主表面内，在如图32至图35所示的X方向中，以复数形式使电耦合至地布线32的地布线32a和电耦合至电源布线33的电源布线33a延伸。每个均达到浮置电势的下电极连接布线36分别在图32至图35所示的Y方向中以复数形式延伸。电容元件Cp分别形成在地布线32a和电源布线33a与下电极连接布线36交叉的区域中。因此，在半导体器件31的整个主表面之上(核心区域40的整个上部)布置MIM型电容元件Cp，由此实现了如图31所示的电路配置。将更为详细地描述该电容元件的配置。
正如图36至图40的局部剖面图所示，将各种元件形成在半导体衬底1的主表面之上，并形成层间绝缘膜和布线层。在图36至图40中，将其中形成元件、层间绝缘膜和布线层的区域总体示出为器件或元件区域41。随后，将描述器件区域41的结构的实例。
在器件区域41之上形成绝缘膜(层间绝缘膜)42。在绝缘膜42中形成布线沟槽和均埋置在布线沟槽中的布线M5。布线M5可以使用镶嵌技术来形成，并且其主要由像铜的金属(金属材料：表现出金属导电性的材料)形成。布线M5更加优选地是通过如本实施例中的镶嵌方法而形成的埋置布线。然而，作为另一种形式，每条布线M5还可以配置为通过对导体膜(金属膜)的构图而形成的布线(例如铝布线)。由布线M5形成随后将描述的下电极连接布线36、连接布线32b和连接布线33b等。
在其中埋置有布线M5的绝缘膜42之上形成绝缘膜(层间绝缘膜)43。在绝缘膜43中形成通孔(开口、孔、过孔)。分别形成每个均包括导体的插塞(导体部分、连接导体部分)44，并使其埋置在通孔中。插塞44分别电耦合到在其底部与其接触的下电极连接布线36(布线M5)。
在其中埋置有插塞44的绝缘膜43之上形成绝缘膜(层间绝缘膜)45。在绝缘膜45中形成用于下电极的开口46。形成用于电容元件Cp的下电极47，并使其埋置到它们相应的开口46中。下电极47分别电耦合到在其底部与其接触的插塞44。因此，下电极47分别经由插塞44电耦合至下电极连接布线36(布线M5)。
例如，在绝缘膜45中形成开口46，此后形成包括钨等的导体膜(金属膜)以便填充或者掩埋开口46。通过CMP方法或者回刻蚀方法去除位于绝缘膜45之上的导体膜，从而使得可以形成对应的下电极47。虽然可以使用单镶嵌技术形成下电极47，但是作为另一种形式，其也可以使用双镶嵌技术来形成。在这种情况下，将下电极47和插塞44一体地形成。
在绝缘膜45之上包括在下电极47之上，形成用于每个电容元件的电容绝缘膜(电介质膜)的绝缘膜48。在绝缘膜48之上形成用于每个电容元件的上电极的导体膜49。绝缘膜48包括每个构图的绝缘膜，并且包括例如氮化硅膜等。导体膜49包括每个构图的导体膜，并且包括例如钛、氮化钛、钨或氮化钨等。
形成导体膜50以便覆盖绝缘膜48和导体膜49的堆叠膜。导体膜50包括每个构图的导体膜，并且例如包括以铝作为主要成分的导体膜(铝膜或者铝合金膜)。
导体膜50还可以形成为主导体膜或者主要导体膜以及阻挡导体膜的堆叠膜，其中阻挡导体膜提供在该主导体膜的上表面、其下表面或者其上表面和下表面两者上。例如，以铝作为主要成分的主导体膜可以用作用于导体膜50的主导体膜。作为用于导体膜50的阻挡膜，可以使用例如钛膜、氮化钛膜或者这些膜的堆叠膜。
随后，在绝缘膜45的整个表面之上，包括在每个下电极47之上，形成用作绝缘膜48和导体膜49的堆叠膜。然后，对堆叠膜构图，此后在绝缘膜45的整个表面之上，包括在绝缘膜48和导体膜49的堆叠膜之上，形成随后用作导体膜50的导体膜。此后，对导体膜进行构图，以使其可以形成绝缘膜48、导体膜49和导体膜50。
地布线32和32a以及电源布线33和33a中的每条布线均由导体膜50形成。每个电容元件Cp的上电极Ep均由导体膜49形成。也可以将通过组合导体膜49和位于导体膜49之上的导体膜50而得到的导体膜假设为上电极Ep。
正如从图33和图34所理解的那样，形成绝缘膜48和导体膜49(上电极Ep)，使得在平面或者两维上包括每个下电极47。形成导体膜49是更加优选的，因为可以避免在构图时对绝缘膜48的损坏。然而，也可以省略导体膜49的形成。当省略了导体膜49的形成时，形成导体膜50使得与绝缘膜48的上表面接触。在导体膜50中，经由插入在其间的绝缘膜48而与每个下电极47相对的部分变成上电极Ep。
MIM型电容元件Cp(Cp1和Cp2)中的每个均由包括导体膜49(或者导体膜49和50)的上电极Ep、下电极47以及位于下电极47和上电极Ep之间的绝缘膜48形成。上电极Ep(导体膜49)假设为每个电容元件Cp的一个电极(第一电极)，下电极47假设为电容元件Cp的另一电极(第二电极)，定位在下电极47和上电极Ep(导体膜49)之间的绝缘膜48假设为电容元件Cp的电容绝缘膜(电介质膜)。
顺便说明，即使在导体膜49由诸如氮化钛膜或者氮化钨膜的氮化金属膜形成的情况下以及在导体膜49由诸如钛膜或者钨膜等的金属膜形成的情况下，由于导体膜49展现出金属导电性，因此也可以将其假设为金属层。下电极47也主要由诸如钨等的金属层形成。因此，可以将电容元件Cp假设为MIM型电容元件。
因此，电容元件Cp(Cp1、Cp2)以阵列形式(矩阵形式)布置在半导体衬底1的主表面之上。以阵列形式布置的每个电容元件Cp(Cp1、Cp2)由经由插入在其间的绝缘膜(在本实施例中的绝缘膜48)而彼此相对的下电极47(第二电极)和上电极Ep(第一电极)形成。
虽然，在本实施例中在半导体衬底1之上形成了多个电容元件Cp(Cp1和Cp2)，但是用于形成电容元件Cp(Cp1和Cp2)的多个上电极Ep分别由同一层的导体层构成(形成)且在同一工艺步骤中形成。用于形成电容元件Cp(Cp1和Cp2)的多个下电极47分别由同一层的导体层构成(形成)且在同一工艺步骤中形成。在用于形成每个下电极47的导体层之上的对应层中，形成用于形成每个上电极Ep的导体层(在本实施例中的导体膜49)。
在绝缘膜45之上形成用作与顶层对应的保护膜的绝缘膜(表面保护膜)51，以便覆盖导体膜50。使用与用于形成每个焊盘34a和34b的导体膜属于同一层的导体膜形成导体膜50。在图33至图40中，用于焊盘的开口形成在未示出区域内的绝缘膜5中。从该开口使与导体膜50属于同一层的导体膜的一部分暴露，以便形成焊盘34a和34b。为了使得易于布线键合到焊盘34a和34b，也可以将电镀膜等形成在焊盘34a和34b的表面上。还可以在焊盘34a和34b之上分别形成突起电极(bumpelectrode)。
尽管没有详细示出，但是通过例如将在X方向延伸的地布线32a的端子耦合至地布线32，而将地布线32a设置成与地布线32共有的电势(在本实施例中的地电势V3)。尽管没有详细示出，但是例如通过插塞和与耦合至插塞的布线M5属于同一层的布线部分而将在X方向中延伸的电源布线33a电耦合到电源布线33，将电源布线33a设置成与电源布线33共有的电势(在本实施例中的源电势V4)，其中所述插塞埋置在形成于电源布线33和33a下面的绝缘膜43和45内的通孔中。
如图31、图33、图39和图40所示，在Y方向延伸的连接布线32b和在Y方向延伸的连接布线33b通过布线M5而形成。地布线32a通过插塞52电耦合到它们相应的连接布线32b，该插塞52埋置在形成于绝缘膜43和45内的通孔中。电源布线33a通过插塞52电耦合到它们相应的连接布线33b，该插塞52埋置在形成于绝缘膜43和45内的通孔中。连接布线32b的两端分别通过插塞(未示出)等电耦合至地布线32，该地布线32沿着半导体器件31的主表面的外围部分布置。连接布线33b的两端分别通过插塞(未示出)等电耦合至电源布线33，该电源布线33沿着半导体器件31的主表面的外围部分布置。因此，沿着X方向延伸的连接布线32a通过插塞52和连接布线32b(即导体)而彼此电耦合，并且分别被设置成与地布线32提供有相同地电势V3的状态。沿着X方向延伸的连接布线33a通过插塞52和连接布线33b(即导体)而彼此电耦合，并且分别被设置成与电源布线33提供有相同源电势V4的状态。
通过提供连接布线33b，使每个电源布线33a的源电势V4稳定。通过提供连接布线32b，使每个地布线32a的地电势V3稳定。将连接布线32b耦合至器件区域41中形成的导电插塞和布线(未示出)使得能够从连接布线32b向器件区域41中形成的电路或者元件提供地电势V3。将连接布线33b耦合至器件区域41中形成的导电插塞和布线(未示出)使得能够从连接布线33b向器件区域41中形成的电路或者元件提供源电势V4。电源布线33和33a以及连接布线33b分别经由电容器Cp(Cp1和Cp2)耦合到地布线32和32a以及连接布线32b，但是不通过导体与其耦合。
将更加详细地说明平面布局。
如图32至图34所示，将在X方向延伸的地布线32a和电源布线33a以预定间隔(优选地等间隔)沿着Y方向以复数形式交替地布置。顺便说明，X和Y方向是彼此交叉的方向，并且优选地是彼此正交的方向。地布线32a和电源布线33a可以优选地在布线宽度上(Y方向的宽度或者尺寸)彼此相同。地布线32a和电源布线33a通过对导体膜50构图而形成。
虽然如图33至图35所示以阵列(矩阵)形式布置绝缘膜48和导体膜49(上电极Ep)的堆叠图案，但是将它们布置在地布线32a和电源布线33a之下，使得在平面或者二维上包括在地布线32a和电源布线33a中。因此，在Y方向上，以与地布线32a和电源布线33a在Y方向上的布置间距相同的间距，来布置绝缘膜48和导体膜49的堆叠图案，在X方向上以预定的间距(等间距)布置。
形成下电极47中的每一个，使得其在平面上被包括在绝缘膜48和导体膜49(上电极Ep)的堆叠图案之下。因此，以与绝缘膜48和导体膜49的堆叠图案类似的方式，在Y方向上，也以与地布线32a和电源布线33a的布置间距相同的间距，来布置下电极47，在X方向上以预定的间距(等间距)布置。
在每对在Y方向彼此相邻的地布线32a和电源布线33a处，下电极连接布线36在沿Y方向彼此相邻的下电极47之下延伸。在Y方向上彼此相邻的下电极47通过在Y方向上延伸的下电极连接布线36以及耦合至下电极连接布线36的插塞44(即导体)而彼此电耦合。然而，为每对地布线32a和电源布线33a(即，在Y方向上彼此相邻的每对下电极47)独立地提供了该下电极连接布线36。因此，每对下电极47(每对电容元件Cp1和Cp2的下电极47)通过在下电极47之下延伸的下电极连接布线36(即导体)而彼此电耦合，并达到浮置电势。然而，该对下电极47不通过导体耦合至除其之外的下电极47。
因此，在Y方向上彼此相邻的一对地布线32a和电源布线33a处，通过经过对应的导体(在本实施例中的下电极连接布线36)将下电极47彼此电耦合并使它们达到浮置电势，而使一对电容元件Cp1和Cp2成为串联耦合的状态，该一对电容元件Cp1和Cp2通过在Y方向上彼此相邻的一对下电极47和位于该一对下电极47之上的绝缘膜48和导体膜49(上电极Ep)的堆叠膜而形成。在一对电容元件Cp1和Cp2的串联电路中，电容元件Cp1的上电极Ep电耦合至其对应的电源布线33a，而电容元件Cp2的上电极Ep电耦合至其对应的地布线32a。以这种方式串联耦合的各对电容元件Cp1和Cp2以复数形式(以大的数量)形成在彼此相邻的电源布线33a和地布线32a之间，并且分别设置成并联耦合在电源布线33a和地布线32a之间的状态。使电源布线33a耦合至电源布线33并且使其达到源电势V4。使地布线32a耦合至地布线32并且使其达到地电势V3。即，电容元件Cp1的上电极Ep通过对应导体(在本实施例中的地布线32和32a)而彼此电耦合，并且耦合至地电势V3，而电容元件Cp2的上电极Ep通过对应导体(在本实施例中的电源布线33和33a)而彼此电耦合，并且耦合至源电势V4。因此，在图31的电路图中示出了这种电路，即，每个均包括一对电容元件Cp1和Cp2的串联电路以复数形式并联耦合在源电势V4和地电势V3之间。
在本实施例中，在Y方向上彼此相邻且通过每个下电极连接布线36而彼此耦合的一对电容元件Cp1和Cp2和在X方向上彼此相邻的另一对电容元件Cp1和Cp2的配置，即由图34中的双点划线所围绕的区域91中的四个电容元件Cp的配置，与第一实施例中描述的四个电容元件C1、C2、C3和C4的配置基本相似。然而，在第一实施例中，将要通过导体而电耦合的电容元件的下电极已经通过与用于形成下电极的导体层相同的导体层(导体图案Me1a和Me1b、PS1a和PS1b或者n型半导体区域23a和23b)而彼此电耦合。因此，可以降低必要的导体层的数量。另一方面，虽然在本实施例中，都将通过导体而彼此电耦合的每个电容元件Cp1的下电极47和每个电容元件Cp2的下电极47通过同一层的导体层而形成，但是它们通过彼此分离的图案(隔离的图案)形成而不使用一体化图案，并且通过对应导体层而电耦合(本实施例中的下电极连接布线36)，该对应导体层形成在用于在半导体衬底1之上形成每个下电极47的导体层之下的层中。因此，电容元件Cp1和Cp2的下电极47可以通过隔离的图案而形成，并且可以防止在形成每个下电极47时出现表面凹陷(dishing)等。
由于将电容元件Cp的下电极47设置成浮置电势并且将上电极Ep耦合至地电势V3或者源电势V4，所以本实施例对应于第一实施例中的图9的结构。在本实施例中，通过组合地布线32a(导体膜50)和定位于其下的导体膜49(上电极Ep)中的每个而得到的图案对应于图9中示出的导体图案Me1a，通过组合电源布线33a(导体膜50)和定位于其下的对应导体膜49(上电极Ep)中的每个而得到的图案对应于图9中示出的导体图案Me1b。在本实施例中，通过组合下电极47和用于在下电极47之间进行耦合的下电极连接布线36(和插塞44)得到的图案对应于如图9所示的导体图案Me2a和Me2b中的每个。在电容元件Cp的相对电极中，位于下层侧的下电极47被设置为浮置电势，位于上层侧上的上电极Ep耦合至地电势V3(地布线)或者源电势V4(电源布线)，从而使得易于对电源布线和地布线进行布线。
图41示出了根据本实施例的半导体器件的局部剖面图，并且示出了器件区域41的结构的一个实例。
通过STI方法等在半导体衬底1的主表面之上形成每个均包括绝缘体的器件隔离区或者区域61。在由器件隔离区域61所限定的它们相应的有源区域中形成诸如MISFET(金属绝缘体半导体场效应晶体管)的半导体元件。
具体地描述，在半导体衬底1的主表面之上形成p型阱62a和n型阱62b。经由插入在其间的栅极绝缘膜63a而在p型阱62a之上形成栅电极64a，在栅电极64a的两侧的区域中形成用作源极/漏极的n型半导体区域(n型扩散层)65a。由栅电极64a、栅极绝缘膜63a和用作源极/漏极的n型半导体区域65a形成n沟道型MISFET。经由插入在其间的栅极绝缘膜63b而在n型阱62b之上形成栅电极64b。在栅电极64b的两侧的区域中形成用作源极/漏极的p型半导体区域(p型扩散层)65b。由栅电极64b、栅极绝缘膜63b和用作源极/漏极的p型半导体区域65b形成p沟道型MISFET。还可以在它们对应的电极64a和64b的侧壁之上形成每个包括绝缘体的侧壁间隔物(侧壁绝缘膜)66，还可以使n型半导体区域65a和p型半导体区域65b中的每一个成为LDD(轻掺杂漏极)结构。还可以使用硅化工艺等在栅电极64a和64b、n型半导体区域65a和p型半导体区域65b之上形成诸如硅化钴或者硅化镍的金属硅化物层67。
在半导体衬底1的主表面之上形成绝缘膜(层间绝缘膜)71，以便覆盖栅电极64a和64b。在绝缘膜71中形成接触孔(通孔)。导电插塞72埋置在该接触孔中。插塞72电耦合至栅电极64a和64b、n型半导体区域65a或者p型半导体区域65b等。
在其中埋置有插塞72的绝缘膜71之上形成绝缘膜(层间绝缘膜)73。在绝缘膜73中形成布线凹槽或者沟槽和均埋置在该布线沟槽中的布线M1。布线M1是与顶层的布线对应的第一层布线(布线层)。可以使用镶嵌技术(在本实施例中的单镶嵌技术)来形成布线M1。
在其中埋置有布线M1的绝缘膜73之上形成绝缘膜(层间绝缘膜)74。在该绝缘膜74中形成通孔(过孔)和埋置在通孔中的导电插塞75。在其中埋置有插塞75的绝缘膜74之上形成绝缘膜(层间绝缘膜)76。在绝缘膜76中形成布线沟槽和每个均埋置在该布线沟槽中的布线M2。布线M2是与布线M1之上的邻接层对应的第二层布线(布线层)。将插塞75电耦合至在其底部与其接触的布线M1，并且电耦合至在其上表面与其接触的布线M2。
在其中埋置有布线M2的绝缘膜76之上形成绝缘膜(层间绝缘膜)77。在该绝缘膜77中形成通孔(过孔)和埋置在该通孔中的导电插塞78。在其中埋置有插塞78的绝缘膜77之上形成绝缘膜(层间绝缘膜)79。在绝缘膜79中形成布线沟槽和每个均埋置在该布线沟槽中的布线M3。布线M3是与布线M2之上的邻接层对应的第三层布线(布线层)。将插塞78电耦合至在其底部与其接触的布线M2，并且电耦合至在其上表面与其接触的布线M3。
在其中埋置有布线M3的绝缘膜79之上形成绝缘膜(层间绝缘膜)80。在该绝缘膜80中形成通孔(过孔)和埋置在通孔中的导电插塞81。在其中埋置有插塞81的绝缘膜80之上形成绝缘膜(层间绝缘膜)82。在绝缘膜82中形成布线沟槽和每个均埋置在该布线沟槽中的布线M4。布线M4是与布线M3之上的邻接层对应的第四层布线(布线层)。将插塞81电耦合至在其底部与其接触的布线M3，并且电耦合至在其上表面与其接触的布线M4。
布线M2至M4可以使用镶嵌技术(在本实施例中的单镶嵌技术)形成，并且可以用作以铜作为主要成分的铜布线。还可以使用双镶嵌技术来形成布线M2至M4。在这种情况下，布线M2和插塞75一体地形成，布线M3和插塞78一体地形成，并且布线M4和插塞81一体地形成。还可以通过单镶嵌技术来形成布线M2至M4中的任意布线，并且通过双镶嵌技术形成其他布线。
在其中埋置有布线M4的绝缘膜82之上形成绝缘膜(层间绝缘膜)83。至此(绝缘膜83)得到的结构对应于器件区域41。
如上所述，将绝缘膜42形成在绝缘膜83之上。在绝缘膜42中形成布线沟槽和埋置在每个布线沟槽中的布线M5。通过其相应的布线M5而形成的下电极连接布线36不耦合到下面的布线M4，但是根据需要经由埋置在形成于绝缘膜83中的通孔(过孔)内的导电插塞(未示出)而电耦合到下面的布线M4。因此，经由埋置在绝缘膜83的通孔中的插塞(未示出)、布线M4、插塞81、布线M3、插塞78、布线M2、插塞75、布线M1和插塞72等，能够将地电势V3和源电势V4从它们对应的连接布线32b和33b提供至形成在半导体衬底1的主表面中的元件(例如，图41中示出的MISFET等)。
另外，尽管已经形成绝缘膜43、插塞44、绝缘膜45、下电极开口46、下电极47、绝缘膜48、导体膜49、导体膜50和绝缘膜51，但是由于在上面已经对它们进行了描述所以此处省略了详细说明。
即使在本实施例中，如图31所示的这种电路配置也是以与根据第一实施例的图7至图11类似的方式来实现的。因此，出于与第一实施例中所描述的那些原因相似的原因，能够大大提高在源电势V4和地电势V3之间插入有电容元件的电路的可靠性。
即，如图31的电路图中所示，在其中每个均包括一对电容元件Cp1和Cp2的串联电路以复数形式并联耦合在地电势V3和源电势V4之间的电路中，即使在每个串联电路的电容元件Cp1和Cp2的其中一个短路时，在地电势V3和源电势V4之间也不出现短路。当在任意串联电路处电容元件Cp1和Cp2都短路时，地电势V3和源电势V4成为在其间短路的状态。因此，能够大大降低由于每个单独电容元件Cp的短路而导致在地电势V3和源电势V4之间将会出现短路的概率，并且能够大大增强在源电势V4和地电势V3之间插入有电容元件的电路的可靠性。因此可以提高半导体器件的可靠性。
在本实施例中，能够减少形成如图31所示的这种电路所需的导体层的数目。图31中所示的这种电路(除了电路35)可以例如通过形成电源布线33和33a以及地布线32和32a的导体膜50、形成上电极Ep的导体膜49、下电极47和形成下电极连接布线36的布线M5来形成。因此，如图31所示的电路可以通过MIM型电容元件Cp来实现，同时抑制了在半导体衬底1之上形成的导体层的数量的增加，并且抑制了半导体器件的制造成本。因此，可以使半导体器件的可靠性提高与其制造成本的降低相兼容。
在本实施例中，使MIM型电容元件Cp(Cp1和Cp2)例如以阵列(矩阵)形式布置在半导体器件31的整个主表面(核心区域40的整个上部)之上，以便实现如图31所示的这种电路配置。因此，还可以有效地利用定位在用于形成电容元件Cp(Cp1和Cp2)的区域之下的区域。例如，可以在如图41所示的电容元件Cp(Cp1和Cp2)形成区域之下形成使用MISFET等的各种半导体集成电路。因此，即使确保预定电容值所需的电容元件数量以及每个电容元件的区域增加，由于两个电容元件Cp1和Cp2串联耦合以提高可靠性，所以也可以防止半导体器件31的平面尺寸增加。
利用在地布线32(的电势V3)和电源布线33(的电势V4)之间插入电容元件Cp(Cp1和Cp2)作为抗噪声对策，可以防止相对于电流消耗源(形成在核心区域40中的电路等)的电压降，并使电源稳定。
在本实施例中，在半导体衬底1的主表面中形成有半导体集成电路的区域(即核心区域40)的整个上部之上，布置(例如以阵列形式布置)对应于MIM型电容元件的电容元件Cp(Cp1和Cp2)。通过利用这种方式在核心区域40的整个上部(半导体器件31的整个主表面)之上布置(布局)电容元件Cp，能够缩短从核心区域40中形成的与电流消耗源/噪声产生源对应的电路至每个电容元件Cp的距离，并且可以更大地增强基于电容元件Cp的噪声阻止效果。通过在核心区域40的整个上部之上布置电容元件Cp，也能够适当地吸收来自核心区域40的电路的噪声以及到核心区域40的电路的噪声。通过电容元件Cp吸收来自半导体器件31外部的噪声使得可以阻止噪声对位于半导体器件31内部的电路(核心区域40的电路)的影响。通过电容元件Cp吸收来自半导体器件31内部(核心区域40的电路)的噪声使得可以阻止半导体器件31将噪声释放到外部。由于，在特别用于车辆使用(汽车使用)的半导体器件(例如，微计算机)中可用频率接近于FM频段等，所以抗干扰对策很重要，并且如果应用了本实施例，则效果会很大。
在如上所述的第一至第三实施例和第四实施例中，每个均包括一对电容元件的串联电路在电势V3和V4(在第一至第三实施例中的电势V1和V2)之间并联耦合了两个或更多，即多个。因此，根据第一至第三实施例和第四实施例其中每一个的半导体器件是其中在对应的半导体衬底1之上形成有这样一种电路的半导体器件，在所述电路中，每个均包括一对电容元件(下文中称为“第一和第二电容元件”)的串联电路(下文中称作“上述串联电路”)以复数形式并联耦合在电势V3(或V1)和与其不同的电势V4(或V2)之间。在第一至第三实施例中该一对第一电容元件和第二电容元件对应于一对电容元件C1和C2、一对电容元件C3和C4以及一对电容元件C(2n-1)和C2n。在第四实施例中，该一对第一电容元件和第二电容元件对应于一对电容元件Cp1和Cp2，并且每个均包括该对电容元件的串联电路以复数形式并联耦合在电势V3和V4(或者V1和V2)之间。
与并联耦合在电势V3和V4(V1和V2)之间的多个串联电路中每一个的第一和第二电容元件(对应于电容元件Cp1、Cp2、C1、C2、C3和C4)的一个电极对应的第一电极(上电极Ep或者下电极E1b、E2b、E3b和E4b)通过同一层的对应导体层形成，对应于其另一电极的第二电极(下电极47或者上电极E1a、E2a、E3a和E4a)由同一层的相应导体层形成。因此，可以降低所需导体层的数量并抑制半导体器件的制造成本。顺便说明，形成第二电极的导体层形成在形成第一电极的导体层之上或者之下的层中。
另外，并联耦合在电势V3和V4之间(或在电势V1和V2之间)的串联电路的第一电容元件(电容元件Cp1、C1和C3)的第一电极(上电极Ep或者下电极E1b和E3b)彼此通过相应的导体电耦合，并耦合至电势V3(或V1)。并联耦合在电势V3和V4之间(或在电势V1和V2之间)的串联电路的第二电容元件(电容元件Cp2、C2和C4)的第一电极(上电极Ep或者下电极E2b和E4b)彼此通过相应的导体电耦合，并耦合至电势V4(或V2)。在并联耦合在电势V3和V4(或者在电势V1和V2)之间的串联电路处，其第一电容元件(对应于电容元件Cp1、C1和C3)的第二电极(下电极47或者上电极E1a和E3a)以及第二电容元件(电容元件Cp2、C2和C4)的第二电极(下电极47或者上电极E2a和E4a)分别通过它们相应的导体彼此电耦合，并达到浮置电势。然而，并联耦合在电势V3和V4(或者V1或V2)之间的串联电路的各个第一和第二电容元件(电容元件Cp1、Cp2、C1、C2、C3和C4)的第二电极(下电极47或者上电极E1a、E2a、E3a和E4a)不通过它们相应的导体来耦合到其他串联电路的第一和第二电容元件的第二电极(下电极47或者上电极E1a、E2a、E3a和E4a)。利用这种连接关系的设置，实现了如图7、图11或图31所示的电路，从而使得可以增强半导体器件的可靠性。
顺便说明，在第一至第三实施例中，在并联耦合在电势V1和电势V2之间的各个串联电路处的第一和第二电容元件(电容元件C1、C2、C3和C4)的第二电极(对应于上电极E1a、E2a、E3a和E4a)分别通过与形成该第二电极的导体层相同的层(导体图案Me1a、Me1b、PS1a和PS1b或n型半导体区域23a和23b)而彼此耦合。另一方面，在第四实施例中，在并联耦合在电势V3和电势V4之间的各个串联电路处的第一和第二电容元件(电容元件Cp1和Cp2)的第二电极(下电极47)分别通过形成于在形成其第二电极(下电极47)的导体层之下的层中的导体层(下电极连接布线36)而彼此耦合。
虽然已经基于优选实施例对本发明人做出的上述发明进行了描述，但是本发明并不仅限于上述提到的实施例。无需说明的是，在并不背离本发明的要旨的情况下，可以对其进行各种修改。

Claims (26)

1.一种半导体器件，包括：
半导体衬底；以及
布置在所述半导体衬底之上的第一电容元件、第二电容元件、第三电容元件和第四电容元件，
其中所述第一电容元件、所述第二电容元件、所述第三电容元件和所述第四电容元件分别由经由绝缘膜而彼此相对的第一和第二电极形成，
其中所述第一电容元件、所述第二电容元件、所述第三电容元件和所述第四电容元件的所述第一电极分别由同一层的导体层形成，
其中所述第一电容元件、所述第二电容元件、所述第三电容元件和所述第四电容元件的所述第二电极分别由同一层的导体层形成，
其中所述第一电容元件和所述第三电容元件的所述第一电极通过导体彼此电耦合，并且耦合到第一电势，
其中所述第二电容元件和所述第四电容元件的所述第一电极通过导体彼此电耦合，并且耦合到与所述第一电势不同的第二电势，
其中所述第一电容元件和所述第二电容元件的所述第二电极通过导体彼此电耦合，并且成为浮置电势，
其中所述第三电容元件和所述第四电容元件的所述第二电极通过导体彼此电耦合，并且成为浮置电势，以及
其中所述第一电容元件和所述第二电容元件的所述第二电极以及所述第三电容元件和所述第四电容元件的所述第二电极不通过导体耦合。
2.根据权利要求1所述的半导体器件，其中所述第一电容元件、所述第二电容元件、所述第三电容元件和所述第四电容元件的所述第一电极分别由形成在所述半导体衬底之上的第一导体层构成，以及所述第一电容元件、所述第二电容元件、所述第三电容元件和所述第四电容元件的所述第二电极分别由形成在所述第一导体层之上或者之下的第二导体层构成。
3.根据权利要求2所述的半导体器件，其中所述第一导体层和所述第二导体层分别包括金属层。
4.根据权利要求3所述的半导体器件，其中所述第一电容元件、所述第二电容元件、所述第三电容元件和所述第四电容元件分别是MIM型电容元件。
5.根据权利要求4所述的半导体器件，其中，所述第二导体层形成在所述第一导体层之下的层中。
6.根据权利要求2所述的半导体器件，其中所述第一导体层和所述第二导体层分别包括硅层。
7.根据权利要求6所述的半导体器件，其中所述第一电容元件、所述第二电容元件、所述第三电容元件和所述第四电容元件分别是PIP型电容元件。
8.根据权利要求7所述的半导体器件，其中，所述第二导体层形成在所述第一导体层之上的层中。
9.根据权利要求2所述的半导体器件，其中，所述第一导体层和所述第二导体层中位于下层侧的导体层包括形成在所述半导体衬底内的杂质扩散层。
10.根据权利要求9所述的半导体器件，其中所述第一电容元件、所述第二电容元件、所述第三电容元件和所述第四电容元件分别是MOS型电容元件。
11.根据权利要求9所述的半导体器件，其中所述第一电容元件、所述第二电容元件、所述第三电容元件和所述第四电容元件的所述第一电极分别包括形成在所述半导体衬底中的所述杂质扩散层。
12.根据权利要求2所述的半导体器件，其中所述第一电容元件和所述第三电容元件的所述第一电极分别由所述第一导体层构成的第一导体图案形成，所述第二电容元件和所述第四电容元件的所述第一电极由所述第一导体层构成且分别由与所述第一导体图案电分离的第二导体图案形成，所述第一电容元件和所述第二电容元件的所述第二电极分别由所述第二导体层构成的第三导体图案形成，所述第三电容元件和所述第四电容元件的所述第二电极分别由所述第二导体层构成且分别由与所述第三导体图案电分离的第四导体图案形成。
13.根据权利要求12所述的半导体器件，其中所述第三导体图案和所述第四导体图案延伸，使得与所述第一导体图案和所述第二导体图案交叉，并且所述第一电容元件、所述第二电容元件、所述第三电容元件和所述第四电容元件分别形成在所述第三导体图案和所述第四导体图案与所述第一导体图案和所述第二导体图案交叉的区域中。
14.根据权利要求1所述的半导体器件，其中所述第一电势和所述第二电势之一是源电势，另一个是地电势。
15.根据权利要求1所述的半导体器件，其中所述第一电容元件和所述第二电容元件串联耦合，所述第三电容元件和所述第四电容元件串联耦合，并且所述第一和第二电容元件的串联电路和所述第三和第四电容元件的串联电路并联地耦合在所述第一电势和所述第二电势之间。
16.一种半导体器件，包括：
在半导体衬底之上形成有在第一电势和与所述第一电势不同的第二电势之间并联耦合多个串联电路的电路，其中每个上述串联电路包括一对第一和第二电容元件，
其中所述多个串联电路的所述第一和第二电容元件分别由经由绝缘膜而彼此相对的第一和第二电极形成，
其中所述多个串联电路中的所述第一电容元件的所述第一电极分别通过导体彼此电耦合，并且耦合到所述第一电势，
其中所述多个串联电路中的所述第二电容元件的所述第一电极分别通过导体彼此电耦合，并且耦合到第二电势，
其中所述多个串联电路的每一个中所述第一电容元件的所述第二电极以及所述第二电容元件的所述第二电极分别通过导体彼此电耦合，并且成为浮置电势，
其中所述多个串联电路中的所述第一和第二电容元件的所述第一电极由同一层的导体层形成，
其中所述多个串联电路中的所述第一和第二电容元件的所述第二电极由同一层的导体层形成，以及
其中所述多个串联电路的每一个中的所述第一和第二电容元件的所述第二电极不通过导体耦合到其他所述串联电路中的所述第一和第二电容元件的所述第二电极。
17.根据权利要求16所述的半导体器件，其中所述多个串联电路的所述第一和第二电容元件的所述第一电极分别由形成在所述半导体衬底之上的第一导体层构成，并且所述多个串联电路中的所述第二电容元件的所述第二电极分别由形成在所述半导体衬底之上的所述第一导体层之上或者之下的第二导体层构成。
18.根据权利要求17所述的半导体器件，其中所述第一和第二电容元件分别是MIM型、PIP型或者MOS型电容元件。
19.根据权利要求17所述的半导体器件，其中，所述第二导体层形成在所述第一导体层之下的层中，并且各个串联电路中的所述第一电容元件的所述第二电极和所述第二电容元件的所述第二电极分别通过第三导体层而彼此电耦合，所述第三导体层形成在所述半导体衬底之上的所述第二导体层之下的层中。
20.根据权利要求19所述的半导体器件，其中所述串联电路中的所述第一电容元件和所述第二电容元件分别是MIM型电容元件，并且所述MIM型电容元件以阵列形式布置在所述半导体衬底的主表面之上。
21.根据权利要求16所述的半导体器件，其中所述第一电势和所述第二电势之一是源电势，另一个是地电势。
22.根据权利要求16所述的半导体器件，其中所述串联电路中的所述第一电容元件和所述第二电容元件分别是MIM型电容元件，并且所述MIM型电容元件布置在其中形成了位于所述半导体衬底主表面之上的半导体集成电路的区域的整个上部之上。
23.一种半导体器件，包括第一电容元件、第二电容元件、第三电容元件和第四电容元件，所述第一电容元件包括第一上电极、第一下电极和第一电容绝缘膜，所述第二电容元件包括第二上电极、第二下电极和第二电容绝缘膜，所述第三电容元件包括第三上电极、第三下电极和第三电容绝缘膜，所述第四电容元件包括第四上电极、第四下电极和第四电容绝缘膜，并且所述半导体器件包括：
半导体衬底；
半导体元件，形成在所述半导体衬底之上；
布线层和第一层间绝缘膜，形成在所述半导体元件之上；
第二层间绝缘膜，形成在所述布线层和所述第一层间绝缘膜之上；
第一连接布线和第二连接布线，形成在所述第二层间绝缘膜中；
第三层间绝缘膜，形成在所述第一连接布线和所述第二连接布线之上；
第一插塞、第二插塞、第三插塞和第四插塞，形成在所述第三层间绝缘膜中，所述第一插塞和所述第二插塞电耦合到所述第一连接布线，所述第三插塞和所述第四插塞电耦合到所述第二连接布线；
第四层间绝缘膜，形成在所述第一插塞、所述第二插塞、所述第三插塞和所述第四插塞之上；
所述第一下电极、所述第二下电极、所述第三下电极和所述第四下电极，形成在所述第四层间绝缘膜中，所述第一下电极电耦合到所述第一插塞，所述第二下电极电耦合到所述第二插塞，所述第三下电极电耦合到所述第三插塞，所述第四下电极电耦合到所述第四插塞；
形成在所述第一下电极之上的所述第一电容绝缘膜、形成在所述第二下电极之上的所述第二电容绝缘膜、形成在所述第三下电极之上的所述第三电容绝缘膜和形成在所述第四下电极之上的所述第四电容绝缘膜，所述第一电容绝缘膜、所述第二电容绝缘膜、所述第三电容绝缘膜和所述第四电容绝缘膜由同一绝缘膜形成；
形成在所述第一电容绝缘膜之上的所述第一上电极、形成在所述第二电容绝缘膜之上的所述第二上电极、形成在所述第三电容绝缘膜之上的所述第三上电极和形成在所述第四电容绝缘膜之上的所述第四上电极，所述第一上电极、所述第二上电极、所述第三上电极和所述第四上电极由同一导体膜形成；以及
形成在所述第一上电极和所述第三上电极之上以电耦合所述第一上电极和所述第三上电极的第一上布线层和形成在所述第二上电极和所述第四上电极之上以电耦合所述第二上电极和所述第四上电极的第二上布线层，
其中所述第一下电极和所述第二下电极通过所述第一插塞、所述第一连接布线和所述第二插塞彼此电耦合，并且达到浮置电势，
其中所述第三下电极和所述第四下电极通过所述第三插塞、所述第二连接布线和所述第四插塞彼此电耦合，并且达到浮置电势，以及
其中所述第一上电极和所述第三上电极以及所述第二上电极和所述第四上电极不通过导体耦合。
24.根据权利要求23所述的半导体器件，
其中所述第一连接布线和所述第二连接布线在第一方向上延伸，以及
其中所述第一上布线和所述第二上布线在与所述第一方向垂直的第二方向上延伸。
25.根据权利要求23所述的半导体器件，
其中所述第一电容绝缘膜、所述第二电容绝缘膜、所述第三电容绝缘膜和所述第四电容绝缘膜的平面面积与所述第一上电极、所述第二上电极、所述第三上电极和所述第四上电极的平面面积彼此相等并且均大于所述第一下电极、所述第二下电极、所述第三下电极和所述第四下电极的平面面积，以及
其中所述第一电容绝缘膜、所述第二电容绝缘膜、所述第三电容绝缘膜和所述第四电容绝缘膜在平面上分别覆盖所述第一下电极、所述第二下电极、所述第三下电极和所述第四下电极。
26.根据权利要求23所述的半导体器件，
其中所述第一上布线层形成为覆盖所述第一电容绝缘膜和所述第三电容绝缘膜以及所述第一上电极和所述第三上电极，
其中所述第二上布线层形成为覆盖所述第二电容绝缘膜和所述第四电容绝缘膜以及所述第二上电极和所述第四上电极。
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