KR20100042462A - 주변회로용 커패시터를 구비하는 반도체 메모리 소자 - Google Patents

주변회로용 커패시터를 구비하는 반도체 메모리 소자 Download PDF

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KR20100042462A
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이시우
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삼성전자주식회사
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Abstract

주변회로용 커패시터를 구비하는 반도체 메모리 소자에 관하여 개시한다. 본 발명에 따른 반도체 메모리 소자는 주변회로 영역에서 상기 복수의 커패시터를 구성하는 복수의 하부 전극에 제1 노드가 전기적으로 연결되어 상기 복수의 커패시터중 적어도 일부를 병렬로 연결시킨다. 주변회로 영역에서 복수의 커패시터를 구성하는 복수의 상부 전극에는 제2 노드가 전기적으로 연결되어 복수의 커패시터중 적어도 일부를 병렬로 연결시킨다. 제1 노드는 셀 어레이 영역의 비트 라인과 동일 레벨에서 주변회로 영역에 형성되고 비트 라인과 동일한 물질로 구성된다.
주변회로, 디커플링 커패시터, 비트 라인, 직렬, 중간 노드, 저저항

Description

주변회로용 커패시터를 구비하는 반도체 메모리 소자{Semiconductor memory device having capacitor for peripheral circuit}
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 주변회로 영역에 형성되는 커패시터를 구비하는 반도체 메모리 소자에 관한 것이다.
반도체 메모리 소자, 예를 들면 DRAM (dynamic random access memory)의 집적도가 증가함에 따라 반도체 메모리 소자의 저장 용량 증가에 대한 요구와 더불어 동작 속도의 증가에 대한 요구가 커지고 있으며, 그에 따라 반도체 메모리 소자의 주변회로에서는 다양한 기능을 가지는 커패시터가 요구되고 있다.
일반적으로, 반도체 메모리 소자의 집적도가 증가하면 이에 비례하여 동작 회로의 수도 증가되며, 읽기(read) 동작 및 쓰기(writing) 동작시에는 전원 전압(VDD) 및 접지 전압(VSS)에 순간적으로 심한 요동 잡음 (fluctuation noise)이 생기게 된다. 이를 해결하기 위하여, 통상적으로 반도체 메모리 소자는 전원 전압(VDD) 및 접지 전압(VSS)과 같은 동작 전원들 사이에 존재하는 노이즈를 필터링하기 위한 파워 디커플링 커패시터를 포함한다. 또한, 외부에서 입력되지 않은 새로 운 전원, 예를 들면 벌크 바이어스(VBB) 및 승압전압(VPP)과 같은 전원을 반도체 메모리 회로 내에서 만들기 위한 펌핑 회로인 내부 전원 승압 회로 (internal voltage boosting circuit)에서는 하나의 스테이지에서 전하를 저장하여 후속의 스테이지로 전달하기 위하여 하나 또는 그 이상의 펌핑 커패시터를 포함한다.
상기 파워 디커플링 커패시터 및 펌핑 커패시터와 같은 주변회로용 커패시터에서, 큰 저항으로 인해 고주파동작 조건에서 유효 커패시턴스 (effective capacitance)가 현저히 저하되는 문제가 있다.
본 발명의 목적은 저항을 감소시켜 유효 커패시턴스를 향상시킴으로써 고집적 회로에서 고속 동작이 가능한 주변회로용 커패시터를 구비하는 반도체 메모리 소자를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 메모리 소자는 트랜지스터와, 상기 트랜지스터의 제1 소스/드레인 영역에 전기적으로 연결되어 있는 비트 라인과, 상기 트랜지스터의 제2 소스/드레인 영역에 전기적으로 연결되어 있는 베리드 콘택 (buried contact)과, 상기 베리드 콘택을 통해 상기 제2 소스/드레인 영역에 전기적으로 연결되어 있는 셀 커패시터를 구비하는 복수의 단위 셀로 이루어지는 셀 어레이 영역을 포함한다. 그리고, 상기 셀 어레이 영역으로부터 이격된 위치에서 상기 셀 어레이 영역의 셀 커패시터와 동일 레벨상에 형성되어 있고 상호 병렬로 연결되어 있는 복수의 제1 커패시터로 이루어지는 제1 주변회로 커패시터를 포함하는 주변회로 영역을 포함한다. 상기 주변회로 영역에서 상기 복수의 제1 커패시터를 구성하는 복수의 하부 전극에는 상기 제1 주변회로 커패시터의 제1 노드가 전기적으로 연결되어 상기 복수의 제1 커패시터중 적어도 일부를 병렬로 연결시킨다. 상기 주변회로 영역에서 상기 복수의 제1 커패시터를 구성하는 복수의 상부 전극에는 상기 제1 주변회로 커패시터의 제2 노드가 전기적으로 연결되어 상기 복수의 제1 커패시터중 적어도 일부를 병렬로 연결시킨다. 상기 제1 주변회로 커패시 터의 제1 노드는 상기 셀 어레이 영역의 비트 라인과 동일 레벨에서 상기 주변회로 영역에 형성되고 상기 비트 라인과 동일한 물질로 구성되는 제1 도전층을 포함한다.
본 발명에 따른 반도체 메모리 소자는 상기 제1 주변회로 커패시터의 제1 노드는 상기 주변회로 영역에서 상기 셀 어레이 영역의 베리드 콘택과 동일 레벨상에 형성되고 상기 베리드 콘택과 동일한 물질로 구성되고, 상기 제1 도전층과 전기적으로 연결되어 있는 제2 도전층을 더 포함할 수 있다.
상기 제1 주변회로 커패시터의 제1 노드에서, 상기 제1 도전층 및 제2 도전층이 상호 직접 접하도록 상기 제1 도전층 위에 상기 제2 도전층이 적층된 구조를 가질 수 있다.
상기 셀 어레이 영역은 상기 트랜지스터의 제1 소스/드레인 영역 및 제2 소스/드레인 영역에 각각 직접 접해 있는 복수의 자기정렬 콘택을 더 포함하고, 상기 셀 어레이 영역에서 상기 비트 라인은 상기 자기정렬 콘택을 통하여 상기 제1 소스/드레인 영역에 전기적으로 연결될 수 있다. 상기 주변회로 영역은 상기 제1 도전층 및 제2 도전층의 하부에서 상기 자기정렬 콘택과 동일 레벨상에 형성되고 상기 자기정렬 콘택과 동일한 물질로 구성되는 제3 도전층을 더 포함할 수 있으며, 상기 주변회로 영역에서 상기 제2 도전층은 상기 제3 도전층을 통해 상기 제1 도전층에 전기적으로 연결될 수 있다.
상기 셀 어레이 영역에서 상기 비트 라인은 상기 자기정렬 콘택과 상기 자기정렬 콘택 위에 형성된 다이렉트 콘택 (direct contact)을 통하여 상기 제1 소스/ 드레인 영역에 전기적으로 연결될 수 있다. 상기 주변회로 영역은 상기 제1 도전층의 하부에서 상기 다이렉트 콘택과 동일 레벨상에 형성되고 상기 다이렉트 콘택과 동일한 물질로 구성되는 제4 도전층을 더 포함할 수 있으며, 상기 주변회로 영역에서 상기 제2 도전층은 상기 제3 도전층 및 상기 제4 도전층을 통해 상기 제1 도전층에 전기적으로 연결될 수 있다.
상기 제1 도전층 및 상기 제2 도전층은 서로 이격되어 위치될 수 있다.
상기 제1 도전층에서의 저항이 상기 제2 도전층에서의 저항보다 더 낮을 수 있다.
상기 주변회로 영역은 상기 제1 주변회로 커패시터에 인접한 위치에서 상기 셀 어레이 영역의 셀 커패시터와 동일 레벨상에 형성되어 있고 상호 병렬로 연결되어 있는 복수의 제2 커패시터로 이루어지는 제2 주변회로 커패시터를 더 포함할 수 있다. 그리고, 상기 제1 주변회로 커패시터 및 상기 제2 주변회로 커패시터는 상기 제1 노드에 의해 상호 직렬 연결될 수 있다.
상기 제1 주변회로 커패시터는 동작 전원들 사이에 존재하는 노이즈를 필터링하기 위한 파워 디커플링 커페시터를 구성할 수 있다. 또는, 상기 제1 주변회로 커패시터는 내부 전원 승압 회로의 펌핑 커패시터를 구성할 수 있다.
본 발명에 따른 반도체 메모리 소자의 주변회로 커패시터에서 복수의 커패시터를 병렬로 연결시키기 위한 제1 노드는 셀 어레이 영역의 비트라인과 동일 레벨상에 형성되고 상기 비트라인과 동일한 물질로 구성되는 제1 도전층을 포함한다. 또한, 각각 복수의 커패시터가 병렬로 연결되어 이루어진 복수의 주변회로 커패시터를 직렬 연결시키기 위하여 상기 제1 도전층을 포함하는 제1 노드를 이용한다. 상기 제1 도전층을 저저항 재료로 구성함으로써 고주파 동작에서의 커패시터의 효율 저하를 개선할 수 있다. 특히, 고집적 반도체 메모리 소자의 제조 기술이 개발됨에 따라 반도체 메모리 소자의 셀 어레이 영역에 형성되는 비트 라인의 재료를 저저항 재료인 텅스텐(W) 또는 텅스텐 실리사이드(WSix)로 치환하면서, 셀 어레이 영역에서 비트 라인 형성과 동시에 주변회로 영역에서는 상기 비트 라인과 동일 레벨에서 동일 재료를 사용하여 주변회로 커패시터의 제1 노드의 제1 도전층을 형성함으로써 주변회로 커패시터의 제1 노드를 저저항화할 수 있다. 또한, 상기 제1 노드를 이용하여 2 개의 주변회로 커패시터가 직렬 연결된 2 스테이지 셀 타입 디커플링 커패시터의 중간 노드를 형성함으로써 상기 중간 노드를 저저항 특성을 가지도록 할 수 있으며, 이에 따라 주변회로 커패시터의 유효 커패시턴스를 향상시킬 수 있다.
본 발명에 따른 반도체 메모리 소자의 주변회로 커패시터를 이용하여 주변회로 영역에 형성되는 2 스테이지 셀 타입 파워 디커플링 커패시터 또는 내부 전원 승압 회로의 펌핑 커패시터를 형성함으로써, 이들의 유효 커패시턴스 특성을 향상시킬 수 있다.
또한, 본 발명에 따른 반도체 메모리 소자는 셀 어레이 영역 구성에 필요한 다이렉트 콘택, 비트 라인, 및 메탈 콘택과 같은 배선 콘택을 형성하는 단계를 이용하여 주변 회로 영역에서 상기 비트 라인과 동일 레벨에 형성되는 제1 도전층을 상부 배선층에 전기적으로 연결시키는 배선을 형성하는 것이 가능하며, 따라서 싱글 스테이지 셀 타입 파워 디커플링 커패시터의 구현이 가능하다.
다음에, 본 발명의 바람직한 실시예들에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 소자(100)의 요부 구성을 개략적으로 도시한 레이아웃이다. 도 1에는 주변회로 영역에 형성된 싱글 스테이지 셀 타입의 주변회로 커패시터(C1)의 요부 구성의 레이아웃이 도시되어 있다.
도 1을 참조하면, 상기 반도체 메모리 소자(100)의 주변회로 영역에는 반도체 기판상에 형성된 복수의 커패시터(102)로 구성되는 복수의 커패시터 어레이(110)를 포함하는 주변회로 커패시터(C1)가 형성되어 있다.
도 1에는 상기 주변회로 커패시터(C1) 1 개가 예시되어 있으나, 상기 주변회로 영역에는 동일한 구조를 가지는 복수개의 주변회로 커패시터(C1)가 형성되어 있을 수 있다.
상기 복수의 커패시터(102)는 각각 하부 전극(104) 및 상부 전극(106)을 포함한다. 상기 상부 전극(106)은 상기 복수의 커패시터 어레이(110)중 적어도 일부 어레이(110)를 각각 병렬로 연결시키도록 형성되어 있다.
상기 하부 전극(104)의 하부에는 상기 복수의 커패시터(102)중 선택되는 적어도 일부 커패시터(102)를 각각 병렬로 연결시키는 제1 노드(130)가 형성되어 있 다.
상기 상부 전극(106)은 콘택(122)을 통해 제2 노드(124)에 전기적으로 연결되어 있다. 상기 제2 노드(124)는 주변회로 영역에서 상기 복수의 커패시터(102)의 상부 전극(106)에 전기적으로 연결되는 상부 배선층으로 구성될 수 있다.
상기 주변회로 커패시터(C1)의 제1 노드(130)는 셀 어레이 영역에 있는 단위 메모리 셀의 비트 라인 (bit line)과 동일 레벨상에 형성되고 상기 비트 라인과 동일한 물질로 구성되는 제1 도전층(132)과, 상기 셀 어레이 영역에 있는 단위 메모리 셀에서 트랜지스터의 소스/드레인 영역과 상기 단위 메모리 셀의 셀 커패시터 사이에 연결되어 있는 베리드 콘택 (buried contact)과 동일 레벨상에 형성되고 상기 베리드 콘택과 동일한 물질로 구성되는 제2 도전층(134)을 포함한다. 상기 제1 도전층(132) 및 제2 도전층(134)은 상호 전기적으로 연결되어 있다.
상기 주변회로 커패시터(C1)에서, 상기 하부 전극(104)은 상기 제1 노드(130)에 직접 접하도록 형성될 수 있다.
도 1에서, 상기 제1 노드(130)를 구성하는 제1 도전층(132) 및 제2 도전층(134)이 각각 하나의 커패시터 어레이(110)에서 일렬로 배열된 복수의 커패시터(102)를 병렬로 연결시키도록 바(bar) 형태로 연장된 구성이 예시되어 있다.
그러나, 본 발명에 따른 반도체 메모리 소자에서, 상기 제1 노드(130)를 구성하는 제1 도전층(132) 및 제2 도전층(134)의 배치 구성이 도 1에 예시된 것에만 한정되는 것은 아니며, 본 발명의 범위 내에서 다양한 배치 설계가 가능하다. 이에 대한 보다 구체적인 예에 대하여는 후술한다.
상기 복수의 커패시터(102)를 병렬로 연결시키는 상기 제1 노드(130)의 제1 도전층(132)을 콘택(152)을 통해 배선층(154)에 연결함으로써, 싱글 스테이지 셀 타입의 주변회로 커패시터(C1)를 구현할 수 있다.
도 2는 도 1에 예시된 싱글 스테이지 셀 타입의 주변회로 커패시터(C1)의 등가 회로도이다.
도 3은 도 1의 레이아웃에 따른 반도체 메모리 소자(100)를 구현할 수 있는 예시적인 단면 구성을 도시한 것으로, 도 1의 IIIA - IIIA'선 단면 및 IIIB - IIIB'선 단면에 대응하는 부분의 요부 구성을 개략적으로 도시한 단면도이다. 도 3에는 주변회로 영역(B)에 형성되는 상기 IIIA - IIIA'선 단면 및 IIIB - IIIB'선 단면의 요부 구성과 더불어, 이들과 동일 레벨상에 형성되는 셀 어레이 영역(A)에서의 요부 구성들의 단면도를 함께 나타내었다.
도 3을 참조하면, 본 발명의 제1 실시예에 따른 반도체 메모리 소자(100)는 셀 어레이 영역(A)과, 상기 셀 어레이 영역(A)의 근방에서 상기 셀 어레이 영역(A)과 이격된 위치에 있는 주변회로 영역(B)을 포함한다. 상기 셀 어레이 영역(A)에는 기판(160)상에서 각각 트랜지스터를 구성하는 복수의 게이트 전극(166)과, 상기 기판(160)에서 상기 게이트 전극(166)의 양측에 각각 형성된 제1 소스/드레인(162) 및 제2 소스/드레인(164)을 포함한다. 상기 셀 어레이 영역(A)에서 게이트 전극(166)의 양 측에 있는 제1 소스/드레인(162) 및 제2 소스/드레인(164) 위에는 각 각 자기정렬 콘택(170A)이 형성되어 있다. 상기 자기정렬 콘택(170A)은 상기 기판(160)상에 형성된 복수의 게이트 전극(166)중 상호 인접해 있는 2개의 게이트 전극(166) 사이에서 상기 게이트 전극(166) 및 그 측벽에 형성된 절연 스페이서(168)에 의하여 자기정렬되도록 형성되어 있다.
상기 제1 소스/드레인(162)에는 자기정렬 콘택(170A) 및 다이렉트 콘택 direct contact)(172A)을 통해 비트 라인(180A)이 연결되어 있다. 그리고, 상기 제2 소스/드레인(164)에는 자기정렬 콘택(170A) 및 베리드 콘택 (buried contact)(174A)을 통해 셀 커패시터(190)가 연결되어 있다. 상기 셀 커페시터(190)는 하부 전극(192A), 유전막(194A) 및 상부 전극(196A)을 포함한다. 상기 셀 커페시터(190)는 기판(160)상에서 도 1의 주변회로 커패시터(C1)를 구성하는 복수의 커패시터(102)와 동일 레벨에 형성될 수 있다.
셀 어레이 영역(A)에서 상기 비트 라인(180A)은 제1 콘택(212)을 통해 제1 상부 배선층(222)에 연결된다. 그리고, 상기 셀 커패시터(190)의 상부 전극(196A)은 제2 콘택(214)을 통해 제2 상부 배선층(224)에 연결된다. 상기 제1 상부 배선층(222) 및 제2 상부 배선층(224)은 상호 동일 레벨에 형성될 수 있고, 상호 동일한 물질로 이루어질 수 있다.
주변회로 영역(B)에는 상기 기판(160)의 셀 어레이 영역(B)에 있는 자기정렬 콘택(170A)과 동일 레벨상에 하부 도전층(170B)이 형성되어 있다. 상기 자기정렬 콘택(170A) 및 하부 도전층(170B)은 동시에 형성되며 상호 동일 물질로 이루어질 수 있다.
셀 어레이 영역(A)에서 셀 커페시터(190)와 동일 레벨에는 주변회로 커패시터(C1)를 구성하는 복수의 커패시터(102)가 형성되어 있다. 복수의 커패시터(102)는 각각 하부 전극(192B), 유전막(194B) 및 상부 전극(196B)을 포함한다. 주변회로 영역(B)에 형성되어 있는 상기 하부 전극(192B), 유전막(194B) 및 상부 전극(196B)은 각각 셀 어레이 영역(A)에 형성되어 있는 하부 전극(192A), 유전막(194A) 및 상부 전극(196A)과 동일 레벨에 형성되며, 각각 동일 물질로 구성될 수 있다. 상기 주변회로 커패시터(C1) 각각의 커패시터(102)를 구성하는 하부 전극(192B), 유전막(194B) 및 상부 전극(196B)은 각각 셀 어레이 영역(A)에 형성되어 있는 하부 전극(192A), 유전막(194A) 및 상부 전극(196A)과 동시에 형성된다.
주변회로 영역(B)에서 상기 하부 도전층(170B) 위에는 제1 층간절연막(173)을 사이에 두고 제1 도전층(132) 및 제2 도전층(134)이 차례로 적층되어 있다. 상기 제1 도전층(132) 및 제2 도전층(134)은 주변회로 커패시터(C1)의 제1 노드(130)를 구성한다. 상기 제1 도전층(132)은 셀 어레이 영역(A)에 형성된 비트 라인(180A)과 동일 레벨상에 형성되고 상기 비트 라인(180A)과 동일한 물질로 구성될 수 있다. 제2 도전층(134)은 셀 어레이 영역(A)에 형성된 베리드 콘택(174A)과 동일 레벨에 형성되며, 이들은 상호 동일 물질로 구성될 수 있다. 상기 제1 도전층(132)은 상기 제2 도전층(134)보다 더 낮은 저항을 가지는 물질로 이루어질 수 있다. 예를 들면, 상기 제1 도전층(132)은 텅스텐(W) 또는 텅스텐 실리사이 드(WSix)로 이루어지고, 상기 제2 도전층(134)은 폴리실리콘으로 이루어질 수 있다.
주변회로 영역(B)에서, 상기 상부 전극(196B)은 제3 콘택(216)을 통해 제3 상부 배선층(226)에 연결될 수 있다. 또한, 상기 제1 노드(130)의 제1 도전층(132)은 제4 콘택(218)을 통해 제4 상부 배선층(228)에 연결될 수 있다.
도 3에 예시된 하부 전극(192B) 및 상부 전극(196B)은 각각 도 1에 예시된 하부 전극(104) 및 상부 전극(106)을 구성할 수 있다.
도 3에 예시된 제3 콘택(216) 및 제3 상부 배선층(226)은 도 1에 예시된 콘택(122) 및 제2 노드(124)를 구성할 수 있다. 그리고, 도 3에 예시된 제4 콘택(218) 및 제4 상부 배선층(228)은 도 1에 예시된 콘택(152) 및 배선층(154)을 구성할 수 있다.
상기 제3 콘택(216) 및 제4 콘택(218)은 각각 셀 어레이 영역(A)에 형성된 제1 콘택(212) 및 제2 콘택(214)과 동시에 형성될 수 있으며, 상기 제1 콘택(212) 및 제2 콘택(214)과 동일 물질로 구성될 수 있다.
상기 제1 상부 배선층(222), 제2 상부 배선층(224), 제3 상부 배선층(226) 및 제4 상부 배선층(228)은 각각 기판(160)상에서 동일 레벨에 형성될 수 있으며, 각각 동일한 물질로 구성될 수 있다.
도 4는 본 발명의 제2 실시예에 따른 반도체 메모리 소자(400)의 요부 구성을 개략적으로 도시한 레이아웃이다. 도 4에서, 도 1에서와 동일한 참조 부호는 동일 부재를 나타내며, 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한 다.
도 4에는 본 발명의 제2 실시예에 따른 반도체 메모리 소자(400)의 주변회로 영역에서 2개의 주변회로 커패시터(C1, C2)가 직렬로 연결된 2 스테이지 셀 타입 (two stage cell type)의 주변회로 커패시터의 레이아웃을 도시한 것이다.
도 4에 있어서, 2 개의 주변회로 커패시터(C1, C2)가 제1 도전층(132) 및 제2 도전층(134)을 포함하는 제1 노드(130)에 의해 상호 직렬 연결되어 있는 것을 제외하고, 도 1 및 도 3을 참조하여 설명한 바와 동일한 구성을 가진다. 상기 주변회로 커패시터(C2)는 도 1 및 도 3을 참조하여 설명한 주변회로 커패시터(C1)의 구성과 동일한 구성을 가질 수 있다.
도 5는 도 4에 예시된 2 개의 주변회로 커패시터(C1, C2)의 등가 회로도이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 메모리 소자(600)의 요부 구성을 개략적으로 도시한 레이아웃이다. 도 6에서, 도 1 및 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 6에는 도 4에 예시한 제2 실시예와 유사하게 반도체 메모리 소자(600)의 주변회로 영역중 2개의 커패시터(C1, C2)가 직렬로 연결된 2 스테이지 셀 타입의 주변회로 커패시터의 레이아웃을 도시한 것이다.
도 6에 도시한 제3 실시예에서는, 도 4의 제2 실시예에서와 같이, 2 개의 주변회로 커패시터(C1, C2)가 제1 도전층(132) 및 제2 도전층(134)을 포함하는 제1 노드(130)에 의해 상호 직렬 연결되어 있다. 단, 제2 실시예와 다른 점은 상기 제1 노드(130)를 구성하는 제1 도전층(132)이, 상기 제2 도전층(134)의 연장 방향을 따라 일렬로 배열된 복수의 커패시터(102)를 병렬 연결시키도록 상기 제2 도전층(134)의 연장 방향을 따라 평행하게 연장되는 복수의 수직 제1 도전층(132_V)과, 상기 제2 도전층(134)의 연장 방향에 수직인 방향을 따라 일렬로 배열된 복수의 커패시터(102)를 병렬 연결시키도록 상기 제2 도전층(134)의 연장 방향에 수직인 방향을 따라 평행하게 연장되는 복수의 수평 제1 도전층(132_H)을 포함한다는 것이다. 상기 복수의 수직 제1 도전층(132_V) 및 복수의 수평 제1 도전층(132_H)은 상호 일체로 형성되어 상기 제1 도전층(132)은 그 상면에서 볼 때 메쉬 (mesh) 패턴의 형상을 가진다.
도 7은 본 발명의 제4 실시예에 따른 반도체 메모리 소자(700)의 요부 구성을 개략적으로 도시한 레이아웃이다.
도 8은 도 7의 레이아웃에 따른 반도체 메모리 소자(700)를 구현할 수 있는 예시적인 구현예를 도시한 것으로, 도 7의 VIIIA-VIIIA'선 단면, VIIIB-VIIIB'선 단면 및 VIIIC - VIIIC'선 단면에 대응하는 부분의 요부 구성을 개략적으로 도시한 단면도이다. 도 8에는 주변회로 영역(B)에 형성되는 상기 VIIIA-VIIIA'선 단면의 요부 구성과 더불어, 이들과 동일 레벨상에 형성되는 셀 어레이 영역(A)에서의 요 부 구성들의 단면도를 함께 나타내었다.
도 7 및 도 8에서, 도 1, 도 3, 도 4 및 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 설명의 간략화를 위하여 이들에 대한 상세한 설명은 생략한다.
도 7에는 도 4 및 도 6에 예시한 제2 실시예 및 제3 실시예와 유사하게 반도체 메모리 소자(700)의 주변회로 영역에서 2개의 주변회로 커패시터(C1, C2)가 직렬로 연결된 2 스테이지 셀 타입의 주변회로 커패시터의 레이아웃을 도시한 것이다. 도 7에 예시한 주변회로 커패시터(C1, C2)는 도 5의 등가 회로도로 표시될 수 있다.
도 7 및 도 8에 예시한 제4 실시예에서는, 도 4 및 도 6에 예시한 제2 실시예 및 제3 실시예와 유사하게, 2 개의 주변회로 제1 커패시터(C1, C2)가 제1 도전층(132) 및 제2 도전층(134)을 포함하는 제1 노드(130)에 의해 상호 직렬 연결되어 있다. 단, 제2 실시예 및 제3 실시예와 다른 점은, 주변회로 영역(B)에서 복수의 제1 도전층(132) 및 복수의 제2 도전층(134)이 상호 이격된 상태로 상호 평행하게 연장되어 있으며, 상기 커패시터(102)에 연결된 제2 도전층(134)이 상기 제1 도전층(132)에 직접 연결되지 않고 하부 도전층(170B)을 통해 상기 제1 도전층(132)에 전기적으로 연결되어 있다는 점이다. 상기 하부 도전층(170B)은 셀 어레이 영역(A)에 형성된 자기정렬 콘택(170A)과 동일 레벨에서 동시에 형성되는 것으로서, 상기 하부 도전층(170B)은 자기정렬 콘택(170A)과 상호 동일 물질로 이루어질 수 있다. 도 8에서, 상기 제1 도전층(132)은 제4 도전층(172B)을 통해 상기 하부 도전 층(170B)에 전기적으로 연결되어 있다. 상기 제4 도전층(172B)은 셀 어레이 영역(A)에 형성된 다이렉트 콘택(172A)과 동일 레벨상에 형성되며, 상기 다이렉트 콘택(172A)과 동일한 물질로 구성된다. 즉, 도 8의 예에서는 상기 제2 도전층(134)이 하부 도전층(170B) 및 제4 도전층(172B)을 통해 상기 제1 도전층(132)에 전기적으로 연결되어 있다.
원하는 배치 설계에 따라, 주변회로 영역(B)에서 주변회로 커패시터(C1, C2)의 위에는 제2 층간절연막(230)을 사이에 두고 상부 배선층(232)이 형성될 수 있다. 상기 상부 배선층(232)은 생략될 수도 있다.
도 7 및 도 8에 예시한 본 발명의 제4 실시예에 따르면, 제1 노드(130)가 제2 도전층(134), 하부 도전층(170B), 제4 도전층(172B) 및 제1 도전층(132)의 순서로 전기적으로 연결된 구성을 가지며, 상기 제1 도전층(132)을 텅스텐(W) 또는 텅스텐 실리사이드(WSix)와 같은 저저항 재료로 형성함으로써 상기 제1 노드(130)의 저항을 낮출 수 있다.
도 1 내지 도 8을 참조하여 설명한 본 발명의 제1 실시예 내지 제 4 실시예에 따른 반도체 메모리 소자(100, 400, 600, 700)는 각각 동작 전원들 사이에 존재하는 노이즈를 필터링하기 위한 파워 디커플링 커패시터를 구성할 수 있다. 또는, 상기 반도체 메모리 소자(100, 400, 600, 700)는 각각 내부 전원 승압 회로의 펌핑 커패시터를 구성할 수 있다.
도 9는 본 발명에 따른 반도체 메모리 소자의 주변회로 커패시터로부터 구현 된 파워 디커플링 커패시터의 유효 커패시턴스 특성을 평가한 결과를 나타낸 파형도이다.
도 9에는 대조예 1로서 종래 기술에 따른 MOS (metal oxide semiconductor) 타입의 커패시터의 주파수에 따른 유효 커패시턴그 특성과, 대조예 2로서 종래 기술에 따른 셀 타입 디커플링 커패시터의 주파수에 따른 유효 커패시턴스 특성을 함께 나타내었다. 도 9의 평가를 위하여, 본 발명의 경우 및 대조예 2의 경우, 2개의 주변회로 커패시터가 직렬로 연결된 2 스테이지 셀 타입의 디커플링 커패시터를 사용하였다.
대조예 2의 경우, MOS 타입의 커패시터인 대조예 1과 비교할 때 동일 면적에서 약 11 배의 고용량을 구현하였지만, 10 MHz 이상의 고주파 동작시 유효 커패시턴스가 현저히 저하되었다. 반면, 본 발명에 따른 디커플링 커패시터는 1 GHz의 고주파에서도 약 15 %의 용량 저하 특성을 나타내었다. 이로부터, 본 발명에 따른 디커플링 커패시터는 대조예 2와 비교할 때 고주파 특성이 약 100 배 이상 개선된 것을 확인할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세히 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 소자의 요부 구성을 개략적으로 도시한 레이아웃이다.
도 2는 도 1에 예시된 싱글 스테이지 셀 타입의 주변회로 커패시터의 등가 회로도이다.
도 3은 도 1의 IIIA - IIIA'선 단면 및 IIIB - IIIB'선 단면에 대응하는 부분의 요부 구성을 개략적으로 도시한 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 메모리 소자의 요부 구성을 개략적으로 도시한 레이아웃이다.
도 5는 도 4에 예시된 주변회로 커패시터의 등가 회로도이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 메모리 소자의 요부 구성을 개략적으로 도시한 레이아웃이다.
도 7은 본 발명의 제4 실시예에 따른 반도체 메모리 소자의 요부 구성을 개략적으로 도시한 레이아웃이다.
도 8은 도 7의 VIIIA-VIIIA'선 단면, VIIIB-VIIIB'선 단면 및 VIIIC - VIIIC'선 단면에 대응하는 부분의 요부 구성을 개략적으로 도시한 단면도이다.
도 9는 본 발명에 따른 반도체 메모리 소자의 주변회로 커패시터로부터 구현된 파워 디커플링 커패시터의 유효 커패시턴스 특성을 평가한 결과를 나타낸 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 400, 600, 700: 반도체 메모리 소자, 102: 커패시터, 104: 하부 전극, 106: 상부 전극, 110: 커패시터 어레이, 122: 콘택, 124: 제2 노드, 130: 제1 노드, 132: 제1 도전층, 134: 제2 도전층, 152: 콘택, 154: 배선층, 162: 제1 소스/드레인, 164: 제2 소스/드레인, 170A: 자기정렬 콘택, 170B: 하부 도전층, 172A: 다이렉트 콘택, 174A: 베리드 콘택, 173: 제1 층간절연막, 180A: 비트 라인, 190: 셀 커패시터, 192B: 하부 전극, 194B: 유전막, 196B: 상부 전극, 212: 제1 콘택, 214: 제2 콘택, 216: 제3 콘택, 218: 제4 콘택, 222: 제1 상부 배선층, 224: 제2 상부 배선층, 226: 제3 상부 배선층, 228: 제4 상부 배선층, 230: 제2 층간절연막, 232: 상부 배선층.

Claims (10)

  1. 트랜지스터와, 상기 트랜지스터의 제1 소스/드레인 영역에 전기적으로 연결되어 있는 비트 라인과, 상기 트랜지스터의 제2 소스/드레인 영역에 전기적으로 연결되어 있는 베리드 콘택 (buried contact)과, 상기 베리드 콘택을 통해 상기 제2 소스/드레인 영역에 전기적으로 연결되어 있는 셀 커패시터를 구비하는 복수의 단위 셀로 이루어지는 셀 어레이 영역과,
    상기 셀 어레이 영역으로부터 이격된 위치에서 상기 셀 어레이 영역의 셀 커패시터와 동일 레벨상에 형성되어 있고 상호 병렬로 연결되어 있는 복수의 제1 커패시터로 이루어지는 제1 주변회로 커패시터를 포함하는 주변회로 영역과,
    상기 주변회로 영역에서 상기 복수의 제1 커패시터를 구성하는 복수의 하부 전극에 전기적으로 연결되어 상기 복수의 제1 커패시터중 적어도 일부를 병렬로 연결시키는 상기 제1 주변회로 커패시터의 제1 노드와,
    상기 주변회로 영역에서 상기 복수의 제1 커패시터를 구성하는 복수의 상부 전극에 전기적으로 연결되어 상기 복수의 제1 커패시터중 적어도 일부를 병렬로 연결시키는 상기 제1 주변회로 커패시터의 제2 노드를 포함하고,
    상기 제1 주변회로 커패시터의 제1 노드는 상기 셀 어레이 영역의 비트 라인과 동일 레벨에서 상기 주변회로 영역에 형성되고 상기 비트 라인과 동일한 물질로 구성되는 제1 도전층을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 제1 주변회로 커패시터의 제1 노드는 상기 주변회로 영역에서 상기 셀 어레이 영역의 베리드 콘택과 동일 레벨상에 형성되고 상기 베리드 콘택과 동일한 물질로 구성되고, 상기 제1 도전층과 전기적으로 연결되어 있는 제2 도전층을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 제1 주변회로 커패시터의 제1 노드에서, 상기 제1 도전층 및 제2 도전층이 상호 직접 접하도록 상기 제1 도전층 위에 상기 제2 도전층이 적층된 구조를 가지는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제2항에 있어서,
    상기 셀 어레이 영역은 상기 트랜지스터의 제1 소스/드레인 영역 및 제2 소스/드레인 영역에 각각 직접 접해 있는 복수의 자기정렬 콘택을 더 포함하고, 상기 셀 어레이 영역에서 상기 비트 라인은 상기 자기정렬 콘택을 통하여 상기 제1 소스/드레인 영역에 전기적으로 연결되어 있고,
    상기 주변회로 영역은 상기 제1 도전층 및 제2 도전층의 하부에서 상기 자기정렬 콘택과 동일 레벨상에 형성되고 상기 자기정렬 콘택과 동일한 물질로 구성되는 제3 도전층을 더 포함하고, 상기 주변회로 영역에서 상기 제2 도전층은 상기 제3 도전층을 통해 상기 제1 도전층에 전기적으로 연결되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 셀 어레이 영역에서 상기 비트 라인은 상기 자기정렬 콘택과 상기 자기정렬 콘택 위에 형성된 다이렉트 콘택 (direct contact)을 통하여 상기 제1 소스/드레인 영역에 전기적으로 연결되어 있고,
    상기 주변회로 영역은 상기 제1 도전층의 하부에서 상기 다이렉트 콘택과 동일 레벨상에 형성되고 상기 다이렉트 콘택과 동일한 물질로 구성되는 제4 도전층을 더 포함하고,
    상기 주변회로 영역에서 상기 제2 도전층은 상기 제3 도전층 및 상기 제4 도전층을 통해 상기 제1 도전층에 전기적으로 연결되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제4항에 있어서,
    상기 제1 도전층 및 상기 제2 도전층은 서로 이격되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제2항에 있어서,
    상기 제1 도전층에서의 저항이 상기 제2 도전층에서의 저항보다 더 낮은 것을 특징으로 하는 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 주변회로 영역은 상기 제1 주변회로 커패시터에 인접한 위치에서 상기 셀 어레이 영역의 셀 커패시터와 동일 레벨상에 형성되어 있고 상호 병렬로 연결되어 있는 복수의 제2 커패시터로 이루어지는 제2 주변회로 커패시터를 더 포함하고,
    상기 제1 주변회로 커패시터 및 상기 제2 주변회로 커패시터는 상기 제1 노드에 의해 상호 직렬 연결되어 있는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 제1 주변회로 커패시터는 동작 전원들 사이에 존재하는 노이즈를 필터링하기 위한 파워 디커플링 커페시터를 구성하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제1항에 있어서,
    상기 제1 주변회로 커패시터는 내부 전원 승압 회로의 펌핑 커패시터를 구성하는 것을 특징으로 하는 반도체 메모리 소자.
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