CN116266589A - 半导体结构及其制造方法、存储器 - Google Patents

半导体结构及其制造方法、存储器 Download PDF

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Abstract

本公开实施例涉及半导体领域，提供一种半导体结构及其制造方法、存储器，半导体结构包括：基底，基底包括相对的第一侧和第二侧；第一器件层，包括第一器件，设置于基底的第一侧；第二器件层，包括第二器件，设置于基底的第二侧；其中，至少部分第一器件和至少部分第二器件共用第一掺杂区。本公开实施例至少有利于提高基底上器件的集成密度以及提高对基底的利用率。

Description

半导体结构及其制造方法、存储器
技术领域
本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制造方法、存储器。
背景技术
随着摩尔定律，大约每经过18个月，半导体结构中可以容纳的电子器件的数目便会增加一倍。为进一步提高半导体结构中电子器件的集成密度，会将两个包含多个电子器件的半导体结构整合在一个封装结构中，以形成一个电子器件集成密度更高的半导体结构。
然而，对于单个半导体结构而言，各种电子器件均在基底的一侧的基础上制作，由于基底的面积由有限，在有限的面积上布局更多的电子器件越来越困难。因此，亟需设计一种在有限的面积上电子器件集成密度更高的半导体结构。
发明内容
本公开实施例提供一种半导体结构及其制造方法、存储器，至少有利于提高基底上器件的集成密度以及提高对基底的利用率。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底，所述基底包括相对的第一侧和第二侧；第一器件层，包括第一器件，设置于所述基底的第一侧；第二器件层，包括第二器件，设置于所述基底的第二侧；其中，至少部分所述第一器件和至少部分所述第二器件共用第一掺杂区。
在一些实施例中，所述第一器件包括第一晶体管，所述第二器件包括第二晶体管，至少部分所述第一晶体管和至少部分所述第二晶体管共用所述第一掺杂区。
在一些实施例中，所述第一晶体管和所述第二晶体管包括P型晶体管，所述第一掺杂区包括N型掺杂区，所述P型晶体管共用所述N型掺杂区。
在一些实施例中，所述第一晶体管和所述第二晶体管包括N型晶体管，所述第一掺杂区包括P型掺杂区，所述N型晶体管共用所述P型掺杂区。
在一些实施例中，所述第一器件包括第一二极管，所述第二器件包括第二二极管，至少部分所述第一二极管和至少部分所述第二二极管共用所述第一掺杂区。
在一些实施例中，所述第一掺杂区的第一侧设置有多个第二掺杂区，所述第一掺杂区的第二侧设置有多个第三掺杂区，所述第二掺杂区和所述第三掺杂区的掺杂类型相同。
在一些实施例中，所述第二掺杂区在所述基底上的正投影与所述第三掺杂区在所述基底上的正投影至少部分重叠。
在一些实施例中，沿所述第一侧指向所述第二侧的方向，所述第一掺杂区内还设置有贯穿所述第一掺杂区的隔离结构，所述隔离结构位于相邻两个所述第一器件之间且位于相邻两个所述第二器件之间。
在一些实施例中，所述第一器件包括第一二极管，所述第二器件包括第二二极管，所述第二掺杂区作为所述第一二极管的阳极或阴极，所述第三掺杂区作为所述第二二极管的阳极或阴极。
在一些实施例中，所述第一器件包括第一晶体管，所述第二器件包括第二晶体管，所述第二掺杂区作为所述第一晶体管的源极或漏极，所述第三掺杂区作为所述第二晶体管的源极或漏极。
在一些实施例中，所述半导体结构还包括：第一栅极，位于所述第一侧上，且所述第一栅极至少与所述第一晶体管中的所述源极和所述漏极间的间隔正对；第二栅极，位于所述第二侧上，且所述第二栅极至少与所述第二晶体管中的所述源极和所述漏极间的间隔正对。
在一些实施例中，所述第一掺杂区的第一侧表面设置有第四掺杂区，所述第二掺杂区位于所述第四掺杂区的第一侧表面；其中，所述第四掺杂区和所述第一掺杂区的掺杂类型不同且所述第二掺杂区和所述第一掺杂区的掺杂类型相同。
在一些实施例中，所述第一掺杂区的第二侧表面设置有所述第四掺杂区，所述第三掺杂区位于所述第四掺杂区的第二侧表面，且所述第三掺杂区和所述第一掺杂区的掺杂类型相同。
在一些实施例中，沿所述第一侧指向所述第二侧的方向，所述第一掺杂区的厚度为700nm～1500nm。
根据本公开一些实施例，本公开实施例另一方面还提供一种存储器，包括上述任一项所述的半导体结构。
根据本公开一些实施例，本公开实施例又一方面还提供一种半导体结构的制造方法，包括：提供基底，所述基底包括相对的第一侧和第二侧；在所述基底中形成第一掺杂区；在所述基底的第一侧中形成包括第一器件的第一器件层；在所述基底的第二侧中形成包括第二器件的第二器件层；其中，至少部分所述第一器件和至少部分所述第二器件共用所述第一掺杂区。
在一些实施例中，所述第一器件包括第一晶体管，所述第二器件包括第二晶体管，形成所述第一掺杂区、所述第一器件和所述第二器件的步骤包括：对所述基底进行掺杂以形成初始掺杂区；在所述初始掺杂区的第一侧的局部区域进行掺杂以形成第二掺杂区；在所述初始掺杂区的第二侧的局部区域进行掺杂以形成第三掺杂区，剩余所述初始掺杂区作为所述第一掺杂区；其中，部分所述第二掺杂区和所述第一掺杂区构成所述第一晶体管的一部分，部分所述第三掺杂区和所述第一掺杂区构成所述第二晶体管的一部分。
在一些实施例中，所述第一器件包括第一二极管，所述第二器件包括第二二极管，形成所述第一掺杂区、所述第一器件和所述第二器件的步骤包括：对所述基底进行掺杂以形成初始掺杂区；在所述初始掺杂区的第一侧的局部区域进行掺杂以形成第二掺杂区；在所述初始掺杂区的第二侧的局部区域进行掺杂以形成第三掺杂区，剩余所述初始掺杂区作为所述第一掺杂区；其中，一所述第二掺杂区和所述第一掺杂区构成一所述第一二极管，一所述第三掺杂区和所述第一掺杂区构成一所述第二二极管。
在一些实施例中，在形成所述第一掺杂区之后，在形成所述第二掺杂区和所述第三掺杂区之前，还包括：在所述第一掺杂区的第一侧的局部区域进行掺杂以形成第四掺杂区，且所述第四掺杂区和所述第一掺杂区的掺杂类型不同；形成所述第二掺杂区的步骤还包括：在所述第四掺杂区的第一侧的局部区域进行掺杂以形成所述第二掺杂区，且所述第二掺杂区和所述第一掺杂区的掺杂类型相同。
在一些实施例中，在形成所述第一掺杂区之后，在形成所述第二掺杂区和所述第三掺杂区之前，还包括：在所述第一掺杂区的第二侧的局部区域进行掺杂以形成所述第四掺杂区；形成所述第三掺杂区的步骤还包括：在所述第四掺杂区的第二侧的局部区域进行掺杂以形成所述第三掺杂区，且所述第三掺杂区和所述第一掺杂区的掺杂类型相同。
本公开实施例提供的技术方案至少具有以下优点：
半导体结构中，在基底的第一侧具有第一器件层，在基底的第二侧具有第二器件层，即基底的相对两侧均具有电子器件，有利于在不增加基底第一侧的表面积的同时，提高基底上电子器件的集成密度。而且，基底相对的两侧的至少部分第一器件和至少部分第二器件共用第一掺杂区，则第一掺杂区位于基底中，至少部分第一器件和至少部分第二器件共用部分基底，有利于提高对基底的利用率。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1至图12为本申请一实施例提供的半导体结构的12种结构示意图；
图13至图19为本申请又一实施例提供的半导体结构的制造方法各步骤对应的结构示意图。
具体实施方式
由背景技术可知，半导体结构中，基底上器件的集成密度以及对基底自身的利用率均有待提高。
经分析发现，虽然可以将两个或以上的包含多个电子器件的半导体结构整合在同一封装构造中，但该封装结构包含的每一半导体结构实际上仅在基底的某一侧，即具有有源区的那一侧上形成包含多个电子器件的集成电路，然而，基底的另一侧并不具有功能性集成电路，由于电子器件在具有有源区的那一侧的布局面积受基底自身的限制，以及受限于半导体结构的微米电路制造技术，在不增大布局面积的前提下，进一步提高基底具有有源区的那一侧的电子器件布局密度并不容易。
此外，对于封装层面而言，要使单一的封装结构包含多个半导体结构并再进一步减少其体积或再进一步提高电子器件布局密度同样也不容易，例如多个半导体结构将需要更多的基板或导线架的空间，或必需使用更多的电连接结构，均会进一步占用有限的封装空间。
本公开实施提供一种及其制造方法、存储器，半导体结构，半导体结构中，基底的第一侧具有第一器件层，基底的第二侧具有第二器件层，即基底的相对两侧均具有电子器件，有利于在不增加基底的体积的同时，提高基底上电子器件的集成密度。而且，基底相对的两侧的至少部分第一器件层和至少部分第二器件共用第一掺杂区，有利于提高对基底的利用率。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。
本申请一实施例提供一种半导体结构，以下将结合附图对本申请一实施例提供的半导体结构进行详细说明。图1至图12为本申请一实施例提供的半导体结构的12种结构示意图。
参考图1，半导体结构包括：基底100，基底100包括相对的第一侧110和第二侧120；第一器件层101，包括第一器件111，设置于基底100的第一侧110；第二器件层102，包括第二器件112，设置于基底100的第二侧120；其中，至少部分第一器件111和至少部分第二器件112共用第一掺杂区130。
其中，第一器件111和第二器件112是半导体结构中常用的电子器件，例如晶体管或者二极管，如此，对于同一基底100而言，相对的两侧都设置有电子器件，有利于在不增加第一侧110的表面积的同时，提高基底100上电子器件的集成密度。而且，至少部分第一器件111和至少部分第二器件112共用第一掺杂区130，有利于提高对基底100的利用率。
需要说明的是，图1中以基底100包括第一掺杂区130和衬底105，全部第一器件111和全部第二器件112均共用第一掺杂区130为示例，其中，衬底105可以用于支撑半导体结构中其他的功能器件，在实际应用中，基底100的全部区域可以为第一掺杂区130，或者，部分第一器件111和部分第二器件112共用第一掺杂区130，剩余第一器件111和剩余第二器件112共用衬底105。
此外，图1中以第一器件111完全嵌入第一掺杂区130中，仅露出与第一侧110齐平的表面，第二器件112完全嵌入第一掺杂区130中，仅露出与第二侧120齐平的表面为示例，在实际应用中，第一器件111可以部分嵌入第一掺杂区130中，第二器件112也可以部分嵌入第一掺杂区130中，本公开实施例对第一器件111和第二器件112嵌入第一掺杂区130中的程度不做限制，而且，本公开实施例对共用第一掺杂区130的第一器件111的数量和第二器件112的数量不做限制，对共用衬底105的第一器件111的数量和第二器件112的数量也不做限制。
在一些实施例中，沿第一侧110指向第二侧120的方向X上，第一掺杂区130的厚度为700nm～1500nm。如此，有利于使得第一掺杂区130中的掺杂元素分布均匀，提高第一掺杂区130电学性能的稳定性，同时能够减小半导体结构的厚度。
在一些实施例中，参考图2和图3，第一器件111包括第一晶体管121，第二器件112包括第二晶体管122，至少部分第一晶体管121和至少部分第二晶体管122共用第一掺杂区130。
需要说明的是，在一些例子中，参考图2，全部的第一晶体管121和全部的第二晶体管122均共用第一掺杂区130；在另一些例子中，参考图3，第一掺杂区130为基底100的部分区域，基底100还包括衬底105和衬底105与第一掺杂区130之间的过渡层115，且部分第一晶体管121和部分第二晶体管122共用衬底105。
以下通过两个实施例对第一晶体管121和第二晶体管122进行详细的说明。
在一些实施例中，第一晶体管121和第二晶体管122包括P型晶体管，第一掺杂区130包括N型掺杂区，P型晶体管共用N型掺杂区。如此，在第一晶体管121需要导通时，第一掺杂区130为第一晶体管121提供N型沟道区；在第二晶体管122需要导通时，第一掺杂区130为第二晶体管122提供N型沟道区；如此，在第一晶体管121和第二晶体管122需要导通时，第一掺杂区130为第一晶体管121和第二晶体管122提供N型沟道区。
在另一些实施例中，第一晶体管121和第二晶体管122包括N型晶体管，第一掺杂区130包括P型掺杂区，N型晶体管共用P型掺杂区。如此，在第一晶体管121需要导通时，第一掺杂区130为第一晶体管121提供P型沟道区；在第二晶体管122需要导通时，第一掺杂区130为第二晶体管122提供P型沟道区；如此，在第一晶体管121和第二晶体管122需要导通时，第一掺杂区130为第一晶体管121和第二晶体管122提供P型沟道区。
在一些实施例中，参考图4，第一器件111包括第一二极管131，第二器件112包括第二二极管132，至少部分第一二极管131和至少部分第二二极管132共用第一掺杂区130。
需要说明的是，在一些例子中，参考图4，基底100(参考图3)的全部区域为第一掺杂区130，全部的第一二极管131和全部的第二二极管132均共用第一掺杂区130。在其他实施例中，第一掺杂区可以为基底的部分区域，此外，部分第一二极管和部分第二二极管还可以共用基底中非第一掺杂区的区域。
上述实施例中，参考图2至图4，第一掺杂区130的第一侧设置有多个第二掺杂区140，第一掺杂区130的第二侧设置有多个第三掺杂区150，第二掺杂区140和第三掺杂区150的掺杂类型相同，且第一掺杂区130和第二掺杂区140的掺杂类型不同。
第二掺杂区140和第三掺杂区150的掺杂类型相同，且第一掺杂区130和第二掺杂区140的掺杂类型不同，若第一器件111包括第一晶体管121，第二器件112包括第二晶体管122，有利于使得第一晶体管121和第二晶体管122是同种类型的晶体管，则第一晶体管121和第二晶体管122能共用第一掺杂区130，以在导通时形成沟道区；若第一器件111包括第一二极管131，第二器件112包括第二二极管132，有利于使得第二掺杂区140与部分第一掺杂区130可以组合构成第一二极管131，第三掺杂区150与部分第一掺杂区130可以组合构成第二二极管132。
在一些实施例中，沿第一侧110指向第二侧120的方向X上，第二掺杂区140的厚度为50nm～200nm，第三掺杂区150的厚度为50nm～200nm。需要说明的是，第二掺杂区140的厚度可以根据所需求的第一器件111的电学特性进行调整，第三掺杂区150的厚度可以根据所需求的第二器件112的电学特性进行调整。此外，第二掺杂区140的厚度和第三掺杂区150的厚度在上述范围内，有利于保证第二掺杂区140和第三掺杂区150之间具有较合适的间隔，避免第二掺杂区140和第三掺杂区150之间的相互干扰。
其中，第二掺杂区140在基底100上的正投影与第三掺杂区150在基底100上的正投影至少部分重叠。在一些例子中，参考图2和图4，第二掺杂区140在基底100上的正投影与第三掺杂区150在基底100上的正投影完全重叠，即第二掺杂区140和第三掺杂区150上下完全镜像，有利于后续在第一器件111和第二器件112上设置电容阵列层或其他功能器件层时，也可以镜像设置，有利于降低半导体结构中的布线难度，提高半导体结构整体电学性能的稳定性；在另一些例子中，参考图5，第二掺杂区140在基底100上的正投影与第三掺杂区150在基底100上的正投影可以部分重叠；在其他例子中，第二掺杂区和第三掺杂区上下可以完全错位，即第二掺杂区在基底上的正投影与第三掺杂区在基底上的正投影可以完全不重叠。
在一些实施例中，参考图2至图5，沿第一侧110指向第二侧120的方向X，第一掺杂区130内还设置有贯穿第一掺杂区130的隔离结构103，隔离结构103位于相邻两个第一器件111之间且位于相邻两个第二器件112之间。
需要说明的是，在一些例子中，参考图2和图3，若第一器件111包括第一晶体管121，第二器件112包括第二晶体管122，隔离结构103位于相邻两个第一晶体管121之间且位于相邻两个第二晶体管122之间，如此，有利于实现相邻两个第一晶体管121之间的绝缘，以及相邻两个第二晶体管122之间的绝缘，有利于避免半导体结构中的漏电现象；在另一些例子中，参考图4和图5，若第一器件111包括第一二极管131，第二器件112包括第二二极管132，隔离结构103位于相邻两个第一二极管131之间且位于相邻两个第二二极管132之间，如此，有利于实现相邻两个第一二极管131之间的绝缘，以及相邻两个第二二极管132之间的绝缘，有利于避免半导体结构中的漏电现象。
在一些实施例中，参考图2和图3，若第一器件111包括第一晶体管121，第二器件112包括第二晶体管122，第二掺杂区140作为第一晶体管121的源极或漏极，第三掺杂区150作为第二晶体管122的源极或漏极。
其中，若第一晶体管121和第二晶体管122包括P型晶体管，第一掺杂区130包括N型掺杂区，则第二掺杂区140和第三掺杂区150包括P型掺杂区；若第一晶体管121和第二晶体管122包括N型晶体管，第一掺杂区130包括P型掺杂区，则第二掺杂区140和第三掺杂区150包括N型掺杂区。
在一些实施例中，P型掺杂区中的掺杂元素可以为硼、铟或镓等三价元素中的至少一者，N型掺杂区中的掺杂元素可以为砷、磷、锑等五价元素中的至少一者。
其中，继续参考图2和图3，半导体结构还可以包括：第一栅极104，位于第一侧110上，且第一栅极104至少与第一晶体管121中的源极和漏极间的间隔正对；第二栅极114，位于第二侧120上，且第二栅极114至少与第二晶体管122中的源极和漏极间的间隔正对。
需要说明的是，在第一栅极104与源极和漏极间的第一掺杂区130之间还具有第一栅氧化层124，第一栅氧化层124与第一晶体管121中的两个第二掺杂区140之间的第一掺杂区130相接触；在第二栅极114与源极和漏极间的第一掺杂区130之间还具有第二栅氧化层134，第二栅氧化层134与第二晶体管122中的两个第三掺杂区150之间的第一掺杂区130相接触。
此外，以图2和图3中第一栅极104在第一掺杂区130上的正投影和第一栅氧化层124在第一掺杂区130上的正投影重叠，且第一栅极104仅与第一晶体管121中的两个第二掺杂区140之间的第一掺杂区130正对为示例，以第二栅极114在第一掺杂区130上的正投影和第二栅氧化层134在第一掺杂区130上的正投影重叠，且第二栅极114仅与第二晶体管122中的两个第三掺杂区150之间的第一掺杂区130正对为示例。在实际应用中，第一栅极104在第一掺杂区130上的正投影可以覆盖第一晶体管121中的两个第二掺杂区140之间的第一掺杂区130，第二栅极114在第一掺杂区130上的正投影可以覆盖第二晶体管122中的两个第三掺杂区150之间的第一掺杂区130。
在一些实施例中，参考图4和图5，若第一器件111包括第一二极管131，第二器件112包括第二二极管132，第二掺杂区140作为第一二极管131的阳极或阴极，第三掺杂区150作为第二二极管132的阳极或阴极。
其中，若第二掺杂区140和第三掺杂区150为P型掺杂区，则第一掺杂区130为N型掺杂区，第二掺杂区140作为第一二极管131的阳极，第三掺杂区150作为第二二极管132的阳极；若第二掺杂区140和第三掺杂区150为N型掺杂区，则第一掺杂区130为P型掺杂区，第二掺杂区140作为第一二极管131的阴极，第三掺杂区150作为第二二极管132的阴极。
在一些实施例中，参考图6和图7，无论是第一器件111包括第一晶体管121，第二器件112包括第二晶体管122的情形，还是第一器件111包括第一二极管131，第二器件112包括第二二极管132的情形，第一掺杂区130的第一侧110表面均可以设置第四掺杂区160，第二掺杂区140位于第四掺杂区160的第一侧110表面；其中，第四掺杂区160和第一掺杂区130的掺杂类型不同且第二掺杂区140和第一掺杂区130的掺杂类型相同。
需要说明的是，第四掺杂区160和第一掺杂区130的掺杂类型不同，则位于第一掺杂区130的第一侧110的第二掺杂区140的掺杂类型与位于第四掺杂区160的第一侧110的第二掺杂区140的掺杂类型不同。例如，若第一掺杂区130为P型掺杂区，则第四掺杂区160为N型掺杂区，位于第一掺杂区130的第一侧110的第二掺杂区140为N型掺杂区，位于第四掺杂区160的第一侧110的第二掺杂区140为P型掺杂区，即位于第一掺杂区130的第一侧110的第一器件111可以为N型晶体管，位于第四掺杂区160的第一侧110的第一器件111可以为P型晶体管。如此，有利于通过第四掺杂区160，增加基底100(参考图3)的第一侧110处的第一器件111的类型的多样性，以满足半导体结构的不同电学需求。
其中，参考图8和图9，在第一掺杂区130的第二侧120表面还可以设置有第四掺杂区160，第三掺杂区150位于第四掺杂区160的第二侧120表面，且第三掺杂区150和第一掺杂区130的掺杂类型相同。
需要说明的是，第四掺杂区160和第一掺杂区130的掺杂类型不同，则位于第一掺杂区130的第二侧120的第三掺杂区150的掺杂类型与位于第四掺杂区160的第二侧120的第三掺杂区150的掺杂类型不同。例如，若第一掺杂区130为P型掺杂区，则第四掺杂区160为N型掺杂区，位于第一掺杂区130的第二侧120的第三掺杂区150为N型掺杂区，位于第四掺杂区160的第二侧120的第三掺杂区150为P型掺杂区，即位于第一掺杂区130的第二侧120的第二器件112可以为N型晶体管，位于第四掺杂区160的第二侧120的第二器件112可以为P型晶体管。如此，有利于通过第四掺杂区160，增加基底100(参考图3)的第二侧120处的第二器件112的类型的多样性，以满足半导体结构的不同电学需求。
此外，为了便于描述，本公开实施例中以沿方向X上，位于基底100上方的表面为第一侧110，位于基底100下方的表面为第二侧120，在实际应用中，也可以是：沿方向X上，位于基底上方的表面为第二侧，位于基底下方的表面为第一侧，只需满足第一侧和第二侧相对设置即可。
在一些实施例中，若第一器件111包括第一晶体管121，第二器件112包括第二晶体管122，参考图10，第一晶体管121还可以包括与第二掺杂区140一一对应的第一基极170，第一基极170位于第一侧110，第二晶体管122还可以包括与第三掺杂区150一一对应的第二基极180，第二基极180位于第二侧120。此外，由于第四掺杂区160和第一掺杂区130的掺杂类型不同，则位于第一掺杂区130的第一侧110的第一晶体管121中的第一基极170与第一掺杂区130的掺杂类型相同，位于第四掺杂区160的第一侧110的第一晶体管121中的第一基极170与第四掺杂区160的掺杂类型相同，位于第一掺杂区130的第二侧120的第二晶体管122中的第二基极180与第一掺杂区130的掺杂类型相同，位于第四掺杂区160的第二侧120的第二晶体管122中的第二基极180与第四掺杂区160的掺杂类型相同。
需要说明的是，图10中仅示意出一个位于第一掺杂区130的第一侧110的第一晶体管121，一个位于第四掺杂区160的第一侧110的第一晶体管121，一个位于第一掺杂区130的第二侧120的第二晶体管122，一个位于第四掺杂区160的第二侧120的第二晶体管122。在实际应用中，对处于上述四个区域的晶体管的数量不做限制。
在一些实施例中，参考图11，半导体结构还可以包括：第一电容阵列106和/或第二电容阵列116，第一电容阵列106位于第一器件111远离第一侧110的一侧，第一电容阵列106与第一器件111中的部分第二掺杂区140(参考图2和图4)电连接；第二电容阵列116位于第二器件112远离第二侧120的一侧，第二电容阵列116与第二器件112中的部分第三掺杂区150(参考图2和图4)电连接。
需要说明的是，图11中以半导体结构包括第一电容阵列106和第二电容阵列116为示例，在实际应用中，半导体结构也可以仅包括第一电容阵列106，或者仅包括第二电容阵列116。
在一些实施例中，参考图12，基底100包括核心区I和阵列区II，第一器件111和第二器件112均位于阵列区II，半导体结构还可以包括：导电柱107，位于核心区I的基底100中且贯穿基底100。其中，导电柱107用于将位于核心区I的基底100中电信号传递给基底100以外的其他的电子器件中，例如，电容阵列。
其中，继续参考图12，半导体结构还可以包括：第一布线层117和/或第二布线层127，第一布线层117位于核心区I的基底100的第一侧110上，第二布线层127位于核心区I的基底100的第二侧120上，导电柱107电连接第一布线层117和第二布线层127。
在其他实施例中，第一布线层还可以位于第一电容阵列远离第一侧的一侧；第二布线层还可以位于第二电容阵列远离第二侧的一侧。其中，第一布线层和第二布线层均可以包括多个相互间隔的电连接层和位于相邻电连接层的间隔中的层间介质层，导电柱电连接第一布线层中的电连接层和第二布线层中的电连接层。
综上所述，对于同一基底100而言，相对的两侧都设置有电子器件，电子器件可以是晶体管也可以是二极管，有利于在不增加第一侧110的表面积的同时，提高基底100上电子器件的集成密度。而且，至少部分第一器件111和至少部分第二器件112共用第一掺杂区130，或者，部分第一器件111和部分第二器件112共用第四掺杂区160，有利于提高对基底100的利用率，且有利于增加基底100的第一侧110和第二侧120中电子器件类型的多样性。
本申请另一实施例还提供一种存储器，存储器包括上述任一项所述的半导体结构。如此，有利于通过在基底相对的两侧均设置电子器件，有利于提高单个存储器中电子器件的集成密度，以使得单个存储器能实现更多的电学功能。
本申请又一实施例还提供一种半导体结构的制造方法，用于制造上述实施例提供的半导体结构。以下将结合附图对本申请又一实施例提供的半导体结构的制造方法进行详细说明。图13至图19为本申请又一实施例提供的半导体结构的制造方法各步骤对应的结构示意图。
参考图1至图19，半导体结构的制造方法包括：提供基底100，基底100包括相对的第一侧110和第二侧120；在基底100中形成第一掺杂区130；在基底100的第一侧110中形成包括第一器件111的第一器件层101；在基底100的第二侧120中形成包括第二器件112的第二器件层102；其中，至少部分第一器件111和至少部分第二器件112共用第一掺杂区130。
关于形成第一掺杂区130、第一器件111和第二器件112的步骤，以下通过两种实施例进行详细说明。
在一些实施例中，参考图2和图13至图15，第一器件111(参考图1)包括第一晶体管121，第二器件112(参考图1)包括第二晶体管122，形成第一掺杂区130、第一器件111和第二器件112可以包括如下步骤：
参考图13，对基底100进行掺杂以形成初始掺杂区108。需要说明的是，图13中示意出对部分基底100进行掺杂以形成初始掺杂区108，剩余基底100为衬底105。在其他实施例中，可以对整个基底进行掺杂以形成初始掺杂区，后续的图14和图15均以整个基底被掺杂以形成初始掺杂区为示例。
在一些实施例中，沿第一侧110指向第二侧120的方向X上，基底100的厚度为700nm～1500nm。基底100的厚度在该范围内，有利于提高掺杂工艺对整个厚度的基底100进行掺杂，以形成掺杂元素分布均匀的初始掺杂区108，便于后续在初始掺杂区108的基础上形成掺杂元素分布均匀的第一掺杂区130，以提高第一掺杂区130电学性能的稳定性。
结合参考图13和图14，在初始掺杂区108的第一侧110的局部区域进行掺杂以形成第二掺杂区140；在初始掺杂区108的第二侧120的局部区域进行掺杂以形成第三掺杂区150，剩余初始掺杂区108作为第一掺杂区130。
在一些实施例中，参考图15，半导体结构的制造方法还可以包括：沿第一侧110指向第二侧120的方向X，在第一掺杂区130内形成贯穿第一掺杂区130的隔离结构103，隔离结构103位于后续构成相邻两个第一晶体管的两个第二掺杂区140之间，且位于后续构成相邻两个第二晶体管的两个第三掺杂区150之间。其中，部分第二掺杂区140和第一掺杂区130构成第一晶体管的一部分，部分第三掺杂区150和第一掺杂区130构成第二晶体管的一部分。
在一些实施例中，参考图2，半导体结构的制造方法还可以包括：形成第一栅极104和第二栅极114，第一栅极104与第一晶体管121中的两个第二掺杂区140的间隔正对，第二栅极114与第二晶体管122中两个第三掺杂区150的间隔正对。此外，在形成第一栅极104和第二栅极114之前，还在第一栅极104与第一晶体管121中的两个第二掺杂区140的间隔之间还形成第一栅氧化层124；还在第二栅极114与第二晶体管122中两个第三掺杂区150的间隔之间形成第二栅氧化层134。
在一些实施例中，参考图10，半导体结构的制造方法还可以包括：形成与第二掺杂区140一一对应的第一基极170，且第一基极170位于第一侧110，形成与第三掺杂区150一一对应的第二基极180，且第二基极180位于第二侧120。
在另一些实施例中，参考图4、图13至图14，第一器件111(参考图1)包括第一二极管131，第二器件112(参考图1)包括第二二极管132，形成第一掺杂区130、第一器件111和第二器件112的可以包括如下步骤：
继续参考图13，对基底100进行掺杂以形成初始掺杂区108。需要说明的是，图16以整个基底100被掺杂以形成初始掺杂区108为示例。
结合参考图13和图14，在初始掺杂区108的第一侧110的局部区域进行掺杂以形成第二掺杂区140；在初始掺杂区108的第二侧120的局部区域进行掺杂以形成第三掺杂区150，剩余初始掺杂区108作为第一掺杂区130。其中，一第二掺杂区140和第一掺杂区130构成一第一二极管131，一第三掺杂区150和第一掺杂区130构成一第二二极管132。
在一些实施例中，参考图4，半导体结构的制造方法还可以包括：沿第一侧110指向第二侧120的方向X，在第一掺杂区130内形成贯穿第一掺杂区130的隔离结构103，隔离结构103位于相邻两个第二掺杂区140之间，且位于相邻两个第三掺杂区150之间。
上述两种实施例中，参考图16，在形成第一掺杂区130之后，在形成第二掺杂区140(参考图14)和第三掺杂区150(参考图14)之前，半导体结构的制造方法还可以包括：在第一掺杂区130的第一侧110的局部区域进行掺杂以形成第四掺杂区160，且第四掺杂区160和第一掺杂区130的掺杂类型不同。
参考图17，形成第二掺杂区140的步骤还可以包括：在第四掺杂区160的第一侧110的局部区域进行掺杂以形成第二掺杂区140，且第二掺杂区140和第一掺杂区130的掺杂类型相同。如此，有利于通过形成第四掺杂区160，增加基底100(参考图1)的第一侧110处的第一器件111(参考图1)的类型的多样性，以满足半导体结构的不同电学需求。
需要说明的是，参考图6和图7，后续在图17的基础上形成隔离结构103、形成第一栅极104、第二栅极114、第一栅氧化层124和第二栅氧化层134的步骤与前述描述相同，在此不做赘述。
其中，参考图18，在形成第一掺杂区130之后，在形成第二掺杂区140(参考图14)和第三掺杂区150(参考图14)之前，半导体结构的制造方法还可以包括：在第一掺杂区130的第二侧120的局部区域进行掺杂以形成第四掺杂区160。
参考图19，形成第三掺杂区150的步骤还可以包括：在第四掺杂区160的第二侧120的局部区域进行掺杂以形成第三掺杂区150，且第三掺杂区150和第一掺杂区130的掺杂类型相同。
需要说明的是，参考图8和图9，后续在图19的基础上形成隔离结构103、形成第一栅极104、第二栅极114、第一栅氧化层124和第二栅氧化层134的步骤与前述描述相同，在此不做赘述。
在一些实施例中，参考图11，半导体结构的制造方法还可以包括：形成第一电容阵列106和/或第二电容阵列116，第一电容阵列106位于第一器件111远离第一侧110的一侧，第一电容阵列106与第一器件111中的部分第二掺杂区140(参考图14)电连接；第二电容阵列116位于第二器件112远离第二侧120的一侧，第二电容阵列116与第二器件112中的部分第三掺杂区150(参考图14)电连接。
在一些实施例中，参考图12，基底100包括核心区I和阵列区II，第一器件111和第二器件112均位于阵列区II，半导体结构的制造方法还可以包括：在核心区I的基底100中形成导电柱107，且导电柱107贯穿核心区I的基底100。
在一些实施例中，继续参考图12，半导体结构的制造方法还可以包括：形成第一布线层117和/或第二布线层127，第一布线层117位于核心区I的基底100的第一侧110上，第二布线层127位于核心区I的基底100的第二侧120上，导电柱107电连接第一布线层117和第二布线层127。
需要说明的是，与前述提供的半导体结构的公开实施例相同的上述各种结构的相关细节，在此不做赘述。
综上所述，在基底100相对的两侧都形成电子器件，即第一器件111和第二器件112，电子器件可以是晶体管也可以是二极管，有利于在不增加基底100的第一侧110的表面积的同时，提高基底100上电子器件的集成密度。而且，至少部分第一器件111和至少部分第二器件112共用第一掺杂区130，或者，部分第一器件111和部分第二器件112共用第四掺杂区160，有利于提高对基底100的利用率，且有利于增加基底100的第一侧110和第二侧120中电子器件类型的多样性。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各自更动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底，所述基底包括相对的第一侧和第二侧；
第一器件层，包括第一器件，设置于所述基底的第一侧；
第二器件层，包括第二器件，设置于所述基底的第二侧；其中，
至少部分所述第一器件和至少部分所述第二器件共用第一掺杂区。
2.如权利要求1所述的半导体结构，其特征在于，所述第一器件包括第一晶体管，所述第二器件包括第二晶体管，至少部分所述第一晶体管和至少部分所述第二晶体管共用所述第一掺杂区。
3.如权利要求2所述的半导体结构，其特征在于，所述第一晶体管和所述第二晶体管包括P型晶体管，所述第一掺杂区包括N型掺杂区，所述P型晶体管共用所述N型掺杂区。
4.如权利要求2所述的半导体结构，其特征在于，所述第一晶体管和所述第二晶体管包括N型晶体管，所述第一掺杂区包括P型掺杂区，所述N型晶体管共用所述P型掺杂区。
5.如权利要求1所述的半导体结构，其特征在于，所述第一器件包括第一二极管，所述第二器件包括第二二极管，至少部分所述第一二极管和至少部分所述第二二极管共用所述第一掺杂区。
6.如权利要求2或5所述的半导体结构，其特征在于，所述第一掺杂区的第一侧设置有多个第二掺杂区，所述第一掺杂区的第二侧设置有多个第三掺杂区，所述第二掺杂区和所述第三掺杂区的掺杂类型相同，且所述第一掺杂区和所述第二掺杂区的掺杂类型不同。
7.如权利要求6所述的半导体结构，其特征在于，所述第二掺杂区在所述基底上的正投影与所述第三掺杂区在所述基底上的正投影至少部分重叠。
8.如权利要求6所述的半导体结构，其特征在于，沿所述第一侧指向所述第二侧的方向，所述第一掺杂区内还设置有贯穿所述第一掺杂区的隔离结构，所述隔离结构位于相邻两个所述第一器件之间且位于相邻两个所述第二器件之间。
9.如权利要求6所述的半导体结构，其特征在于，所述第一器件包括第一二极管，所述第二器件包括第二二极管，所述第二掺杂区作为所述第一二极管的阳极或阴极，所述第三掺杂区作为所述第二二极管的阳极或阴极。
10.如权利要求6所述的半导体结构，其特征在于，所述第一器件包括第一晶体管，所述第二器件包括第二晶体管，所述第二掺杂区作为所述第一晶体管的源极或漏极，所述第三掺杂区作为所述第二晶体管的源极或漏极。
11.如权利要求10所述的半导体结构，其特征在于，还包括：第一栅极，位于所述第一侧上，且所述第一栅极至少与所述第一晶体管中的所述源极和所述漏极间的间隔正对；第二栅极，位于所述第二侧上，且所述第二栅极至少与所述第二晶体管中的所述源极和所述漏极间的间隔正对。
12.如权利要求6所述的半导体结构，其特征在于，所述第一掺杂区的第一侧表面设置有第四掺杂区，所述第二掺杂区位于所述第四掺杂区的第一侧表面；其中，所述第四掺杂区和所述第一掺杂区的掺杂类型不同且所述第二掺杂区和所述第一掺杂区的掺杂类型相同。
13.如权利要求12所述的半导体结构，其特征在于，所述第一掺杂区的第二侧表面设置有所述第四掺杂区，所述第三掺杂区位于所述第四掺杂区的第二侧表面，且所述第三掺杂区和所述第一掺杂区的掺杂类型相同。
14.如权利要求1所述的半导体结构，其特征在于，沿所述第一侧指向所述第二侧的方向上，所述第一掺杂区的厚度为700nm～1500nm。
15.一种存储器，其特征在于，包括权利要求1-13任一项所述的半导体结构。
16.一种半导体结构的制造方法，其特征在于，包括：
提供基底，所述基底包括相对的第一侧和第二侧；
在所述基底中形成第一掺杂区；
在所述基底的第一侧中形成包括第一器件的第一器件层；
在所述基底的第二侧中形成包括第二器件的第二器件层；其中，
至少部分所述第一器件和至少部分所述第二器件共用所述第一掺杂区。
17.如权利要求16所述的制造方法，其特征在于，所述第一器件包括第一晶体管，所述第二器件包括第二晶体管，形成所述第一掺杂区、所述第一器件和所述第二器件的步骤包括：对所述基底进行掺杂以形成初始掺杂区；
在所述初始掺杂区的第一侧的局部区域进行掺杂以形成第二掺杂区；
在所述初始掺杂区的第二侧的局部区域进行掺杂以形成第三掺杂区，剩余所述初始掺杂区作为所述第一掺杂区；其中，
部分所述第二掺杂区和所述第一掺杂区构成所述第一晶体管的一部分，部分所述第三掺杂区和所述第一掺杂区构成所述第二晶体管的一部分。
18.如权利要求16所述的制造方法，其特征在于，所述第一器件包括第一二极管，所述第二器件包括第二二极管，形成所述第一掺杂区、所述第一器件和所述第二器件的步骤包括：对所述基底进行掺杂以形成初始掺杂区；
在所述初始掺杂区的第一侧的局部区域进行掺杂以形成第二掺杂区；
在所述初始掺杂区的第二侧的局部区域进行掺杂以形成第三掺杂区，剩余所述初始掺杂区作为所述第一掺杂区；其中，
一所述第二掺杂区和所述第一掺杂区构成一所述第一二极管，一所述第三掺杂区和所述第一掺杂区构成一所述第二二极管。
19.如权利要求17或18所述的制造方法，其特征在于，在形成所述第一掺杂区之后，在形成所述第二掺杂区和所述第三掺杂区之前，还包括：
在所述第一掺杂区的第一侧的局部区域进行掺杂以形成第四掺杂区，且所述第四掺杂区和所述第一掺杂区的掺杂类型不同；
形成所述第二掺杂区的步骤还包括：在所述第四掺杂区的第一侧的局部区域进行掺杂以形成所述第二掺杂区，且所述第二掺杂区和所述第一掺杂区的掺杂类型相同。
20.如权利要求19所述的制造方法，其特征在于，在形成所述第一掺杂区之后，在形成所述第二掺杂区和所述第三掺杂区之前，还包括：
在所述第一掺杂区的第二侧的局部区域进行掺杂以形成所述第四掺杂区；
形成所述第三掺杂区的步骤还包括：在所述第四掺杂区的第二侧的局部区域进行掺杂以形成所述第三掺杂区，且所述第三掺杂区和所述第一掺杂区的掺杂类型相同。
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