JP2018206883A - 半導体高周波集積回路 - Google Patents
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Abstract
【課題】隣接するバイパスキャパシタ間における寄生容量を抑圧、低減し、良好な耐電力特性の維持を図る半導体高周波集積回路を提供する。【解決手段】高周波信号の入出力経路の切り替えを行う高周波スイッチ回路部23と、高周波スイッチ回路部23における入出力経路の切り替え動作を制御する制御信号を出力する制御回路部22とが、同一チップ内に設けられており、高周波スイッチ回路部23と制御回路部22との間に形成されて制御信号が伝搬せしめられる複数の制御線24、25には、グランドに対してバイパスキャパシタC1、C2がそれぞれ接続され、バイパスキャパシタC1、C2の間にグランド電位に保持されたグランド線26が設けられて、寄生容量の発生が抑圧及び低減される。【選択図】図1
Description
本発明は、半導体高周波集積回路に係り、特に、無線通信機器等において高周波信号の入出力経路の切り替えに用いられる半導体スイッチ集積回路や高周波信号を低雑音で増幅させる半導体低雑音増幅器、微弱な高周波信号を大電力に増幅する半導体大電力増幅器、あるいはこれらを複合した半導体フロントエンド回路等の半導体高周波集積回路の動作特性の向上等を図ったものに関する。
高周波信号を扱う移動体通信用端末や、小型の電子機器において、高周波信号の増幅あるいは切り替えが必要とされる部位には、GaAs等の化合物半導体による電界効果トランジスタであるMES FET(Metal-Semiconductor Field Effective Transister)やHJFET(Hetero-Junction FET)を用いた半導体高周波集積回路が従来から使用されてきたことは良く知られている通りである(例えば、特許文献1等参照)。
また、近年では、微細化技術の向上やSOI(Silicon On Insulator)基板を用いることにより、Siを用いたMOS FET(Metal-Oxide-Semiconductor FET)により構成された半導体高周波集積回路も数多く使用されるようになってきている。
半導体高周波集積回路の一例である半導体スイッチ集積回路では、一つの移動体通信端末で使用できる周波数帯域の増加などにより、携帯端末一台あたりの使用数が増加していることや、多数の経路を切り替えるために10ポートを越えるようなマルチポートの半導体スイッチ集積回路も使用されていることから、半導体スイッチ集積回路内に論理回路を内蔵させ、少ない制御線で半導体スイッチ集積回路の動作をコントロールする製品が増えている。
近年においては、最も簡単な構成であるSPDT(Single Pole Dual Throw)スイッチにも論理回路を含む制御回路を内蔵したものが製品として数多く提供されている。
しかしながら、上述のように、同一チップ内に高周波回路と制御回路が形成された半導体スイッチ集積回路とした場合、高周波信号が制御回路に漏洩し、制御回路の正常動作を妨げることがあるという問題がある。
特に、100mWから1W、あるいは10W近くまでの大電力の高周波信号を扱う半導体スイッチ集積回路においては、制御回路の誤動作により、スイッチの通過状態が変化し、その結果、最悪時には半導体スイッチ集積回路の破壊に至る重大な故障を招くこともある。
特に、100mWから1W、あるいは10W近くまでの大電力の高周波信号を扱う半導体スイッチ集積回路においては、制御回路の誤動作により、スイッチの通過状態が変化し、その結果、最悪時には半導体スイッチ集積回路の破壊に至る重大な故障を招くこともある。
このような制御回路の誤動作が半導体スイッチ集積回路の破壊を招く虞のある回路動作のメカニズムについて、以下、図11に示された従来回路例を参照しつつ説明する。
図11には、インバータ回路を内蔵したSPDTスイッチを構成した半導体スイッチ集積回路例が示されている。
図11には、インバータ回路を内蔵したSPDTスイッチを構成した半導体スイッチ集積回路例が示されている。
この半導体スイッチ集積回路は、同一チップ上に、制御回路部22Aと高周波スイッチ回路部23Aとが構成されている。
制御回路部22Aには、制御端子14Aを介して外部から制御信号が入力されるようになっている。
制御回路部22Aには、制御端子14Aを介して外部から制御信号が入力されるようになっている。
この制御回路部22Aは、3つのインバータINV1〜INV3により正論理信号と反転論理信号を生成し、その信号を高周波スイッチ回路部23Aに対して、動作切替信号として配線24A及び配線25Aを介して供給する。
高周波スイッチ回路部23Aには、共通端子11Aと、個別の高周波信号の入出力端子12A,13Aが設けられている。
電界効果トランジスタQ1,Q2は、制御回路部22Aからゲートに印加される制御信号に応じて、ドレインとソース間を低抵抗のオン状態、あるいは、高抵抗のオフ状態に変化せしめられるものとなっている。それによって、電界効果トランジスタQ1は、共通端子11Aから入力された高周波信号を入出力端子12Aへ、電界効果トランジスタQ2は、共通端子11Aから入力された高周波信号を入出力端子13Aへ、それぞれ出力可能とする。
電界効果トランジスタQ1,Q2は、制御回路部22Aからゲートに印加される制御信号に応じて、ドレインとソース間を低抵抗のオン状態、あるいは、高抵抗のオフ状態に変化せしめられるものとなっている。それによって、電界効果トランジスタQ1は、共通端子11Aから入力された高周波信号を入出力端子12Aへ、電界効果トランジスタQ2は、共通端子11Aから入力された高周波信号を入出力端子13Aへ、それぞれ出力可能とする。
電界効果トランジスタQ3は、入出力端子12Aとグランド間、電界効果トランジスタQ4は、入出力端子13Aとグランド間に、それぞれ接続され、入出力端子12A、あるいは、入出力端子13Aに漏洩してくる高周波信号をグランドに逃がすことによりオフ状態におけるアイソレーション改善の機能を果たすものとなっている。
抵抗器R1〜R4は、高周波スイッチを構成する電界効果トランジスタQ1〜Q4のゲートに、それぞれ接続され、数kΩ以上の高インピーダンスに設定されることで、高周波信号の制御回路部22A側への漏洩を抑圧、低減する機能を果たしている。
理想的には、高周波スイッチ回路部23Aと制御回路部22Aは、上述の抵抗器R1〜R4にて電気的に分離され、高周波スイッチ回路部23Aに入力された高周波信号による制御回路部22Aへの影響は無いものと考える。
しかしながら、実際には、半導体スイッチ集積回路のレイアウトによりRF信号(高周波信号)の配線と、制御回路部22Aからの配線とが隣接し、あるいは、交差することがある。そのため、寄生容量が発生し、それによる高周波スイッチ回路部23Aに入力された高周波信号が制御回路部22Aに漏洩してしまう。
図11において、C3〜C7は、上述のような寄生的な容量を表している。
このような寄生容量を介して制御回路部22Aに漏洩した高周波信号は、制御回路部22Aの動作を不安定にさせる。
例えば、制御線24A,25Aに重畳した高周波信号の電圧振幅において、正電圧側がクリッピングされると、制御線24A,25AのDC電圧は下降し、負電圧側がクリッピングされるとDC電圧は上昇してゆく。
このような寄生容量を介して制御回路部22Aに漏洩した高周波信号は、制御回路部22Aの動作を不安定にさせる。
例えば、制御線24A,25Aに重畳した高周波信号の電圧振幅において、正電圧側がクリッピングされると、制御線24A,25AのDC電圧は下降し、負電圧側がクリッピングされるとDC電圧は上昇してゆく。
また、制御回路部22Aに漏洩した高周波信号が、制御回路部22A構成する論理ゲートのゲート部に漏洩した場合には、論理入力レベルの上昇、あるいは、下降を招き、本来の論理出力とは異なった電圧信号を出力する可能性がある。
高周波スイッチは、制御回路部22Aから出力されるDC電圧で動作しており、その電圧が規定の値と異なったり、電圧が変化すると高周波スイッチの特性が大きく変化してしまう。
高周波スイッチは、制御回路部22Aから出力されるDC電圧で動作しており、その電圧が規定の値と異なったり、電圧が変化すると高周波スイッチの特性が大きく変化してしまう。
このような高周波スイッチ回路部23Aに入力される高周波電力が大きいほど誤動作を起こす可能性が高くなる。大電力入力時に、半導体スイッチ集積回路が誤動作を起こすと、最悪時、入力した電力が抵抗損として熱に変換され、その熱により半導体スイッチ集積回路の破損に至ることもある。
上述のような問題を回避するために、制御線24A,25Aに漏洩した高周波信号をグランドに逃がすバイパスキャパシタを制御回路部22Aの出力線に接続するのが一般的である。
通常、バイパスキャパシタとしては、数pFの容量があれば、効果を発揮し、半導体スイッチ集積回路の同一チップ上にMIM(Metal-Insulator-Metal)キャパシタなどで形成される。図11に示された従来回路においては、C1,C2がこれに該当するものである。
通常、バイパスキャパシタとしては、数pFの容量があれば、効果を発揮し、半導体スイッチ集積回路の同一チップ上にMIM(Metal-Insulator-Metal)キャパシタなどで形成される。図11に示された従来回路においては、C1,C2がこれに該当するものである。
ここで、従来回路における上述のようなMIMキャパシタを用いたバイパスキャパシタの形成例について、図12を参照しつつ説明する。
図12には、3層配線を用いたMIMキャパシタを用いて隣接するバイパスキャパシタを形成した場合の構造例が示されている。
半導体基板105Aには、概略、下部電極102A、誘電体106Aa、中間電極103Aa,103Ab、誘電体106Ab、及び、上部電極101Aが、順に積層された構造となっている(図12(B)参照)。
図12には、3層配線を用いたMIMキャパシタを用いて隣接するバイパスキャパシタを形成した場合の構造例が示されている。
半導体基板105Aには、概略、下部電極102A、誘電体106Aa、中間電極103Aa,103Ab、誘電体106Ab、及び、上部電極101Aが、順に積層された構造となっている(図12(B)参照)。
上部電極101A、中間電極103Aa,103Ab、及び、下部電極102Aは、薄膜金属により形成されている。
中間電極103a,103bを挟むように、積層方向に上下に設けられた誘電体106a,106bは、窒化シリコンや酸化シリコン、ポリイミド等の絶縁部材を用いて形成されている。
中間電極103a,103bを挟むように、積層方向に上下に設けられた誘電体106a,106bは、窒化シリコンや酸化シリコン、ポリイミド等の絶縁部材を用いて形成されている。
しかして、上述の薄膜金属を用いた上部電極101A、中間電極103Aa,103Ab、及び、下部電極102Aと、絶縁膜層を形成する誘電体106Aa,106AbによりMIMキャパシタが形成されている。
誘電体106Aa,106Abには、中間電極103Aa,103Abを挟むような位置に、これら2つの誘電体106Aa,106Abを貫通するように2つのVIAホール104Aa,104Abが形成されている。
誘電体106Aa,106Abには、中間電極103Aa,103Abを挟むような位置に、これら2つの誘電体106Aa,106Abを貫通するように2つのVIAホール104Aa,104Abが形成されている。
このVIAホール104Aa,104Abを介して上部電極101Aと下部電極102Aは、電気的に接続されている。
この従来例は、上部電極101A及び下部電極102Aをグランドとする一方、中間電極103Aa,103Abを制御信号線として用いることを想定したものである。
この従来例は、上部電極101A及び下部電極102Aをグランドとする一方、中間電極103Aa,103Abを制御信号線として用いることを想定したものである。
かかる従来例においては、中間電極103Aa,103Abが近い距離で隣接しているため、中間電極103Aa,103Ab間に寄生容量が生ずるものとなっている。
バイパスキャパシタのグランドが理想のグランドに近い場合は、先に述べたように不要な高周波信号をグランドに逃がし、制御回路に対する影響を防ぐ機能を果たす。しかしながら、グランドのインピーダンスが高いと、そのバイパス効果は低下してしまう。
現実的には、半導体スイッチ集積回路の小型化やパッケージのサイズ、端子位置等の指定により半導体チップ上での制御回路のグランドをチップのグランド近傍に配置することができず、細いラインで引き回さなければならない事も多い。
また、従来に比べて高い周波数で用いられる製品も増加しており、ボンディングワイヤやラインなどのインダクタ成分によるインピーダンスは、Z=2πfLで表されるため、周波数が高くなると同じインダクタ成分であっても、インピーダンスは増大し、グランド条件が悪化する。
また、従来に比べて高い周波数で用いられる製品も増加しており、ボンディングワイヤやラインなどのインダクタ成分によるインピーダンスは、Z=2πfLで表されるため、周波数が高くなると同じインダクタ成分であっても、インピーダンスは増大し、グランド条件が悪化する。
このような状況においてはバイパスキャパシタを接続しても制御線のインピーダンスが低下せず、インピーダンスが高い状態になり、隣接したラインからの影響を受けやすくなる。元々は、制御線のインピーダンスを下げるために接続したバイパスキャパシタであるが、通常、大きな面積を有する素子であるが故に、キャパシタ部分で他の素子と寄生的な容量を形成し易い。
また、上述した制御回路の出力部分は、一列に並ぶことが多く、その出力部分に接続されるバイパスキャパシタが隣接して並ぶような配置となり、そのため、バイパスキャパシタの同士の結合が大きくなる。その結果、隣接する制御線との結合がより大きくなり、その影響を受け易くなる。
実際に、図11に示された半導体スイッチ集積回路では、設計通りの線形性特性が得られず、高周波スイッチに高周波信号を入力してゆくと、設計値よりも小さな入力電力で急激に挿入損失が大きくなり、半導体スイッチ集積回路の破損を招くという問題が発生した。このような問題は、高周波回路を同一チップ上に形成される制御回路からの出力信号で制御する半導体高周波集積回路において同様に生ずる問題である。
本発明は、上記実状に鑑みてなされたもので、隣接するバイパスキャパシタによる回路の誤動作等の悪影響を抑圧、低減し、良好な耐電力特性を備えた半導体高周波集積回路を提供するものである。
上記本発明の目的を達成するため、本発明に係る半導体高周波集積回路は、
高周波信号が入出力する高周波回路と、
前記高周波回路を制御する制御信号を出力する制御回路とが、同一チップ内に設けられてなる半導体高周波集積回路において、
前記高周波回路と前記制御回路との間に、前記制御信号が伝搬せしめられる複数の制御線が形成され、前記制御線はバイパスキャパシタを介してそれぞれグランドに接続し、隣接する前記バイパスキャパシタ間にグランド電位が保持されたグランド部を設けてなるものである。
高周波信号が入出力する高周波回路と、
前記高周波回路を制御する制御信号を出力する制御回路とが、同一チップ内に設けられてなる半導体高周波集積回路において、
前記高周波回路と前記制御回路との間に、前記制御信号が伝搬せしめられる複数の制御線が形成され、前記制御線はバイパスキャパシタを介してそれぞれグランドに接続し、隣接する前記バイパスキャパシタ間にグランド電位が保持されたグランド部を設けてなるものである。
本発明によれば、レイアウト上の制約等のために制御回路のグランド条件が悪い場合にあっても、隣接するバイパスキャパシタ間や制御線間における寄生容量の発生を確実に抑圧、低減することができ、レイアウトやパッケージ選択の自由度を維持したまま良好な高周波特性を有する半導体高周波集積回路を提供できるという効果を奏するものである。
以下、本発明の実施の形態について半導体スイッチ集積回路を例に採り、図1乃至図10を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ集積回路の回路構成例について、図1を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ集積回路の回路構成例について、図1を参照しつつ説明する。
図1は、SPDT(Single Pole Dual Throw)スイッチを半導体スイッチ集積回路として構成した場合の回路構成例を示したものである。
この半導体スイッチ集積回路は、高周波信号の入出力の切り替えを行う高周波スイッチ回路部23と、高周波スイッチ回路部23における入出力経路の切り替え動作を制御する制御信号を出力する制御回路部22とが、同一チップ内に設けられてなるものである。
この半導体スイッチ集積回路は、高周波信号の入出力の切り替えを行う高周波スイッチ回路部23と、高周波スイッチ回路部23における入出力経路の切り替え動作を制御する制御信号を出力する制御回路部22とが、同一チップ内に設けられてなるものである。
すなわち、半導体スイッチ集積回路は、共通端子31と、個別の高周波信号の入出のための第1及び第2の入出力端子32,33を有し、制御回路部22による高周波スイッチ回路部23の動作制御により、第1及び第2の入出力端子32,33のいずれかと共通端子31とが導通状態とされて高周波信号の入出力を可能とするものとなっている。
以下、より具体的に回路構成について説明する。
まず、制御回路部22は、第1乃至第3のインバータ(図1においては、それぞれ「INV1」、「INV2」、「INV3」と表記)5〜7と、第1及び第2のバイパスキャパシタ(図1においては、それぞれ「C1」、「C2」と表記)21,22とを主たる構成要素として構成されたものとなっている。
まず、制御回路部22は、第1乃至第3のインバータ(図1においては、それぞれ「INV1」、「INV2」、「INV3」と表記)5〜7と、第1及び第2のバイパスキャパシタ(図1においては、それぞれ「C1」、「C2」と表記)21,22とを主たる構成要素として構成されたものとなっている。
第1及び第2のインバータ5,6の入力端子は、制御信号入力端子34に接続され、外部から所要の制御信号が印加されるようになっている。
第1のインバータ5の出力端子は、制御線24及び第1のゲート抵抗器11を介して後述する高周波スイッチ部23の第1のトランジスタ1のゲートへ接続されている。また、制御線24の適宜な箇所とグランドとの間には、第1のバイパスキャパシタ21が接続されている。制御線24には、第1のトランジスタ1の動作制御のための制御信号が制御回路部22から伝搬せしめられるものとなっている。
第1のインバータ5の出力端子は、制御線24及び第1のゲート抵抗器11を介して後述する高周波スイッチ部23の第1のトランジスタ1のゲートへ接続されている。また、制御線24の適宜な箇所とグランドとの間には、第1のバイパスキャパシタ21が接続されている。制御線24には、第1のトランジスタ1の動作制御のための制御信号が制御回路部22から伝搬せしめられるものとなっている。
第2のインバータ6の出力端子は、第3のインバータ7の入力端子に接続され、第3のインバータ7の出力端子は、制御線25及び第2のゲート抵抗器12を介して後述する高周波スイッチ部23の第2のトランジスタ2のゲートへ接続されている。また、制御線25の適宜な箇所とグランドとの間には、第2のバイパスキャパシタ22が接続されている。制御線25には、第2のトランジスタ2の動作制御のための制御信号が制御回路部22から伝搬せしめられるものとなっている。
そして、第1及び第2のバイパスキャパシタ21,22の間には、グランド電位に保持されたグランド部としてのグランド線26が設けられている。このグランド線26により、隣接する第1及び第2のバイパスキャパシタ21,22間に発生する寄生容量の影響が抑圧、低減され、制御回路部22から安定性、信頼性の高い制御信号が出力されるものとなっている。
高周波スイッチ部23は、第1乃至第4の電界効果トランジスタ(図1においては、それぞれ「Q1」、「Q2」、「Q3」、「Q4」と表記)1〜4を有して構成されている。
第1の電界効果トランジスタ(以下「FET」と称する)1のドレイン(又はソース)は、第3のFET3のドレイン(又はソース)と共に、第1の入出力端子32に接続される一方、ソース(又はドレイン)は第2のFET2のドレイン(又はソース)と共に、共通端子31に接続されている。
第1の電界効果トランジスタ(以下「FET」と称する)1のドレイン(又はソース)は、第3のFET3のドレイン(又はソース)と共に、第1の入出力端子32に接続される一方、ソース(又はドレイン)は第2のFET2のドレイン(又はソース)と共に、共通端子31に接続されている。
第2のFET2のソース(又はドレイン)は、第4のFET4のドレイン(又はソース)と共に第2の入出力端子33に接続されている。
第3のFET3のゲートは、第3の抵抗器13を介して第2の抵抗器12の他端、すなわち、第2のFET2のゲートに接続された一端と反対側の端部と接続されている。そして、第3のFET3のソース(又はドレイン)は、グランドに接続されている。
第3のFET3のゲートは、第3の抵抗器13を介して第2の抵抗器12の他端、すなわち、第2のFET2のゲートに接続された一端と反対側の端部と接続されている。そして、第3のFET3のソース(又はドレイン)は、グランドに接続されている。
一方、第4のFET4のゲートは、第4の抵抗器14を介して第1の抵抗器11の他端、すなわち、第1のFET1のゲートに接続された一端と反対側の端部と接続されている。そして、第4のFET4のソース(又はドレイン)は、グランドに接続されている。
本発明の実施の形態における半導体スイッチ集積回路は、制御回路部22における第1及び第2のバイパスキャパシタ21,22間の寄生容量の発生を抑圧、低減するために、第1及び第2のバイパスキャパシタ21,22の間に、グランド線26を設けた点(詳細は後述)が従来と異なることを除けば、回路構成としては、基本的に従来回路と同一である。したがって、基本的な回路動作は、後述するグランド線26による第1及び第2のバイパスキャパシタ21,22間の寄生容量の抑圧、低減作用を除けば、従来回路と同様であるので、その詳細な説明は省略することとする。
図2には、上記構成を有する半導体スイッチ集積回路における挿入損失の入力電力に対する依存性を示す特性線の例が、従来回路の同様の特性線と共に示されており、以下、同図について説明する。
まず、従来回路においては、入力電力が26dBm付近を越えると急激に挿入損失が劣化した。
まず、従来回路においては、入力電力が26dBm付近を越えると急激に挿入損失が劣化した。
挿入損失の急激な劣化は入力された高周波信号のエネルギーの熱への変換を引き起こし、その状態において、入力電力を30dBmとすると、従来回路においては、熱による破壊が確認された(図2の点線の特性線参照)。
これに対して、本発明を適用した半導体スイッチ集積回路においては、入力電力が27dBm程度に達するまでは、挿入損失の劣化は殆ど無く、入力電力がそれ以上となると緩やかな劣化が生ずる程度である(図2の実線の特性線参照)。
このような特性は、従来は、制御回路部22に相当する制御回路を有しない半導体スイッチ集積回路において達成できるものである。
しかも、本発明を適用した半導体スイッチ集積回路にあっては、入力電力が30dBm付近に達しても従来回路と異なり熱に起因する回路の破壊の発生は無かった。
このような特性は、従来は、制御回路部22に相当する制御回路を有しない半導体スイッチ集積回路において達成できるものである。
しかも、本発明を適用した半導体スイッチ集積回路にあっては、入力電力が30dBm付近に達しても従来回路と異なり熱に起因する回路の破壊の発生は無かった。
次に、第1及び第2のバイパスキャパシタ21,22とグランド線26の具体的な配設構造について、図3乃至図10を参照しつつ説明する。
第1の配設構造例について、図3を参照しつつ説明する。
第1及び第2のバイパスキャパシタ21,22には、MIM(Metal-Insulator-Metal)構造のキャパシタ(以下、説明の便宜上「MIMキャパシタ」と称する)が用いられている。本発明の実施の形態におけるMIM構造は、3層配線構造となっている。
第1の配設構造例について、図3を参照しつつ説明する。
第1及び第2のバイパスキャパシタ21,22には、MIM(Metal-Insulator-Metal)構造のキャパシタ(以下、説明の便宜上「MIMキャパシタ」と称する)が用いられている。本発明の実施の形態におけるMIM構造は、3層配線構造となっている。
第1及び第2のバイパスキャパシタ21,22は、SiあるいはGaAs等の半導体部材により形成された半導体基板105上に積層構造を有して形成されている。
すなわち、半導体基板105には、下部電極102、誘電体106a、第1及び第2の中間電極103a,103b、誘電体106b、及び、上部電極101が、順に積層された構造となっている(図3(B)参照)。
なお、以下の説明においては、便宜上、上述の電極等の積層方向を「部材積層方向」と称することとする。
すなわち、半導体基板105には、下部電極102、誘電体106a、第1及び第2の中間電極103a,103b、誘電体106b、及び、上部電極101が、順に積層された構造となっている(図3(B)参照)。
なお、以下の説明においては、便宜上、上述の電極等の積層方向を「部材積層方向」と称することとする。
上部電極101、第1及び第2の中間電極103a,103b、下部電極102は、薄膜金属により形成されている。
第1及び第2の中間電極103a,103bを挟むように部材積層方向において上下に設けられた誘電体106a,106bは、窒化シリコンや酸化シリコン、ポリイミド等の絶縁部材を用いて形成されている。
第1及び第2の中間電極103a,103bを挟むように部材積層方向において上下に設けられた誘電体106a,106bは、窒化シリコンや酸化シリコン、ポリイミド等の絶縁部材を用いて形成されている。
また、第1及び第2の中間電極103a,103bは、その平面形状が、ほぼ方形状に形成されており(図3(A)参照)、両者は、比較的近接して、平行するようにして、同一の平面内に配設されたものとなっている(図3(B)参照)。
なお、平面図である図3(A)は、上部電極101の上方から見た場合の図であるので、本来、上部電極101の下面側に積層されている第1及び第2の中間電極103a,103b等の形状が表れることはないが、この図3(A)においては、本発明の理解を容易にする観点から、各部材が透視できると仮定して、その平面形状を図示している。図4乃至図10についても各平面図は同様であるとする。
さらに、第1及び第2の中間電極103a,103bの間には、2つの誘電体106a,106bを貫通するように第1のVIAホール104aが形成されており、この第1のVIAホール104aは、その両端部において上部電極101と下部電極102に電気的に接続されたものとなっている(図3(B)参照)。
この第1のVIAホール104aは、第1及び第2の中間電極103a,103bの側辺と平行するように、第1及び第2の中間電極103a,103bの側辺より長めに形成されたものとなっている(図3(A)参照)。すなわち、換言すれば、第1のVIAホール104aは、第1の中間電極103aと第2の中間電極103bの相互の対向する部位を遮るように第1及び第2の中間電極103a,103b間に配設されたものとなっている。
かかる第1のVIAホール104aの平面形状は、ほぼ短冊状の形状をなしている(図3(A)参照)。
かかる第1のVIAホール104aの平面形状は、ほぼ短冊状の形状をなしている(図3(A)参照)。
さらに、第2のVIAホール104bが、第1のVIAホール104aと共に間に第1の中間電極103aを挟むように、第1のVIAホール104a同様に、第1の中間電極103aの側辺と平行するように設けられている(図3(A)及び図3(B)参照)。
またさらに、第3のVIAホール104cが、第1のVIAホール104aと共に間に第2の中間電極103bを挟むように、第1のVIAホール104a同様に、第2の中間電極103bの側辺と平行するように設けられている(図3(A)及び図3(B)参照)。
なお、第2及び第3のVIAホール104b,104cは、いずれも第1のVIAホール104aと同一の構造に形成されたものであるので、それぞれについて、ここでの再度の詳細な説明は省略する。
なお、第2及び第3のVIAホール104b,104cは、いずれも第1のVIAホール104aと同一の構造に形成されたものであるので、それぞれについて、ここでの再度の詳細な説明は省略する。
上述の構成において、下部電極102と、第1の誘電体106aと、第1の中間電極103aと、第2の誘電体106bと、上部電極101の積層構造によりMIMキャパシタとしての第1のバイパスキャパシタ21が、下部電極102と、第1の誘電体106aと、第2の中間電極103bと、第2の誘電体106bと、上部電極101の積層構造によりMIMキャパシタとしての第2のバイパスキャパシタ22が、形成されたものとなっている。なお、上部電極101及び下部電極102はグランドに接続されている。
上述したように第1乃至第3のVIAホール104a〜104cが上部電極101及び下部電極102と接続されているため、第1及び第2の中間電極103a,103bは電気的に相互に分離した状態とされており、従来と異なり、第1及び第2の中間電極103a,103b間の容量結合が確実に抑圧、低減されたものとなっている。
なお、図1の回路図において示されたグランド線26は、第1のVIAホール104a、上部電極101、及び、下部電極102によって形成されたものとなっている。
なお、図1の回路図において示されたグランド線26は、第1のVIAホール104a、上部電極101、及び、下部電極102によって形成されたものとなっている。
次に、第2の配設構造例について、図4を参照しつつ説明する。
なお、図3に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明する。
先の第1の配設構造例においては、第1及び第2のバイパスキャパシタ21,22を形成する第1及び第2の中間電極103a,103bは、その平面形状がほぼ方形状であったが(図3(A)参照)、必ずしも方形状に限定される必要は無いことは勿論である。
なお、図3に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明する。
先の第1の配設構造例においては、第1及び第2のバイパスキャパシタ21,22を形成する第1及び第2の中間電極103a,103bは、その平面形状がほぼ方形状であったが(図3(A)参照)、必ずしも方形状に限定される必要は無いことは勿論である。
この第2の配設構造例は、第1及び第2の中間電極103a1,103b1の平面形状が方形状以外の場合の例である。
この第2の配設構造例においては、第1の中間電極103a1の平面形状は、概略L字状であり、第2の中間電極103b1の平面形状は、第1の中間電極103a1を180度回転した形状にほぼ等しいものとなっている。
この第2の配設構造例においては、第1の中間電極103a1の平面形状は、概略L字状であり、第2の中間電極103b1の平面形状は、第1の中間電極103a1を180度回転した形状にほぼ等しいものとなっている。
この第2の配設構造例において、第1のVIAホール104Aの平面形状は、その外縁部分が、図4(A)の平面図に表れる第1の中間電極103a1と対向する外縁部分、及び、同様に第2の中間電極103b1と対向する外縁部分のそれぞれと平行するように形成されたものとなっている(図4(A)参照)。
なお、上述の平面形状を有する第1のVIAホール104Aが、上部電極101と下部電極102を電気的に相互に接続する点は、第1の配設構造例と同様である。
また、第2及び第3のVIAホール104b,104cは、第1の配設構造例において説明した配設構造と同一である。
また、第2及び第3のVIAホール104b,104cは、第1の配設構造例において説明した配設構造と同一である。
次に、第3の配設構造例について、図5を参照しつつ説明する。
なお、図3に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明する。
この第3の配設構造例は、グランド部を形成するための第3の中間電極103cを設けた場合の例である。なお、第1及び第2の中間電極103a,103bは、図3に示された例と同一の形状を有するものである。
なお、図3に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明する。
この第3の配設構造例は、グランド部を形成するための第3の中間電極103cを設けた場合の例である。なお、第1及び第2の中間電極103a,103bは、図3に示された例と同一の形状を有するものである。
すなわち、第1及び第2の中間電極103a,103bが配設された平面と同一の平面において、第1及び第2の中間電極103a,103bの間に第3の中間電極103cが設けられている(図5(B)参照)。
この第3の中間電極103cは、その平面形状が短冊状に形成され、その長手軸方向(図5(A)において紙面上下方向)の長さは、第1及び第2の中間電極103a,103bの同方向の長さよりも長く設定されたものとなっている(図5(A)参照)。また、部材積層方向における第3の中間電極103cの厚さは、第1及び第2の中間電極103a,103bの厚さと同一となっている。
これによって、第3の中間電極103cは、第1の中間電極103aと第2の中間電極103b相互の対向部分を遮るように配設されたものとなっている。
これによって、第3の中間電極103cは、第1の中間電極103aと第2の中間電極103b相互の対向部分を遮るように配設されたものとなっている。
さらに、部材積層方向において、第3の中間電極103cを挟むように上部第1のVIAホール104a1及び下部第1のVIAホール104a2が形成されている。
この上部第1のVIAホール104a1と下部第1のVIAホール104a2は、図3における第1のVIAホール104aに代わるものである。
この上部第1のVIAホール104a1と下部第1のVIAホール104a2は、図3における第1のVIAホール104aに代わるものである。
すなわち、上部第1のVIAホール104a1及び下部第1のVIAホール104a2の平面形状は、先の第1のVIAホール104aと同様、短冊状に形成されたものとなっている(図5(A)参照)。
また、部材積層方向における上部第1のVIAホール104a1の長さは、上部電極101と第3の中間電極103cとの距離に、同じく部材積層方向における下部第1のVIAホール104a2の長さは、下部電極102と第3の中間電極103cとの距離に、それぞれ等しく設定されている。
また、部材積層方向における上部第1のVIAホール104a1の長さは、上部電極101と第3の中間電極103cとの距離に、同じく部材積層方向における下部第1のVIAホール104a2の長さは、下部電極102と第3の中間電極103cとの距離に、それぞれ等しく設定されている。
第3の中間電極103cは、上部第1のVIAホール104a1及び下部第1のVIAホール104a2を介して、上部電極101及び下部電極102と電気的に接続されて、グランド線として機能するようになっている。
そのため、第1及び第2の中間電極103a,103bは、電気的に相互に分離した状態とされて、図3に示された第1の配設構造例同様の機能が確保されるものとなっている。
そのため、第1及び第2の中間電極103a,103bは、電気的に相互に分離した状態とされて、図3に示された第1の配設構造例同様の機能が確保されるものとなっている。
次に、第4の配設構造例について、図6を参照しつつ説明する。
なお、図3、又は、図5に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明する。
この第4の配設構造例は、図5において示された上部第1のVIAホール104a1と下部第1のVIAホール104a2の内、下部第1のVIAホール104a2のみを設けた例である(図6(B)参照)。
なお、図3、又は、図5に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明する。
この第4の配設構造例は、図5において示された上部第1のVIAホール104a1と下部第1のVIAホール104a2の内、下部第1のVIAホール104a2のみを設けた例である(図6(B)参照)。
第1乃至第3の中間電極103a〜103cの、上部電極101側は、第2の誘電体106bにより覆われたものとなっている。
かかる構成において、第3の中間電極103cは、下部第1のVIAホール104a2を介して下部電極102と接続されているため、先の第3の配設構造例同様、グランドとして機能するものとなっている。
かかる構成において、第3の中間電極103cは、下部第1のVIAホール104a2を介して下部電極102と接続されているため、先の第3の配設構造例同様、グランドとして機能するものとなっている。
次に、第5の配設構造例について、図7を参照しつつ説明する。
なお、図3、又は、図5に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明する。
この第5の配設構造例は、図5において示された上部第1のVIAホール104a1と下部第1のVIAホール104a2の内、上部第1のVIAホール104a1のみを設けた例である。
なお、図3、又は、図5に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明する。
この第5の配設構造例は、図5において示された上部第1のVIAホール104a1と下部第1のVIAホール104a2の内、上部第1のVIAホール104a1のみを設けた例である。
第1乃至第3の中間電極103a〜103cの、下部電極102側は、第1の誘電体106aにより覆われたものとなっている。
かかる構成において、第3の中間電極103cは、上部第1のVIAホール104a1を介して上部電極101と接続されているため、先の第3の配設構造例同様、グランドとして機能するものとなっている。
かかる構成において、第3の中間電極103cは、上部第1のVIAホール104a1を介して上部電極101と接続されているため、先の第3の配設構造例同様、グランドとして機能するものとなっている。
次に、第6の配設構造例について、図8を参照しつつ説明する。
なお、図3、又は、図5に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明する。
なお、図3、又は、図5に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明する。
先に説明した第1乃至第5の配設構造例は、いずれも、第1及び第2のバイパスキャパシタ21,22を3層配線構造のMIMキャパシタとした点において共通するものであるが、この第6の配設構造例は、第1及び第2のバイパスキャパシタ21,22を2層配線構造のMIMキャパシタとした例である。
以下、具体的に説明すれば、まず、下部電極102の上には、誘電体106が積層され、誘電体106上には、図3に示された第1及び第2の中間電極103a,103bと同様の形状をした第1及び第2の上部電極101a,101bと、図5に示された第3の中間電極103cと同様の形状をした第3の上部電極101cが、第1及び第2の上部電極101a,101bの間に設けられている(図8(A)及び図8(B)参照)。
なお、第3の上部電極101cは、第1の上部電極101aと第2の上部電極101a相互の対向部分を遮るように設けられている。
なお、第3の上部電極101cは、第1の上部電極101aと第2の上部電極101a相互の対向部分を遮るように設けられている。
そして、第3の上部電極101cと下部電極102との間には、下部第1のVIAホール104a2が形成されており、第3の上部電極101cと下部電極102とが電気的に接続されている。
この例においては、第1及び第2の上部電極101a,101bに制御線24,25を接続し、下部電極102はグランドとして用いられている。
この例においては、第1及び第2の上部電極101a,101bに制御線24,25を接続し、下部電極102はグランドとして用いられている。
かかる構成により、第1及び第2の上部電極101a,101bと下部電極102との間で、単層のMIMキャパシタによる第1及び第2のバイパスキャパシタ21,22が形成されたものとなっている。
そして、第1及び第2の上部電極101a,101bの間に配設され、グランドに接続されている第3の上部電極101cにより、これまでの例と同様、第1の上部電極101aと第2の上部電極101bが電気的に相互に分離され、上部電極101aと第2の上部電極101b間の容量結合が抑圧、低減されている。
次に、第7の配設構造例について、図9を参照しつつ説明する。
なお、図8に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明する。
まず、半導体基板105上に、図3に示された第1及び第2の中間電極103a,103bと同様の形状をした第1及び第2の下部電極102a,102bが配設されている(図9(B)参照)。
なお、図8に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明する。
まず、半導体基板105上に、図3に示された第1及び第2の中間電極103a,103bと同様の形状をした第1及び第2の下部電極102a,102bが配設されている(図9(B)参照)。
また、第1及び第2の下部電極102a,102bの間に、図5に示された第3の中間電極103cと同様の形状をした第3の下部電極102cが、第1及び第2の下部電極102a,102bの相互の対向部分を遮るように設けられている(図9(A)及び図9(B)参照)。
第1乃至第3の下部電極102a〜102cには、これらを覆うように第1の誘電体106aが積層され、さらに、第1の誘電体106aには、上部電極101が積層されたものとなっている(図9(B)参照)。
そして、上部電極101と第3の下部電極102cとの間には、上部第1のVIAホール104a1が形成されている(図9(B)参照)。なお、この上部第1のVIAホール104a1は、第1の誘電体106a上に上部電極101を積層する前に形成されるものであり、上部電極101は、上部第1のVIAホール104a1形成後に積層されるものである。
この例においては、上部電極101がグランドとして機能し、第1及び第2の下部電極102a,102bに制御線24,25が接続されものとなっている。
かかる構成により、第1及び第2の下部電極102a,102bと上部電極101との間で、単層のMIMキャパシタによる第1及び第2のバイパスキャパシタ21,22が形成されたものとなっている。
かかる構成により、第1及び第2の下部電極102a,102bと上部電極101との間で、単層のMIMキャパシタによる第1及び第2のバイパスキャパシタ21,22が形成されたものとなっている。
そして、第3の下部電極102cにより、これまでの例と同様、第1の下部電極102aと第2の下部電極102bが電気的に相互に分離され、下部電極102aと第2の下部電極101b間の容量結合が抑圧、低減されている。
次に、第8の配設構造例について、図10を参照しつつ説明する。
なお、図3、又は、図5に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明する。
なお、図3、又は、図5に示された構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明する。
この第8の配設構造例は、これまでの例が第1及び第2のバイパスキャパシタ21,22としてMIMキャパシタを用いた例であったのに対して、MIS(Metal-Insulator-Semiconductor)キャパシタを用いた構成例である。
まず、図3に示された構成例における下部電極102に代えて、高濃度にドーピングされた半導体高濃度ドーピング層107が形成されると共に、この半導体高濃度ドーピング層107の上には、次述するように3つのオーミック層108a〜108cが積層形成されている(図10(B)参照)。
まず、図3に示された構成例における下部電極102に代えて、高濃度にドーピングされた半導体高濃度ドーピング層107が形成されると共に、この半導体高濃度ドーピング層107の上には、次述するように3つのオーミック層108a〜108cが積層形成されている(図10(B)参照)。
すなわち、3つのオーミック層108a〜108cは、図3に示された構成例同様に設けられた第1乃至第3のVIAホール104a〜104cと半導体高濃度ドーピング層107との間に位置するように設けられている(図10(B)参照)。
オーミック層108a〜108cは、その平面形状が、第1乃至第3のVIAホール104a〜104c同様、短冊状をなしており、しかも、第1乃至第3のVIAホール104a〜104cよりも大きく形成されたものとなっている(図10(A)及び図10(B)参照)。
この例においては、第1及び第2の中間電極103a,103bに制御線24,25が接続され、上部電極101及び半導体高濃度ドーピング層107がグランドとして機能するものとなっている。
結局、これまでの例と同様、第1の中間電極103aと第2の中間電極103bが電気的に相互に分離され、両者の間における容量結合が抑圧、低減されている。
結局、これまでの例と同様、第1の中間電極103aと第2の中間電極103bが電気的に相互に分離され、両者の間における容量結合が抑圧、低減されている。
上述の実施例においては、本発明が適用される半導体スイッチ集積回路としてSPDT(Single Pole Dual Throw)スイッチが構成されたものを前提として説明したが、本発明の適用は、SPDTスイッチに限定される必要は無く、SP3TスイッチやSP4Tスイッチなどの複数の高周波端子を有するマルチポートの半導体スイッチ集積回路にも適用できることは勿論である。
特に、マルチポートスイッチの場合、SPDTスイッチの場合と比較して、より多くの制御線が制御回路から引き出されるため、それに伴いバイパスキャパシタも数多く設けられることとなる。この場合、全てのバイパスキャパシタ間に本発明を適用することにより、通過経路に拘わらず良好な通過特性が確保された半導体スイッチ集積回路が提供されることとなる。
隣接するバイパスキャパシタ間における寄生容量の発生を抑圧、低減可能な回路構成が所望される半導体スイッチ集積回路に適用できる。
21…第1のキャパシタ
22…第2のキャパシタ
24,25…制御線
26…グランド線
31…共通端子
32…第1の入出力端子
33…第2の入出力端子
34…制御信号入力端子
22…第2のキャパシタ
24,25…制御線
26…グランド線
31…共通端子
32…第1の入出力端子
33…第2の入出力端子
34…制御信号入力端子
Claims (6)
- 高周波信号が入出力する高周波回路と、
前記高周波回路を制御する制御信号を出力する制御回路とが、同一チップ内に設けられてなる半導体高周波集積回路において、
前記高周波回路と前記制御回路との間に、前記制御信号が伝搬せしめられる複数の制御線が形成され、前記制御線はバイパスキャパシタを介してそれぞれグランドに接続し、隣接する前記バイパスキャパシタ間にグランド電位が保持されたグランド部を設けたことを特徴とする半導体高周波集積回路。 - 前記バイパスキャパシタを、MIM構造とし、前記制御線と接続された中間電極と、前記中間電極を挟むように配されてグランド電位に保持された上部電極及び下部電極とが誘電体を介して積層され、
隣接する前記バイパスキャパシタの前記中間電極の間に、前記中間電極相互の対向部分を遮るようにして前記上部電極と前記下部電極を接続するVIAホールを形成し、前記VIAホールにより、前記隣接するバイパスキャパシタを電気的に分離する前記グランド部を形成したことを特徴とする請求項1記載の半導体高周波集積回路。 - 前記バイパスキャパシタを、MIM構造とし、前記制御線と接続された中間電極と、前記中間電極を挟むように配されてグランド電位に保持された上部電極及び下部電極とが誘電体を介して積層され、
隣接する前記バイパスキャパシタの第1及び第2の中間電極の間に、前記中間電極と同一平面内に、前記中間電極相互の対向部分を遮るようにして第3の中間電極を設け、前記上部電極と前記第3の中間電極との間、及び、前記下部電極と前記第3の中間電極との間のいずれか一方あるいは両方に、VIAホールを形成し、前記VIAホールを介して前記上部電極と前記第3の中間電極、あるいは前記下部電極と前記第3の中間電極を接続し、前記VIAホール及び第3の中間電極により、前記隣接するバイパスキャパシタを電気的に分離する前記グランド部を形成したことを特徴とする請求項1記載の半導体高周波集積回路。 - 前記バイパスキャパシタを、MIM構造とし、前記制御線と接続された上部電極と、誘電体を挟んで前記上部電極と反対側に配されてグランド電位に保持された下部電極とが積層され、
隣接する前記バイパスキャパシタの第1及び第2の上部電極の間に、前記上部電極と同一平面内に、前記上部電極相互の対向部分を遮るようにして第3の上部電極を設け、前記第3の上部電極と前記下部電極との間にVIAホールを形成し、前記VIAホールを介して前記第3の上部電極と前記下部電極を相互に接続し、第3の上部電極及び前記VIAホールにより、前記隣接するバイパスキャパシタを電気的に分離とする前記グランド部を形成したことを特徴とする請求項1記載の半導体高周波集積回路。 - 前記バイパスキャパシタを、MIM構造とし、前記制御線と接続された下部電極と、誘電体を挟んで前記下部電極と反対側に配されてグランド電位に保持された上部電極とが積層され、
隣接する前記バイパスキャパシタの第1及び第2の下部電極の間に、前記下部電極と同一平面内に、前記下部電極相互の対向部分を遮るようにして第3の下部電極を設け、前記上部電極と前記第3の下部電極との間にVIAホールを形成し、前記VIAホールを介して記上部電極と前記第3の下部電極とを相互に接続し、前記VIAホール及び第3の下部電極により、前記隣接するバイパスキャパシタを電気的に分離とする前記グランド部を形成したことを特徴とする請求項1記載の半導体高周波集積回路。 - 前記バイパスキャパシタをMIM構造に代えて、前記MIM構造における下部電極を、高濃度にドーピングされた半導体高濃度ドーピング層を用いてなるMIS構造としたことを特徴とする請求項2乃至請求項5いずれか記載の半導体高周波集積回路。
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