JP4630922B2 - 高周波スイッチ回路 - Google Patents

Description

本発明は、アンテナ端子と２つ以上の高周波端子との間の信号経路の切り替えを行う高周波スイッチ回路に関する。

例えばマルチモード・マルチバンド無線機器にはＳＰ６Ｔ（Single-Pole ６-Throw)のような多ポート高周波スイッチ回路が用いられている。これは、アンテナ端子と、６つの高周波端子のそれぞれとの間に多段直列接続されたスルーＦＥＴ（Field Effect Transistor）が設けられ、それぞれの高周波端子とグランドとの間には多段直列接続されたシャントＦＥＴが設けられている。

例えば第１の高周波端子とアンテナ端子との間を導通するには、第１の高周波端子とアンテナ端子との間のｎ段接続スルーＦＥＴをオンとし、第１の高周波端子とグランドとの間のｍ段直列接続シャントＦＥＴをオフとする。同時に他の高周波端子とアンテナ端子との間のスルーＦＥＴをすべてオフとし、他の高周波端子とグランドとの間のシャントＦＥＴをすべてオンとすればよい。

高周波スイッチ回路においては、送信される高周波信号が回路を通過する際に高調波歪あるいは相互変調歪が発生するという問題がある。これは、スイッチ素子として用いているＦＥＴの特性が非線形であることに起因する。歪はＦＥＴがオン状態にある時にオン抵抗の非線形性によって生じるオン歪と、ＦＥＴがオフ状態にある時にオフ容量の非線形性によって生じるオフ歪に分類できる。多ポートスイッチにおいては、オン状態のスルーＦＥＴは１つであるのに対し、オフ状態のスルーＦＥＴは（ポート数−１）個だけ存在するためオフ歪が問題となる。特に、ＵＭＴＳ（univerasal mobile telecommunications system）用ポートに対しては３次相互変調歪であるＩＭＤ（intermodulation distortion）３をシステム要求値（例えば−１１０ｄＢｍ）以下に抑制することが重要となる。

なお、ＳＯＩ(silicon on insulator)技術などを用い無線用途に使用可能なスイッチ回路及び高周波信号のスイッチング方法に関する技術開示例がある（特許文献１）。この技術開示例では、第１及び第２のスイッチトランジスタグループと第１及び第２の分路トランジスタグループとを含み、集積化が容易なＲＦスイッチ回路が提案されている。しかしながら、この技術開示例を用いても、高周波スイッチ回路のチップサイズを増大することなく、ＵＭＴＳの要求を満足するＩＭＤ３を低減することは容易ではない。
特表２００５−５１５６５７号公報

本発明は、チップサイズを増大させることなく相互変調歪を低減可能な高周波スイッチ回路を提供する。

本発明の一態様によれば、アンテナ端子と２つ以上の高周波端子との間の信号経路の切り替えを行う高周波スイッチ回路であって、前記アンテナ端子と、前記各高周波端子のそれぞれとの間に直列にｎ段（ｎは自然数）接続され、ＳＯＩ（Silicon On Insulator）構造に形成されたスルーＦＥＴ（Field Effect Transistor）と、前記スルーＦＥＴのそれぞれのゲートに接続された高周波漏洩防止抵抗と、同じ前記高周波端子に接続された前記Ｎ段のスルーＦＥＴのゲートに共通に接続された制御信号線と、前記各制御信号線のうち少なくとも２つの制御信号線のそれぞれに、前記高周波漏洩防止抵抗とは別に直列に挿入された抵抗と、を備え、前記抵抗における前記スルーＦＥＴ側の端子間が容量性結合していることを特徴とする高周波スイッチ回路が提供される。

本発明によれば、チップサイズを増大させることなく相互変調歪を低減可能な高周波スイッチ回路が提供される。

以下、図面を参照し、本発明の実施形態について説明する。なお、各図面中、実質同一の要素には同一の符号を付している。

［第１の実施形態］
図１は、本発明の第１の実施形態に係る高周波スイッチ回路の構成を例示する回路図であり、例えば本発明をＳＰ６Ｔ（Single-Pole ６-Throw)のような多ポート高周波スイッチ回路に適用した例である。

本実施形態に係る高周波スイッチ回路は、アンテナ端子ＡＮＴと、複数（本実施形態では６つ）の高周波端子ＲＦ１〜ＲＦ６との間の接続状態を切り替える高周波スイッチ部１と、高周波スイッチ部１に制御信号を供給する制御回路部２とを有し、これらは同一半導体基板（半導体チップ）に半導体集積回路として形成されている。

アンテナ端子ＡＮＴと、各高周波端子ＲＦ１〜ＲＦ６のそれぞれとの間には、ｎ段（ｎは自然数）のスルーＦＥＴ（Field Effect Transistor）Ｔ｛ｉ，ｊ｝が直列に接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ１との間には、スルーＦＥＴＴ１１，Ｔ１２，・・・，Ｔ１ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ２との間には、スルーＦＥＴＴ２１，Ｔ２２，・・・，Ｔ２ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ３との間には、スルーＦＥＴＴ３１，Ｔ３２，・・・，Ｔ３ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ４との間には、スルーＦＥＴＴ４１，Ｔ４２，・・・，Ｔ４ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ５との間には、スルーＦＥＴＴ５１，Ｔ５２，・・・，Ｔ５ｎが接続されている。アンテナ端子ＡＮＴと高周波端子ＲＦ６との間には、スルーＦＥＴＴ６１，Ｔ６２，・・・，Ｔ６ｎが接続されている。

各高周波端子ＲＦ１〜ＲＦ６のそれぞれとグランドとの間には、ｍ段（ｍは自然数）のシャントＦＥＴＳ｛ｉ，ｊ｝が直列に接続されている。高周波端子ＲＦ１とグランドとの間には、シャントＦＥＴＳ１１，Ｓ１２，・・・，Ｓ１ｍが接続されている。高周波端子ＲＦ２とグランドとの間には、シャントＦＥＴＳ２１，Ｓ２２，・・・，Ｓ２ｍが接続されている。高周波端子ＲＦ３とグランドとの間には、シャントＦＥＴＳ３１，Ｓ３２，・・・，Ｓ３ｍが接続されている。高周波端子ＲＦ４とグランドとの間には、シャントＦＥＴＳ４１，Ｓ４２，・・・，Ｓ４ｍが接続されている。高周波端子ＲＦ５とグランドとの間には、シャントＦＥＴＳ５１，Ｓ５２，・・・，Ｓ５ｍが接続されている。高周波端子ＲＦ６とグランドとの間には、シャントＦＥＴＳ６１，Ｓ６２，・・・，Ｓ６ｍが接続されている。

高周波端子ＲＦ１に接続されたスルーＦＥＴＴ１１，Ｔ１２，・・・，Ｔ１ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ１１，ＲＴ１２，・・・，ＲＴ１ｎを介して、制御信号線（または制御信号ノード）Ｃｏｎ１ａと接続されている。制御信号線Ｃｏｎ１ａは、制御回路部２のドライバ１１と接続されている。抵抗ＲＴ１１，ＲＴ１２，・・・，ＲＴ１ｎは、それぞれ高周波信号が制御回路部２に漏洩しない程度の高い抵抗値を有する。

高周波端子ＲＦ１に接続されたシャントＦＥＴＳ１１，Ｓ１２，・・・，Ｓ１ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ１１，ＲＳ１２，・・・，ＲＳ１ｎを介して、制御信号線（または制御信号ノード）Ｃｏｎ１ｂと接続されている。制御信号線Ｃｏｎ１ｂは、制御回路部２のドライバと接続されている。抵抗ＲＳ１１，ＲＳ１２，・・・，ＲＳ１ｍは、それぞれ高周波信号が制御回路部２に漏洩しない程度の高い抵抗値を有する。

高周波端子ＲＦ２に接続されたスルーＦＥＴＴ２１，Ｔ２２，・・・，Ｔ２ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ２１，ＲＴ２２，・・・，ＲＴ２ｎを介して、制御信号線（または制御信号ノード）Ｃｏｎ２ａと接続されている。制御信号線Ｃｏｎ２ａは、制御回路部２のドライバ１２と接続されている。抵抗ＲＴ２１，ＲＴ２２，・・・，ＲＴ２ｎは、それぞれ高周波信号が制御回路部２に漏洩しない程度の高い抵抗値を有する。

高周波端子ＲＦ２に接続されたシャントＦＥＴＳ２１，Ｓ２２，・・・，Ｓ２ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ２１，ＲＳ２２，・・・，ＲＳ２ｎを介して、制御信号線（または制御信号ノード）Ｃｏｎ２ｂと接続されている。制御信号線Ｃｏｎ２ｂは、制御回路部２のドライバと接続されている。抵抗ＲＳ２１，ＲＳ２２，・・・，ＲＳ２ｍは、それぞれ高周波信号が制御回路部２に漏洩しない程度の高い抵抗値を有する。

高周波端子ＲＦ３に接続されたスルーＦＥＴＴ３１，Ｔ３２，・・・，Ｔ３ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ３１，ＲＴ３２，・・・，ＲＴ３ｎを介して、制御信号線（または制御信号ノード）Ｃｏｎ３ａと接続されている。制御信号線Ｃｏｎ３ａは、制御回路部２のドライバと接続されている。抵抗ＲＴ３１，ＲＴ３２，・・・，ＲＴ３ｎは、それぞれ高周波信号が制御回路部２に漏洩しない程度の高い抵抗値を有する。

高周波端子ＲＦ３に接続されたシャントＦＥＴＳ３１，Ｓ３２，・・・，Ｓ３ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ３１，ＲＳ３２，・・・，ＲＳ３ｎを介して、制御信号線（または制御信号ノード）Ｃｏｎ３ｂと接続されている。制御信号線Ｃｏｎ３ｂは、制御回路部２のドライバと接続されている。抵抗ＲＳ３１，ＲＳ３２，・・・，ＲＳ３ｍは、それぞれ高周波信号が制御回路部２に漏洩しない程度の高い抵抗値を有する。

高周波端子ＲＦ４に接続されたスルーＦＥＴＴ４１，Ｔ４２，・・・，Ｔ４ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ４１，ＲＴ４２，・・・，ＲＴ４ｎを介して、制御信号線（または制御信号ノード）Ｃｏｎ４ａと接続されている。制御信号線Ｃｏｎ４ａは、制御回路部２のドライバと接続されている。抵抗ＲＴ４１，ＲＴ４２，・・・，ＲＴ４ｎは、それぞれ高周波信号が制御回路部２に漏洩しない程度の高い抵抗値を有する。

高周波端子ＲＦ４に接続されたシャントＦＥＴＳ４１，Ｓ４２，・・・，Ｓ４ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ４１，ＲＳ４２，・・・，ＲＳ４ｎを介して、制御信号線（または制御信号ノード）Ｃｏｎ４ｂと接続されている。制御信号線Ｃｏｎ４ｂは、制御回路部２のドライバと接続されている。抵抗ＲＳ４１，ＲＳ４２，・・・，ＲＳ４ｍは、それぞれ高周波信号が制御回路部２に漏洩しない程度の高い抵抗値を有する。

高周波端子ＲＦ５に接続されたスルーＦＥＴＴ５１，Ｔ５２，・・・，Ｔ５ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ５１，ＲＴ５２，・・・，ＲＴ５ｎを介して、制御信号線（または制御信号ノード）Ｃｏｎ５ａと接続されている。制御信号線Ｃｏｎ５ａは、制御回路部２のドライバと接続されている。抵抗ＲＴ５１，ＲＴ５２，・・・，ＲＴ５ｎは、それぞれ高周波信号が制御回路部２に漏洩しない程度の高い抵抗値を有する。

高周波端子ＲＦ５に接続されたシャントＦＥＴＳ５１，Ｓ５２，・・・，Ｓ５ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ５１，ＲＳ５２，・・・，ＲＳ５ｎを介して、制御信号線（または制御信号ノード）Ｃｏｎ５ｂと接続されている。制御信号線Ｃｏｎ５ｂは、制御回路部２のドライバと接続されている。抵抗ＲＳ５１，ＲＳ５２，・・・，ＲＳ５ｍは、それぞれ高周波信号が制御回路部２に漏洩しない程度の高い抵抗値を有する。

高周波端子ＲＦ６に接続されたスルーＦＥＴＴ６１，Ｔ６２，・・・，Ｔ６ｎのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＴ６１，ＲＴ６２，・・・，ＲＴ６ｎを介して、制御信号線（または制御信号ノード）Ｃｏｎ６ａと接続されている。制御信号線Ｃｏｎ６ａは、制御回路部２のドライバと接続されている。抵抗ＲＴ６１，ＲＴ６２，・・・，ＲＴ６ｎは、それぞれ高周波信号が制御回路部２に漏洩しない程度の高い抵抗値を有する。

高周波端子ＲＦ６に接続されたシャントＦＥＴＳ６１，Ｓ６２，・・・，Ｓ６ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ６１，ＲＳ６２，・・・，ＲＳ６ｎを介して、制御信号線（または制御信号ノード）Ｃｏｎ６ｂと接続されている。制御信号線Ｃｏｎ６ｂは、制御回路部２のドライバと接続されている。抵抗ＲＳ６１，ＲＳ６２，・・・，ＲＳ６ｍは、それぞれ高周波信号が制御回路部２に漏洩しない程度の高い抵抗値を有する。

例えば、高周波端子ＲＦ１とアンテナ端子ＡＮＴとの間を導通するには、制御回路部２から制御信号線Ｃｏｎ１ａ、Ｃｏｎ１ｂを介してそれぞれ供給されるゲート制御信号により、スルーＦＥＴＴ１１，Ｔ１２，・・・，Ｔ１ｎ及びシャントＦＥＴＳ１１，Ｓ１２，・・・，Ｓ１ｎは以下のように制御される。

高周波端子ＲＦ１とアンテナ端子ＡＮＴとの間に接続されたスルーＦＥＴＴ１１，Ｔ１２，・・・，Ｔ１ｎはすべてオンにされ、高周波端子ＲＦ１とグランドとの間に接続されたすべてのシャントＦＥＴＳ１１，Ｓ１２，・・・，Ｓ１ｎはオフにされる。同時に他の高周波端子ＲＦ２〜ＲＦ６のそれぞれとアンテナ端子ＡＮＴとの間のスルーＦＥＴはすべてオフにされ、他の高周波端子ＲＦ２〜ＲＦ６のそれぞれとグランドとの間のシャントＦＥＴはすべてオンにされる。

シャントＦＥＴは、そのシャントＦＥＴが接続された高周波端子に接続されたスルーＦＥＴがオフにされた際、その高周波端子とアンテナ端子間のアイソレーションを高める。すなわち、スルーＦＥＴがオフ状態であってもそのオフ状態のスルーＦＥＴと接続された高周波端子に高周波信号が漏れてしまう場合があるが、この時、オン状態のシャントＦＥＴを介して、漏れた高周波信号をグランドに逃がすことができる。

また、本実施形態では、各高周波端子ＲＦ１〜ＲＦ６に対応して設けられたスルーＦＥＴ用の各制御信号線Ｃｏｎ１ａ〜Ｃｏｎ６ａのうち、少なくとも２つの制御信号線（例えば制御信号線Ｃｏｎ１ａと制御信号線Ｃｏｎ２ａ）のそれぞれに直列に抵抗Ｒ１、Ｒ２が挿入されている。抵抗Ｒ１はドライバ１１の出力側に直列に挿入され、抵抗Ｒ２はドライバ１２の出力側に直列に挿入されている。

また、前述した抵抗Ｒ１、Ｒ２がそれぞれ挿入された２本の制御信号線Ｃｏｎ１ａ、Ｃｏｎ２ａを、半導体基板上で隣接させて平行にパターンレイアウトすることで、抵抗Ｒ１、Ｒ２におけるスルーＦＥＴ側の端子間が容量結合するようにしている。この制御信号線Ｃｏｎ１ａ、Ｃｏｎ２ａ間容量を図１においてＣｘ１２で表す。

また、ドライバ１１の出力端子と抵抗Ｒ１との間のノードと、グランドとの間には容量Ｃ１１ａが設けられている。ドライバ１２の出力端子と抵抗Ｒ２との間のノードと、グランドとの間には容量Ｃ２１ａが設けられている。

前述したスルーＦＥＴ、シャントＦＥＴを構成するＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）またはＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）は、ＳＯＩ（Silicon On Insulator）構造の半導体装置に形成されている。
そのＳＯＩ構造の半導体装置の模式断面図を図９に示す。

シリコン基板６０の主面側に埋め込み酸化層６２が設けられ、その上にＳＯＩ層６４が設けられている。ＳＯＩ層６４には選択的にソース領域６８とドレイン領域７２が形成され、ソース領域６８とドレイン領域７２との間のＳＯＩ層６４上にはゲート絶縁膜６６を介してゲート電極７０が設けられている。このようにして構成されるＭＯＳＦＥＴ素子は、素子分離層７４によって他の素子と絶縁分離されている。

このＭＯＳＦＥＴは例えばｎチャネル型であり、オフ状態ではチャネルに正孔が蓄積した状態となり、その蓄積した正孔（バックゲート）とソース領域６８間に寄生ダイオード７６が、バックゲートとドレイン領域７２間に寄生ダイオード７８が形成される。これら寄生ダイオード７６、７８の接合容量の合成容量がドレイン・ソース間電圧に対して非線形であるためにオフ歪が発生することになる。オフ歪を低減するためには、各高周波端子ＲＦ１〜ＲＦ６とアンテナ端子ＡＮＴ間のスルーＦＥＴの接続段数を大きくし、１段当りに印加されるドレイン・ソース間電圧振幅を低減することが有効であるが、接続段数の増大はチップ面積の増大をまねく。

これに対して本実施形態では、スルーＦＥＴ用の制御信号線のうち、少なくとも２つの制御信号線Ｃｏｎ１ａ、Ｃｏｎ２ａのそれぞれに高抵抗値の抵抗Ｒ１、Ｒ２を直列に挿入し、それら抵抗Ｒ１、Ｒ２の出力側を容量性結合させることにより、以下に説明するように、オフ歪に対する歪補償効果を得ることができ、特に３次の相互変調歪ＩＭＤ（intermodulation distortion）３を大幅に低減することができる。

抵抗Ｒ１、Ｒ２は例えば１０ｋΩの高抵抗であり、容量Ｃ１１ａ、Ｃ２１ａは例えば数ｐＦの大容量である。よって、１ＧＨｚ〜２ＧＨｚ程度の高周波信号に対して、抵抗Ｒ１、Ｒ２の入力側は接地されているのとほぼ等価である。なお、図１においてＣ１２ａ、Ｃ２２ａは、それぞれ制御信号線Ｃｏｎ１ａ、Ｃｏｎ２ａの対地容量であり、その大きさは一般に数十〜数百ｆＦである。

今、高周波端子ＲＦ１とアンテナ端子ＡＮＴとが導通している場合を考える。他の各高周波端子ＲＦ２〜ＲＦ６とアンテナ端子ＡＮＴとの間は遮断状態である。この時、スルーＦＥＴＴ１１〜Ｔ１ｎはオン状態である。高周波端子ＲＦ１から入力された高周波信号がスルーＦＥＴＴ１１〜Ｔ１ｎを通過する際、スルーＦＥＴＴ１１〜Ｔ１ｎのゲート容量を介して高周波信号が制御信号線Ｃｏｎ１ａに漏洩する。その制御信号線Ｃｏｎ１ａには高抵抗Ｒ１が挿入されているため制御信号線Ｃｏｎ１ａは高インピーダンスであり、制御信号線Ｃｏｎ１ａには高周波信号が重畳することになる。さらに、容量Ｃｘ１２を介して制御信号線Ｃｏｎ１ａと容量結合された制御信号線Ｃｏｎ２ａにも高抵抗Ｒ２が挿入され高インピーダンスであり、その制御信号線Ｃｏｎ２ａにも容量Ｃｘ１２を介して高周波信号が重畳する。このようなＲＣ回路網を介して、高周波端子ＲＦ１から入力した高周波信号の一部が制御信号線Ｃｏｎ２ａに、ある位相差をもって重畳することになる。

オン状態にあるスルーＦＥＴＴ１１〜Ｔ１ｎのゲート容量のインピーダンスは各ゲートに接続された高抵抗ＲＴ１１〜ＲＴ１ｎの値に比べて十分小さいので、上記ＲＣ回路網を考えるにあたって無視できる。よって、上記ＲＣ回路網としては、抵抗ＲＴ１１〜ＲＴ１ｎの並列接続抵抗値、制御信号線Ｃｏｎ１ａ、Ｃｏｎ２ａの対地容量Ｃ１２ａ、Ｃ２２ａ、カップリング容量Ｃｘ１２、および抵抗Ｒ１、Ｒ２のみを考えればよい。

これらの容量値と抵抗値を調整することにより、高周波端子ＲＦ１から入力した高周波信号と制御信号線Ｃｏｎ２ａに重畳する高周波信号との位相差を６０°にすることは容易であり、本実施形態ではそのように設定されている。これにより、高周波端子ＲＦ１から入力した高周波信号に対して位相差が６０°の高周波信号が、制御信号線Ｃｏｎ２ａを介して、オフ状態のスルーＦＥＴＴ２１〜Ｔ２ｎのゲートに印加する。

各高周波端子ＲＦ１〜ＲＦ６に接続されたスルーＦＥＴは、アンテナ端子ＡＮＴに接続された共通のラインに接続されており、スルーＦＥＴＴ２１〜Ｔ２ｎのドレイン・ソース間には位相を６０°ずらされる前の元の高周波信号が印加している。その高周波信号により、スルーＦＥＴＴ２１〜Ｔ２ｎには３次のオフ歪（第１の歪とする）が発生するが、さらにそれに加えて、制御信号線Ｃｏｎ２ａを介してゲートに印加する上記位相差６０°の高周波信号によっても３次のオフ歪（第２の歪とする）が発生する。基本周波数において６０°の位相差があるので、３次の第１の歪と３次の第２の歪との位相差は６０°の３倍、すなわち１８０°となる。

よって、第２の歪の強度が適切な値のとき、高周波端子ＲＦ２に接続されたオフ状態のスルーＦＥＴについての上記第１の歪、および高周波端子ＲＦ３〜ＲＦ６にそれぞれ接続されたオフ状態のスルーＦＥＴで発生する３次のオフ歪の総和を、上記第２の歪で相殺することが可能である。したがって、第２の歪の強度を、第１の歪および高周波端子ＲＦ３〜ＲＦ６にそれぞれ接続されたオフ状態のスルーＦＥＴで発生する３次のオフ歪の強度の総和に合わせる必要がある。

図２は、前述した図１に表される実施形態と、その実施形態の構成においてＲ１、Ｒ２、Ｃ１１ａ、Ｃ２１ａ、Ｃｘ１２を設けなかった比較例とで、３次相互変調歪ＩＭＤ３（ｄＢｍ）の位相特性を比較した結果を示す。

ここで横軸の「位相」とは、高周波端子ＲＦ１と、その前段に設けられるＵＭＴＳ（Universal Mobile Telecommunications System）用送受信回路のデュプレクサとの間の伝送路で生じる信号波と反射波との位相差のことである。ＩＭＤ３は、上記「位相」を振ったときの最悪値で規定される。

図２の結果より、本発明実施形態では３次相互変調歪ＩＭＤ３を比較例よりも約１１（ｄＢｍ）改善できた。すなわち、本実施形態によれば、スルーＦＥＴの段数を増大させなくてもＩＭＤ３を低減することができ、よってＩＭＤ３を低減させるにあたってチップ面積の増大をまねかない。

なお、高周波端子ＲＦ１に接続されているスルーＦＥＴＴ１１〜Ｔ１ｎと、高周波端子ＲＦ２に接続されているスルーＦＥＴＴ２１〜Ｔ２ｎとにおけるＦＥＴの特性を規定する定数は等しく、よって高周波端子ＲＦ１と高周波端子ＲＦ２とは等価である。したがって、図１の構成において、高周波端子ＲＦ１とアンテナ端子ＡＮＴとが導通したときに限らず、高周波端子ＲＦ２とアンテナ端子ＡＮＴとが導通し、他の各高周波端子ＲＦ１，ＲＦ３〜ＲＦ６とアンテナ端子ＡＮＴとの間が遮断状態である場合にも、同様にＩＭＤ３を低減することができる。

次に、図３は、図１に示す高周波スイッチ部１において各高周波端子とアンテナ端子との間におけるスルーＦＥＴのスタック段数と、前述した本発明の実施形態を適用してのＩＭＤ３の改善量（ｄＢ）との関係を実験した結果を示す。

この実験により、スルーＦＥＴのスタック段数が１２段以上のとき、ＩＭＤ３の改善効果が顕著になるとの結果が得られた。よって、本発明の実施形態は、スルーＦＥＴのスタック段数が１２段以上の場合に適用することが望ましい。

なお、本実施形態ではＳＰ６Ｔ（Single-Pole ６-Throw)スイッチを一例に挙げたが、一般にＳＰｎＴ（ｎは２以上の整数）スイッチに対して本発明を適用できることは言うまでもない。

［第２の実施形態］
図４は、本発明の第２の実施形態に係る高周波スイッチ回路における制御回路部２の構成を例示する回路図である。

図１を参照して前述した高周波スイッチ部１における各高周波端子ＲＦ１〜ＲＦ６に接続されているスルーＦＥＴＴ１１〜Ｔ１ｎ、Ｔ２１〜Ｔ２ｎ、Ｔ３１〜Ｔ３ｎ、Ｔ４１〜Ｔ４ｎ、Ｔ５１〜Ｔ５ｎ、Ｔ６１〜Ｔ６ｎにおけるＦＥＴの定数は等しく、よって各高周波端子ＲＦ１〜ＲＦ６は等価である。

そして、本実施形態では、第１の実施形態で示したような制御信号線Ｃｏｎ１ａと制御信号線Ｃｏｎ２ａとの対構成を、他の制御信号線についても適用し、全部で３対設けている。これにより、すべての高周波端子ＲＦ１〜ＲＦ６に対してＩＭＤ３の改善が可能である。

すなわち、高周波端子ＲＦ３とアンテナ端子ＡＮＴとの間に接続されたスルーＦＥＴＴ３１〜Ｔ３ｎのゲートに接続された制御信号線Ｃｏｎ３ａと、高周波端子ＲＦ４とアンテナ端子ＡＮＴとの間に接続されたスルーＦＥＴＴ４１〜Ｔ４ｎのゲートに接続された制御信号線Ｃｏｎ４ａのそれぞれに直列に抵抗Ｒ３、Ｒ４が挿入され、これら抵抗Ｒ３、Ｒ４におけるスルーＦＥＴ側の端子間が容量結合するようにしている。

また、ドライバ１３の出力端子と抵抗Ｒ３との間のノードと、グランドとの間には容量Ｃ３１ａが設けられている。ドライバ１４の出力端子と抵抗Ｒ４との間のノードと、グランドとの間には容量Ｃ４１ａが設けられている。

同様に、高周波端子ＲＦ５とアンテナ端子ＡＮＴとの間に接続されたスルーＦＥＴＴ５１〜Ｔ５ｎのゲートに接続された制御信号線Ｃｏｎ５ａと、高周波端子ＲＦ６とアンテナ端子ＡＮＴとの間に接続されたスルーＦＥＴＴ６１〜Ｔ６ｎのゲートに接続された制御信号線Ｃｏｎ６ａのそれぞれに直列に抵抗Ｒ５、Ｒ６が挿入され、これら抵抗Ｒ５、Ｒ６におけるスルーＦＥＴ側の端子間が容量結合するようにしている。

そして、ドライバ１５の出力端子と抵抗Ｒ５との間のノードと、グランドとの間には容量Ｃ５１ａが設けられている。ドライバ１６の出力端子と抵抗Ｒ６との間のノードと、グランドとの間には容量Ｃ６１ａが設けられている。

抵抗Ｒ３〜Ｒ６は例えば１０ｋΩの高抵抗であり、容量Ｃ３１ａ、Ｃ４１ａ、Ｃ５１ａ、Ｃ６１ａは例えば数ｐＦの大容量である。よって、１ＧＨｚ〜２ＧＨｚ程度の高周波信号に対して、抵抗Ｒ３〜Ｒ６の入力側は接地されているのとほぼ等価である。なお、図４においてＣ３２ａ、Ｃ４２ａ、Ｃ５２ａ、Ｃ６２ａは、それぞれ制御信号線Ｃｏｎ３ａ、Ｃｏｎ４ａ、Ｃｏｎ５ａ、Ｃｏｎ６ａの対地容量であり、その大きさは一般に数十〜数百ｆＦである。

今、高周波端子ＲＦ３とアンテナ端子ＡＮＴとが導通している場合を考える。他の各高周波端子ＲＦ１〜ＲＦ２，ＲＦ４〜ＲＦ６とアンテナ端子ＡＮＴとの間は遮断状態である。この時、スルーＦＥＴＴ３１〜Ｔ３ｎはオン状態である。高周波端子ＲＦ３から入力された高周波信号がスルーＦＥＴＴ３１〜Ｔ３ｎを通過する際、スルーＦＥＴＴ３１〜Ｔ３ｎのゲート容量を介して高周波信号が制御信号線Ｃｏｎ３ａに漏洩する。その制御信号線Ｃｏｎ３ａには高抵抗Ｒ３が挿入されているため制御信号線Ｃｏｎ３ａは高インピーダンスであり、制御信号線Ｃｏｎ３ａには高周波信号が重畳することになる。さらに、容量Ｃｘ３４を介して制御信号線Ｃｏｎ３ａと容量結合された制御信号線Ｃｏｎ４ａにも高抵抗Ｒ４が挿入され高インピーダンスであり、その制御信号線Ｃｏｎ４ａにも容量Ｃｘ３４を介して高周波信号が重畳する。

そして、抵抗ＲＴ３１〜ＲＴ３ｎの並列接続抵抗値、制御信号線Ｃｏｎ３ａ、Ｃｏｎ４ａの対地容量Ｃ３２ａ、Ｃ４２ａ、カップリング容量Ｃｘ３４、および抵抗Ｒ３、Ｒ４の値を調整することにより、高周波端子ＲＦ３から入力した高周波信号と制御信号線Ｃｏｎ４ａに重畳する高周波信号との位相差を６０°にすることは容易であり、本実施形態ではそのように設定されている。これにより、高周波端子ＲＦ３から入力した高周波信号に対して位相差が６０°の高周波信号が、制御信号線Ｃｏｎ４ａを介して、オフ状態のスルーＦＥＴＴ４１〜Ｔ４ｎのゲートに印加する。

スルーＦＥＴＴ４１〜Ｔ４ｎのドレイン・ソース間には位相を６０°ずらされる前の元の高周波信号が印加している。その高周波信号により、スルーＦＥＴＴ４１〜Ｔ４ｎには３次のオフ歪（第１の歪とする）が発生するが、さらにそれに加えて、制御信号線Ｃｏｎ４ａを介してゲートに印加する上記位相差６０°の高周波信号によっても３次のオフ歪（第２の歪とする）が発生する。基本周波数において６０°の位相差があるので、３次の第１の歪と３次の第２の歪との位相差は６０°の３倍、すなわち１８０°となる。

よって、第２の歪の強度が適切な値のとき、高周波端子ＲＦ４に接続されたオフ状態のスルーＦＥＴについての上記第１の歪、および高周波端子ＲＦ１〜ＲＦ２，ＲＦ５〜ＲＦ６にそれぞれ接続されたオフ状態のスルーＦＥＴで発生する３次のオフ歪の総和を、上記第２の歪で相殺することが可能である。

また、高周波端子ＲＦ３と高周波端子ＲＦ４とは等価である。したがって、高周波端子ＲＦ３とアンテナ端子ＡＮＴとが導通したときに限らず、高周波端子ＲＦ４とアンテナ端子ＡＮＴとが導通し、他の各高周波端子ＲＦ１〜ＲＦ３，ＲＦ５〜ＲＦ６とアンテナ端子ＡＮＴとの間が遮断状態である場合にも、同様にＩＭＤ３を低減することができる。

もう一対についても同様に考えることができる。今、高周波端子ＲＦ５とアンテナ端子ＡＮＴとが導通している場合を考える。他の各高周波端子ＲＦ１〜ＲＦ４，ＲＦ６とアンテナ端子ＡＮＴとの間は遮断状態である。この時、スルーＦＥＴＴ５１〜Ｔ５ｎはオン状態である。高周波端子ＲＦ５から入力された高周波信号がスルーＦＥＴＴ５１〜Ｔ５ｎを通過する際、スルーＦＥＴＴ５１〜Ｔ５ｎのゲート容量を介して高周波信号が制御信号線Ｃｏｎ５ａに漏洩する。その制御信号線Ｃｏｎ５ａには高抵抗Ｒ５が挿入されているため制御信号線Ｃｏｎ５ａは高インピーダンスであり、制御信号線Ｃｏｎ５ａには高周波信号が重畳することになる。さらに、容量Ｃｘ５６を介して制御信号線Ｃｏｎ５ａと容量結合された制御信号線Ｃｏｎ６ａにも高抵抗Ｒ６が挿入され高インピーダンスであり、その制御信号線Ｃｏｎ６ａにも容量Ｃｘ５６を介して高周波信号が重畳する。

そして、抵抗ＲＴ５１〜ＲＴ５ｎの並列接続抵抗値、制御信号線Ｃｏｎ５ａ、Ｃｏｎ６ａの対地容量Ｃ５２ａ、Ｃ６２ａ、カップリング容量Ｃｘ５６、および抵抗Ｒ５、Ｒ６の値を調整することにより、高周波端子ＲＦ５から入力した高周波信号と制御信号線Ｃｏｎ６ａに重畳する高周波信号との位相差を６０°にすることは容易であり、本実施形態ではそのように設定されている。これにより、高周波端子ＲＦ５から入力した高周波信号に対して位相差が６０°の高周波信号が、制御信号線Ｃｏｎ６ａを介して、オフ状態のスルーＦＥＴＴ６１〜Ｔ６ｎのゲートに印加する。

スルーＦＥＴＴ６１〜Ｔ６ｎのドレイン・ソース間には位相を６０°ずらされる前の元の高周波信号が印加している。その高周波信号により、スルーＦＥＴＴ６１〜Ｔ６ｎには３次のオフ歪（第１の歪とする）が発生するが、さらにそれに加えて、制御信号線Ｃｏｎ６ａを介してゲートに印加する上記位相差６０°の高周波信号によっても３次のオフ歪（第２の歪とする）が発生する。基本周波数において６０°の位相差があるので、３次の第１の歪と３次の第２の歪との位相差は６０°の３倍、すなわち１８０°となる。

よって、第２の歪の強度が適切な値のとき、高周波端子ＲＦ６に接続されたオフ状態のスルーＦＥＴについての上記第１の歪、および高周波端子ＲＦ１〜ＲＦ４にそれぞれ接続されたオフ状態のスルーＦＥＴで発生する３次のオフ歪の総和を、上記第２の歪で相殺することが可能である。

また、高周波端子ＲＦ５と高周波端子ＲＦ６とは等価である。したがって、高周波端子ＲＦ５とアンテナ端子ＡＮＴとが導通したときに限らず、高周波端子ＲＦ６とアンテナ端子ＡＮＴとが導通し、他の各高周波端子ＲＦ１〜ＲＦ５とアンテナ端子ＡＮＴとの間が遮断状態である場合にも、同様にＩＭＤ３を低減することができる。

なお、本実施形態ではＳＰ６Ｔ（Single-Pole ６-Throw)スイッチを一例に挙げたが、一般にＳＰｎＴ（ｎは２以上の偶数）スイッチに対して適用できることは言うまでもない。

［第３の実施形態］
図５、６は、本発明の第３の実施形態に係る高周波スイッチ回路における制御回路部の構成を例示する回路図である。図５の構成は、各ＦＥＴのゲートに制御信号を供給するドライバ｛ｉ｝ａ，｛ｊ｝ａ，｛ｉ｝ｂ，｛ｊ｝ｂが単相型の場合であり、図６の構成は、ドライバ｛ｉ｝，｛ｊ｝が差動型の場合である。

スルーＦＥＴのゲート駆動用の制御信号線Ｃｏｎ｛ｉ｝ａ、Ｃｏｎ｛ｊ｝ａを高インピーダンスにするために、それぞれの制御信号線Ｃｏｎ｛ｉ｝ａ、Ｃｏｎ｛ｊ｝ａには抵抗Ｒ｛ｉ｝ａ、Ｒ｛ｊ｝ａが挿入され、且つ、制御信号線Ｃｏｎ｛ｉ｝ａと制御信号線Ｃｏｎ｛ｊ｝ａとは、カップリング容量Ｃｘ｛ｉｊ｝を介して接続されている。

平面レイアウト上、上記制御信号線対の両側に、制御信号線対を外側から挟むように、高周波的にグランド線と等価になるようにデカップリングされた制御信号線Ｃｏｎ｛ｉ｝ｂ、Ｃｏｎ｛ｊ｝ｂが形成されている。制御信号線Ｃｏｎ｛ｉ｝ｂは、制御信号線Ｃｏｎ｛ｉ｝ａにゲートが接続されたスルーＦＥＴと同じ高周波端子に接続されたシャントＦＥＴのゲート駆動用の制御信号線であり、制御信号線Ｃｏｎ｛ｊ｝ｂは、制御信号線Ｃｏｎ｛ｊ｝ａにゲートが接続されたスルーＦＥＴと同じ高周波端子に接続されたシャントＦＥＴのゲート駆動用の制御信号線である。

前述した本発明実施形態を実施するにあたっては、スルーＦＥＴの制御信号線に重畳させる高周波信号の強度と位相を正確に調整する必要があるため、制御信号線の対地容量および制御信号線対のカップリング容量を正確に制御する必要がある。

そこで、本実施形態では、スルーＦＥＴ用の制御信号線Ｃｏｎ｛ｉ｝ａと制御信号線Ｃｏｎ｛ｊ｝ａとのカップリング容量Ｃｘ｛ｉｊ｝を正確に設定するために、制御信号線Ｃｏｎ｛ｉ｝ａとＣｏｎ｛ｊ｝ａとを、ある間隔で隣接して平行にレイアウトしている。

さらに、それら制御信号線対を挟むように、シャントＦＥＴ用の制御信号線Ｃｏｎ｛ｉ｝ｂおよびＣｏｎ｛ｊ｝ｂが、容量性結合されたスルーＦＥＴ用の制御信号線対に対してある間隔で隣接して平行にレイアウトされている。

シャントＦＥＴ用の制御信号線Ｃｏｎ｛ｉ｝ｂ、Ｃｏｎ｛ｊ｝ｂには高抵抗が挿入されておらず、シャントＦＥＴ用の制御信号線Ｃｏｎ｛ｉ｝ｂ、Ｃｏｎ｛ｊ｝ｂは高周波的にグランド線と等価になるようにデカップリングされている。

制御信号線Ｃｏｎ｛ｉ｝ｂの対地容量は基板裏面などに対する容量Ｃ｛ｉ｝ｂと制御信号線Ｃｏｎ｛ｉ｝ａに対する容量Ｃａｂ｛ｉ｝との和になるが、一般にＣ｛ｉ｝ｂ＜Ｃａｂ｛ｉ｝であり、より制御し易いＣ｛ｉ｝ｂで対地容量を調整可能である。同様に、制御信号線Ｃｏｎ｛ｊ｝ｂの対地容量は基板裏面などに対する容量Ｃ｛ｊ｝ｂと制御信号線Ｃｏｎ｛ｊ｝ａに対する容量Ｃａｂ｛ｊ｝との和になるが、一般にＣ｛ｊ｝ｂ＜Ｃａｂ｛ｊ｝であり、より制御し易いＣ｛ｊ｝ｂで対地容量を調整可能である。

また、高周波的にはグランド線として機能するシャントＦＥＴ用の制御信号線Ｃｏｎ｛ｉ｝ｂ、Ｃｏｎ｛ｊ｝ｂはシールドの役割も果たし、上記スルーＦＥＴ用の制御信号線対と他の信号線との容量カップリングを排除するのにも有効である。なお、シャントＦＥＴ用の制御信号線Ｃｏｎ｛ｉ｝ｂ、Ｃｏｎ｛ｊ｝ｂの代わりにグランド線にしてもよいことは言うまでもない。

［第４の実施形態］
第４の実施形態は、本発明をＳＰ８Ｔ（Single-Pole ８-Throw)スイッチに適用したものであり、図７は主要要素の半導体基板（半導体チップ）上における平面レイアウトを示す。

アンテナ端子ＡＮＴおよび各高周波端子ＲＦ１〜ＲＦ８はパッドとして形成されている。ｎ段のスルーＦＥＴ１は、配線４０を介してアンテナ端子ＡＮＴと接続され、配線３１を介して高周波端子ＲＦ１と接続されている。ｎ段のスルーＦＥＴ２は、配線４０を介してアンテナ端子ＡＮＴと接続され、配線３２を介して高周波端子ＲＦ２と接続されている。ｎ段のスルーＦＥＴ３は、配線４０を介してアンテナ端子ＡＮＴと接続され、配線３３を介して高周波端子ＲＦ３と接続されている。ｎ段のスルーＦＥＴ４は、配線４０を介してアンテナ端子ＡＮＴと接続され、配線３４を介して高周波端子ＲＦ４と接続されている。ｎ段のスルーＦＥＴ５は、配線４０を介してアンテナ端子ＡＮＴと接続され、配線３５を介して高周波端子ＲＦ５と接続されている。ｎ段のスルーＦＥＴ６は、配線４０を介してアンテナ端子ＡＮＴと接続され、配線３６を介して高周波端子ＲＦ６と接続されている。ｎ段のスルーＦＥＴ７は、配線４０を介してアンテナ端子ＡＮＴと接続され、配線３７を介して高周波端子ＲＦ７と接続されている。ｎ段のスルーＦＥＴ８は、配線４０を介してアンテナ端子ＡＮＴと接続され、配線３８を介して高周波端子ＲＦ８と接続されている。

各スルーＦＥＴ１〜８のゲートは、それぞれ、制御信号線２１〜２８を介して制御回路部２と接続されている。これら制御信号線２１〜２８のそれぞれには、高抵抗Ｒ１〜Ｒ８が挿入されている。例えば、抵抗Ｒ１とＲ２におけるスルーＦＥＴ側の端子間が容量性結合され、抵抗Ｒ３とＲ４におけるスルーＦＥＴ側の端子間が容量性結合され、抵抗Ｒ５とＲ６におけるスルーＦＥＴ側の端子間が容量性結合され、抵抗Ｒ７とＲ８におけるスルーＦＥＴ側の端子間が容量性結合されている。

スルーＦＥＴ１〜８用の各制御信号線２１〜２８は高抵抗Ｒ１〜Ｒ８が挿入され高インピーダンス状態であり、他の高周波信号線との容量性結合をまねき易い。前述した実施形態で説明したカップリング容量Ｃｘ｛ｉｊ｝以外のカップリングが生じると、ＩＭＤ３改善効果が低減してしまう可能性がある。

したがって、図７に示す配線例のように、制御信号線２１〜２８は、高周波信号が伝送される他の配線と交差しないようにレイアウトすることが望ましい。

また、スルーＦＥＴ用の制御信号線２１〜２８の対地容量および対を形成する制御信号線２１〜２８間のカップリング容量Ｃｘ｛ｉｊ｝を配線長によって容易に調整できるように、各高抵抗Ｒ１〜Ｒ８から各スルーＦＥＴ１〜８までの線路長が概略同一になるようにレイアウトすることが望ましい。

［第５の実施形態］
図８は、前述した本発明の実施形態の高周波スイッチ回路を備えた携帯電話の高周波部の構成図である。

高周波スイッチ部１は、例えばＳＰ５Ｔ（Single-Pole ５-Throw)スイッチ構成であり、アンテナ端子ＡＮＴと、５つの各高周波端子ＲＦ１〜ＲＦ５との間の信号経路の切り替えを行う。

高周波端子ＲＦ１には、ＧＳＭ（Global System for Mobile Comm）のLow-band（９００ＭＨｚ帯）用送受信回路４１の送信用アンプ４４の出力端子が接続され、高周波端子ＲＦ２には受信用アンプ４５の入力端子が接続されている。また、高周波端子ＲＦ３には、ＧＳＭのHigh-band（１８００ＭＨｚ帯）用送受信回路４２の送信用アンプ４６の出力端子が接続され、高周波端子ＲＦ４には受信用アンプ４７の入力端子が接続されている。

ＵＭＴＳ（Universal Mobile Telecommunications System）（２ＧＨｚ帯）用送受信回路４３は、送受信信号を分離するデュプレクサ５０、送信用アンプ４８および受信用アンプ４９を有している。デュプレクサ５０により、高周波端子ＲＦ５からの受信信号は受信用アンプ４９へ伝送され、送信用アンプ４８からの送信信号は高周波端子ＲＦ５へ伝送される。

高周波スイッチ部１及びその制御回路部に前述した本発明の実施形態を適用することにより、チップサイズを増大することなく、相互変調歪が低減された高周波スイッチ回路を提供できる。

このようなマルチモード・マルチバンド携帯電話において、特にＵＭＴＳモードで相互変調歪の問題が生じやすく、したがって、高周波端子ＲＦ５に接続されたスルーＦＥＴ用の制御信号線に前述した高抵抗を挿入し、且つその制御信号線を他の高抵抗が挿入された制御信号線と容量性結合させた構成にすることが望ましい。これにより、ＵＭＴＳモードを有する携帯電話の伝送品質を高め、かつ小型化が容易となる。

以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。

本発明の第１の実施形態に係る高周波スイッチ回路の構成を例示する回路図。 本発明の実施形態と比較例とで、３次相互変調歪ＩＭＤ３の位相特性を比較した結果を示すグラフ。 各高周波端子とアンテナ端子との間におけるスルーＦＥＴのスタック段数と、ＩＭＤ３の改善量との関係を実験した結果を示すグラフ。 本発明の第２の実施形態に係る高周波スイッチ回路における制御回路部の構成を例示する回路図。 本発明の第３の実施形態に係る高周波スイッチ回路における制御回路部の構成を例示する回路図。 本発明の第３の実施形態に係る高周波スイッチ回路における制御回路部の構成を例示する回路図。 本発明の第４の実施形態に係る高周波スイッチ回路における主要要素の半導体基板（半導体チップ）上における平面レイアウトを示す模式図。 本発明の実施形態に係る高周波スイッチ回路を備えた携帯電話の高周波部の構成図。 ＳＯＩ構造に形成されたＭＯＳＦＥＴの模式断面図。

符号の説明

１…高周波スイッチ部、２…制御回路部、ＡＮＴ…アンテナ端子、ＲＦ１〜ＲＦ６…高周波端子、Ｔ｛ｉ，ｊ｝…スルーＦＥＴ、Ｓ｛ｉ，ｊ｝…シャントＦＥＴ

Claims (5)

1. アンテナ端子と２つ以上の高周波端子との間の信号経路の切り替えを行う高周波スイッチ回路であって、
   前記アンテナ端子と、前記各高周波端子のそれぞれとの間に直列にｎ段（ｎは自然数）接続され、ＳＯＩ（Silicon On Insulator）構造に形成されたスルーＦＥＴ（Field Effect Transistor）と、
   前記スルーＦＥＴのそれぞれのゲートに接続された高周波漏洩防止抵抗と、
   同じ前記高周波端子に接続された前記Ｎ段のスルーＦＥＴのゲートに共通に接続された制御信号線と、
   前記各制御信号線のうち少なくとも２つの制御信号線のそれぞれに、前記高周波漏洩防止抵抗とは別に直列に挿入された抵抗と、
   を備え、
   前記抵抗における前記スルーＦＥＴ側の端子間が容量性結合していることを特徴とする高周波スイッチ回路。
2. 前記容量性結合は、前記２つの制御信号線を隣接して平行に配線することにより実現されていることを特徴とする請求項１記載の高周波スイッチ回路。
3. 前記各高周波端子のそれぞれとグランドとの間にシャントＦＥＴが接続され、
   前記平行に配線された制御信号線対の両側に前記制御信号線対を挟むように、グランド線あるいは高周波的にグランド線と等価になるようにデカップリングされた前記シャントＦＥＴ用の制御信号線が配線されたことを特徴とする請求項２記載の高周波スイッチ回路。
4. 前記各抵抗から前記各抵抗とそれぞれ接続された前記各スルーＦＥＴまでの配線長が概略同一になるようにレイアウトされていることを特徴とする請求項１〜３のいずれか１つに記載の高周波スイッチ回路。
5. 前記高周波端子の少なくとも一つはＵＭＴＳ（Universal Mobile Telecommunications System）用送受信回路と接続され、
   前記端子間が容量性結合した一対の抵抗のうちの少なくとも一方は、前記ＵＭＴＳ用送受信回路と接続された前記高周波端子に対応して設けられた前記制御信号線に挿入されていることを特徴とする請求項１〜４のいずれか１つに記載の高周波スイッチ回路。

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