JP5571596B2 - スイッチ回路装置 - Google Patents

Description

本発明は、スイッチ回路装置と、このスイッチ回路装置を用いたスイッチ制御方法とに係り、特に、高周波信号を扱うスイッチ回路装置と、このスイッチ回路装置を用いたスイッチ制御方法とに係る。

携帯電話での送受信切り替えなどにおいて、高周波用のスイッチ回路装置が用いられる。携帯電話では、電圧振幅の大きな信号を、歪みが発生しないようにハンドリングする必要がある。そのため、特許文献１（特開２００９−２７４８７号公報）などに記載されているように、スイッチ回路装置の制御電圧として、負の電圧が用いられる。

特許文献１には、高周波半導体スイッチ装置に係る記載が開示されている。この高周波半導体スイッチ装置では、高周波スイッチ回路と、負電圧発生回路と、制御回路とが、同一半導体基板に設けられている。ここで、高周波スイッチ回路は、複数の端子間の接続状態を切り替える。制御回路は、高周波スイッチ回路及び負電圧発生回路に接続され、高周波スイッチ回路に制御信号を供給する。制御回路は、レベルシフト回路と、ダイオードと、トランジスタとを有することを特徴としている。ここで、レベルシフト回路は、低電位電源端子が負電圧発生回路に接続され、出力ノードが高周波スイッチ回路に接続され、高周波スイッチ回路に供給するローレベルの制御信号として負電位の信号を供給する。ダイオードは、レベルシフト回路の出力ノードにアノードが接続されている。トランジスタは、ドレイン・ソース間がダイオードのカソードとグランドとの間に接続され、レベルシフト回路の出力ノードの電位がハイレベルからローレベルに切り替わる前にドレイン・ソース間が遮断状態から導通状態に切り替わる。

図１は、高周波用のスイッチ回路装置の一例である、ＳＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ）回路装置の構成を概略的に示す回路図である。図１のＳＰＤＴ回路装置は、アンテナ端子と、第１のポート１と、第２のポート２と、第１のスイッチ回路部１０ａと、第２のスイッチ回路部１０ｂと、第１のドライバ回路２０１と、第２のドライバ回路２００と、デコーダ回路２０２と、制御信号入力端子とを具備している。

アンテナ端子および第１のポート１との間には、第１のスイッチ回路部１０ａが配置されている。同様に、アンテナ端子および第２のポート２との間には、第２のスイッチ回路部１０ｂが配置されている。制御信号入力端子はデコーダ回路２０２の入力部に接続されている。デコーダ回路２０２の第１の出力部２０２ａは、第１のドライバ回路２０１の入力部に接続されている。第１のドライバ回路２０１の出力部は、第１のスイッチ回路部１０ａの制御信号入力部に接続されている。デコーダ回路２０２の第２の出力部２０２ｂは、第２のドライバ回路２００の入力部に接続されている。第２のドライバ回路２００の出力部は、第２のスイッチ回路部１０ｂの制御信号入力部に接続されている。

図１のＳＰＤＴ回路装置の動作について説明する。図１では、一例として、第１のスイッチ回路部１０ａがオン状態になっており、第２のスイッチ回路部１０ｂがオフ状態になっている。

第１のスイッチ回路部１０ａは、第１のゲート側端子Ｇ１に正の電圧ＶＤＤが印加されており、第１のバックゲート側端子ＢＧ１にグランド電圧ＧＮＤが印加されている。こうすることで、直列に接続されたＮ型ＭＯＳトランジスタ１０１〜１０３のそれぞれにおいて、ソースおよびドレインの間が導通状態になっている。ここで、Ｎ型ＭＯＳトランジスタ１０１〜１０３のオン抵抗は、挿入損失の原因となる。そこで、Ｎ型ＭＯＳトランジスタ１０１〜１０３の信頼性保証を得られる最高電圧であるＶＤＤが第１のゲート側制御信号入力部Ｇ１に印加されている。

その一方で、第２のスイッチ回路部１０ｂは、第２のゲート側端子Ｇ２および第２のバックゲート側端子ＢＧ２に同じ負の電圧ＶＳＳが印加されている。こうすることで、直列に接続されたＮ型ＭＯＳトランジスタ１０４〜１０６のそれぞれは、ソースおよびドレインの間が絶縁状態になっている。ここで、アンテナ端子および第１のポート１に大信号が供給されても、第２のスイッチ回路部１０ｂのＮ型ＭＯＳトランジスタ１０４〜１０６がオフ状態を維持できる必要がある。そこで、Ｎ型ＭＯＳトランジスタ１０４〜１０６の信頼性保証を得られる最低電圧であるＶＳＳ（一般的には負電圧）が第２のゲート側端子Ｇ２および第２のバックゲート側端子ＢＧ２に印加されている。

図２は、デコーダ回路２０２ならびに第１および第２のドライバ回路２０１、２００の構成を概略的に示す回路図である。第１のドライバ回路２０１は、第１のレベル変換回路２０３ａと、第１の出力回路２０４ａとを具備している。第２のドライバ回路２００は、第２のレベル変換回路２０３ｂと、第２の出力回路２０４ｂとを具備している。制御信号入力端子は、デコーダ回路２０２の入力部に接続されている。デコーダ回路２０２の第１の出力部２０２ａは、第１のレベル変換回路２０３ａの入力部に接続されている。第１のレベル変換回路２０３ａの出力部は、第１の出力回路２０４ａの入力部に接続されている。デコーダ回路２０２の第２の出力部２０２ｂは、第２のレベル変換回路２０３ｂの入力部に接続されている。第２のレベル変換回路２０３ｂの出力部は、第２の出力回路２０４ｂの入力部に接続されている。

図２のデコーダ回路２０２および第１のドライバ回路２０１の動作について説明する。まず、デコーダ回路２０２が、外部から制御信号を、制御信号入力端子を介して入力される。デコーダ回路２０２は、入力した制御信号に応じて、第１のスイッチ回路部１０ａのＮ型ＭＯＳトランジスタ１０１〜１０３に向けた制御信号を生成する。生成された制御信号は、第１のレベル変換回路２０３ａによって電圧レベルが変換された後、第１の出力回路２０４ａによって、第１のスイッチ回路部１０ａのＮ型ＭＯＳトランジスタ１０１〜１０３のゲートおよびバックゲートに印加される電圧として出力される。デコーダ回路２０２および第２のドライバ回路２００も同様に動作することで、第２のスイッチ回路部１０ｂのＮ型ＭＯＳトランジスタ１０４〜１０６のゲートおよびバックゲートに印加される電圧を出力する。

図３は、従来技術による出力回路２０４ａ、２０４ｂの構成を概略的に示す回路図である。図３の出力回路２０４ａ、２０４ｂは、入力部ＩＮと、インバータ回路部と、Ｎラッチ回路部と、第１または第２のゲート側端子Ｇ１、Ｇ２と、第１または第２のバックゲート側端子ＢＧ１、ＢＧ２とを具備している。インバータ回路部は、Ｐ型ＭＯＳトランジスタＭＰ１と、Ｎ型ＭＯＳトランジスタＭＮ１とを具備している。Ｎラッチ回路部は、Ｎ型ＭＯＳトランジスタＭＮ２、ＭＮ３を具備している。

図３の出力回路２０４ａ、２０４ｂの動作について説明する。まず、インバータ回路部は、入力部ＩＮから入力した電圧レベルがＨｉｇｈ（ＶＤＤ）ならＶＳＳを、Ｌｏｗ（ＶＳＳ）ならＶＤＤを、第１または第２のゲート側端子Ｇ１、Ｇ２から出力する。次に、Ｎラッチ回路は、特許文献２（特開２００２−２５２６７号公報）に記載されているように、２つの入力電圧のうち、低い方の電圧を出力する。図３の場合は、インバータ回路部の出力電圧と、グランド電圧とを入力し、これら２つの電圧の低い方を、第１または第２のバックゲート側端子ＢＧ１、ＢＧ２から出力する。

表１は、図３の出力回路２０４のＳＷ（スイッチ）設定に応じた各端子の電圧を示す表である。表１に示すように、あるスイッチ回路部１０ａ、１０ｂがオン状態のときは、そのスイッチ回路部１０ａ、１０ｂのトランジスタのゲートＧ１、Ｇ２には正の電圧ＶＤＤが印加され、同じくバックゲートにはＧＮＤ（グランド）の基準電圧が印加される。反対に、あるスイッチ回路部１０ａ、１０ｂがオフ状態のときは、そのスイッチ回路部１０ａ、１０ｂのトランジスタのゲートには負の電圧ＶＳＳが印加され、同じくバックゲートＢＧ１、ＢＧ２には負の電圧ＶＳＳが印加される。

上記に関連して、特許文献３（特開２００９−１５８６７１号公報）には、高周波スイッチに係る記載が開示されている。この高周波スイッチは、高周波信号が入出力される複数の端子間にソース−ドレイン間が接続されたｎ段の半導体トランジスタを備えている。この高周波スイッチは、半導体トランジスタをオフ状態にするべくゲートに与える電圧をＶｏｆｆ、半導体トランジスタのしきい電圧をＶｔｈ、半導体トランジスタのフラットバンド電圧をＶｆ、端子に入力する高周波信号の最大振幅をＶｐｉｎとすると、Ｖｏｆｆは、Ｖｆと（Ｖｔｈ−Ｖｐｉｎ／ｎ）との間の値に設定されていることを特徴としている。

また、特許文献４（特表２００９−５００８６８号公報）には、ＡＣＣ型ＭＯＳＦＥＴに係る記載が開示されている。このＡＣＣ型ＭＯＳＦＥＴとは、蓄積電荷制御型のフローティングボディ型ＭＯＳＦＥＴのことであり、このＭＯＳＦＥＴが蓄積電荷レジームで動作しているときのＭＯＳＦＥＴの非線形応答を制御するように適応されている。このＡＣＣ型ＭＯＳＦＥＴは、ＭＯＳＦＥＴ及び蓄積電荷シンクを有する。このＭＯＳＦＥＴは、フローティングのボディを有し、選択的に前記蓄積電荷レジームで動作し、蓄積電荷レジームで動作するときにボディ内に蓄積電荷が存在する。蓄積電荷シンクは、ＭＯＳＦＥＴのボディに動作可能に結合された蓄積電荷シンク（ＡＣＳ）であり、ボディ内の蓄積電荷を除去あるいは制御する。

特開２００９−２７４８７号公報 特開２００２−２５２６７号公報 特開２００９−１５８６７１号公報 特表２００９−５００８６８号公報

上記に説明した従来技術によるドライバ回路２０１、２００には、アンテナ端子と、第１または第２のポート１、２との間に振幅の大きい高周波信号を入力した際に、ドライバ回路内部でリーク電流が発生し、消費電力が増大する、という問題がある。

図４は、従来技術による出力回路２０４ａおよびスイッチ回路部１０ａ、１０ｂのＮ型ＭＯＳトランジスタの構成を示す回路図である。図４の回路図のうち、出力回路２０４ａの構成については、図３と同じであるので詳細な説明を省略する。Ｎ型ＭＯＳトランジスタ１２０が、スイッチ回路部１０ａ、１０ｂのＮ型ＭＯＳトランジスタとして出力回路２０４ａに接続されている。なお、図４のＮ型ＭＯＳトランジスタ１２０は、図１のＮ型ＭＯＳトランジスタ１０１〜１０３を、図４の抵抗１２１は図１の抵抗１０７〜１０９を、図４の抵抗１１９は図１の抵抗１１３〜１１５を、それぞれ象徴的に表すものである。ここで、Ｎ型ＭＯＳトランジスタ１２０のゲートは、抵抗１２１を介してゲート側端子Ｇ１に接続されており、同じくバックゲートは、抵抗１１９を介してバックゲート側端子ＢＧ１に接続されており、同じくソースおよびドレインは、アンテナ端子およびオン状態のポートに接続されている。Ｎ型ＭＯＳトランジスタ１２０において、ソースおよびバックゲートの間と、ドレインおよびバックゲートの間とには、それぞれ、寄生容量が存在する。

なお、図３および表１の説明で述べたように、スイッチ回路部１０ａ、１０ｂがオン状態の場合、ゲート側出力部から出力される電圧はＶＤＤであり、バックゲート側出力部から出力される電圧はＧＮＤである。ここで、寄生容量を介して、アンテナ端子およびオン状態のスイッチ回路部１０ａ、１０ｂの間を流れる信号の一部による出力回路２０４ａのＮラッチ回路部へのリークが発生する。その結果、出力回路２０４ａにおいて高周波信号の重畳が発生する。

図５は、図４の出力回路２０４ａの等価回路と、リーク電流の経路を示す回路図である。図５の等価回路は、図３の回路のＮ型ＭＯＳトランジスタＭＮ３を抵抗に置き換えたものである。なお、図５の等価回路は、入力電圧がＶＳＳ電位（負電位）であり、かつ、制御されるスイッチＭＯＳトランジスタがＯＮ状態に設定されている、という条件が満たされた上で成立している。

高周波信号が重畳されることにより、出力回路のバックゲート側出力の電圧は瞬時的に正または負になる。この電圧が正の時には、Ｎ型ＭＯＳトランジスタＭＮ２のゲート・ソース間電圧Ｖｇｓが負となり、Ｎ型ＭＯＳトランジスタＭＮ２はオフ状態を維持する。

しかし、出力回路のバックゲート側出力の電圧が負の時には、Ｎ型ＭＯＳトランジスタＭＮ２のゲート・ソース間電圧Ｖｇｓが正となり、Ｎ型ＭＯＳトランジスタＭＮ２はオン状態またはサブスレッショルド領域内になる。このとき、図５に示すように、正の電圧ＶＤＤの供給ライン、インバータ回路のＰ型ＭＯＳトランジスタＭＰ１、Ｎラッチ回路のＮ型ＭＯＳトランジスタＭＮ２、バックゲート側端子ＢＧ１、Ｎラッチ回路のＮ型ＭＯＳトランジスタＭＮ３、グランド、の経路を通るリーク電流が発生する。

図６は、従来技術によるドライバ回路２０１を、高周波信号の重畳に応じて流れるリーク電流の波形を示す波形図である。図６の波形図で、破線は高周波信号の時間変化を示し、実線はリーク電流の時間変化を示す。図６から、ドライバ回路２０４の出力回路は、高周波信号の半周期ごとに、正の電源電圧ＶＤＤの供給ラインからグランドまで電流が流れる半波整流動作を行い、リーク電流の発生箇所になっていることが読み取れる。

図７は、図５の回路において振幅の大きな信号をアンテナ端子へ入力した場合のトランジスタＭＮ２のゲート・ソース間電圧Ｖｇｓを示す波形図である。図８は、図５の回路において振幅の大きな信号をアンテナ端子へ入力した場合のトランジスタＭＮ２に流れる電流を示す波形図である。図７、図８より、半周期毎に大電流が流れることが読み取れる。

図９は、従来技術および本発明のスイッチ駆動回路において、アンテナ端子への入力信号電力および消費電流の関係を数値シミュレーションした結果の比較を示す波形図である。図９において、横軸はアンテナ端子への入力信号電力を示し、縦軸は回路の消費電流を示し、実線は従来例を示し、破線は後述する本発明の例を示す。図９から、従来例では、アンテナ端子へ入力する信号電力が増加するに伴って消費電流が増大していく様子が読み取れる。

以下に、（発明を実施するための形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明によるスイッチ回路装置は、スイッチ回路部（１０ａ、１０ｂ）と、ドライバ回路部（２００、２０１）とを具備する。ここで、スイッチ回路部（１０ａ、１０ｂ）は、制御信号群に応じて、第１および第２の端部の間の導通状態をオン状態またはオフ状態に切り替える。ドライバ回路部（２００、２０１）は、制御信号群を生成する。ドライバ回路部（２００、２０１）は、Ｎラッチ回路部（ＭＮ２、ＭＮ３）と、リーク電流抑制回路部とを具備する。ここで、Ｎラッチ回路部（ＭＮ２、ＭＮ３）は、２つの入力電圧のうち、低いほうの電圧を、制御信号群の一部として出力する。リーク電流抑制回路部は、スイッチ回路部（１０ａ、１０ｂ）からＮラッチ回路部（ＭＮ２、ＭＮ３）に流れる高周波信号のリークを抑制する。

本発明によるスイッチ制御方法は、制御信号群を生成するステップと、生成された制御信号群に応じて、第１および第２の端部の間の導通状態をオン状態またはオフ状態に切り替えるステップとを具備する。生成するステップは、２つの入力電圧のうち、低い方の電圧を、前記制御信号群の一部として出力するステップを具備する。切り替えるステップは、第１の端部から第２の端部に流れる高周波信号のリークを抑制するステップを具備する。

本発明のスイッチ回路装置によれば、リーク電流抑制回路部が高周波信号の侵入を抑制するので、ドライバ回路は出力状態を保持することが出来て、リーク電流の問題が解決される。

図１は、高周波用のスイッチ回路装置の一例である、ＳＰＤＴ回路装置の構成を概略的に示す回路図である。 図２は、デコーダ回路ならびに第１および第２のドライバ回路の構成を概略的に示す回路図である。 図３は、従来技術による出力回路の構成を概略的に示す回路図である。 図４は、従来技術による出力回路およびスイッチ回路部のＮ型ＭＯＳトランジスタの構成を示す回路図である。 図５は、図４の出力回路の等価回路と、リーク電流の経路を示す回路図である。 図６は、従来技術によるドライバ回路を高周波信号の重畳に応じて流れるリーク電流の波形を示す波形図である。 図７は、図５の回路において振幅の大きな信号をアンテナ端子へ入力した場合のトランジスタＭＮ２のゲート・ソース間電圧を示す波形図である。 図８は、図５の回路において振幅の大きな信号をアンテナ端子へ入力した場合のトランジスタＭＮ２に流れる電流を示す波形図である。 図９は、従来技術および本発明のスイッチ駆動回路において、アンテナ端子への入力信号電力および消費電流の関係を数値シミュレーションした結果の比較を示す波形図である。 図１０は、本発明の第１の実施形態による第１の出力回路の構成を示す回路図である。 図１１は、図１０の回路の等価回路を示す回路図である。 図１２は、本発明の第１の実施形態によるドライバ回路を高周波信号の重畳に応じて流れるリーク電流の波形を示す波形図である。 図１３は、本発明の第１の実施形態によるスイッチ回路装置と、従来技術によるスイッチ回路装置とで、第１の出力回路に重畳される高周波信号レベルに応じたリーク電流値の変化を比較したグラフである。 図１４は、本発明の第２の実施形態によるスイッチ回路装置の、第１の出力回路の構成を示す回路図である。 図１５は、図１４の回路の等価回路を示す回路図である。 図１６は、本発明の第３の実施形態によるスイッチ回路装置の、第１の出力回路の構成を示す回路図である。 図１７は、本発明の第４の実施形態による第１、第２の出力回路の構成を示す回路図である。 図１８は、本発明の第５の実施形態による第１、第２の出力回路の構成を示す回路図である。 図１９は、本発明の第６の実施形態による第１、第２の出力回路の構成を示す回路図である。

添付図面を参照して、本発明によるスイッチ回路装置と、このスイッチ回路装置を用いたスイッチ制御方法とを実施するための形態を以下に説明する。

（第１の実施形態）
図１は、高周波用のスイッチ回路装置の一例である、ＳＰＤＴ回路装置の構成を概略的に示す回路図である。図１の回路の構成については、従来技術の説明で前述したが、ここでより詳細に説明する。

図１のスイッチ回路装置の構成要素について説明する。図１のスイッチ回路装置は、制御信号入力端子と、デコーダ回路２０２と、第１のドライバ回路２０１と、第２のドライバ回路２００と、第１のスイッチ回路部１０ａと、第２のスイッチ回路部１０ｂと、第１のポート１と、第２のポート２と、アンテナ端子とを具備している。第１のスイッチ回路部１０ａは、３つのＮ型ＭＯＳトランジスタ１０１〜１０３と、６つの抵抗１０７〜１０９、１１３〜１１５とを具備している。第２のスイッチ回路部１０ｂは、３つのＮ型ＭＯＳトランジスタ１０４〜１０６と、６つの抵抗１１０〜１１２、１１６〜１１８とを具備している。なお、図１ではスイッチ回路装置に２つのスイッチ回路部１０ａ、１０ｂが含まれるが、この数はあくまでも一例であって、本発明を限定するものではない。同様に、図１では１つのスイッチ回路部１０ａ、１０ｂに３つのＮ型ＭＯＳトランジスタおよび６つの抵抗が含まれているが、これらの数はあくまでも一例であって、本発明を限定するものではない。

図１のスイッチ回路装置の構成要素の接続関係について説明する。制御信号入力端子は、デコーダ回路２０２の入力部に接続されている。デコーダ回路２０２の第１の出力部２０２ａは、第１のドライバ回路２０１の入力部に接続されている。デコーダ回路２０２の第２の出力部２０２ｂは、第２のドライバ回路２００の入力部に接続されている。第１のドライバ回路２０１の出力部は、第１のゲート側端子Ｇ１および第１のバックゲート側端子ＢＧ１に接続されている。第２のドライバ回路２００の出力部は、第２のゲート側端子Ｇ２および第２のバックゲート側端子ＢＧ２に接続されている。第１のスイッチ回路部１０ａは、アンテナ端子と、第１のポート１とに接続されている。第２のスイッチ回路部１０ｂは、アンテナ端子と、第２のポート２とに接続されている。

第１のスイッチ回路部１０ａにおいて、第１のポート１は、Ｎ型ＭＯＳトランジスタ１０１のソースに接続されている。Ｎ型ＭＯＳトランジスタ１０１のドレインは、Ｎ型ＭＯＳトランジスタ１０２のソースに接続されている。Ｎ型ＭＯＳトランジスタ１０２のドレインは、Ｎ型ＭＯＳトランジスタ１０３のソースに接続されている。Ｎ型ＭＯＳトランジスタ１０３のドレインは、アンテナ端子に接続されている。ここで、Ｎ型ＭＯＳトランジスタ１０１〜１０３のソースおよびドレインは、逆向きに用いられていても構わない。

第１のスイッチ回路部１０ａは、第１のゲート側端子Ｇ１および第１のバックゲート側端子ＢＧ１を介して第１のドライバ回路２０１の出力部に接続されている。第１のゲート側端子Ｇ１は、３つの抵抗１０７、１０８、１０９のそれぞれにおける一方の端子に接続されている。３つの抵抗１０７、１０８、１０９のそれぞれにおける他方の端子は、３つのＮ型ＭＯＳトランジスタ１０１、１０２、１０３のそれぞれにおけるゲートに接続されている。３つのＮ型ＭＯＳトランジスタ１０１、１０２、１０３のそれぞれにおけるバックゲートは、３つの抵抗１１３、１１４、１１５のそれぞれにおける一方の端子に接続されている。３つの抵抗１１３、１１４、１１５のそれぞれにおける他方の端子は、第１のバックゲート側端子ＢＧ１に接続されている。

第２のスイッチ回路部１０ｂにおいて、第２のポート２は、Ｎ型ＭＯＳトランジスタ１０６のソースに接続されている。Ｎ型ＭＯＳトランジスタ１０６のドレインは、Ｎ型ＭＯＳトランジスタ１０５のソースに接続されている。Ｎ型ＭＯＳトランジスタ１０５のドレインは、Ｎ型ＭＯＳトランジスタ１０４のソースに接続されている。Ｎ型ＭＯＳトランジスタ１０４のドレインは、アンテナ端子に接続されている。ここで、Ｎ型ＭＯＳトランジスタ１０４〜１０６のソースおよびドレインは、逆向きに用いられていても構わない。

第２のスイッチ回路部１０ｂは、第２のゲート側端子Ｇ２および第２のバックゲート側端子ＢＧ２を介して第２のドライバ回路２００の出力部に接続されている。第２のゲート側端子Ｇ２は、３つの抵抗１１０、１１１、１１２のそれぞれにおける一方の端子に接続されている。３つの抵抗１１０、１１１、１１２のそれぞれにおける他方の端子は、３つのＮ型ＭＯＳトランジスタ１０４、１０５、１０６のそれぞれにおけるゲートに接続されている。３つのＮ型ＭＯＳトランジスタ１０４、１０５、１０６のそれぞれにおけるバックゲートは、３つの抵抗１１６、１１７、１１８のそれぞれにおける一方の端子に接続されている。３つの抵抗１１６、１１７、１１８のそれぞれにおける他方の端子は、第２のバックゲート側端子ＢＧ２に接続されている。

図１を用いて、本発明の第１の実施形態によるスイッチ回路装置の全体的な動作について説明する。デコーダ回路２０２は、制御信号入力端子を介して制御信号を入力し、入力した制御信号に基づいて第１、第２のドライバ回路２０１、２００向けの制御信号を生成する。第１、第２のドライバ回路２０１、２００は、デコーダ回路２０２で生成された制御信号に基づいて、第１、第２のスイッチ回路部１０ａ、１０ｂのそれぞれに向けた第１、第２の制御信号対を生成する。第１のスイッチ回路部１０ａは、第１の制御信号対に応じて、アンテナ端子と、第１のポート１との間の導通状態を、オン状態またはオフ状態に切り替える。同様に、第２のスイッチ回路部１０ｂは、第２の制御信号対に応じて、アンテナ端子と、第２のポート２との間の導通状態を、オン状態またはオフ状態に切り替える。

図１を用いて、本発明の第１の実施形態によるスイッチ回路装置の動作について説明する。第１の制御信号対は、第１のゲート側端子Ｇ１に供給される第１のゲート制御信号と、第１のバックゲート側端子ＢＧ１に供給される第１のバックゲート制御信号とを含む。その結果、図１において、第１のゲート側端子Ｇ１には正の電圧ＶＤＤが印加されており、第１のバックゲート側端子ＢＧ１にはグランド基準電圧ＧＮＤが印加されている。したがって、Ｎ型ＭＯＳトランジスタ１０１〜１０３のゲートには、抵抗１０７〜１０９を介して、正の電圧ＶＤＤがそれぞれ印加されている。また、Ｎ型ＭＯＳトランジスタ１０１〜１０３のバックゲートには、抵抗１１３〜１１５を介して、グランド基準電圧ＧＮＤがそれぞれ印加されている。このとき、Ｎ型ＭＯＳトランジスタ１０１〜１０３のソースおよびドレインの間がオン状態になり、アンテナ端子および第１のポート１の間の導通状態がオン状態になっている。すなわち、第１のスイッチ回路部１０ａはオン状態にある。

同様に、第２の制御信号対は、第２のゲート側端子Ｇ２に供給される第２のゲート制御信号と、第２のバックゲート側端子ＢＧ２に供給される第２のバックゲート制御信号とを含む。図１において、第２のゲート側端子Ｇ２と、第２のバックゲート側端子ＢＧ２には、どちらも負の電圧ＶＳＳが印加されている。したがって、Ｎ型ＭＯＳトランジスタ１０４〜１０６のゲートには、抵抗１１０〜１１２を介して、負の電圧ＶＳＳがそれぞれ印加されている。また、Ｎ型ＭＯＳトランジスタ１０４〜１０６のバックゲートには、抵抗１１６〜１１８を介して、負の電圧ＶＳＳがそれぞれ印加されている。このとき、Ｎ型ＭＯＳトランジスタ１０４〜１０６のソースおよびドレインの間がオフ状態になり、アンテナ端子および第２のポート２の間の導通状態がオフ状態になっている。すなわち、第２のスイッチ回路部１０ｂはオフ状態にある。

図２は、デコーダ回路２０２および第１、第２のドライバ回路２０１、２００の構成を概略的に示す回路図である。図２の回路の構成については、従来技術の説明で前述したが、ここでより詳細に説明する。

図２において、第１のドライバ回路２０１は、第１のレベル変換回路２０３ａと、第１の出力回路２０４ａとを具備している。また、第２のドライバ回路２００は、第２のレベル変換回路２０３ｂと、第２の出力回路２０４ｂとを具備している。

図１で説明したとおり、制御信号入力端子はデコーダ回路２０２の入力部に接続されている。デコーダ回路２０２の第１の出力部２０２ａは、第１のレベル変換回路２０３ａの入力部に接続されている。第１のレベル変換回路２０３ａの出力部は、第１の出力回路２０４ａの入力部に接続されている。第１の出力回路２０４ａの２つの出力部は、第１のゲート側端子Ｇ１および第１のバックゲート側端子ＢＧ１にそれぞれ接続されている。デコーダ回路２０２の第２の出力部２０２ｂは、第２のレベル変換回路２０３ｂの入力部に接続されている。第２のレベル変換回路２０３ｂの出力部は、第２の出力回路２０４ｂの入力部に接続されている。第２の出力回路２０４ｂの２つの出力部は、第２のゲート側端子Ｇ２および第２のバックゲート側端子ＢＧ２にそれぞれ接続されている。

図２を用いて、第１のドライバ回路２０１の動作について説明する。第１のレベル変換回路２０３ａは、デコーダ回路２０２で生成された第１の制御信号の電圧レベルを、第１の出力回路２０４ａ向けに変換する。第１の出力回路２０４ａは、電圧レベルが変換された制御信号に基づいて、第１のゲート制御信号および第１のバックゲート制御信号を生成し、第１のゲート側端子Ｇ１および第１のバックゲート側端子ＢＧ１に向けてそれぞれ出力する。同様に、第２のレベル変換回路２０３ｂは、デコーダ回路２０２で生成された第２の制御信号の電圧レベルを、第２の出力回路２０４ｂ向けに変換する。第２の出力回路２０４ｂは、電圧レベルが変換された制御信号に基づいて、第２のゲート制御信号および第２のバックゲート制御信号を生成し、第２のゲート側端子Ｇ２および第２のバックゲート側端子ＢＧ２に向けてそれぞれ出力する。

図１０は、本発明の第１の実施形態による第１の出力回路２０４ａの構成を示す回路図である。図１０の第１の出力回路２０４ａは、インバータ回路部と、Ｎラッチ回路部と、ローパスフィルタ回路部とを具備している。

図１０の第１の出力回路２０４ａの構成要素について説明する。インバータ回路部は、Ｐ型ＭＯＳトランジスタＭＰ１と、Ｎ型ＭＯＳトランジスタＭＮ１とを具備している。Ｎラッチ回路部は、２つのＮ型ＭＯＳトランジスタＭＮ２、ＭＮ３を具備している。ローパスフィルタ回路部は、４つのＮ型ＭＯＳトランジスタＭＮ４〜ＭＮ７を具備している。なお、図１０では、ローパスフィルタ回路部が４つのＮ型ＭＯＳトランジスタＭＮ４〜ＭＮ７を具備しているが、これはあくまで一例であって、本発明はこの数に限定されない。

図１０の第１の出力回路２０４ａの構成要素の接続関係について説明する。第１の出力回路２０４ａの入力部ＩＮは、Ｐ型ＭＯＳトランジスタＭＰ１のゲートと、Ｎ型ＭＯＳトランジスタＭＮ１のゲートとに接続されている。Ｐ型ＭＯＳトランジスタＭＰ１のソースは、正の電源電圧ＶＤＤの供給ラインに接続されている。Ｐ型ＭＯＳトランジスタＭＰ１のドレインは、第１のゲート側端部Ｇ１と、Ｎ型ＭＯＳトランジスタＭＮ１のドレインと、Ｎ型ＭＯＳトランジスタＭＮ２のドレインと、Ｎ型ＭＯＳトランジスタＭＮ３のゲートとに接続されている。Ｎ型ＭＯＳトランジスタＭＮ１のソースは、負の電源電圧ＶＳＳの供給ラインに接続されている。Ｎ型ＭＯＳトランジスタＭＮ２のゲートは、グランドと、Ｎ型ＭＯＳトランジスタＭＮ３のドレインと、Ｎ型ＭＯＳトランジスタＭＮ４〜ＭＮ７のそれぞれにおけるゲートとに接続されている。Ｎ型ＭＯＳトランジスタＭＮ２のソースは、Ｎ型ＭＯＳトランジスタＭＮ４のドレインに接続されている。Ｎ型ＭＯＳトランジスタＭＮ３のソースは、第１のバックゲート側端部ＢＧ１と、Ｎ型ＭＯＳトランジスタＭＮ７のソースとに接続されている。Ｎ型ＭＯＳトランジスタＭＮ４のソースは、Ｎ型ＭＯＳトランジスタＭＮ５のドレインに接続されている。Ｎ型ＭＯＳトランジスタＭＮ５のソースは、Ｎ型ＭＯＳトランジスタＭＮ６のドレインに接続されている。Ｎ型ＭＯＳトランジスタＭＮ６のソースは、Ｎ型ＭＯＳトランジスタＭＮ７のドレインに接続されている。

なお、上記のＰ型ＭＯＳトランジスタＭＰ１と、Ｎ型ＭＯＳトランジスタＭＮ１〜ＭＮ７において、ソースとドレインは逆にしても構わない。

図１０を用いて、本発明の第１の実施形態による第１の出力回路２０４ａの動作について説明する。図１０に示す第１の出力回路２０４ａにおいて、インバータ回路部は、入力端部ＩＮに印加される電圧に応じて、極性が逆の電源電圧ＶＤＤまたはＶＳＳを出力する。すなわち、入力端部ＩＮに印加される電圧が正なら、インバータ回路部は負の電源電圧ＶＳＳを出力し、入力端部ＩＮに印加される電圧が負なら、インバータ回路部は正の電源電圧ＶＤＤを出力する。インバータ回路部の出力は、第１のゲート制御信号として第１のゲート側端部Ｇ１に向けて出力され、また、Ｎラッチ回路部の第１の入力電圧としても用いられる。

図１０に示す第１の出力回路２０４ａにおいて、Ｎラッチ回路部は、インバータ回路部の出力を第１の入力電圧として入力し、グランド基準電圧を第２の入力電圧として入力し、２つの入力電圧のうち低い方の電圧を、第１のバックゲート制御信号として、第１のバックゲート側端部に出力する。

図１０に示す第１の出力回路２０４ａにおいて、ローパスフィルタ回路部は、Ｎ型ＭＯＳトランジスタＭＮ２から第１のバックゲート側端部への直流電圧出力を妨げない一方で、第１のバックゲート端部からＮ型ＭＯＳトランジスタへ向かう高周波信号を抑制する。

第２の出力回路２０４ｂの構成および動作は、第１の出力回路２０４ａと同様であるので、詳細な説明を省略する。

従来技術の説明において前述したが、表１を用いて、図１０の第１の出力回路２０４ａのＳＷ設定に応じた各端部の電圧について再度説明する。表１に示すように、スイッチ回路部がオン状態のときは、スイッチ回路部のトランジスタのゲートには正の電源電圧ＶＤＤが印加され、同じくバックゲートにはＧＮＤ基準電圧が印加される。反対に、スイッチ回路部がオフ状態のときは、スイッチ回路部のトランジスタのゲートには負の電源電圧ＶＳＳが印加され、同じくバックゲートには負の電源電圧ＶＳＳが印加される。

図１１は、図１０の回路の等価回路を示す回路図である。図１１に示すように、入力端部ＩＮに負の電源電圧ＶＳＳが印加されているとき、図１０のＮ型ＭＯＳトランジスタＭＮ３は、ソースおよびドレインの間に配置された抵抗と等価である。また、図１０のＮ型ＭＯＳトランジスタＭＮ４〜ＭＮ７のそれぞれは、ソースおよびドレインの間に配置された抵抗と、ソースおよびゲートの間に配置された容量と、ドレインおよびゲートの間に配置された容量との集合と等価である。

このように、図１０の回路の等価回路は、図１１に示したように、図１０の回路に以下の変更を加えたものに等しい。すなわち、Ｎ型ＭＯＳトランジスタＭＮ３を、グランドおよび第１のバックゲート側端部ＢＧ１の間に接続された抵抗Ｒｄｓ３に置き換える。Ｎ型ＭＯＳトランジスタＭＮ４〜ＭＮ７を、抵抗Ｒｄｓ４〜Ｒｄｓ７および容量Ｃｇｄ４〜Ｃｇｄ７、Ｃｇｓ４〜Ｃｇｓ７に置き換える。ここで、抵抗Ｒｄｓ４〜Ｒｄｓ７は、Ｎ型ＭＯＳトランジスタＭＮ２およびバックゲート側端部ＢＧ１の間に直列に接続されている。容量Ｃｇｄ４〜Ｃｇｄ７は、抵抗Ｒｄｓ４〜Ｒｄｓ７の一方の端部およびＮ型ＭＯＳトランジスタＭＮ２のゲートの間に、それぞれ接続されている。容量Ｃｇｓ４〜Ｃｇｓ７は、抵抗Ｒｄｓ４〜Ｒｄｓ７の他方の端部およびＮ型ＭＯＳトランジスタＭＮ２のゲートの間に、それぞれ接続されている。図１１の等価回路のその他の構成は、図１０の回路の場合と同じであるので、さらなる詳細な説明を省略する。

図１１の等価回路から、抵抗Ｒｄｓ４〜Ｒｄｓ７と、容量Ｃｇｓ４〜Ｃｇｓ７、Ｃｇｄ４〜Ｃｇｄ７とから構成される回路部が、ローパスフィルタ回路として機能を有することが分かる。図１０、図１１では、Ｎ型ＭＯＳトランジスタＭＮ２はオフ状態となっているので、このローパスフィルタはハイインピーダンス素子が負荷として接続されているように見える。

図１１を用いて、本発明の第１の実施形態によるスイッチ回路装置の動作について説明する。本発明の第１の実施形態による出力回路部２０４において、Ｎ型ＭＯＳトランジスタＭＮ４〜ＭＮ７のソースゲート間電圧が正となる高周波信号が重畳されても、ＭＮ４〜ＭＮ７の合成抵抗Ｒｄｓ４〜Ｒｄｓ７の抵抗値は、数百ｋΩ〜数ＭΩとなる。このとき、Ｎ型ＭＯＳトランジスタＭＮ４〜ＭＮ７の寄生容量Ｃｇｓ４〜Ｃｇｓ７、Ｃｇｄ４〜Ｃｇｄ７の容量値が数十ｆＦ程度であっても、ローパスフィルタ回路部のカットオフ周波数を、高周波信号の周波数に対して十分に低く設定することが可能である。ゆえに、第１のバックゲート側端部ＢＧ１から第１の出力回路２０４ａに侵入したリーク信号は、Ｎ型ＭＯＳトランジスタＭＮ２のソースに届くころには十分に減衰している。その結果、Ｎ型ＭＯＳトランジスタＭＮ２は、ソースゲート間電圧を変動されないため、オフ状態を維持することが出来、ドライバ回路２０１のリーク電流の問題が解決される。

図１２は、本発明の第１の実施形態によるドライバ回路を高周波信号の重畳に応じて流れるリーク電流の波形を示す波形図である。図１２の波形図で、破線は高周波信号の時間変化を示し、実線はリーク電流の時間変化を示す。ローパスフィルタを用いない従来技術の場合を示す図６の波形図と比較すると、本発明の第１の実施形態の場合はリーク電流が大幅に減少していることが分かる。

図１３は、本発明の第１の実施形態によるスイッチ回路装置と、従来技術によるスイッチ回路装置とで、第１の出力回路２０４ａに重畳される高周波信号レベルに応じたリーク電流値の変化を比較したグラフである。図１３のグラフにおいて、横軸は高周波信号のパワーを示し、縦軸はリーク電流値を示し、破線は従来技術の場合を示し、実線は本発明の第１の実施形態の場合を示す。

図１３のグラフから、本発明の第１の実施形態によるスイッチ回路装置を用いることで、従来技術の場合よりも、リーク電流がドライバ回路２０１の出力に重畳される入力レベルで換算して１０ｄＢ以上改善していることが読み取れる。このように、本発明の第１の実施形態によるスイッチ回路装置を用いることで、スイッチ回路装置としての特性や、消費電流の特性が改善される。

（第２の実施形態）
図１４は、本発明の第２の実施形態によるスイッチ回路装置の、第１の出力回路２０４ａの構成を示す回路図である。なお、本発明の第２の実施形態において、第２の出力回路２０４ｂの構成は、第１の出力回路２０４ａの場合と同じであり、その他の回路部の構成は、本発明の第１の実施形態の場合と同じであるので、詳細な説明を省略する。

図１４を用いて、本発明の第２の実施形態による第１の出力回路２０４ａの構成について説明する。図１４の第１の出力回路２０４ａは、図１０の第１の出力回路２０４ａに、以下の変更を加えたものに等しい。すなわち、Ｎ型ＭＯＳトランジスタＭＮ４〜ＭＮ７の代わりに、Ｎ型トランジスタＭＮ８および容量Ｃ１を設ける。ここで、Ｎ型ＭＯＳトランジスタＭＮ２のソースは、容量Ｃ１の一方の端部と、Ｎ型ＭＯＳトランジスタＭＮ８のドレインとに接続されている。容量Ｃ１の他方の端部は、グランドに接地されている。Ｎ型ＭＯＳトランジスタＭＮ８のゲートは、Ｎ型ＭＯＳトランジスタＭＮ２のゲートおよびグランドに接続されている。Ｎ型ＭＯＳトランジスタＭＮ８のソースは、第１のバックゲート側端部に接続されている。

図１５は、図１４の回路の等価回路を示す回路図である。図１５に示すように、入力部ＩＮに負の電源電圧ＶＳＳが印加されているとき、図１４のＮ型ＭＯＳトランジスタＭＮ３、ＭＮ８は、それぞれ、ソースおよびドレインの間に配置された抵抗と等価である。

このように、図１４の回路の等価回路は、図１５に示したように、図１４の回路に以下の変更を加えたものに等しい。すなわち、Ｎ型ＭＯＳトランジスタＭＮ３を、グランドおよび第１のバックゲート側端部ＢＧ１の間に接続された抵抗Ｒｄｓ３に置き換える。Ｎ型ＭＯＳトランジスタＭＮ８を、Ｎ型ＭＯＳトランジスタＭＮ２のソースと、第１のバックゲート側端部ＢＧ１との間に接続された抵抗Ｒｄｓ８に置き換える。図１５の等価回路のその他の構成は、図１４の回路の場合と同じであるので、さらなる詳細な説明を省略する。

図１５の等価回路から、容量Ｃ１と、Ｎ型ＭＯＳトランジスタＭＮ８とが、ローパスフィルタとしての機能を有することが分かる。

本発明の第２の実施形態によるスイッチ回路装置の動作および作用効果は、本発明の第１の実施形態の場合と同じであるので、詳細な説明を省略する。

なお、本発明の第２の実施形態によるスイッチ回路装置では、本発明の第１の実施形態と比べて、回路面積を節約できる。これは、ローパスフィルタ回路部のカットオフ周波数を高周波信号に対して十分に低くするには、１ｐＦ程度の容量Ｃ１で十分であって、さらに、本来の容量素子の方が、寄生容量を用いられるＮ型ＭＯＳトランジスタよりも、単位面積当たりの容量が大きいからである。

（第３の実施形態）
図１６は、本発明の第３の実施形態によるスイッチ回路装置の、第１の出力回路２０４ａの構成を示す回路図である。なお、本発明の第３の実施形態において、第２の出力回路２０４ｂの構成は、第１の出力回路２０４ａの場合と同じであり、その他の回路部の構成は、本発明の第２の実施形態の場合と同じであるので、詳細な説明を省略する。

図１６を用いて、本発明の第３の実施形態による第１の出力回路２０４ａの構成について説明する。図１６の第１の出力回路２０４ａは、図１４の第１の出力回路２０４ａに、以下の変更を加えたものに等しい。すなわち、容量Ｃ１の代わりに、Ｎ型ＭＯＳトランジスタＭＮ９を設ける。ここで、Ｎ型ＭＯＳトランジスタＭＮ９のゲートは、Ｎ型ＭＯＳトランジスタＭＮ２のソースおよびＮ型ＭＯＳトランジスタＭＮ８のドレインに接続されている。また、Ｎ型ＭＯＳトランジスタＭＮ９のソースおよびドレインは、グランドに接地されている。

本発明の第３の実施形態によるスイッチ回路装置の動作および作用効果は、本発明の第１の実施形態の場合と同じであるので、詳細な説明を省略する。

なお、本発明の第３の実施形態では、本発明の第１の実施形態と同じローパスフィルタ回路部のカットオフ周波数を、より少ないレイアウト面積で実現することが出来る。これは、本発明の第３の実施形態では、複数のＮ型ＭＯＳトランジスタの寄生容量ではなく、Ｎ型ＭＯＳトランジスタＭＮ９のゲート酸化膜および基板の間の容量を利用するからである。また、本発明の第３の実施形態では、本発明の第２の実施形態と違って容量素子を必要としないので、容量素子の製造工程を省略することができる。

（第４の実施形態）
図１７は、本発明の第４の実施形態による第１、第２の出力回路２０４ａ、２０４ｂの構成を示す回路図である。図１７の第１、第２の出力回路２０４ａ、２０４ｂは、同様に構成されており、インバータ回路部と、Ｎラッチ回路部と、ハイパスフィルタ回路部とを具備している。

図１７の第１、第２の出力回路２０４ａ、２０４ｂの構成要素について説明する。インバータ回路部は、Ｐ型ＭＯＳトランジスタＭＰ１と、Ｎ型ＭＯＳトランジスタＭＮ１とを具備している。Ｎラッチ回路部は、２つのＮ型ＭＯＳトランジスタＭＮ２およびＭＮ３を具備している。ここで、Ｎ型ＭＯＳトランジスタＭＮ２は、ゲート・ソース間に寄生容量Ｃｇｓを含んでいる。ハイパスフィルタ回路部は、抵抗素子Ｒ１と、寄生容量Ｃｇｓとを具備している。

図１７の第１、第２の出力回路２０４ａ、２０４ｂの構成要素の接続関係について説明する。第１、第２の出力回路２０４ａ、２０４ｂの入力部ＩＮは、Ｐ型ＭＯＳトランジスタＭＰ１のゲートと、Ｎ型ＭＯＳトランジスタＭＮ１のゲートとに接続されている。Ｐ型ＭＯＳトランジスタＭＰ１のソースは、正の電圧ＶＤＤの供給ラインに接続されている。Ｐ型ＭＯＳトランジスタＭＰ１のドレインは、第１または第２のゲート側端子Ｇ１、Ｇ２と、Ｎ型ＭＯＳトランジスタＭＮ１のドレインと、Ｎ型ＭＯＳトランジスタＭＮ２のドレインと、Ｎ型ＭＯＳトランジスタＭＮ３のゲートとに接続されている。Ｎ型ＭＯＳトランジスタＭＮ１のソースは、負の電圧ＶＳＳの供給ラインに接続されている。Ｎ型ＭＯＳトランジスタＭＮ２のゲートは、抵抗素子Ｒ１の一方の端子と、寄生容量Ｃｇｓの一方の端子とに接続されている。抵抗素子Ｒ１の他方の端子は、グランドと、Ｎ型ＭＯＳトランジスタＭＮ３のドレインとに接続されている。Ｎ型ＭＯＳトランジスタＭＮ２のソースは、寄生容量Ｃｇｓの他方の端子と、第１または第２のバックゲート側端子ＢＧ１、ＢＧ２と、Ｎ型ＭＯＳトランジスタＭＮ３のソースとに接続されている。

なお、上記のＰ型ＭＯＳトランジスタＭＰ１と、Ｎ型ＭＯＳトランジスタＭＮ１〜ＭＮ３において、ソースとドレインは逆にしても構わない。

図１７を用いて、本発明の第４の実施形態による第１、第２の出力回路２０４ａ、２０４ｂの動作について説明する。本実施形態では、従来のＮラッチ回路部におけるＮ型ＭＯＳトランジスタＭＮ２のゲートに抵抗素子Ｒ１を追加することにより、ＭＮ２のゲートおよびグランドの間のインピーダンスを高くしている。そのため、Ｎ型ＭＯＳトランジスタＭＮ２の寄生容量Ｃｇｓなどを介して、Ｎ型ＭＯＳトランジスタＭＮ２のゲートと、第１、第２のバックゲート側端子ＢＧ１、ＢＧ２とは、高周波帯域においてショートする。このように、抵抗素子Ｒ１と、寄生容量Ｃｇｓとは、ハイパスフィルタとして動作する。

Ｎ型ＭＯＳトランジスタＭＮ２のゲートと、第１、第２のバックゲート側端子ＢＧ１、ＢＧ２とが、高周波的にショートすることで、アンテナ端子に振幅の大きな信号が入力される際にも、Ｎ型ＭＯＳトランジスタＭＮ２のゲート・ソース間電圧ＶＧＳは常にゼロとなる。したがって、Ｎ型ＭＯＳトランジスタＭＮ２は常にオフ状態のままであり、そのドレイン・ソース間に電流は流れない。

図８は、従来技術および本発明のスイッチ駆動回路において、アンテナ端子への入力信号電力および消費電流の関係を数値シミュレーションした結果の比較を示す波形図である。図８において、横軸はアンテナ端子への入力信号電力を示し、縦軸は回路の消費電流を示し、実線は従来例を示し、破線は本発明の第４の実施形態の例を示す。図８から、アンテナ端子へ入力する信号電力が増幅するに伴って増大する消費電流が、本実施形態では従来例よりも１０ｄＢ程度改善されていることが読み取れる。

（第５の実施形態）
本発明の第５の実施形態によるスイッチ駆動回路は、本発明の第４の実施形態によるスイッチ駆動回路に以下の変更を加えたものに等しい。すなわち、第１、第２の出力回路２０４ａ、２０４ｂにおいて、Ｎ型ＭＯＳトランジスタＭＮ２のゲートと、第１、第２のバックゲート側端子ＢＧ１、ＢＧ２との間に、容量素子Ｃｘを追加する。本実施形態によるスイッチ駆動回路のその他の構成は、本発明の第４の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。

図１８は、本発明の第５の実施形態による第１、第２の出力回路２０４ａ、２０４ｂの構成を示す回路図である。図１８の第１、第２の出力回路２０４ａ、２０４ｂは、図１７の第１、第２の出力回路２０４ａ、２０４ｂにおいて、寄生容量Ｃｇｓと並列に容量素子Ｃｘを追加したものに等しい。したがって、本発明の第５の実施形態では、抵抗素子Ｒ１と、寄生容量Ｃｇｓと、容量素子Ｃｘとが、ハイパスフィルタ回路部として動作する。こうすることで、Ｎラッチ回路部の特性と、ハイパスフィルタ回路部の特性とを、それぞれ独立に扱うことが可能となる。

本実施形態と、本発明の第４の実施形態とを比較する。本発明の第４の実施形態の場合、ハイパスフィルタ回路部のカットオフ周波数ｆｃは、次の式で決まる。
ｆｃ＝１／（２π×Ｒ１×Ｃｇｓ）
すなわち、カットオフ周波数ｆｃは、抵抗素子Ｒ１の抵抗値Ｒ１と、寄生容量Ｃｇｓの容量値Ｃｇｓを調整することで変更可能である。しかし、容量値Ｃｇｓを大きくするためには、Ｎ型ＭＯＳトランジスタＭＮ２のサイズを大きくする必要がある。このとき、Ｎ型ＭＯＳトランジスタＭＮ２を大きくすることは、スイッチ駆動回路のリーク電流が増大する方向に働くので、スイッチ駆動回路全体としては効率的とはならない。そこで、抵抗値Ｒ１を大きくする必要が生じる。例えば、カットオフ周波数を１０ＭＨｚに設定し、寄生容量Ｃｇｓの容量値が１０ｆＦとなるとき、抵抗素子Ｒ１に必要な抵抗値は１．６ＭΩとなる。しかし、実際に用いられる半導体プロセスによっては、１．６ＭΩの抵抗値を有する抵抗素子は大きな面積を占めることになる。

本実施形態では、ハイパスフィルタ回路部に容量素子Ｃｘを追加することによって、スイッチ駆動回路の設計の幅が広がっている。例えば、１ｐＦの容量を有する容量素子Ｃｘを用いることで、１０ＭＨｚのカットオフ周波数に必要な抵抗値は１６ｋΩとなり、上記の本発明の第４の実施形態の例より小面積化を図ることが可能となる。

（第６の実施形態）
本発明の第６の実施形態によるスイッチ駆動回路は、本発明の第４の実施形態によるスイッチ駆動回路に以下の変更を加えたものに等しい。すなわち、本実施形態では、本発明の第４の実施形態における抵抗素子Ｒ１の代わりに、インダクタンス素子Ｌ１を用いる。本実施形態によるスイッチ駆動回路のその他の構成は、本発明の第４の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。

図１９は、本発明の第６の実施形態による第１、第２の出力回路２０４ａ、２０４ｂの構成を示す回路図である。図１９の第１、第２の出力回路２０４ａ、２０４ｂは、図１７の第１、第２の出力回路２０４ａ、２０４ｂにおける抵抗素子Ｒ１を、インダクタンス素子Ｌ１に置き換えたものに等しい。したがって、本発明の第６の実施形態では、インダクタンス素子Ｌ１と、寄生容量Ｃｇｓとが、ハイパスフィルタ回路部として動作する。本実施形態によるスイッチ駆動回路のその他の構成は、本発明の第４の実施形態の場合と同じであるので、さらなる詳細な説明を省略する。

以上に説明したとおり、本発明の第４〜第６の各実施形態によるスイッチ駆動回路は、小面積化と、消費電力の低減とを、同時に実現することで、製品としての競争力を高めている。

なお、本発明の第４〜第６の各実施形態によるスイッチ駆動回路は、電源およびＭＯＳトランジスタの極性を適宜に反転しても正常に動作することは言うまでもない。また、上記で「端子」と呼んだ部位は、必ずしも外部に接続可能な構成でなくても構わない。

また、本発明の第１〜第６の各実施形態によるスイッチ駆動回路は、技術的に矛盾しない範囲において自由に組み合わせることが可能である。

１、２ ポート
１０ａ （第１の）スイッチ回路
１０ｂ （第２の）スイッチ回路
１０１〜１０６、１２０ ＭＯＳトランジスタ
１０７〜１１９、１２１ 抵抗素子
２００、２０１ ドライバ回路
２０２ デコーダ回路
２０２ａ デコーダ回路の（第１の）出力部
２０２ｂ デコーダ回路の（第２の）出力部
２０３ａ、２０３ｂ レベル変換回路
２０４ａ、２０４ｂ 出力回路
ＢＧ１、ＢＧ２ バックゲート側端子
Ｃ１ 容量
Ｃｇｄ４〜Ｃｇｄ７ 容量
Ｃｇｓ 寄生容量
Ｃｇｓ４〜Ｃｇｓ７ 容量
Ｃｘ 容量素子
Ｇ１、Ｇ２ ゲート側端子
ＩＮ 入力部
Ｌ１ インダクタンス素子
ＭＮ１〜ＭＮ９ Ｎ型ＭＯＳトランジスタ
ＭＰ１ Ｐ型ＭＯＳトランジスタ
Ｒ１ 抵抗素子
ＶＤＤ 正の電源電圧
ＶＳＳ 負の電源電圧

Claims (11)

1. 制御信号群に応じて、第１および第２の端部の間の導通状態をオン状態またはオフ状態に切り替えるスイッチ回路部と、
   前記制御信号群を生成するドライバ回路部と
   を具備し、
   前記ドライバ回路部は、
   第１の入力電圧および第２の入力電圧のうち、低いほうの電圧を、前記制御信号群の一部として出力するＮラッチ回路部と、
   前記スイッチ回路部から前記Ｎラッチ回路部に流れる高周波信号のリークを抑制するリーク電流抑制回路部と
   を具備し、
   前記Ｎラッチ回路部は、
   前記第１の入力電圧をソースまたはドレインの一方に入力し、前記第２の入力電圧としてグランド電圧をゲートに入力する第１のトランジスタと、
   前記第２の入力電圧として前記グランド電圧をソースまたはドレインの一方に入力し、前記第１の入力電圧をゲートに入力する第２のトランジスタと
   を具備する
   スイッチ回路装置。
2. 請求項１に記載のスイッチ回路装置において、
   前記リーク電流抑制回路部は、
   前記スイッチ回路部および前記Ｎラッチ回路部の間に配置されて、前記第１および前記第２の端部の間に流れる信号の前記Ｎラッチ回路部への侵入を抑制するローパスフィルタ回路部
   を具備する
   スイッチ回路装置。
3. 請求項２に記載のスイッチ回路装置において、
   前記スイッチ回路部は、
   前記制御信号群をゲートおよびバックゲートに入力することで、前記第１および前記第２の端部の間に配置されたソースおよびドレインの間の導通状態をオン状態またはオフ状態に切り替えるトランジスタ群
   を具備し、
   前記制御信号群は、
   前記トランジスタ群の前記ゲートに供給されるゲート制御信号と、
   前記トランジスタ群の前記バックゲートに供給されるバックゲート制御信号と
   を具備し、
   前記ドライバ回路部は、
   前記ゲート制御信号として、第１の入力電圧または第２の入力電圧を出力するインバータ回路部
   をさらに具備し、
   前記Ｎラッチ回路部は、
   前記インバータ回路部の後段に配置されて、前記ゲート制御信号またはグランド電圧のうち、低い方の電圧を、前記バックゲート制御信号として出力する
   スイッチ回路装置。
4. 請求項３に記載のスイッチ回路装置において、
   前記ローパスフィルタ回路部は、
   前記Ｎラッチ回路部の前記第１のトランジスタの前記ソースまたは前記ドレインの他方と、前記スイッチ回路部との間に、ソースおよびドレインが直列に接続されて、ゲートが前記Ｎラッチ回路部の前記第１のトランジスタの前記ゲートに接続された複数のトランジスタ
   を具備する
   スイッチ回路装置。
5. 請求項２または３に記載のスイッチ回路装置において、
   前記ローパスフィルタ回路部は、
   前記Ｎラッチ回路部の前記第１のトランジスタの前記ソースまたは前記ドレインの他方に一方の端部が接続されて、他方の端部が接地された容量と、
   前記Ｎラッチ回路部の前記第１のトランジスタの前記ソースまたは前記ドレインの他方にソースまたはドレインの一方に接続されて、前記Ｎラッチ回路部の前記第１のトランジスタの前記ゲートにゲートが接続されて、前記スイッチ回路部に前記ソースまたは前記ドレインの他方が接続されている第２のトランジスタと
   を具備する
   スイッチ回路装置。
6. 請求項２または３に記載のスイッチ回路装置において、
   前記ローパスフィルタ回路部は、
   前記Ｎラッチ回路部の前記第１のトランジスタの前記ソースまたは前記ドレインの他方にゲートが接続されて、ソースおよびドレインが接地された第１のトランジスタと、
   前記Ｎラッチ回路部の前記第１のトランジスタの前記ソースまたは前記ドレインの他方にソースまたはドレインの一方が接続されて、前記Ｎラッチ回路部の前記第１のトランジスタの前記ゲートにゲートが接続されて、前記スイッチ回路部に前記ソースまたは前記ドレインの他方が接続されている第２のトランジスタと
   を具備する
   スイッチ回路装置。
7. 請求項１に記載のスイッチ回路装置において、
   前記リーク電流抑制回路部は、
   前記Ｎラッチ回路部に用いているトランジスタのゲート・ソース間を高周波的にショートすることでリーク電流を低減するハイパスフィルタ回路部
   を具備する
   スイッチ回路装置。
8. 請求項７に記載のスイッチ回路装置において、
   前記スイッチ回路部は、
   前記制御信号群をゲートおよびバックゲートに入力することで、前記第１および前記第２の端部の間に配置されたソースおよびドレインの間の導通状態をオン状態またはオフ状態に切り替えるトランジスタ群
   を具備し、
   前記制御信号群の一つをゲート制御信号として前記トランジスタ群の前記ゲートに供給し、
   前記制御信号群の他の一つをバックゲート制御信号として前記トランジスタ群の前記バックゲートに供給する
   スイッチ回路装置。
9. 請求項７または８に記載のスイッチ回路装置において、
   前記ハイパスフィルタ回路部は、
   前記抵抗素子と、
   前記第１のトランジスタの前記ソースまたは前記ドレインの他方および前記ゲートの間に働く寄生容量と
   を具備する
   スイッチ回路装置。
10. 請求項７または８に記載のスイッチ回路装置において、
    前記ハイパスフィルタ回路部は、
    前記インダクタンス素子と、
    前記第１のトランジスタの前記ソースまたは前記ドレインの他方および前記ゲートの間に働く寄生容量と
    を具備する
    スイッチ回路装置。
11. 請求項９または１０に記載のスイッチ回路装置において、
    前記ハイパスフィルタ回路部は、
    前記寄生容量と並列に接続された容量素子
    をさらに具備する
    スイッチ回路装置。
    

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