JP2010028304A - 高周波信号用スイッチ回路 - Google Patents

Abstract

【課題】ＳＯＩ基板上に形成され、オン／オフ特性が高く、高周波信号の歪が少ない高周波信号用スイッチ回路を提供する。
【解決手段】ＳＯＩ基板上に形成された高周波信号用スイッチ回路１において、高周波入出力端子ＡＮＴを高周波端子ＴＸに接続するか高周波端子ＲＸに接続するかを切替えるスイッチ部１１と、負電位Ｖｓｓを生成する負電位発生回路と、スイッチ部１１を制御する制御部１３とを設ける。制御部１３には、正電位Ｖｄｄと負電位Ｖｓｓが供給され、スルートランジスタＴ１のゲート及びシャントトランジスタＴ３のゲートの一方に正電位Ｖｄｄを出力し他方に負電位Ｖｓｓを出力する差動回路１６と、スルートランジスタＴ１及びシャントトランジスタＴ３のバックゲートに対して、接地電位ＧＮＤ又は負電位Ｖｓｓを出力するＣＭＯＳインバータＩＮＶ１３及びＩＮＶ１４を設ける。
【選択図】図１

Description

本発明は、高周波信号用スイッチ回路に関し、特に、ＳＯＩ基板上に形成された高周波信号用スイッチ回路に関する。

携帯電話機においては、送信回路及び受信回路が高周波信号用スイッチ回路を介して共通のアンテナに選択的に接続されるようになっている。従来、このような高周波信号用スイッチ回路のスイッチ素子には、化合物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）が用いられてきたが、近年、シリコン基板上に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）に置き換えることが検討されている。但し、通常のシリコン基板上に形成されたＭＯＳＦＥＴを使用すると、ソース・ドレインと接地電位との間の寄生容量が大きくなり、また、シリコンは半導体なので電力の損失が大きくなる。そこで、ＳＯＩ（Silicon On Insulator）基板上に形成されたＭＯＳＦＥＴを用いて、高周波信号用スイッチ回路を構成する技術が提案されている。

しかしながら、このようなＳＯＩ基板上に形成された高周波信号用スイッチ回路においては、送信又は受信される高周波信号が通過する際に、高調波が発生し、高周波信号が歪むという問題点がある。これは、スイッチ素子として用いているＭＯＳＦＥＴの特性が非線形であることに起因する。ＭＯＳＦＥＴに起因する高周波信号の歪には、ＭＯＳＦＥＴがオン状態であるときに発生するオン歪と、オフ状態であるときに発生するオフ歪がある。そして、各状態にあるＭＯＳＦＥＴの数が増えると、各歪の程度も増加する。

ところで、近年、マルチバンドの携帯電話機が普及している。マルチバンドの携帯電話機においては、１本のアンテナに多数の送受信回路が接続可能となっている。このため、マルチバンドの携帯電話機の高周波信号用スイッチ回路においては、１本のアンテナ端子に多数のＭＯＳＦＥＴが接続されており、１つのＭＯＳＦＥＴのみがオン状態となり、残りのＭＯＳＦＥＴはオフ状態となることにより、１つの回路のみをアンテナに接続している。従って、アンテナに接続されているＭＯＳＦＥＴのうち、オフ状態にあるものの数が多く、オフ歪が特に問題となる。そこで、オフ歪の発生を抑制するために、ＭＯＳＦＥＴのバックゲート電位を制御する技術が提案されている（例えば、特許文献１参照。）。

一方、高周波信号用スイッチ回路においてスイッチ素子として使用するＭＯＳＦＥＴのオン／オフ特性を向上させるためには、ＭＯＳＦＥＴのゲート電位の幅を、電源電圧よりも拡大することが有効である。

しかしながら、ＳＯＩ基板上に形成された高周波信号用スイッチ回路において、ＭＯＳＦＥＴのオン／オフ特性を向上させつつ、ＭＯＳＦＥＴのゲート電位及びバックゲート電位を制御するような制御回路を形成することは、困難である。その理由は、ＭＯＳＦＥＴのオン／オフ特性を向上させるためには、上述の如くＭＯＳＦＥＴのゲート電位の幅を電源電圧よりも大きくすることが好ましいが、そうすると、制御回路に印加される電圧も電源電圧よりも高くなってしまう。しかし、ＳＯＩ基板に形成されたＭＯＳＦＥＴの耐圧は、通常、電源電圧に合わせて設計されているからである。

米国特許出願公開２００７／００１８２４７号明細書（Ｆｉｇ．５Ｄ）

本発明の目的は、ＳＯＩ基板上に形成され、オン／オフ特性が高く、高周波信号の歪が少ない高周波信号用スイッチ回路を提供することである。

本発明の一態様によれば、ＳＯＩ基板上に形成された高周波信号用スイッチ回路であって、高周波入出力端子を第１の高周波端子に接続するか第２の高周波端子に接続するかを切替えるスイッチ部と、第１の電源電位及び前記第１の電源電位よりも低い第２の電源電位が供給されて前記第２の電源電位よりも低い第３の電源電位を生成する負電位発生回路と、前記第１乃至第３の電源電位が供給されて前記スイッチ部を制御する制御部と、を備え、前記スイッチ部は、前記高周波入出力端子と前記第１の高周波端子との間に接続された第１のｎ型電界効果トランジスタと、前記高周波入出力端子と前記第２の高周波端子との間に接続された第２のｎ型電界効果トランジスタと、前記第１の高周波端子と基準電位との間に接続された第３のｎ型電界効果トランジスタと、前記第２の高周波端子と基準電位との間に接続された第４のｎ型電界効果トランジスタと、を有し、前記制御部は、前記第１の電源電位及び前記第３の電源電位が供給され、第１の制御信号に基づいて、前記第１のｎ型電界効果トランジスタのゲート及び前記第３のｎ型電界効果トランジスタのゲートのうちの一方に対してハイレベルの信号を出力し他方に対してロウレベルの信号を出力すると共に、一方の出力端子から前記第１のｎ型電界効果トランジスタのゲートに対して出力する信号と同レベルの信号を出力し、他方の出力端子から前記第３のｎ型電界効果トランジスタのゲートに対して出力する信号と同レベルの信号を出力する第１の差動回路と、前記第２の電源電位と前記第３の電源電位との間に接続され、入力端子が前記第１の差動回路の前記一方の出力端子に接続され、出力端子が前記第３のｎ型電界効果トランジスタのバックゲートに接続された第１のＣＭＯＣインバータと、前記第１の電源電位及び前記第３の電源電位が供給され、第２の制御信号に基づいて、前記第２のｎ型電界効果トランジスタのゲート及び前記第４のｎ型電界効果トランジスタのゲートのうちの一方に対してハイレベルの信号を出力し他方に対してロウレベルの信号を出力すると共に、一方の出力端子から前記第４のｎ型電界効果トランジスタのゲートに対して出力する信号と同レベルの信号を出力し、他方の出力端子から前記第２のｎ型電界効果トランジスタのゲートに対して出力する信号と同レベルの信号を出力する第２の差動回路と、前記第２の電源電位と前記第３の電源電位との間に接続され、入力端子が前記第２の差動回路の前記一方の出力端子に接続され、出力端子が前記第２の電界効果トランジスタのバックゲートに接続された第２のＣＭＯＣインバータと、を有し、前記第１及び第２の制御信号により、前記第１及び第４の電界効果トランジスタをオン状態とし、前記第２及び第３の電界効果トランジスタをオフ状態として、前記高周波入出力端子を前記第１の高周波端子に接続する第１状態と、前記第１及び第４の電界効果トランジスタをオフ状態とし、前記第２及び第３の電界効果トランジスタをオン状態として、前記高周波入出力端子を前記第２の高周波端子に接続する第２状態と、を選択することを特徴とする高周波信号用スイッチ回路が提供される。

本発明によれば、ＳＯＩ基板上に形成され、オン／オフ特性が高く、高周波信号の歪が少ない高周波信号用スイッチ回路を実現することができる。

以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る高周波信号用スイッチ回路を例示する回路図であり、
図２（ａ）は、本実施形態におけるスイッチ用トランジスタを例示する断面図であり、（ｂ）は横軸にドレイン・ソース間電圧をとり縦軸に容量をとって寄生ダイオードの容量の電圧依存性を例示するグラフ図であり、（ｃ）は横軸にドレイン・ソース間電圧をとり縦軸にドレイン・ソース間容量をとってドレイン・ソース間容量の電圧依存性を例示するグラフ図である。

本実施形態に係る高周波信号用スイッチ回路（以下、単に「スイッチ回路」ともいう）は、１枚のＳＯＩ基板上に１つのチップとして形成されたスイッチＩＣであり、例えば、携帯電話機に搭載され、携帯電話機のアンテナを送信回路に接続するか受信回路に接続するかを切替えるＳＰＤＴ（Single-Pole Double-Throw）スイッチ回路である。このスイッチ回路が形成されたチップには、外部から正電位Ｖｄｄ（第１の電源電位）及び接地電位ＧＮＤ（第２の電源電位）が供給される。なお、正電位Ｖｄｄは接地電位ＧＮＤよりも高い。

図１に示すように、本実施形態に係る高周波信号用スイッチ回路１においては、スイッチ部１１、負電位発生回路１２及び制御部１３が設けられている。
スイッチ部１１は、高周波入出力端子ＡＮＴを、高周波端子ＴＸに接続するか高周波端子ＲＸに接続するかを切替えるものである。例えば、上述の如くスイッチ回路１が携帯電話機の送受信切替用のスイッチ回路である場合には、高周波入出力端子ＡＮＴは携帯電話機のアンテナに接続されたアンテナ端子であり、高周波端子ＴＸは携帯電話機の送信回路に接続された送信端子であり、高周波端子ＲＸは携帯電話機の受信回路に接続された受信端子である。

負電位発生回路１２は、例えばチャージポンプ回路及びクロック信号発生回路により構成されており、正電位Ｖｄｄ及び接地電位ＧＮＤが供給されて、接地電位ＧＮＤよりも低い負電位Ｖｓｓ（第３の電源電位）を生成し、出力端子ＮＶＧ＿ｏｕｔから出力する回路である。
制御部１３は、外部から正電位Ｖｄｄ及び接地電位ＧＮＤが供給されると共に、負電位発生回路１２から負電位Ｖｓｓが供給されて、外部から入力される制御信号に基づいてスイッチ部１１を制御する回路である。以下、スイッチ部１１及び制御部１３の構成を詳細に説明する。

スイッチ部１１においては、高周波入出力端子ＡＮＴと高周波端子ＴＸとの間に、スルートランジスタＴ１が接続されている。また、高周波入出力端子ＡＮＴと高周波端子ＲＸとの間に、スルートランジスタＴ２が接続されている。スルートランジスタＴ１及びＴ２はいずれもｎ型電界効果トランジスタ（ｎ−ＭＯＳＦＥＴ）であり、ソース・ドレインの一方が高周波入出力端子ＡＮＴに接続されており、他方が高周波端子ＴＸ及びＲＸにそれぞれ接続されている。

更に、高周波端子ＴＸと接地電位ＧＮＤとの間には、シャントトランジスタＴ３が接続されている。更にまた、高周波端子ＲＸと接地電位ＧＮＤとの間には、シャントトランジスタＴ４が接続されている。シャントトランジスタＴ３及びＴ４はいずれもｎ型電界効果トランジスタであり、ソース・ドレインの一方が高周波端子ＴＸ及びＲＸにそれぞれ接続されており、他方が接地電位ＧＮＤに接続されている。

スルートランジスタＴ１、スルートランジスタＴ２、シャントトランジスタＴ３、シャントトランジスタＴ４（以下、総称して「スイッチ用トランジスタ」ともいう）の各ゲートは、それぞれ抵抗Ｒｇ１〜Ｒｇ４を介して、制御部１３に接続されている。また、スイッチ用トランジスタＴ１〜Ｔ４の各バックゲートは、それぞれ抵抗Ｒｂ１〜Ｒｂ４を介して、制御部１３に接続されている。ＭＯＳＦＥＴのバックゲートはボディ領域であり、ゲートとバックゲートはゲート絶縁膜（図示せず）を挟んで対向している。抵抗Ｒｇ１〜Ｒｇ４及び抵抗Ｒｂ１〜Ｒｂ４は、それぞれ、高周波信号が制御部１３に漏洩しない程度に高い抵抗値を有している。

図２（ａ）に示すように、スイッチ回路１においては、支持基材５１、ＢＯＸ（Buried Oxide：埋込酸化膜）５２及びシリコン層５３からなるＳＯＩ基板５４が設けられており、シリコン層５３にスイッチ用トランジスタＴ１〜Ｔ４が形成されている。スルートランジスタＴ１においては、ドレイン領域５５とソース領域５６との間の領域がバックゲート５７となっており、オン状態時にはバックゲート５７の上層部分にチャネル領域が形成される。バックゲート５７はそれぞれ素子分離されており、フローティング状態となっている。また、バックゲート５７上にはゲート絶縁膜５８が設けられており、その上にはゲート電極５９が設けられている。他のスイッチ用トランジスタＴ２〜Ｔ４の構成も同様である。

一方、図１に示すように、制御部１３においては、制御回路１４及び制御回路１５が設けられている。制御回路１４は、スイッチ部１１のスルートランジスタＴ１及びシャントトランジスタＴ３の動作を制御する回路であり、制御回路１５は、スイッチ部１１のスルートランジスタＴ２及びシャントトランジスタＴ４の動作を制御する回路である。

制御回路１４においては、第１の制御信号が入力される制御端子Ｃｏｎｔ１が設けられている。また、入力端子が制御端子Ｃｏｎｔ１に接続されたインバータＩＮＶ１１が設けられており、入力端子がインバータＩＮＶ１１の出力端子に接続されたインバータＩＮＶ１２が設けられている。第１の制御信号は「ハイレベル」及び「ロウレベル」をとる二値信号である。インバータＩＮＶ１１及びＩＮＶ１２は、正電位Ｖｄｄ及び接地電位ＧＮＤが供給され、ハイレベルの信号が入力されたときにはロウレベルとして接地電位ＧＮＤを出力し、ロウレベルの信号が入力されたときにはハイレベルとして正電位Ｖｄｄを出力する回路である。

また、制御回路１４には、差動回路１６が設けられている。差動回路１６には、高電位電源として正電位Ｖｄｄが供給され、低電位電源として負電位発生回路１２が生成した負電位Ｖｓｓが供給される。差動回路１６は、第１の制御信号及びその反転信号に基づいて、一対の相補信号を出力するフリップフロップ接続型の回路である。

すなわち、差動回路１６においては、一対のｐ型電界効果トランジスタ（以下、「ＰＭＯＳ」という）Ｐ１１及びＰ１２が設けられている。ＰＭＯＳ Ｐ１１及びＰ１２のソースは正電位Ｖｄｄに接続されている。ＰＭＯＳ Ｐ１１のドレインは接続点Ｓ１１に接続されており、ＰＭＯＳ Ｐ１２のドレインは接続点Ｓ１２に接続されている。そして、接続点Ｓ１１は抵抗Ｒｇ３を介してシャントトランジスタＴ３のゲートに接続されており、接続点Ｓ１２は抵抗Ｒｇ１を介してスルートランジスタＴ１のゲートに接続されている。また、ＰＭＯＳ Ｐ１１のゲートにはインバータＩＮＶ１２の出力端子が接続されており、ＰＭＯＳ Ｐ１２のゲートにはインバータＩＮＶ１１の出力端子が接続されている。これにより、ＰＭＯＳ Ｐ１１のゲートには第１の制御信号が入力され、ＰＭＯＳ Ｐ１２のゲートには第１の制御信号の反転信号が入力される。

また、差動回路１６には、一対のｎ型電界効果トランジスタ（以下、「ＮＭＯＳ」という）Ｎ１１及びＮ１２が設けられている。ＮＭＯＳ Ｎ１１及びＮ１２のソースは負電位発生回路１２の出力端子ＮＶＧ＿ｏｕｔに接続されており、負電位Ｖｓｓが印加されるようになっている。ＮＭＯＳ Ｎ１１のドレインは接続点Ｓ１３を介してＮＭＯＳ Ｎ１２のゲートに接続されており、ＮＭＯＳ Ｎ１２のドレインは接続点Ｓ１４を介してＮＭＯＳ Ｎ１１のゲートに接続されている。接続点Ｓ１３及びＳ１４は差動回路１６の出力端子となっている。

更に、差動回路１６には、他の一対のＮＭＯＳ Ｎ１３及びＮ１４が設けられている。ＮＭＯＳ Ｎ１３のソースは接続点Ｓ１３（他方の出力端子）に接続されており、従って、ＮＭＯＳ Ｎ１１のドレイン及びＮＭＯＳ Ｎ１２のゲートに接続されている。ＮＭＯＳ Ｎ１４のソースは接続点Ｓ１４（一方の出力端子）に接続されており、従って、ＮＭＯＳ Ｎ１２のドレイン及びＮＭＯＳ Ｎ１１のゲートに接続されている。ＮＭＯＳ Ｎ１３のドレインは接続点Ｓ１１に接続されており、従って、ＰＭＯＳ Ｐ１１のドレイン及びシャントトランジスタＴ３のゲートに接続されている。ＮＭＯＳ Ｎ１４のドレインは接続点Ｓ１２に接続されており、従って、ＰＭＯＳ Ｐ１２のドレイン及びスルートランジスタＴ１のゲートに接続されている。ＮＭＯＳ Ｎ１３及びＮ１４のゲートには、参照電位Ｖｂが印加されるようになっている。

更に、制御回路１４には、ＣＭＯＳインバータＩＮＶ１３（第３のＣＭＯＳインバータ）及びＣＭＯＳインバータＩＮＶ１４（第１のＣＭＯＳインバータ）が設けられている。ＣＭＯＳインバータＩＮＶ１３及びＩＮＶ１４は、接地電位ＧＮＤと負電位Ｖｓｓ、すなわち、負電位発生回路１２の出力端子ＮＶＧ＿ｏｕｔとの間に相互に並列に接続されている。

ＣＭＯＳインバータＩＮＶ１３においては、ソースが接地電位ＧＮＤに接続されたＰＭＯＳ Ｐ１３と、ソースが負電位発生回路１２の出力端子ＮＶＧ＿ｏｕｔ、すなわち、負電位Ｖｓｓに接続されたＮＭＯＳ Ｎ１５が設けられている。そして、ＰＭＯＳ Ｐ１３のドレインとＮＭＯＳ Ｎ１５のドレインとの間の接続点Ｓ１５がＣＭＯＳインバータＩＮＶ１３の出力端子となっており、抵抗Ｒｂ１を介してスルートランジスタＴ１のバックゲートに接続されている。また、ＰＭＯＳ Ｐ１３のゲートとＮＭＯＳ Ｎ１５のゲートとの間の接続点Ｓ１６がＣＭＯＳインバータＩＮＶ１３の入力端子となっており、差動回路１６の接続点Ｓ１３に接続されている。

同様に、ＣＭＯＳインバータＩＮＶ１４においては、ソースが接地電位ＧＮＤに接続されたＰＭＯＳ Ｐ１４と、ソースが負電位Ｖｓｓに接続されたＮＭＯＳ Ｎ１６が設けられている。そして、ＰＭＯＳ Ｐ１４のドレインとＮＭＯＳ Ｎ１６のドレインとの間の接続点Ｓ１７がＣＭＯＳインバータＩＮＶ１４の出力端子となっており、抵抗Ｒｂ３を介してシャントトランジスタＴ３のバックゲートに接続されている。また、ＰＭＯＳ Ｐ１４のゲートとＮＭＯＳ Ｎ１６のゲートとの間の接続点Ｓ１８がＣＭＯＳインバータＩＮＶ１４の入力端子となっており、差動回路１６の接続点Ｓ１４に接続されている。

制御回路１５の構成は、制御回路１４の構成と同様である。すなわち、制御回路１５においては、制御回路１４における制御端子Ｃｏｎｔ１、インバータＩＮＶ１１及びＩＮＶ１２、差動回路１６、ＣＭＯＳインバータＩＮＶ１３及びＩＮＶ１４に対応する要素として、それぞれ、制御端子Ｃｏｎｔ２、インバータＩＮＶ２１及びＩＮＶ２２、差動回路１７、ＣＭＯＳインバータＩＮＶ２３（第２のＣＭＯＳインバータ）及びＩＮＶ２４（第４のＣＭＯＳインバータ）が設けられている。

差動回路１７においては、差動回路１６におけるＮＭＯＳ Ｎ１１〜Ｎ１４、ＰＭＯＳ Ｐ１１及びＰ１２に対応する素子として、ＮＭＯＳ Ｎ２１〜Ｎ２４、ＰＭＯＳ Ｐ２１及びＰ２２が設けられている。また、ＣＭＯＳインバータＩＮＶ２３及びＩＮＶ２４においては、ＣＭＯＳインバータＩＮＶ１３及びＩＮＶ１４におけるＮＭＯＳ Ｎ１５及びＮ１６、ＰＭＯＳ Ｐ１３及びＰ１４に対応する素子として、ＮＭＯＳ Ｎ２５及びＮ２６、ＰＭＯＳ Ｐ２３及びＰ２４が設けられている。

そして、差動回路１７におけるＰＭＯＳ Ｐ２１のドレインとＮＭＯＳ Ｎ２３のドレインとの間の接続点Ｓ２１が、抵抗Ｒｇ４を介してシャントトランジスタＴ４のゲートに接続されており、ＰＭＯＳ Ｐ２２のドレインとＮＭＯＳ Ｎ２４のドレインとの間の接続点Ｓ２２が抵抗Ｒｇ２を介してスルートランジスタＴ２のゲートに接続されている。また、ＣＭＯＳインバータＩＮＶ２３の出力端子である接続点Ｓ２５が、抵抗Ｒｂ２を介してスルートランジスタＴ２のバックゲートに接続されており、ＣＭＯＳインバータＩＮＶ２４の出力端子である接続点Ｓ２７が、抵抗Ｒｂ４を介してシャントトランジスタＴ４のバックゲートに接続されている。

次に、本実施形態に係る高周波信号用スイッチ回路１の動作について説明する。
参照電位Ｖｂは、ＮＭＯＳ Ｎ１３、Ｎ１４、Ｎ２３、Ｎ２４のソース電位が相対的に高ければ、ゲート・ソース間電圧がしきい値電圧よりも低くなり、これらのＮＭＯＳがオフ状態となり、ソース電位が相対的に低くければ、ゲート・ソース間電圧がしきい値電圧よりも高くなり、これらのＮＭＯＳがオン状態となるような電位とする。
また、負電位発生回路１２は、出力端子ＮＶＧ ｏｕｔから常に一定の負電位Ｖｓｓを出力し続ける。

先ず、高周波入出力端子ＡＮＴを高周波端子ＴＸに接続し、高周波端子ＲＸに対しては遮断する場合について説明する。
このとき、制御部１３の制御端子Ｃｏｎｔ１には第１の制御信号としてハイレベルの信号を入力し、制御端子Ｃｏｎｔ２には第２の制御信号としてロウレベルの信号を入力する。

制御回路１４の制御端子Ｃｏｎｔ１にハイレベルの信号が入力されることにより、インバータＩＮＶ１１の入力端子にハイレベルの信号が入力され、インバータＩＮＶ１１の出力端子からロウレベル、すなわち、接地電位ＧＮＤの信号が出力される。また、インバータＩＮＶ１２の出力端子からハイレベル、すなわち、正電位Ｖｄｄの信号が出力される。

これにより、差動回路１６のＰＭＯＳ Ｐ１１のゲートにはハイレベル（正電位Ｖｄｄ）の信号が印加されて、ＰＭＯＳ Ｐ１１はオフ状態となり、ＰＭＯＳ Ｐ１２のゲートにはロウレベル（接地電位ＧＮＤ）の信号が印加されて、ＰＭＯＳ Ｐ１２はオン状態となる。

この結果、接続点Ｓ１２には正電位Ｖｄｄが印加され、接続点Ｓ１１には印加されないため、接続点Ｓ１４の電位は相対的に高く、接続点Ｓ１３の電位は相対的に低くなる。これにより、ＮＭＯＳ Ｎ１１はオン状態となり、ＮＭＯＳ Ｎ１２はオフ状態となる。この結果、接続点Ｓ１４の電位はより高くなり、ＮＭＯＳ Ｎ１４のゲート・ソース間電圧はしきい値電圧よりも低くなり、ＮＭＯＳ Ｎ１４はオフ状態となる。一方、接続点Ｓ１３の電位はより低くなり、ＮＭＯＳ Ｎ１３のゲート・ソース間電圧はしきい値電圧よりも高くなり、ＮＭＯＳ Ｎ１３はオン状態となる。すなわち、ＮＭＯＳ Ｎ１２及びＮ１４はオフ状態となり、ＮＭＯＳ Ｎ１１及びＮ１３はオン状態となる。

この結果、接続点Ｓ１１の電位は負電位Ｖｓｓ（ロウレベル）となり、抵抗Ｒｇ３を介してシャントトランジスタＴ３のゲートに印加される。なお、実際には、ＰＭＯＳ Ｐ１１のオフ抵抗は無限大ではなく、ＮＭＯＳ Ｎ１１及びＮ１３のオン抵抗もゼロではないため、接続点Ｓ１１の電位は負電位Ｖｓｓよりもやや高い電位になるが、説明を簡略化するために、接続点Ｓ１１の電位は負電位Ｖｓｓであるとする。以下の他の電位の説明においても同様である。一方、接続点Ｓ１２の電位は正電位Ｖｄｄ（ハイレベル）となり、抵抗Ｒｇ１を介してスルートランジスタＴ１のゲートに印加される。これにより、スイッチ部１１において、シャントトランジスタＴ３はオフ状態となり、スルートランジスタＴ１はオン状態となる。

また、差動回路１６の接続点Ｓ１３の電位は負電位Ｖｓｓ（ロウレベル）となり、これにより、ＣＭＯＳインバータＩＮＶ１３のＰＭＯＳ Ｐ１３はオン状態となり、ＮＭＯＳ Ｎ１５はオフ状態となる。従って、接続点Ｓ１５の電位は接地電位ＧＮＤ（ハイレベル）となり、抵抗Ｒｂ１を介してスルートランジスタＴ１のバックゲートに印加される。

一方、接続点Ｓ１４の電位は、正電位Ｖｄｄと負電位ＶｓｓとをＮＭＯＳ Ｎ１４のオフ抵抗とＮＭＯＳ Ｎ１２のオフ抵抗とで抵抗分割したハイレベルの電位となり、これにより、ＣＭＯＳインバータＩＮＶ１４のＰＭＯＳ Ｐ１４はオフ状態となり、ＮＭＯＳ Ｎ１６はオン状態となる。従って、接続点Ｓ１７の電位は負電位Ｖｓｓ（ロウレベル）となり、抵抗Ｒｂ３を介してシャントトランジスタＴ３のバックゲートに印加される。

制御回路１５の動作は、制御回路１４の動作を逆にした動作である。すなわち、制御端子Ｃｏｎｔ２に対してロウレベルの制御信号を入力することにより、差動回路１７の接続点Ｓ２１の電位がハイレベル（正電位Ｖｄｄ）となり、シャントトランジスタＴ４のゲートに印加される。また、接続点Ｓ２２の電位がロウレベル（負電位Ｖｓｓ）となり、スルートランジスタＴ２のゲートに印加される。これにより、スイッチ部１１において、シャントトランジスタＴ４はオン状態となり、スルートランジスタＴ２はオフ状態となる。

また、接続点Ｓ２３の電位はハイレベルとなり、ＰＭＯＳ Ｐ２３はオフ状態となり、ＮＭＯＳ Ｎ２５はオン状態となり、スルートランジスタＴ２のバックゲートには負電位Ｖｓｓが印加される。一方、接続点Ｓ２４の電位はロウレベルとなり、ＰＭＯＳ Ｐ２４はオン状態となり、ＮＭＯＳ Ｎ２６はオフ状態となり、シャントトランジスタＴ４のバックゲートには接地電位ＧＮＤが印加される。

このように、スルートランジスタＴ１がオン状態となり、スルートランジスタＴ２がオフ状態となり、シャントトランジスタＴ３がオフ状態となり、シャントトランジスタＴ４がオン状態となることにより、高周波入出力端子ＡＮＴが高周波端子ＴＸに接続されると共に高周波端子ＲＸからは遮断され、高周波入出力端子ＡＮＴと高周波端子ＴＸとの間で高周波信号が伝播する。

次に、高周波入出力端子ＡＮＴを高周波端子ＲＸに接続し、高周波端子ＴＸに対して遮断する場合について説明する。
このとき、制御部１３の制御端子Ｃｏｎｔ１には第１の制御信号としてロウレベルの信号を入力し、制御端子Ｃｏｎｔ２には第２の制御信号としてハイレベルの信号を入力する。これにより、制御回路１４及び１５は、前述の第１の制御信号をハイレベルとし、第２の制御信号をロウレベルとする場合と比較して、逆の動作を実行する。

例えば、差動回路１６においては、ＰＭＯＳ Ｐ１１のゲートにはロウレベルの信号が印加されてオン状態となり、ＰＭＯＳ Ｐ１２のゲートにはハイレベルの信号が印加されてオフ状態となる。これにより、接続点Ｓ１３の電位は相対的に高くなり、接続点Ｓ１４の電位は相対的に低くなり、ＮＭＯＳ Ｎ１２はオン状態となり、ＮＭＯＳ Ｎ１１はオフ状態となる。この結果、接続点Ｓ１３の電位はより高くなり、ＮＭＯＳ Ｎ１３はオフ状態となる。一方、接続点Ｓ１４の電位はより低くなり、ＮＭＯＳ Ｎ１４はオン状態となる。すなわち、ＮＭＯＳ Ｎ１２及びＮ１４はオン状態となり、ＮＭＯＳ Ｎ１１及びＮ１３はオフ状態となる。

この結果、接続点Ｓ１１の電位は正電位Ｖｄｄ（ハイレベル）となり、接続点Ｓ１２の電位は負電位Ｖｓｓ（ロウレベル）となり、シャントトランジスタＴ３はオン状態となり、スルートランジスタＴ１はオフ状態となる。また、スルートランジスタＴ１のバックゲート電位は負電位Ｖｓｓとなり、シャントトランジスタＴ３のバックゲート電位は接地電位ＧＮＤとなる。

同様に、制御回路１５の動作により、スルートランジスタＴ２はオン状態となり、シャントトランジスタＴ４がオフ状態となり、スルートランジスタＴ２のバックゲート電位は接地電位ＧＮＤとなり、シャントトランジスタＴ４のバックゲート電位は負電位Ｖｓｓとなる。これにより、高周波入出力端子ＡＮＴが高周波端子ＴＸから遮断されると共に高周波端子ＲＸに接続され、高周波入出力端子ＡＮＴと高周波端子ＲＸとの間で高周波信号が伝播する。

このように、差動回路１６は、正電位Ｖｄｄ及び負電位Ｖｓｓが供給され、第１の制御信号に基づいて、スルートランジスタＴ１のゲート及びシャントトランジスタＴ３のゲートのうちの一方に対してハイレベルの電位（正電位Ｖｄｄ）を出力し他方に対してロウレベルの電位（負電位Ｖｓｓ）を出力すると共に、スルートランジスタＴ１のゲートに対して出力する接続点Ｓ１２の電位と同レベルの電位を、接続点Ｓ１４（一方の出力端子）からＣＭＯＳインバータＩＮＶ１４の入力端子に対して出力し、シャントトランジスタＴ３のゲートに対して出力する接続点Ｓ１１の電位と同レベルの電位を、接続点Ｓ１３（他方の出力端子）からＣＭＯＳインバータＩＮＶ１３の入力端子に対して出力する。また、ＣＭＯＳインバータＩＮＶ１３及びＩＮＶ１４は、ハイレベルを接地電位ＧＮＤとしロウレベルを負電位Ｖｓｓとする信号であって、入力された信号と逆極性の信号をスルートランジスタＴ１のバックゲート及びシャントトランジスタＴ３のバックゲートに対して出力する。

同様に、差動回路１７は、正電位Ｖｄｄ及び負電位Ｖｓｓが供給され、第２の制御信号に基づいて、スルートランジスタＴ２のゲート及びシャントトランジスタＴ４のゲートのうちの一方に対してハイレベルの電位（正電位Ｖｄｄ）を出力し他方に対してロウレベルの電位（負電位Ｖｓｓ）を出力すると共に、スルートランジスタＴ２のゲートに対して出力する電位と同レベルの電位を、接続点Ｓ２４（他方の出力端子）からＣＭＯＳインバータＩＮＶ２４の入力端子に対して出力し、シャントトランジスタＴ４のゲートに対して出力する電位と同レベルの電位を、接続点Ｓ２３（一方の出力端子）からＣＭＯＳインバータＩＮＶ２３の入力端子に対して出力する。また、ＣＭＯＳインバータＩＮＶ２３及びＩＮＶ２４は、ハイレベルを接地電位ＧＮＤとしロウレベルを負電位Ｖｓｓとする信号であって、入力された信号と逆極性の信号をスルートランジスタＴ２のバックゲート及びシャントトランジスタＴ４のバックゲートに対して出力する。

これにより、高周波信号用スイッチ回路１は、第１及び第２の制御信号により、スルートランジスタＴ１及びシャントトランジスタＴ４をオン状態とし、スルートランジスタＴ２及びシャントトランジスタＴ３をオフ状態として、高周波入出力端子ＡＮＴを高周波端子ＴＸに接続する第１状態と、スルートランジスタＴ１及びシャントトランジスタＴ４をオフ状態とし、スルートランジスタＴ２及びシャントトランジスタＴ３をオン状態として、高周波入出力端子ＡＮＴを高周波端子ＲＸに接続する第２状態と、を選択することができる。

また、スイッチ用トランジスタのうち、ゲート電位を正電位Ｖｄｄとしたオン状態のスイッチ用トランジスタのバックゲートには接地電位ＧＮＤを印加し、ゲート電位を負電位Ｖｓｓとしたオフ状態のスイッチ用トランジスタのバックゲートには負電位Ｖｓｓを印加する。

次に、本実施形態の効果について説明する。
本実施形態においては、負電位発生回路１２が正電位Ｖｄｄ及び接地電位ＧＮＤから接地電位ＧＮＤよりも低い負電位Ｖｓｓを生成し、差動回路１６及び１７に正電位Ｖｄｄ及び負電位Ｖｓｓを供給している。これにより、制御部１３の差動回路１６及び１７が、正電位Ｖｄｄをハイレベルとし接地電位ＧＮＤをロウレベルとする制御信号に基づいて、正電位Ｖｄｄをハイレベルとし負電位Ｖｓｓをロウレベルとする相補信号を生成し、スイッチ部１１のスルートランジスタ及びシャントトランジスタのゲートに対してそれぞれ出力している。

以下、スイッチ部１１に供給する信号のロウレベルを接地電位ＧＮＤよりも低い負電位Ｖｓｓとする効果について説明する。
スイッチ部１１を構成するスイッチ用トランジスタＴ１〜Ｔ４のうち、オフ状態にあるトランジスタについて考える。このスイッチ用トランジスタのソース・ドレインの一方には高周波信号が印加され、他方には接地電位ＧＮＤが印加されるため、ソース・ドレイン間には振幅が大きな高周波電圧が印加される。また、ゲートと他の回路部分との間には高い抵抗Ｒｇ１〜Ｒｇ４が介在しているため、ゲート・ソース間及びゲート・ドレイン間にはそれぞれ、ゲート・ソース間容量Ｃｇｓ及びゲート・ドレイン間容量Ｃｇｄが存在する。このため、ゲート・ソース間電圧Ｖｇｓは、ＤＣバイアス電位（負電位Ｖｓｓ）に高周波信号が重畳された電位となる。ここで、Ｃｇｓ＝Ｃｇｄであると仮定すれば、ゲートに重畳される高周波信号の振幅は、ソース・ドレイン間に印加される高周波電圧振幅（ΔＶｄｓとする）の（１／２）となる。すなわち、下記数式（１）が成立する。

Ｖｇｓ＝Ｖｓｓ ＋ ΔＶｄｓ／２ （１）

そして、このゲート・ソース間電圧Ｖｇｓがスイッチ用トランジスタのしきい値電圧Ｖｔｈを超えたとき、すなわち、（ΔＶｄｓ／２）が（Ｖｔｈ−Ｖｓｓ）を超えたときに、トランジスタはオフ状態を維持することができなくなり、高周波信号がリークする。

そこで、本実施形態においては、負電位Ｖｓｓを負の値であって絶対値が大きな値としている。これにより、（Ｖｔｈ−Ｖｓｓ）の値が大きくなり、高周波信号の最大許容振幅が大きくなり、リークが発生しにくくなる。なお、負電位Ｖｓｓを負側に大きくし過ぎると、オフ状態にあるスイッチ用トランジスタのドレイン・ソース間にリーク電流が生じ、このリーク電流に起因する歪が発生する。従って、負電位Ｖｓｓには最適値が存在する。

次に、本実施形態において、スイッチ用トランジスタのバックゲート電位を制御する効果について説明する。
上述の如く、スイッチ用トランジスタをオフ状態とするためのゲート電位を接地電位ＧＮＤよりも低い負電位Ｖｓｓとすることにより、最大許容振幅は大きくなるが、オフ状態にあるスイッチ用トランジスタのドレイン・ソース間の容量（以下、「オフ容量」という）の非線形性によって、高周波信号の歪（以下、「オフ容量歪」という）が生じることは避けられない。オフ容量の大きさをＣｏｆｆとし、ドレイン・ソース間の容量をＣｄｓとすると、オフ容量Ｃｏｆｆは下記数式（２）によって表すことができる。

Ｃｏｆｆ＝Ｃｇｓ・Ｃｇｄ／（Ｃｇｓ＋Ｃｇｄ） ＋ Ｃｄｓ （２）

上記数式（２）において、ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄ、ドレイン・ソース間容量Ｃｄｓは全てバイアス電圧依存性を有し、それらがオフ容量Ｃｏｆｆの非線形性をもたらす。ここで、最も問題となるのはドレイン・ソース間容量Ｃｄｓの非線形性である。図２（ａ）に示すように、ドレイン・ソース間容量Ｃｄｓは、ドレイン・バックゲート間の寄生ダイオードによる容量Ｃｄｂと、ソース・バックゲート間の寄生ダイオードによる容量Ｃｓｂとの直列接続で表すことができる。

そして、図２（ｂ）に実線で示すように、容量Ｃｄｂ及びＣｓｂは、ドレイン・ソース電圧に非線形的に依存する。上述の如く、ドレイン・ソース間容量Ｃｄｓは、容量Ｃｄｂ及び容量Ｃｓｂを直列接続したものであるから、図２（ｃ）に実線で示すように、ドレイン・ソース間容量Ｃｄｓは特異点を持った電圧依存性を示す。そして、この特異点を跨ぐように電圧が振動すると、オフ容量歪が大きくなる。

そこで、本実施形態においては、バックゲート電位を負電位としている。これにより、図２（ｂ）及び（ｃ）に破線で示すように、容量Ｃｄｂ及び容量Ｃｓｂのバイアス電圧依存性が負側にシフトし、特異点から外れた電位範囲で使用することが可能となる。この結果、ドレイン・ソース間容量Ｃｄｓの非線形性に起因する歪が緩和される。

しかし、スイッチ用トランジスタのバックゲートに常時負電位を印加することはできない。その理由は、スイッチ用トランジスタがオン状態であるときにもバックゲート電位を負とすると、スイッチ用トランジスタのしきい値電圧Ｖｔｈが正側にシフトしてしまい、オン抵抗が増加してしまうからである。

そこで、本実施形態においては、上述の如く、ＣＭＯＳインバータＩＮＶ１３、ＩＮＶ１４、ＩＮＶ２３、ＩＮＶ２４を設けることにより、スイッチ用トランジスタがオフ状態にあるときには、バックゲートに負電位Ｖｓｓを供給し、スイッチ用トランジスタがオン状態にあるときには、バックゲートに接地電位ＧＮＤを供給する。これにより、スイッチ用トランジスタがオフ状態であるときにはオフ容量歪を低減し、スイッチ用トランジスタがオン状態にあるときにはオン抵抗を低減することができる。

更に、本実施形態においては、制御部１３を上述の如く構成することにより、制御部１３を構成する各トランジスタに大きな電圧が印加されることを防止できる。これにより、ＳＯＩ基板上に微細プロセスによって形成された耐圧が低いＭＯＳＦＥＴを用いて、制御部１３を実現することができる。特に、ＰＭＯＳよりも耐圧が低いＮＭＯＳについて、大きな電圧が印加されないようにしている。例えば、本実施形態においては、差動回路１６の接続点Ｓ１１と負電位Ｖｓｓとの間にＮＭＯＳ Ｎ１３及びＮ１１を直列に接続することにより、接続点Ｓ１１に正電位Ｖｄｄが印加され、ＮＭＯＳ Ｎ１３及びＮ１１が共にオフ状態となったときに、正電位Ｖｄｄと負電位Ｖｓｓとの電位差（Ｖｄｄ−Ｖｓｓ）を、２つのＮＭＯＳ Ｎ１３及びＮ１１で分担できるようにしている。これにより、スイッチ回路１をＳＯＩ基板上に微細プロセスによって作製することができる。

更にまた、本実施形態によれば、制御部１３を上述の如く構成することにより、差動回路１６において、ＰＭＯＳ Ｐ１１、ＮＭＯＳ Ｎ１３、Ｎ１１が同時にオン状態となることがなく、ＰＭＯＳ Ｐ１２、ＮＭＯＳ Ｎ１４、Ｎ１２が同時にオン状態となることもない。また、差動回路１７において、ＰＭＯＳ Ｐ２１、ＮＭＯＳ Ｎ２３、Ｎ２１が同時にオン状態となることもなく、ＰＭＯＳ Ｐ２２、ＮＭＯＳ Ｎ２４、Ｎ２２が同時にオン状態となることもない。更に、ＣＭＯＳインバータＩＮＶ１３、ＩＮＶ１４、ＩＮＶ２３、ＩＮＶ２４において、各ＣＭＯＳインバータを構成するＰＭＯＳ及びＮＭＯＳが同時にオン状態となることもない。このため、正電位Ｖｄｄと負電位Ｖｓｓ、又は、接地電位ＧＮＤと負電位Ｖｓｓが接続されることがなく、負電位発生回路１２の出力端子ＮＶＧ ｏｕｔに定常電流が流れることがない。この結果、負電位発生回路１２の電流能力を高くする必要がなく、負電位発生回路１２を、スイッチ部１１及び制御部１３と同じＩＣチップ内に形成することができる。

これに対して、例えば、正電位Ｖｄｄと負電位Ｖｓｓとの間、及び接地電位ＧＮＤと負電位Ｖｓｓとの間に、レベルシフト回路の一例であるソースフォロア回路を設けることも考えられる。これによっても、ハイレベルを正電位Ｖｄｄとし、ロウレベルを接地電位ＧＮＤとする制御信号に基づいて、ハイレベルを正電位Ｖｄｄとしロウレベルを負電位Ｖｓｓとする信号、及び、ハイレベルを接地電位ＧＮＤとしロウレベルを負電位Ｖｓｓとする信号を生成することができる。しかしながら、この場合は、負電位発生回路１２の出力端子ＮＶＧ＿ｏｕｔに定常電流が流れてしまうため、負電位発生回路１２の電流能力を高くする必要がある。このため、負電位発生回路１２をＩＣチップ内に設けることができず、高周波信号用スイッチ回路１を１つのチップとして構成することができない。

以下、本実施形態の効果を、具体的な数値例を挙げて説明する。
図１に示すスイッチ回路１において、各パラメータの値を下記表１のように設定する。

そして、この条件においてシミュレーションを行い、各ＰＭＯＳ及び各ＮＭＯＳに印加されるドレイン電圧の最大値（最大ドレイン電圧）を求めた。その結果、下記表２に示す結果が得られた。表２に示すように、いずれのＭＯＳＦＥＴにおいても、印加される最大ドレイン電圧がドレイン耐圧を超えることはなかった。なお、本シミュレーションは制御回路１６について行ったが、制御回路１７においても同様である。

これに対して、仮に、正電位Ｖｄｄと負電位Ｖｓｓとの間にＣＭＯＳインバータを設けると、各ＭＯＳＦＥＴの最大ドレイン電圧は４．５Ｖとなり、ＮＭＯＳのドレイン耐圧（３．５Ｖ）を超えてしまう。

このように、本実施形態によれば、ＳＯＩ基板を用いた１つのチップに、微細プロセスによって、オン／オフ特性が高く、高周波信号の歪が少ない高周波信号用スイッチ回路を形成することができる。

次に、本実施形態の比較例について説明する。
図３は、本比較例に係る高周波信号用スイッチ回路を例示する回路図である。
図３に示すように、本比較例に係る高周波信号用スイッチ回路１０１においては、前述の第１の実施形態に係るスイッチ回路１（図１参照）と比較して、制御部１１３の制御回路１１４及び１１５において、ＣＭＯＳインバータＩＮＶ１３、ＩＮＶ１４、ＩＮＶ２３、ＩＮＶ２４（図１参照）が設けられていない。また、差動回路１１６及び１１７において、ＮＭＯＳ Ｎ１３、Ｎ１４、Ｎ２３、Ｎ２４（図１参照）が設けられていない。

本比較例に係るスイッチ回路１０１においては、ＣＭＯＳインバータＩＮＶ１３、ＩＮＶ１４、ＩＮＶ２３、ＩＮＶ２４（図１参照）が設けられておらず、スイッチ部１１のスイッチ用トランジスタのバックゲート電位を制御していない。このため、図２（ｂ）及び（ｃ）に実線で示すように、ドレイン・ソース間容量Ｃｄｓの非線形性に起因するオフ容量歪が大きくなる。

また、差動回路１１６及び１１７において、ＮＭＯＳ Ｎ１３、Ｎ１４、Ｎ２３、Ｎ２４（図１参照）が設けられていないため、例えば、ＰＭＯＳ Ｐ１１がオン状態となりＮＭＯＳ Ｎ１１がオフ状態となったときに、ＮＭＯＳ Ｎ１１に大きなドレイン・ソース間電圧（Ｖｄｄ−Ｖｓｓ）が印加されてしまう。このため、各ＭＯＳＦＥＴの耐圧を大きくする必要が生じ、微細プロセスによる作製が困難になる。

次に、本発明の第２の実施形態について説明する。
図４は、本実施形態に係る高周波信号用スイッチ回路を例示する回路図である。
図４に示すように、本実施形態に係る高周波信号用スイッチ回路２は、前述の第１の実施形態に係るスイッチ回路１（図１参照）と比較して、差動回路１６及び１７（図１参照）の代わりに差動回路２６及び２７が設けられている点が異なっている。そして、差動回路２６においては、差動回路１６の構成に加えて、ＰＭＯＳ Ｐ１１とＮＭＯＳ Ｎ１３との間にＰＭＯＳ Ｐ１５が接続されており、ＰＭＯＳ Ｐ１２とＮＭＯＳ Ｎ１４との間にＰＭＯＳ Ｐ１６が接続されている。また、差動回路２７においては、差動回路１７の構成に加えて、ＰＭＯＳ Ｐ２１とＮＭＯＳ Ｎ２３との間にＰＭＯＳ Ｐ２５が接続されており、ＰＭＯＳ Ｐ２２とＮＭＯＳ Ｎ２４との間にＰＭＯＳ Ｐ２６が接続されている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。

本実施形態においては、前述の第１の実施形態と比較して、ＰＭＯＳ Ｐ１５、Ｐ１６、Ｐ２５、Ｐ２６が追加されていることにより、各差動回路のＰＭＯＳに印加される最大ドレイン電圧を緩和することができる。例えば、差動回路２６のＰＭＯＳ Ｐ１１及びＰ１５に着目すると、前述の第１の実施形態においては、ＰＭＯＳ Ｐ１１の最大ドレイン電圧が４．５Ｖであるが、本実施形態においては、ＰＭＯＳ Ｐ１１の最大ドレイン電圧は２．９Ｖであり、ＰＭＯＳ Ｐ１５の最大ドレイン電圧は１．６Ｖである。同様に、ＰＭＯＳ Ｐ１２、Ｐ２１、Ｐ２２の最大ドレイン電圧も緩和することができる。これにより、本実施形態においては、ドレイン耐圧が３Ｖ程度のＰＭＯＳを用いることができる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。

次に、本発明の第３の実施形態について説明する。
図５は、本実施形態に係る高周波信号用スイッチ回路を例示する回路図である。
本実施形態に係る高周波信号用スイッチ回路３は、携帯電話機に搭載され、携帯電話機のアンテナを送信回路に接続するか受信回路に接続するかを切替える送受切換用ＳＰＤＴスイッチ回路である。また、高周波入出力端子ＡＮＴはアンテナに接続されたアンテナ端子であり、高周波端子ＴＸは送信用増幅器に接続された送信端子であり、高周波端子ＲＸは受信用増幅器に接続された受信端子である。

図５に示すように、スイッチ回路３においては、前述の第１の実施形態に係るスイッチ回路１（図１参照）と比較して、ＣＭＯＳインバータＩＮＶ１３及びＩＮＶ２４が設けられておらず、従って、スルートランジスタＴ１のバックゲート電位及びシャントトランジスタＴ４のバックゲート電位は制御していない。本実施形態における上記以外の構成は、前述の第２の実施形態と同様である。

スイッチ回路３は携帯電話機に搭載された送受切換用ＳＰＤＴスイッチ回路であるため、送信モードのときは、送信用増幅器から出力された高周波信号が高周波端子ＴＸに入力され、高周波端子ＴＸからスルートランジスタＴ１を介して高周波入出力端子ＡＮＴに向けて伝播し、アンテナから送信される。この場合、スルートランジスタＴ２及びシャントトランジスタＴ３がオフ状態となるが、送信用の高周波信号は強力であるため、スルートランジスタＴ２及びシャントトランジスタＴ３のバックゲート電位を制御しなければ、大きなオフ歪が発生する。そこで、本実施形態においては、スルートランジスタＴ２及びシャントトランジスタＴ３のバックゲート電位を制御している。

一方、スイッチ回路３が受信モードのときは、アンテナによって受信された高周波信号が高周波入出力端子ＡＮＴからスルートランジスタＴ２を介して高周波端子ＲＸに向けて伝播し、高周波端子ＲＸから受信用増幅器に入力される。この場合は、スルートランジスタＴ１及びシャントトランジスタＴ４がオフ状態となるが、受信した高周波信号は微弱であるため、オフ容量の非線形性は問題とならない。従って、スイッチ用トランジスタＴ１及びＴ４のバックゲート電位を制御しなくても、実用上問題となるようなオフ歪は発生しない。本実施形態における上記以外の動作及び効果は、前述の第２の実施形態と同様である。

次に、本発明の第４の実施形態について説明する。
本実施形態に係る高周波信号用スイッチ回路の回路図は、図１又は図４と同様である。しかし、本実施形態においては、ＮＭＯＳ Ｎ１５、Ｎ１６、Ｎ２５、Ｎ２６のしきい値電圧Ｖｔｈが制御部１３を構成する他のＮＭＯＳのしきい値電圧Ｖｔｈよりも負側にシフトしており、且つ、ＰＭＯＳ Ｐ１３、Ｐ１４、Ｐ２３、Ｐ２４のしきい値電圧Ｖｔｈが制御部１３を構成する他のＰＭＯＳのしきい値電圧Ｖｔｈよりも正側にシフトしている。

これにより、本実施形態によれば、ＮＭＯＳ Ｎ１５、Ｎ１６、Ｎ２５、Ｎ２６及びＰＭＯＳ Ｐ１３、Ｐ１４、Ｐ２３、Ｐ２４のオン領域を広くして、オン抵抗を低減することができる。例えば、低電位Ｖｓｓの最適値が−１Ｖであるときは、ＮＭＯＳ Ｎ１５、Ｎ１６、Ｎ２５、Ｎ２６のしきい値電圧Ｖｔｈは＋０．３Ｖ程度、ＰＭＯＳ Ｐ１３、Ｐ１４、Ｐ２３、Ｐ２４のしきい値電圧Ｖｔｈは−０．３Ｖ程度とすることが好ましい。本実施形態における上記以外の構成、動作及び効果は、前述の第１又は第２の実施形態と同様である。

次に、本発明の第５の実施形態について説明する。
本実施形態に係る高周波信号用スイッチ回路の回路図は、図５と同様である。しかし、本実施形態においては、ＮＭＯＳ Ｎ１６、Ｎ２５のしきい値電圧Ｖｔｈが制御部１３を構成する他のＮＭＯＳのしきい値電圧Ｖｔｈよりも負側にシフトしており、且つ、ＰＭＯＳ Ｐ１４、Ｐ２３のしきい値電圧Ｖｔｈが制御部１３を構成する他のＰＭＯＳのしきい値電圧Ｖｔｈよりも正側にシフトしている。

これにより、ＮＭＯＳ Ｎ１６、Ｎ２５及びＰＭＯＳ Ｐ１４、Ｐ２３のオン領域を広げ、オン抵抗を低減することができる。例えば、低電位Ｖｓｓの最適値が−１Ｖであるとき、ＮＭＯＳ Ｎ１６、Ｎ２５のしきい値電圧Ｖｔｈは＋０．３Ｖ程度、ＰＭＯＳ Ｐ１４、Ｐ２３のしきい値電圧Ｖｔｈは−０．３Ｖ程度とすることが好ましい。本実施形態における上記以外の構成、動作及び効果は、前述の第３の実施形態と同様である。

以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態は、相互に組み合わせて実施することができる。また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。

本発明の第１の実施形態に係る高周波信号用スイッチ回路を例示する回路図である。 （ａ）は、本実施形態におけるスイッチ用トランジスタを例示する断面図であり、（ｂ）は横軸にドレイン・ソース間電圧をとり縦軸に容量をとって寄生ダイオードの容量の電圧依存性を例示するグラフ図であり、（ｃ）は横軸にドレイン・ソース間電圧をとり縦軸にドレイン・ソース間容量をとってドレイン・ソース間容量の電圧依存性を例示するグラフ図である。 比較例に係る高周波信号用スイッチ回路を例示する回路図である。 本発明の第２の実施形態に係る高周波信号用スイッチ回路を例示する回路図である。 本発明の第３の実施形態に係る高周波信号用スイッチ回路を例示する回路図である。

符号の説明

１、２、３、１０１ 高周波信号用スイッチ回路、１１ スイッチ部、１２ 負電位発生回路、１３、１１３ 制御部、１４、１５、１１４、１１５ 制御回路、１６、１７、２６、２７、１１６、１１７ 差動回路、５１ 支持基材、５２ ＢＯＸ、５３ シリコン層、５４ ＳＯＩ基板、５５ ドレイン領域、５６ ソース領域、５７ バックゲート、５８ ゲート絶縁膜、５９ ゲート電極、ＡＮＴ 高周波入出力端子、Ｃｏｎｔ１、Ｃｏｎｔ２ 制御端子、ＧＮＤ 接地電位、ＩＮＶ１１、ＩＮＶ１２、ＩＮＶ２１、ＩＮＶ２２ インバータ、ＩＮＶ１３、ＩＮＶ１４、ＩＮＶ２３、ＩＮＶ２４ ＣＭＯＳインバータ、ＮＶＧ＿ｏｕｔ 出力端子、Ｎ１１〜Ｎ１６、Ｎ２１〜Ｎ２６ ＮＭＯＳ、Ｐ１１〜Ｐ１６、Ｐ２１〜Ｐ２６ ＰＭＯＳ、Ｒｂ１〜Ｒｂ４、Ｒｇ１〜Ｒｇ４ 抵抗、ＲＸ、ＴＸ 高周波端子、Ｓ１１〜Ｓ１８、Ｓ２１〜Ｓ２８ 接続点、Ｔ１、Ｔ２ スルートランジスタ、Ｔ３、Ｔ４ シャントトランジスタ、Ｖｂ 参照電位、Ｖｄｄ 正電位、Ｖｓｓ 負電位

Claims (5)

1. ＳＯＩ基板上に形成された高周波信号用スイッチ回路であって、
   高周波入出力端子を第１の高周波端子に接続するか第２の高周波端子に接続するかを切替えるスイッチ部と、
   第１の電源電位及び前記第１の電源電位よりも低い第２の電源電位が供給されて前記第２の電源電位よりも低い第３の電源電位を生成する負電位発生回路と、
   前記第１乃至第３の電源電位が供給されて前記スイッチ部を制御する制御部と、
   を備え、
   前記スイッチ部は、
   前記高周波入出力端子と前記第１の高周波端子との間に接続された第１のｎ型電界効果トランジスタと、
   前記高周波入出力端子と前記第２の高周波端子との間に接続された第２のｎ型電界効果トランジスタと、
   前記第１の高周波端子と基準電位との間に接続された第３のｎ型電界効果トランジスタと、
   前記第２の高周波端子と基準電位との間に接続された第４のｎ型電界効果トランジスタと、
   を有し、
   前記制御部は、
   前記第１の電源電位及び前記第３の電源電位が供給され、第１の制御信号に基づいて、前記第１のｎ型電界効果トランジスタのゲート及び前記第３のｎ型電界効果トランジスタのゲートのうちの一方に対してハイレベルの信号を出力し他方に対してロウレベルの信号を出力すると共に、一方の出力端子から前記第１のｎ型電界効果トランジスタのゲートに対して出力する信号と同レベルの信号を出力し、他方の出力端子から前記第３のｎ型電界効果トランジスタのゲートに対して出力する信号と同レベルの信号を出力する第１の差動回路と、
   前記第２の電源電位と前記第３の電源電位との間に接続され、入力端子が前記第１の差動回路の前記一方の出力端子に接続され、出力端子が前記第３のｎ型電界効果トランジスタのバックゲートに接続された第１のＣＭＯＣインバータと、
   前記第１の電源電位及び前記第３の電源電位が供給され、第２の制御信号に基づいて、前記第２のｎ型電界効果トランジスタのゲート及び前記第４のｎ型電界効果トランジスタのゲートのうちの一方に対してハイレベルの信号を出力し他方に対してロウレベルの信号を出力すると共に、一方の出力端子から前記第４のｎ型電界効果トランジスタのゲートに対して出力する信号と同レベルの信号を出力し、他方の出力端子から前記第２のｎ型電界効果トランジスタのゲートに対して出力する信号と同レベルの信号を出力する第２の差動回路と、
   前記第２の電源電位と前記第３の電源電位との間に接続され、入力端子が前記第２の差動回路の前記一方の出力端子に接続され、出力端子が前記第２の電界効果トランジスタのバックゲートに接続された第２のＣＭＯＣインバータと、
   を有し、
   前記第１及び第２の制御信号により、前記第１及び第４の電界効果トランジスタをオン状態とし、前記第２及び第３の電界効果トランジスタをオフ状態として、前記高周波入出力端子を前記第１の高周波端子に接続する第１状態と、前記第１及び第４の電界効果トランジスタをオフ状態とし、前記第２及び第３の電界効果トランジスタをオン状態として、前記高周波入出力端子を前記第２の高周波端子に接続する第２状態と、を選択することを特徴とする高周波信号用スイッチ回路。
2. 前記制御部は、
   前記第２の電源電位と前記第３の電源電位との間に接続され、入力端子が前記第１の差動回路の前記他の出力端子に接続され、出力端子が前記第１のｎ型電界効果トランジスタのバックゲートに接続された第３のＣＭＯＣインバータと、
   前記第２の電源電位と前記第３の電源電位との間に接続され、入力端子が前記第２の差動回路の前記他の出力端子に接続され、出力端子が前記第４のｎ型電界効果トランジスタのバックゲートに接続された第４のＣＭＯＣインバータと、
   をさらに有することを特徴とする請求項１記載の高周波信号用スイッチ回路。
3. 前記第１の差動回路は、
   ソースが前記第１の電源電位に接続され、ドレインが前記第３のｎ型電界効果トランジスタのゲート及び前記第１のｎ型電界効果トランジスタのゲートにそれぞれ接続され、ゲートに前記第１の制御信号及びその反転信号がそれぞれ入力される一対のｐ型電界効果トランジスタと、
   ソースが前記第３の電源電位に接続され、ドレインが前記第１の差動回路の前記他方の出力端子及び前記一方の出力端子にそれぞれ接続され、ゲートに前記一方の出力端子及び前記他方の出力端子がそれぞれ接続された一対のｎ型電界効果トランジスタと、
   ソースが前記他方の出力端子及び前記一方の出力端子にそれぞれ接続され、ドレインが前記第３のｎ型電界効果トランジスタのゲート及び前記第１のｎ型電界効果トランジスタのゲートにそれぞれ接続され、ゲートに参照電位が印加される他の一対のｎ型電界効果トランジスタと、
   を有し、
   前記第２の差動回路は、
   ソースが前記第１の電源電位に接続され、ドレインが前記第４のｎ型電界効果トランジスタのゲート及び前記第２のｎ型電界効果トランジスタのゲートにそれぞれ接続され、ゲートに前記第２の制御信号及びその反転信号がそれぞれ入力される一対のｐ型電界効果トランジスタと、
   ソースが前記第３の電源電位に接続され、ドレインが前記第２の差動回路の前記一方の出力端子及び前記他方の出力端子にそれぞれ接続され、ゲートに前記他方の出力端子及び前記一方の出力端子がそれぞれ接続された一対のｎ型電界効果トランジスタと、
   ソースが前記一方の出力端子及び前記他方の出力端子にそれぞれ接続され、ドレインが前記第４のｎ型電界効果トランジスタのゲート及び前記第２のｎ型電界効果トランジスタのゲートにそれぞれ接続され、ゲートに参照電位が印加される他の一対のｎ型電界効果トランジスタと、
   を有する
   ことを特徴とする請求項１または２に記載の高周波信号用スイッチ回路。
4. 前記第１の差動回路は、ソースが前記第１の差動回路の前記一対のｐ型電界効果トランジスタのドレインにそれぞれ接続され、ドレインが前記第１の差動回路の前記他方の出力端子及び前記一方の出力端子にそれぞれ接続され、ゲートに基準電位が印加される他の一対のｐ型電界効果トランジスタをさらに有し、
   前記第２の差動回路は、ソースが前記第２の差動回路の前記一対のｐ型電界効果トランジスタのドレインにそれぞれ接続され、ドレインが前記第２の差動回路の前記一方の出力端子及び前記他方の出力端子にそれぞれ接続され、ゲートに基準電位が印加される他の一対のｐ型電界効果トランジスタをさらに有する
   ことを特徴とする請求項３記載の高周波信号用スイッチ回路。
5. 前記第１及び第２のＣＭＯＳインバータをそれぞれ構成するｎ型電界効果トランジスタのしきい値電圧は、前記制御部を構成する他のｎ型電界効果トランジスタのしきい値電圧よりも低く、前記第１及び第２のＣＭＯＳインバータをそれぞれ構成するｐ型電界効果トランジスタのしきい値電圧は、前記制御部を構成する他のｐ型電界効果トランジスタのしきい値電圧よりも高いことを特徴とする請求項１〜４のいずれか１つに記載の高周波信号用スイッチ回路。

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