JP4005846B2 - 高周波スイッチ装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、RF信号の入出力経路を切り替える高周波スイッチ装置に関するものである。
【0002】
【従来の技術】
携帯電話/PHS(Personal Handy Phone System)等においては、高周波スイッチ装置が用いられている。従来、これらのシステムにおいては、PINダイオードによるオン/オフを利用した回路構成を有する高周波スイッチが主流であった。しかし、上記構成を有するスイッチは、近年のデバイスの要求である小形化には不向きである。従って、FETを用いて構成されるスイッチが主流となってきている。さらには、制御回路内蔵型のスイッチが注目されている。制御回路内蔵型のスイッチは制御端子を唯1つのみ有しているため、システム設計の負担が軽減される。
【0003】
図10は、インバータ回路を内蔵したSPDT(Single Port Double Throw)スイッチの回路例を示している。
【0004】
図10に示すように、SPDTスイッチは、正電源電圧を単一電源として用いて動作する。SPDTスイッチは2つの伝送経路を有する。そのため、互いに反転した2つの制御信号が必要である。よって、インバータ回路を内蔵することにより、制御信号の入力端子が単一であるSPDTスイッチが実現されている。SPDTスイッチは、スイッチ部210と制御部(以下インバータ部)230とを有している。SPDTスイッチに含まれるFETとしては、マイクロ波帯ではGaAsFETが用いることが多い。そしてSPDTスイッチは、各半導体素子を単一のGaAsチップ内に作製したMMIC(Monolithic Microwave IC)として実現することが望ましい。MMICであると、複数の端子を1つの端子に纏めることが出来るため、外付け部品を削減出来る。また、ピン数の少ない小型パッケージとして、SPDTスイッチを実装出来る。図10は、6ピンのパッケージに実装することを前提とした回路構成を示している。
【0005】
RF端子201は、FET211の電流経路を介してRF端子202と接続される。RF端子202は、FET213の電流経路を介して電源端子204に接続される。また、RF端子201は、FET212の電流経路を介してRF端子203と接続される。RF端子203は、FET214の電流経路を介して電源端子204に接続される。以下ではFET211、212をスルーFET、FET213、214をシャントFETと呼ぶ。電源端子204は容量素子220を介して接地され、抵抗素子を介して電源が供給される。
【0006】
制御端子205は、インバータ部230の入力端子231に接続される。そして、抵抗素子224を介してシャントFET214のゲートと接続され、また抵抗素子221を介してスルーFET211のゲートと接続される。インバータ部230の出力端子232は抵抗素子223を介してシャントFET213のゲートと接続され、抵抗素子222を介してスルーFET212のゲートと接続される。抵抗素子221〜224、及びスルーFET211、212のバイアス抵抗225は高抵抗であり、例えば数kΩの抵抗値を有する。
【0007】
電源電圧3Vの単電源を用いて動作するSPDTスイッチにおいて、例えば制御信号電圧が0Vの場合、FET211はOFF状態になり、FET212はON状態になる。従って、RF端子201とRF端子203との間で、RF信号が伝搬する。逆に制御信号電圧が3Vの場合、FET211はON状態になり、FET212はOFF状態になる。従って、RF端子201とRF端子202との間で、RF信号が伝搬する。以上のように、インバータ回路を内蔵したスイッチは、1つの端子で制御が可能である。
【0008】
インバータ部230は、ドライバFET252と負荷FET251とで構成されたE/D型のインバータ回路250と、インバータ回路250の前段に設けられたソースフォロワ回路240とを有する。ソースフォロワ回路240はドライバFET252のゲートに入力される電圧の最大値が、ショットキー電圧を越えないようにレベルシフトすることを目的としている。従って、この例ではFET242、243の2個のFETで電圧のシフト量を決めているが、FETの個数は電源電圧によって変わる。なお、以上の回路においてFET211〜214、241〜244、251はデプレッション型FET、FET252はエンハンスメント型FETである。
【0009】
ソースフォロワ回路240の必要性は、インバータ回路が出力するローレベルの電位を十分に低くしておくことにより、大信号入力時の歪みを低減することにある。ここでの“ハイレベル”“ローレベル”とは、入力信号が“0”の場合のインバータ回路250の出力電圧、及び入力信号が“1”の場合のインバータ回路250の出力電圧のことである。
【0010】
ソースフォロワ回路240がない場合、入力電圧がショットキー電圧(およそ0.7V)よりも大きくなるとショットキー電流が流れる。そして、FET252のソース抵抗における電圧降下により、ローレベルの電位が上昇する。例えば、入力電圧が3Vのときの出力端子232の電圧は0.8Vである。しかし、ローレベルの電位が上昇すると、大信号が入力した際には線形出力が得られず、歪みが発生するという事情がある。この事情を説明するために、スイッチ部210のRF端子201から信号が入力し、オン状態のスルーFET211を介してRF端子202に出力される場合を考える。
【0011】
図11に、オフ状態にあるスルーFET212のゲート・ソ−ス間電圧(Vgs)と電流の関係を示す。電源電圧に3V、FET211のゲート端子に3V、FET212のゲート端子に0Vが与えられた場合、FET212のゲート・ソース間電圧Vgsは−3Vである。端子201からRF信号が入力すると、Vgsは入力電力に応じた振幅を持つようになる。そして、大信号が入力すると、VgsがFET212におけるしきい値電圧(Vth)を上回る。従って、OFF状態にあったスルーFET212が、ある時間帯ではON状態になる。スルーFET212がON状態になると、電流が端子203へ流れ始め、RF信号の波形がくずれる。そして、例えば基本波以外の第2高調波スプリアスおよび第3高調波スプリアスなどの雑音電波が発生する。その結果、システムに障害が発生する可能性がある。ローレベルの電位の上昇は、OFF状態にあるスルーFET212のVgsを、その上昇電圧分だけ+側へシフトさせる。その結果、スルーFET212は、より小さい入力電圧でON状態になってしまう。以上のように、インバータ回路250のハイレベルとローレベルの電位は大信号入力時の歪みに大きく影響を及ぼす。従って、これらの電位は、インバータ回路の設計時には十分に配慮されなければならない。
【0012】
なお、ソースフォロワ回路240を持つ高周波スイッチ装置は、例えば特開平11−261396号公報に記載されている。
【0013】
【発明が解決しようとする課題】
上記のように、インバータ回路を内蔵することにより制御信号の入力端子を単一にした制御スイッチは、携帯電話等のモバイル機器に使用されることが多い。そして、モバイル機器は電池駆動のため低消費電力化の要求が強い。そのため、インバータ回路の消費電流はできるだけ小さいことが望ましく、具体的には通常1mA以下が要求される。
【0014】
上記要求を満たすためには、FETのゲート幅を小さくすることで対応できる。しかし、ゲート幅を小さくすると、同時にサージに弱くなる、という事情があった。スイッチ回路を構成するFETは、オン抵抗を小さくするために、比較的ゲート幅の広い、例えば1mm程度のゲート幅のものが使用できる。従って、スイッチ回路のみで構成されるSPDTスイッチでは、サージはさほど問題にはならなかった。しかし、インバータ回路においては、ゲート幅が10μm以下のものが用いられる。従って、インバータ回路を内蔵するSPDTスイッチでは、サージでインバータ回路部が破壊されることにより、SPDTスイッチが動作しない、という事情が発生している。
【0015】
また、単一のチップ内にスイッチ部とインバータ部を搭載したMMICによりスイッチを実現する場合は、大信号入力時にスイッチ部からインバータ部へ信号が漏れる場合がある。すると、駆動電流が小さいインバータ回路の動作が不安定になりやすい。例えば、RF信号が伝搬する配線と、インバータ回路の出力端子に接続された配線とがクロスオーバーすることにより、RF信号が前記配線に漏れる場合がある。この場合には、インバータ回路の出力端子の電位の揺らぎが問題となる。この問題を説明するために、図10において、電源電圧が3V、制御端子205が0Vとなることによりインバータ回路250の出力端子232は3Vとなり、その結果、RF端子201からRF端子203に信号が通過する場合を考える。
【0016】
図12は、スイッチ部の入力信号が、インバータ回路の出力端子の電位に及ぼす影響を示している。より具体的には、RF端子201と出力端子232間にクロスオーバー容量100fFが存在し、RF端子201に0dBmの信号と20dBmの信号が入力した場合の、インバータ回路の出力端子232の電位の時間変化を示している。入力電力が0dBmの場合、出力端子232の電位変化はほとんどない。しかし、入力電力が20dBmの場合には、出力端子232の電位は1Vから4Vの範囲内で変化する。例えば出力端子232の電位が1Vの場合、電源電圧が3VであるのでスルーFET212のゲート・ソース間電圧Vgsは−2Vとなる。すなわち、FETの閾値電圧Vthが−1.5Vの場合には、FET212のゲート・ソース間電圧Vgsが閾値電圧Vthよりも小さくなる。従って、FET212はON状態にならず、一時的にFET212を信号が通過しない時間が存在することになる。これはRF端子201からRF端子203に信号が通過する際の歪みとなって現れ、入出力電力特性の劣化を引き起こす。以上のようなRF信号の漏れは、歪み特性に大きな影響を及ぼす。そして、クロスオーバー容量に起因するRF信号の漏れが大きいほど、より小さな入力電力においても歪みが出現することになる。勿論、出力端子に限らず、インバータ回路の入力端子、電源端子、GND端子もスイッチ部から信号が漏れ何らかの影響を受ける。しかし、これらの端子はパッケージの端子として外部に出ているため、基板上でデカップリング容量を設ける等の対策ができる。ところが、出力端子はチップ内部にある。すると、チップサイズの制限から有効なデカップリング容量をチップ内部に設けるのは難しい。
【0017】
さらに、MMICとして6ピンのパッケージに実装する場合、例えば図13に示すように、RF端子201は他のRF端子202、203と対面するように配置される必要がある。また、RF端子201に接続される配線が、スイッチ部のDC端子やインバータ回路の配線と交差することを避けることが望ましい。従来の回路構成において配線の交差を避けるためには、配線を迂回させる必要がある。その結果、チップサイズが大きくなるという事情があった。
【0018】
この発明は、上記事情に鑑みてなされたもので、上記事情に鑑みなされたもので、その第1の目的は、低損失、高アイソレーション、及び低歪みの特性を損なうことなく、サージに対する耐性を向上できる、制御部内蔵型の高周波スイッチ装置を提供することにある。
【0019】
また、その第2の目的は、チップサイズの増大を抑制しつつ、大電力入力時の歪み対策と、制御部の安定動作とを実現できる、制御部内蔵型の高周波スイッチ装置を提供することにある。
【0020】
【課題を解決するための手段】
上記第1の目的を達成するために、この発明に係る第1の高周波スイッチ装置は、制御端子と、電源端子と、GND端子と、RF端子と、前記RF端子から入力されるRF信号の入出力経路を切り替えるスイッチ部と、前記制御端子及び前記電源端子に接続され、前記スイッチ部を制御する制御部と、前記制御端子と前記RF端子との間、前記制御端子と前記GND端子との間、及び前記電源端子と前記GND端子との間にそれぞれ設けられた保護ダイオードとを具備することを特徴としている。
【0021】
上記構成を有する高周波スイッチ装置によれば、制御端子とRF端子との間、制御端子とGND端子との間、及び電源端子とGND端子との間にそれぞれにダイオードが挿入されている。すると、ESDによって流れる大電流をこれらダイオードに逃がすことが出来る。従って、制御部及びスイッチ部をESD破壊から保護することができる。
【0022】
また上記第2の目的を達成するために、この発明に係る第2の高周波スイッチ装置は、制御端子と、電源端子と、RF端子と、同一列に整列配置された抵抗素子に接続されたゲートを有する複数のFET、並びに前記抵抗素子が同一列に整列配置された領域上を通過し且つ前記RF信号が伝搬されるRF信号用配線を含み、前記RF端子から入力されるRF信号の入出力経路を切り替えるスイッチ部と、前記制御端子及び前記電源端子に接続され、前記スイッチ部を制御する制御部とを具備することを特徴としている。
【0023】
上記構成を有する高周波スイッチ装置によれば、RF信号用配線は、抵抗素子が一列に整列配置された領域上を通過する。すなわち、RF信号用配線は、制御部の出力端子からスイッチ部を構成するFETのゲートに向かう配線とは交差せず、前記配線とFETとの間に接続される抵抗上で交差する。従って、スイッチ部から漏れ出す大電力の入力信号が、制御部に伝わり難くすることができる。しかも、このような構成を、RF信号用配線を迂回させずに得られるので、チップサイズの増大を抑制しつつ、得ることができる。
【0024】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0025】
この発明の第1の実施形態に係る高周波スイッチ装置について、制御回路内蔵型のスイッチを例に挙げ、図1を用いて説明する。図1は、特に6ピンのパッケージに実装されるMMIC(Monolithic Microwave IC)として形成された高周波SPDTスイッチの回路図である。
【0026】
図1に示すように、高周波SPDTスイッチMMIC100(以下MMICと略す)は、6つの端子101〜106、スイッチ部110、制御部(以下インバータ部)130、容量素子153、抵抗素子161〜164、及び保護回路165〜167を備えている。
【0027】
RF端子101とRF端子102との間、及びRF端子101とRF端子103との間を、高周波信号(RF信号)が伝搬する。電源端子104は、抵抗素子107を介して電源電位が与えられ、容量素子108を介して接地されている。制御端子105には制御信号Vconが入力され、また容量素子109を介して接地されている。GND端子106には接地電位が与えられる。
【0028】
スイッチ部110は、FET111〜114、及び抵抗素子121〜125を有している。RF端子101は、FET111の電流経路(ソース・ドレイン間)を介してRF端子102と接続される。RF端子102は、FET113の電流経路を介して電源端子104に接続される。また、RF端子101は、FET112の電流経路を介してRF端子103と接続される。RF端子103は、FET114の電流経路を介して電源端子104に接続される。抵抗素子121は、FET111のゲートと制御端子105との間に設けられている。抵抗素子122は、FET112のゲートと、後述するインバータ部130の出力端子132との間に設けられている。抵抗素子123は、FET113のゲートとインバータ部130の出力端子132との間に設けられている。抵抗素子124は、FET114のゲートと制御端子105との間に設けられている。そして抵抗素子125は、RF端子101と電源端子104との間に設けられている。なお、抵抗素子125は、FET111、112のバイアス抵抗として機能する。
【0029】
インバータ部130は、第1〜第3端子171、172、173、FETを複数有してなるソースフォロワ回路140、及びFETを複数有してなるインバータ回路150を含む。第1〜第3端子171、172、173は、それぞれ制御端子105、電源端子104、GND端子106に接続されている。ソースフォロワ回路140は、インバータ回路150を構成するFETのゲート、特にスイッチング用のエンハンスメント型FET152に印加されるゲート電圧の最大値が、ショットキー電圧を超えないように、そのゲート電圧をレベルシフトするものである。
【0030】
ソースフォロワ回路140は、具体的には、互いに直列接続されたデプレッション型FET、例えばデプレッション型GaAs MESFET(以下D−FETと記す)141〜144を有している。D−FET141は、ドレインが第2端子172を介してインバータ部130の電源端子104に電気的に接続され、ゲートが第1端子171を介してインバータ部130の制御端子105に電気的に接続され、ソースがD−FET142のドレイン及びゲートに接続されている。D−FET142のソースは、D−FET143のドレイン及びゲートに接続され、D−FET143のソースは、D−FET144のドレインに接続される。そして、D−FET144のゲート及びソースは、第3端子173を介してインバータ部130のGND端子106に接続される。
【0031】
また、インバータ回路150は、具体的には、互いに直列接続されたデプレッション型FET、例えばデプレッション型GaAs MESFET(以下D−FETと記す)151、及びエンハンスメント型FET、例えばエンハンスメント型GaAs MESFET(以下E−FETと記す)152を有している。D−FET151は、ドレインが第2端子172を介して電源端子104に電気的に接続され、そのゲート及びソースは、E−FET152のドレインに接続されている。E−FET152のゲートは、ソースフォロワ回路140のD−FET143とD−FET144との相互接続ノードに電気的に接続され、そのソースは、第3端子173を介してGND端子106に接続される。D−FET151とE−FET152との相互接続ノードは、インバータ回路150の出力端子、即ちインバータ部130の出力端子132に接続される。
【0032】
容量素子153は、インバータ部130の出力端子132と、第3端子173との間に設けられている。
【0033】
抵抗素子161は、第2端子172、すなわちインバータ部130内に含まれるD−FET141、151のドレインと、電源端子104との間に設けられている。抵抗素子162は、第1端子171、すなわちD−FET141のゲートと、制御端子105との間に設けられている。抵抗素子163は、第3端子173、すなわちE−FET152のソース並びにD−FET144のゲート及びソースと、GND端子106との間に設けられている。抵抗素子164は、D−FET143のソースとD−FET144のドレインとの接続ノードと、E−FET152のゲートとの間に設けられている。
【0034】
保護回路165は、RF端子101に接続された一端と、制御端子105に接続された他端とを有している。保護回路166は、制御端子105に接続された一端と、第3端子173に接続された他端とを有している。保護回路167は、電源端子104に接続された一端と、GND端子106に接続された他端とを有している。保護回路165〜167は、例えば双方向ダイオードによって構成される。以下では、保護回路165〜167を、保護ダイオード165〜167と呼ぶことにする。
【0035】
上記構成のSPDTスイッチにおいて、制御端子105に制御信号Vcon=3Vが入力されると、FET111がオン状態となり、FET112がオフ状態となる。従って、RF端子101とRF端子102との間をRF信号が伝搬する。そして、RF信号は、RF端子101とRF端子103との間の伝搬を禁止される。制御信号Vcon=0Vが入力されると、逆に、FET112がオン状態となり、FET111がオフ状態となる。従って、RF端子101とRF端子103との間をRF信号が伝搬する。そして、RF信号は、RF端子101とRF端子102との間の伝搬を禁止される。このようにして、SPDTスイッチは、2つの伝送経路、すなわち、RF端子101〜RF端子102、及びRF端子101〜RF端子103をスイッチング出来る。
【0036】
SPDTスイッチは、例えばPHSや携帯電話における切り替えスイッチとして使用される。この場合、RF端子101はアンテナに接続され、RF端子102は受信部に接続され、RF端子103は送信部に接続される。そして、基地局からの無線搬送波信号がアンテナで受信されると、FET111がオン状態とされ、無線搬送波信号は受信部で受信される。受信部において、無線搬送波信号は、中間周波信号にダウンコンバートされ、復調部にて復調される。他方、PHSや携帯電話の通話ユニットから入力されたユーザの音声信号は、圧縮符号化された後、変調部にてディジタル変調されて中間周波信号となる。更に中間周波信号は、送信部で無線搬送波信号にアップコンバートされる。そして、FET112がオン状態とされることで、送信部から無線搬送波信号がアンテナに送られ、アンテナから基地局へ向けて送信される。
【0037】
上記構成のSPDTスイッチであると、電源端子104、制御端子105、GND端子106、及び出力端子132に繋がるノード(133、131、134、132)に、抵抗素子161〜163、及び容量素子153をそれぞれ設けている。すると、これらの半導体素子によって静電気の放電が行われるため、SPDTスイッチのESD(Electro Static Discharge)破壊に対する耐性が向上される。
【0038】
また、ソースフォロア回路140の出力ノードとインバータ回路150の入力ノードとの間に抵抗素子164を設けている。インバータ回路150の入力ノード、すなわち、E−FET152のゲートには、オフ状態であっても、比較的高い電圧が印加される。従って、E−FET152は特に静電破壊が生じやすい箇所と言うことが出来る。しかし、E−FET152のゲートに抵抗素子164を設けることにより、E−FET152の静電破壊を防止出来、SPDTスイッチのESD破壊に対する耐性を向上できる。
【0039】
また抵抗素子162には、数10kΩの抵抗値を持つものを使用することが望ましい。このような高抵抗値の抵抗素子162をインバータ部130の入力ノードに設けることで、ESDに対する耐性を強化する効果だけでなく、ショットキー電流を低減する効果を併せて得られる。これにより、インバータ部130の低消費電力化を可能とする。
【0040】
容量素子153を設けることにより、上記のようにESD耐性を強化する効果が得られる。しかし、上記効果のみならず、大電力信号が入力された際に、スイッチ部110から漏れたRF信号の影響によって出力端子132の電圧が揺らぐのを抑制する効果を併せて得られる。その結果、FET111、112を通過する際にRF信号に生ずる歪みを抑制する効果が得られる。
【0041】
更に本実施形態に係る回路構成であると、保護ダイオード165〜167が設けられている。これらの保護ダイオードは、ESDによって発生した大電流を逃がす役割を有している。すなわち、ESDの発生時に、抵抗素子や容量素子における電荷の放電が不十分な場合であっても、ESDによる大電流をこれらの保護ダイオード165〜167に流すことが出来る為、スイッチ部110及びインバータ部130を保護出来る。インバータ部130は、保護ダイオード166、167によって、ESD破壊から保護されている。また、スイッチ部110もインバータ部130と接続されている。従って、スイッチ部110についてもESD破壊に対する保護が必要である。このスイッチ部110の保護は、保護ダイオード165を、制御端子105とRF端子101との間に挿入することにより達成される。
【0042】
より具体的には、ESD破壊に対する耐量が、従来の保護ダイオードを全く含まない構成において50Vであったのに対して、本実施形態に係る、保護ダイオード165〜167を挿入した構成では、110Vまで向上した。
【0043】
なお、本第1の実施形態では、保護ダイオード165を、制御端子105とRF端子101との間に挿入したが、他のRF端子とDC端子との間に挿入するようにしても、同様の効果がある。
【0044】
また、上記保護ダイオード165〜167は、RF端子に接続されるため、使用電源電圧以上の耐圧を必要とする。これにより、RF特性を損なうことなく、ESD対策が可能となる。
【0045】
上記のように、本実施形態に係るスイッチ装置によれば、ESD対策用、低消費電力用、低歪み用に、抵抗素子、容量素子、及び保護ダイオードを設けている。その結果、低損失、高アイソレーション、及び低歪みの特性を損なうことなく、サージ耐性を向上できる、制御部内蔵の高周波SPDTスイッチMMICを提供できる。
【0046】
次に、この発明の第2の実施形態に係る高周波スイッチ装置について、制御回路内蔵型のスイッチを例に挙げ、図2を用いて説明する。図2は、特に6ピンのパッケージに実装されるMMICとして形成された高周波SPDTスイッチの回路図である。
【0047】
図2に示すように、本実施形態に係るMMIC100は、上記第1の実施形態に係る構成において、抵抗素子161〜164及び保護ダイオード165〜167を廃した構成を有する。そして、スイッチ部110内において、FET111〜114のゲートに接続される抵抗素子121〜124と、バイアス抵抗素子125とが並行に一列に配置されている(領域AA1参照)。さらに、抵抗素子121〜125が並ぶ領域AA1上に、RF信号が伝播されるRF信号用のメタル配線を通過させたものである。
【0048】
抵抗素子121〜125の一例は、例えばGaAs基板内に形成された不純物拡散層によって形成されたものであり、数kΩの抵抗値を有する。抵抗素子122、124、125のいずれかの断面構造を図3に示す。図示するように、GaAs基板10内に、抵抗素子122、124、125のいずれかとして機能する不純物拡散層11が形成されている。GaAs基板10上には層間絶縁膜12が設けられ、層間絶縁膜12上にはメタル配線層13が設けられている。メタル配線層13は、不純物拡散層11にプラグ14によって接続されている。更に層間絶縁膜12上に層間絶縁膜15が設けられ、層間絶縁膜15上に2本のメタル配線層16、16が設けられている。メタル配線層16、16は、それぞれRF端子101に接続されたRF信号配線、及び電源端子104に接続された電源配線である。そして、メタル配線層16、16は、GaAs基板10に垂直な方向で、不純物拡散層11とオーバーラップし、且つメタル配線層13とはオーバーラップしないように配置されている。
【0049】
図4は、図2に示すSPDTスイッチが形成された半導体チップの平面パターン図であり、特にパッド配置に着目して示している。図示するように、半導体チップ20内には、スイッチ回路21が形成されている。スイッチ回路21は、図2に示すSPDTスイッチである。更に6つのボンディングパッド22−1〜22−6が設けられ、ボンディングパッド22−1〜22−6はチップ内配線23によってスイッチ回路21に接続されている。ボンディングパッド22−1〜22−6は、それぞれスイッチ回路21内のRF端子102、GND端子106、RF端子103、制御端子105、RF端子101、及び電源端子104に接続されている。特に、RF端子101に接続されるボンディングパッド22−5は、RF端子102、103に接続されるボンディングパッド22−1、22−3と対向するようにして配置されている。また、ボンディングパッド22−5からボンディングパッド22−1への配線距離が、ボンディングパッド22−5からボンディングパッド22−3への配線距離と実質的に等しくなり、且つボンディングパッド22−5に対するボンディングパッド22−1の位置関係が、ボンディングパッド22−5に対するボンディングパッド22−3の位置関係と実質的に等しくなるように、各ボンディングパッド22−1〜22−6は配置されている。
【0050】
図5は、図4に示す半導体チップが実装された様子を示している。図示するように、半導体チップ20はリードフレームのダイパッド30上に搭載される。そして、各ボンディングパッド22−1〜22−6は、インナーリード31−1〜31−6にボンディングワイヤ32によって接続されている。この際、ボンディングパッド22−5にワイヤボンディングされるインナーリード31−5は、ボンディングパッド22−1、22−3にワイヤボンディングされるインナーリード31−1、31−3と対向するように配置されている。更に、インナーリード31−1〜31−6は、図示せぬアウターリードに電気的に接続される。
【0051】
図6は、半導体チップ20のパッケージング後の外観を示している。図示するように、図5における半導体チップ20及びリードフレームは樹脂40によって封止されて、半導体装置が完成する。封止樹脂40の外部には、6本のアウターリードが露出されており、1〜6番ピンはそれぞれ、RF端子102、GND端子106、RF端子103、制御端子105、RF端子101、及び電源端子104に接続されている。
【0052】
なお、本実施形態に係るSPDTスイッチの動作は、上記第1の実施形態に係る構成と同様であるので、説明は省略する。
【0053】
上記のように、本実施形態に係るSPDTスイッチによれば、高抵抗値を有する抵抗素子121〜124を、FET111〜114のゲートに接続している。これらの抵抗素子121〜124は、伝搬するRF信号がFET111〜114のゲートへ漏れだし、更に制御端子105やインバータ部130の出力端子132、及び電源端子104へ流れ込むことを阻止する役割を果たすことが出来る。従って、RF端子101とRF端子102、103との間において、RF信号を効率的に伝搬することが出来、FET111〜114で発生する損失を低減できる。
【0054】
また、抵抗素子121〜125を一列に配列し、抵抗素子121〜125が配列された領域上に、RF信号用のメタル配線を設けている。このように、半導体素子と配線とをオーバーラップさせることにより、空き領域を有効活用でき、その結果、チップサイズの小型化を図ることが出来る。なお、抵抗素子121〜125は、上記のようにRF信号の漏れ出しを防止するためのものであるので、高抵抗である。すると、抵抗素子121〜125を不純物拡散層で形成しようとすると、その形状は横に長くなる。従って、不純物拡散層上に複数本のメタル配線を設けることが可能である。本実施形態では、RF端子101に接続されるRF配線と、電源端子104に接続される電源配線の2本の配線を設けている。勿論、これらの2本の配線だけでなく、それ以上の配線を設けても構わない。更に、図3に示すように、不純物拡散層11上には層間絶縁膜12、15が存在し、その膜厚は十分大きい。従って、不純物拡散層11、メタル配線16、及び層間絶縁膜12、15で形成される寄生容量は小さく、クロスオーバーするその他の配線間で生ずる寄生容量よりも十分小さいため、問題になることはない。なお、抵抗素子121〜125は必ずしも不純物拡散層で形成されなければならないものではなく、例えばGaAs基板10上に形成したシリコン層やGaAs層等で形成しても良い。
【0055】
更に、図4、図5に示すように、半導体チップ20はMMICとして6ピンのパッケージに実装されている。そして、RF端子101に接続されるパッドは、RF端子102、103に接続されるパッドと対向するように配置されている。その結果、RF端子101からRF端子102への信号伝搬特性、及びRF端子101からRF端子103への信号伝搬特性が等しくなり、RF信号の伝搬特性の対称性を実現できる。
【0056】
ところで、従来の回路構成においてパッドの対称配置を行おうとすると、配線が交差することを免れない。しかし、配線の交差は、寄生容量発生の原因となる。更に、RF配線と交差する相手方の配線は、漏れだしたRF信号による悪影響を受ける。そのため、配線を交差させることは避けるべきである。従って、配線を迂回させることにより、配線の交差を防止しつつパッドの対称配置を行うこととなる。すると、迂回路用の配線領域を別途用意する必要があったため、パッドの対称配置を行うにはチップサイズが増加する場合がある。すなわち、パッドの対称配置を考えた場合、配線を交差させないようにすることを優先させれば、配線を迂回させねばならず、チップサイズが大きくなる。逆に、チップサイズの縮小化を優先させれば、配線を交差させねばならず、寄生容量やRF信号の漏れによって、スイッチの動作信頼性が悪化する。
【0057】
しかし、本実施形態に係る回路構成であると、抵抗素子121〜125を整列配置し、その上の領域にRF配線を設けている。この領域では、確かに抵抗素子121〜125とRF配線とが交差しているが、前述のように、寄生容量は極端に小さいため、両者の交差はSPDTスイッチの動作に悪影響を及ぼし難い。このように、RF配線を抵抗素子121〜125と交差して配置させることで、RF配線を迂回させる必要が無くなるため、チップサイズの増加を招くことなくパッドの対称配置を実現できる。更に、RF配線はあくまで抵抗素子とのみ交差するのであって、他の配線とは交差しない。RF配線より漏れ出すRF信号による影響は、特に配線部分においては顕著であるが、抵抗素子においては殆ど影響を受けない。従って、抵抗素子122、124、125は、RF配線と交差しているが、FET112、114のゲート電位、及びFET11、112のバイアス電位は、RF配線から漏れ出すRF信号によって影響を殆ど受けないで済む。その結果、RF端子間を伝搬するRF信号に歪みが生ずることを抑制でき、更にFET111、112で発生する損失を低減できる。このように、従来では両立困難であった、チップサイズの縮小化と、スイッチの動作信頼性とを両立出来る。
【0058】
図7は、本実施形態に係るSPDTスイッチ、及び従来構成のSPDTスイッチの入力電力−損失特性である。なお、従来の高周波SPDTスイッチでは、図13に示すように、インバータ部230の出力端子232(Vcon’)に接続される配線が、RF配線と交差するものとする。
【0059】
図示するように、従来のSPDTスイッチであると、入力電力Pinが15dBmまで大きくなると、1dBの損失が発生する。本実施形態に係るSPDTスイッチであると、入力電力Pinが23dBmまで大きくなると、1dBの損失が発生する。すなわち、本実施形態に係る構成であると、従来に比べて8dBほど特性が改善されている。
【0060】
なお、本実施形態においても、容量素子153が、インバータ部130の出力端子132とGND端子106との間に設けられている。従って、パッケージ外部にデカップリング容量を設けるのと同じ効果が得られ、大信号入力時の安定動作が得られる。
【0061】
上記第2実施形態に係るSPDTスイッチによれば、チップサイズの増大を抑制しつつ、大入力電力時の歪み対策と、制御部の安定動作とを実現できる。なお、図4に示したパッド22−1〜22−6は、図示される配置に限定されるものではない。勿論、パッド22−5とパッド22−1、22−3とが完全に対称となる図4の配置が理想的である。しかし、例えば図8に示すような配置であっても構わない。すなわち、パッド22−5とパッド22−1、22−3とが完全に対称で無かったとしても、それによる特性変化が実使用上において問題にならない程度であれば構わない。特に図8の配置方法であると、図4の配置方法に比べてチップ面積を小さくできる。
【0062】
上記のように、この発明の第1、第2の実施形態によれば、低損失、高アイソレーション、低歪みの特性を損なうことなくサージ耐性を向上できる、制御部内蔵型の高周波スイッチ装置を提供出来る。更に、チップサイズの増大を抑制しつつ、大電力入力時の歪み対策と、制御部の安定動作とを実現できる、制御部内蔵型の高周波スイッチ装置を提供出来る。
【0063】
なお、上記第1、第2実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。図9は、第1、第2の実施形態の変形例に係るSPDTスイッチの回路図である。図示するように、本変形例に係るSPDTスイッチは、第2の実施形態に係る回路構成において、第1の実施形態で説明した抵抗素子161〜164、及び保護ダイオード165〜167を更に設けたものである。この構成によれば、第1、第2の実施形態で説明した各々の効果を併せて得ることが出来る。また、上記実施形態ではMESFETを用いた回路構成について説明したが、勿論、MOSFETを用いても良い。更にスイッチ装置の回路構成は、図1、図2、及び図9に限られず、またSPDTスイッチのみに限定されるものではない。
【0064】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【0065】
【発明の効果】
以上説明したように、この発明によれば、低損失、高アイソレーション、及び低歪みの特性を損なうことなく、サージに対する耐性を向上できる、制御部内蔵型の高周波スイッチ装置を提供出来る。また、チップサイズの増大を抑制しつつ、大電力入力時の歪み対策と、制御部の安定動作とを実現できる、制御部内蔵型の高周波スイッチ装置を提供出来る。
【図面の簡単な説明】
【図1】この発明の第1実施形態に係るSPDTスイッチの回路図。
【図2】この発明の第2実施形態に係るSPDTスイッチの回路図。
【図3】この発明の第2の実施形態に係るSPDTスイッチの一部領域の断面図。
【図4】この発明の第2の実施形態に係るSPDTスイッチの平面パターン図。
【図5】この発明の第2の実施形態に係るSPDTスイッチが搭載されるリードフレームの平面パターン図。
【図6】この発明の第2の実施形態に係るSPDTスイッチのパッケージの外観図。
【図7】この発明の第2実施形態に係るSPDTスイッチ、及び従来のSPDTスイッチの入力電圧−損失特性を示す特性図。
【図8】この発明の第2の実施形態の変形例に係るSPDTスイッチの平面パターン図。
【図9】この発明の第1、第2の実施形態の変形例に係るSPDTスイッチの回路図。
【図10】従来のSPDTスイッチの回路図。
【図11】オフ状態にあるFETのゲート・ソ−ス間電圧と電流の関係図。
【図12】インバータ回路の出力電圧の変化を示す特性図。
【図13】従来のスイッチ部の回路図。
【符号の説明】
10…GaAs基板
11…不純物拡散層
12、15、16…層間絶縁膜
13…メタル配線層
14…プラグ
20…半導体チップ
21…SPDTスイッチ
22−1〜22−6…ボンディングパッド
30…ダイパッド
31−1〜31−6…リードフレーム
32…ボンディングワイヤ
40…封止樹脂
100、200…高周波SPDTスイッチMMIC
101〜103、201〜203…RF端子
104、204…電源端子
105、205…制御端子
106、206…GND端子
107、121〜125、161〜164、220〜225…抵抗素子
108、109、153、253…容量素子
110、210…スイッチ部
111〜114、141〜144、151、152、211〜214、241〜244、251、252…FET
130、230…制御部
131〜134、231〜234…ノード
140、240…ソースフォロア回路
150、250…インバータ回路
165〜167…保護回路
171〜173…第1〜第3端子
Claims (5)
- 制御端子と、
電源端子と、
RF端子と、
同一列に整列配置された抵抗素子に接続されたゲートを有する複数のFET、並びに前記抵抗素子が同一列に整列配置された領域上を通過し且つ前記RF信号が伝搬されるRF信号用配線を含み、前記RF端子から入力されるRF信号の入出力経路を切り替えるスイッチ部と、
前記制御端子及び前記電源端子に接続され、前記スイッチ部を制御する制御部と
を具備することを特徴とする高周波スイッチ装置。 - 前記スイッチ部を制御する信号が出力される前記制御部の出力端子に接続される配線は、いかなるRF信号用配線とも交差しないことを特徴とする請求項1記載の高周波スイッチ装置。
- 前記制御端子と前記RF端子との間、前記制御端子とGND端子との間、及び前記電源端子とGND端子との間にそれぞれ設けられた保護ダイオードを更に備えることを特徴とする請求項1記載の高周波スイッチ装置。
- 前記制御端子に接続された、前記制御部の第1端子と、
前記電源端子に接続された、前記制御部の第2端子と、
GND端子に接続された、前記制御部の第3端子と、
前記第1端子と前記制御端子との間、前記第2端子と前記電源端子との間、及び前記第3端子と前記GND端子との間に、それぞれ設けられた抵抗素子と
を更に備えることを特徴とする請求項1記載の高周波スイッチ装置。 - 前記制御部は、FETを含むインバータ回路と、
前記インバータ回路に含まれる前記FETのゲートに印加されるゲート電圧の最大値が、ショットキー電圧を超えないように前記ゲート電圧をレベルシフトする、FETを含むソースフォロワ回路と、
前記ソースフォロワ回路の出力端子と、前記インバータ回路に含まれる前記FETのゲート端子との間に設けられた抵抗素子と
を備えることを特徴とする請求項1記載の高周波スイッチ装置。
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