JP2004140184A - スイッチ回路装置 - Google Patents
スイッチ回路装置 Download PDFInfo
- Publication number
- JP2004140184A JP2004140184A JP2002303484A JP2002303484A JP2004140184A JP 2004140184 A JP2004140184 A JP 2004140184A JP 2002303484 A JP2002303484 A JP 2002303484A JP 2002303484 A JP2002303484 A JP 2002303484A JP 2004140184 A JP2004140184 A JP 2004140184A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- region
- switch circuit
- circuit device
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
Abstract
【課題】５ＧＨｚ帯ブロードバンド用のＧａＡｓスイッチＩＣは、２．４ＧＨｚに比べ２倍の周波数となるため、寄生容量がアイソレーションの悪化に大きく影響してくる。このためシャントＦＥＴを設けてアイソレーションを向上するための手段が必要不可欠である。しかしシャントＦＥＴは、ゲート幅が小さく、静電破壊電圧が低い問題があった。
【解決手段】シャントＦＥＴの２端子間に第１ｎ＋型領域−絶縁領域−第２ｎ＋型領域からなる保護素子を並列に接続する。近接した第１ｎ＋型領域、第２ｎ＋型領域間で放電できるので、寄生容量を増やすことなくシャントＦＥＴの動作領域に至る静電エネルギーを減衰させることができる。
【選択図】図２
【解決手段】シャントＦＥＴの２端子間に第１ｎ＋型領域−絶縁領域−第２ｎ＋型領域からなる保護素子を並列に接続する。近接した第１ｎ＋型領域、第２ｎ＋型領域間で放電できるので、寄生容量を増やすことなくシャントＦＥＴの動作領域に至る静電エネルギーを減衰させることができる。
【選択図】図２
Description
【０００１】
【発明の属する技術分野】
本発明は、スイッチ回路装置、特に静電破壊電圧を大幅に向上させたスイッチ回路装置に関する。
【０００２】
【従来の技術】
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチ素子が用いられることが多い。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。
【０００３】
図１５から図１８に、従来のＧａＡｓＦＥＴを用いたスイッチ回路装置の一例を説明する（例えば、特許文献１参照。）。
【０００４】
図１５（Ａ）は、ＧａＡｓ ＦＥＴを用いたＳＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ）と呼ばれる化合物半導体装置の原理的な回路図の一例を示す。
【０００５】
第１と第２のＦＥＴ１、ＦＥＴ２のソース（又はドレイン）が共通入力端子ＩＮに接続され、各ＦＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に接続され、そして各ＦＥＴのドレイン（又はソース）が第１と第２の出力端子ＯＵＴ−１、ＯＵＴ−２に接続されたものである。第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される信号は相補信号であり、Ｈレベルの信号が印加されたＦＥＴがＯＮして、入力端子ＩＮに印加された信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【０００６】
図１５（Ｂ）は上記の化合物半導スイッチ回路装置を集積化した平面図である。
【０００７】
図に示す如く、ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２（いずれもゲート幅６００μｍ）を中央部に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ−１、ＯＵＴ−２、制御端子Ｃｔｌ−１、Ｃｔｌ−２に対応するパッドＩ、Ｏ１、Ｏ２、制御端子Ｃ１、Ｃ２が基板の周辺に設けられている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）１６８であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）１７７である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図１５では、パッド金属層と重なるために図示されていない。
【０００８】
各電極パッドおよび配線が隣接する部分では、電極パッド及び配線の下全面（または周辺部）に当接して不純物領域１６０、１６１が設けられる。不純物領域１６０、１６１は、電極パッドまたは配線の基板当接部よりはみ出して設けられ、所定のアイソレーションを確保している。
【０００９】
図１６には、図１５のスイッチ回路装置のＦＥＴの一部の断面図を示す。尚、スイッチ動作を行うＦＥＴ１、ＦＥＴ２およびシャントＦＥＴであるＦＥＴ３、ＦＥＴ４は全て同様の構成であり、各ＦＥＴはソース電極１７５（１６５）、ドレイン電極１７６（１６６）、ゲート電極１６９が櫛歯状に配置されるが、図に示すものはそのうちの１組である。
【００１０】
図１６（Ａ）の如く、基板１５１にはｎ型イオン注入層による動作層１５２とその両側にソース領域１５６およびドレイン領域１５７を形成するｎ＋型の不純物領域が設けられ、動作層１５２にはゲート電極１６９が設けられ、不純物領域には第１層目のオーミック金属層で形成されるドレイン電極１６６およびソース電極１６５が設けられる。更にこの上に前述したように３層目のパッド金属層１７７で形成されるドレイン電極１７６およびソース電極１７５が設けられ、各素子の配線等を行っている。
【００１１】
図１６（Ｂ）の如く、上記に代表されるＭＥＳＦＥＴにおいては、ゲートショットキ接合の容量が小さく、ゲート端子Ｇ−ソース端子Ｓ間またはゲート端子Ｇ−ドレイン端子Ｄ間に、ゲート端子Ｇ側をマイナスにしてサージ電圧を印加する場合が最も静電破壊に弱い。この場合、チャネル領域１４４とチャネル領域１４４表面に設けられたゲート電極１６９との界面に形成されるショットキバリアダイオード１１５に対して逆バイアスに静電気が印加される状態となる。つまり、そのときの等価回路はゲート端子Ｇ−ソース端子Ｓ間およびゲート端子Ｇ−ドレイン端子Ｄ間に、ショットキバリアダイオード１１５が接続された回路となる。
【００１２】
また図１７から図１８に、図１５に示すスイッチ回路装置のＦＥＴ、各端子となるパッドおよび配線の製造方法の一例を示す。尚、ここでは１つの電極パッドについて説明するが、上記の共通入力端子、第１および第２制御端子、第１および第２出力端子に接続する電極パッドはすべて同様の構造である。
【００１３】
ＧａＡｓ等で形成される化合物半導体基板５１全面を約１００Åから２００Åの厚みのスルーイオン注入用シリコン窒化膜１５３で被覆する。次に、チップの最外周又は、マスクの所定の領域のＧａＡｓをエッチングして合わせマーク（不図示）を形成し、レジスト層を選択的に窓開けするフォトリソグラフィプロセスを行い、ｐ−型を与える不純物（２４Ｍｇ＋）のイオン注入およびｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行う。この結果、ノンドープの基板１５１にはｐ−型領域１５５と、その上にｎ型動作層１５２が形成される。
【００１４】
次に、前工程で用いたレジスト層１５４を除去し、新たにレジスト層１５８を設けて、選択的に窓開けするフォトリソグラフィプロセスを行い、ｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行う。これにより、ｎ＋型のソース領域１５６およびドレイン領域１５７を形成し、同時に予定の電極パッド１７０および配線１６２の下の基板表面に周辺ｎ＋型領域１６０、１６１を形成する。また所望のパターンの抵抗Ｒ１およびＲ２も同時に形成される（図１７（Ａ））。
【００１５】
これにより配線１６２および電極パッド１７０と基板１５１は分離され、電極パッド１７０、配線１６２への空乏層が伸びないので、隣接する電極パッド１７０、配線１６２はお互いの離間距離を大幅に近接して設けることが可能となる。次にアニール用のシリコン窒化膜１５３を約５００Åデポし、イオン注入されたｐ−型領域、ｎ型動作層およびｎ＋型領域の活性化アニールを行う。
【００１６】
その後、新たなレジスト層１６３を選択的に窓開けするフォトリソグラフィプロセスを行い、ソース領域１５６およびドレイン領域１５７表面を露出し、オーミック金属層１６４となるＡｎＧｅ／Ｎｉ／Ａｕの３層を順次真空蒸着して積層する。その後、レジスト層１６３を除去して、リフトオフによりソース領域１５６およびドレイン領域１５７上にコンタクトした第１ソース電極１６５および第１ドレイン電極１６６を残す。引き続いて合金化熱処理により第１ソース電極１６５とソース領域１５６、および第１ドレイン電極１６６とドレイン領域１５７のオーミック接合を形成する（図１７（Ｂ））。
【００１７】
次に、新たなレジスト層１６７を選択的に窓開けするフォトリソグラフィプロセスを行い、予定のゲート電極１６９部分の動作層１５２を露出し、予定の配線１６２および予定の電極パッド１７０部分の基板１５１を露出し、ゲート金属層１６８としてＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層し（図１７（Ｃ））、その後リフトオフにより、ゲート電極１６９、第１電極パッド１７０および配線１６２を形成する（図１７（Ｄ））。
【００１８】
更に、基板１５１表面はシリコン窒化膜よりなるパッシベーション膜で被覆し、パッシベーション膜上にフォトリソグラフィプロセスを行い、第１ソース電極１６５、第１ドレイン電極１６６、ゲート電極１６９および第１電極パッド１７０とのコンタクト部に対して選択的にレジストの窓開けを行い、その部分のパッシベーション膜をドライエッチングし、レジスト層１７１を除去する（図１８（Ａ））。
【００１９】
次に、基板１５１全面に新たなレジスト層１７３を塗布してフォトリソグラフィプロセスを行い、予定の第２ソース電極１７５および第２ドレイン電極１７６と第２電極パッド１７７上のレジストを選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、第３層目の電極としてのパッド金属層１７４となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層し、第１ソース電極１６５、第１ドレイン電極１６６および第１電極パッド１７０にコンタクトする第２ソース電極１７５および第２ドレイン電極１７６と第２電極パッド１７７が形成される（図１８（Ｂ））。
【００２０】
パッド金属層１７４の他の部分はレジスト層１７３上に付着されるので、レジスト層１７３を除去してリフトオフにより第２ソース電極１７５および第２ドレイン電極１７６と第２電極パッド１７７のみを残し、他は除去される。なお、一部の配線部分はこのパッド金属層１７４を用いて形成されるので、当然その配線部分のパッド金属層１７４は残される（図１８（Ｃ））。
【００２１】
【特許文献１】
特開平２００２−２３１８９８号公報 （第４頁、第２図）
【００２２】
【発明が解決しようとする課題】
近年ホットスポットの急増に象徴されるように２．４ＧＨｚ帯による無線ブロードバンドが大きな広がりを見せてきている。その伝送レートは１１Ｍｂｐｓと携帯電話の伝送レートよりはるかに大きく、電話線によるＡＤＳＬを家庭内で無線化して各部屋での使用する、コードレス液晶テレビへ信号を無線で配信する、など一般家庭にも浸透し始めてきている。最近、次世代無線ブロードバンドとして、市場が立ちあがろうとしている５ＧＨｚ帯が脚光を浴びており、さらに法改正により戸外でもまもなく使用が認められ使用範囲が大きく広がると予想されている。２．４ＧＨｚ帯に比べ伝送レート５４Ｍｂｐｓとさらに大量の情報をやりとりできるため、高精細な動画を無圧縮で送れるなどの期待が大きく、そのための機器の開発、ネットワークの構築が急がれている。
【００２３】
５ＧＨｚ帯ブロードバンド用機器には、２．４ＧＨｚ帯同様、入出力切り替えや、アンテナ切り替えにＧａＡｓスイッチＩＣが使用される。２．４ＧＨｚに比べ２倍の周波数となるため、寄生容量がアイソレーションの悪化に大きく影響してくる。その対策として、２．４ＧＨｚ帯スイッチＩＣでは使用しなかったシャントＦＥＴを用いた回路で、ＯＦＦ側ＦＥＴに漏れた信号を高周波ＧＮＤに逃がすという、アイソレーションを向上するための手段が必要不可欠となった。
【００２４】
しかしこのシャントＦＥＴはゲート幅が小さいため、寄生容量が小さく、静電破壊電圧が低いという問題があった。
【００２５】
【課題を解決するための手段】
本発明は上述した諸々の事情に鑑み成されたものであり、第１に、基板上の絶縁領域と、前記基板に設けたチャネル領域表面に接続するソース電極、ゲート電極およびドレイン電極を設けた第１および第２のＦＥＴと、前記第１および第２のＦＥＴのソース電極あるいはドレイン電極に共通に接続する共通入力端子と、前記第１および第２のＦＥＴのドレイン電極あるいはソース電極にそれぞれ接続する第１および第２の出力端子と、前記第１および第２のＦＥＴのゲート電極のいずれかにそれぞれ接続する第１および第２の制御端子と、前記両制御端子と前記ゲート電極とを接続する接続手段と、前記第１および第２の出力端子とそれぞれソース電極またはドレイン電極を接続し、ドレイン電極またはソース電極を高周波ＧＮＤ端子と接続し、ゲート電極をそれぞれ第２又は第１の制御端子と接続した第３および第４のＦＥＴからなるスイッチ回路装置において、前記第３および第４のＦＥＴのうち少なくとも１つのＦＥＴの前記ゲート電極およびソース電極間又は前記ゲート電極およびドレイン電極間に、第１の高濃度不純物領域と第２の高濃度不純物領域の間に前記絶縁領域を配置した保護素子を並列に接続し、前記ゲート電極とソース電極間又は前記ゲート電極とドレイン電極間に外部より印加される静電エネルギーを前記保護素子で放電させ、前記ゲート電極とソース電極間又は前記ゲート電極とドレイン電極間に到達する静電エネルギーを前記電極間の静電破壊電圧を超えない程度に減衰させることにより解決するものである。
【００２６】
また、前記少なくとも１つのＦＥＴの前記ゲート電極およびソース電極間又は前記ゲート電極およびドレイン電極間の静電破壊電圧を前記保護素子の接続前と比較して２０Ｖ以上向上させることを特徴とするものである。
【００２７】
また、前記スイッチ回路装置の静電破壊電圧を２００Ｖ以上にすることを特徴とするものである。
【００２８】
また、前記保護素子は、前記少なくとも１つの出力端子が接続するボンディングパッドの少なくとも一辺に沿って配置されることを特徴とするものである。
【００２９】
また、前記第１の高濃度不純物領域は、前記少なくとも１つの制御端子が接続するボンディングパッドまたはボンディングパッドに接続する配線と接続することを特徴とするものである。
【００３０】
また、前記第１の高濃度不純物領域は、前記少なくとも１つの制御端子が接続するボンディングパッドと前記少なくとも１つのＦＥＴの前記ゲート電極とを接続する抵抗の一部であることを特徴とするものである。
【００３１】
また、前記第２の高濃度不純物領域は、前記少なくとも１つの出力端子が接続するボンディングパッド又はボンディングパッドに接続する配線と接続することを特徴とするものである。
【００３２】
また、第２の高濃度不純物領域は、前記少なくとも１つの出力端子のボンディングパッド又はボンディングパッドに接続する配線の、周辺に設けられた第３の高濃度不純物領域の一部であることを特徴とするものである。
【００３３】
また、前記絶縁領域は基板に設けられた不純物注入領域であることを特徴とするものである。
【００３４】
また、前記絶縁領域は半絶縁基板の一部であることを特徴とするものである。
【００３５】
また、前記絶縁領域の不純物濃度は１×１０１４ｃｍ−３以下であることを特徴とするものである。
【００３６】
また、前記保護素子の第１および第２の高濃度不純物領域は静電エネルギーを通すことのできる距離で離間することを特徴とするものである。
【００３７】
また、前記第１および第２の高濃度不純物領域の不純物濃度はともに１×１０１７ｃｍ−３以上であることを特徴とするものである。
【００３８】
また、前記絶縁領域の抵抗率は１×１０３Ω・ｃｍ以上であることを特徴とするものである。
【００３９】
また、前記第１および第２の高濃度不純物領域の少なくとも一方は金属電極と接続し、且つ前記金属電極は、前記各端子が接続するボンディングパッドまたは該ボンディングパッドに接続する配線の少なくとも１つと接続することをすることを特徴とするものである。
【００４０】
また、前記金属電極は、前記第１および第２の高濃度不純物領域の少なくとも一方とショットキ接合を形成することを特徴とするものである。
【００４１】
また、前記金属電極は第１および／または第２の高濃度不純物領域端部から０μｍから５μｍ外側で前記絶縁領域表面とショットキ接合を形成することを特徴とするものである。
【００４２】
また、前記ＦＥＴは、ＭＥＳＦＥＴ、接合型ＦＥＴまたはＨＥＭＴであることを特徴とするものである。
【００４３】
【発明の実施の形態】
以下に本発明の実施の形態について図１から図１４を参照して説明する。
【００４４】
図１は、本実施形態のスイッチ回路装置を説明する回路図であり、図１（Ａ）は等価回路図、図１（Ｂ）はチップパターンに沿った回路概要図である。
【００４５】
５ＧＨｚ帯ブロードバンド用機器には、２．４ＧＨｚ帯同様、入出力切り替えや、アンテナ切り替えにＧａＡｓスイッチＩＣが使用される。２．４ＧＨｚに比べ２倍の周波数となるため、寄生容量がアイソレーションの悪化に大きく影響してくる。その対策として、２．４ＧＨｚ帯スイッチＩＣでは使用しなかったシャントＦＥＴを用いた回路で、ＯＦＦ側ＦＥＴに漏れた信号をＧＮＤに逃がすという、アイソレーションを向上するための手段を設けるものである。
【００４６】
この回路では、スイッチを行うＦＥＴ１とＦＥＴ２の出力端子ＯＵＴ−１とＯＵＴ−２と接地間にシャントＦＥＴ３、ＦＥＴ４を接続し、このシャントＦＥＴ３、ＦＥＴ４のゲートにはＦＥＴ２とＦＥＴ１への制御端子Ｃｔｌ−２、Ｃｔｌ−１の相補信号を印可している。この結果、ＦＥＴ１がＯＮのときはシャントＦＥＴ４がＯＮし、ＦＥＴ２およびシャントＦＥＴ３がＯＦＦしている。
【００４７】
この回路で、共通入力端子ＩＮ−出力端子ＯＵＴ−１の信号経路がオンし、共通入力端子ＩＮ−出力端子ＯＵＴ−２の信号経路がオフした場合は、シャントＦＥＴ４がオンしているので出力端子ＯＵＴ−２への入力信号の漏れは接地された外付けのコンデンサＣを介して接地に逃げ、シャントＦＥＴが無かった従来例に比べアイソレーションが向上できる。
【００４８】
この回路で、制御端子Ｃｔｌ−１は抵抗Ｒ１を介してＦＥＴ１のゲート電極に接続し、抵抗Ｒ４を介してＦＥＴ４のゲート電極に接続している。また、制御端子Ｃｔｌ−２は抵抗Ｒ２を介してＦＥＴ２のゲート電極に接続し、抵抗Ｒ３を介してＦＥＴ３のゲート電極に接続している。シャントＦＥＴ３のソース電極（またはドレイン電極）は出力端子ＯＵＴ−１に接続し、シャントＦＥＴ４のソース電極（またはドレイン電極）は出力端子ＯＵＴ−２に接続する。
【００４９】
本発明の実施形態では、シャントＦＥＴのゲート−ソース端子（またはドレイン端子間）との間に、並列に保護素子２００を接続するものである。すなわち、ＦＥＴ３に接続する出力端子ＯＵＴ−１−制御端子Ｃｔｌ−２間およびＦＥＴ４に接続する出力端子ＯＵＴ−２−制御端子Ｃｔｌ−１間である。
【００５０】
静電破壊からの保護は、弱い接合であるゲート電極のショットキ接合にかかる静電エネルギーを軽減すれば良い。本実施形態は、シャントＦＥＴ３およびＦＥＴ４の、ソース（またはドレイン）−ゲート端子間に並列に保護素子２００を接続し、対応する２端子間から印加される静電エネルギーに対し、それを一部放電するためのバイパスとなる経路を設けることにより、静電破壊から弱い接合を保護するものである。
【００５１】
すなわち、静電破壊強度が最も弱いＦＥＴチャネル領域４４上の、ゲートショットキ接合に至る静電エネルギーを減少させ、ＦＥＴ３、ＦＥＴ４を静電破壊から保護することができる。
【００５２】
ここで保護素子２００について図２を用いて説明する。
【００５３】
本明細書における保護素子２００とは、図の如く、近接する第１の高濃度不純物領域２０１と第２の高濃度不純物領域２０２の２端子間に絶縁領域２０３を配置した素子である。第１および第２の高濃度不純物領域２０１、２０２は、基板２０１にイオン注入及び拡散により設けられる。本明細書においては、以降これら高濃度不純物領域を、第１ｎ＋型領域２０１、第２ｎ＋型領域２０２として説明するが、これらは同じ導電型の不純物に限らず、異なる導電型の不純物でも良い。第１および第２ｎ＋型領域２０１、２０２は、静電エネルギーを通せる距離、例えば４μｍ程度離間して設けられ、その不純物濃度は、共に１×１０１７ｃｍ−３以上である。また、第１および第２ｎ＋型領域２０１、２０２の間には絶縁領域２０３が当接して配置される。ここで、絶縁領域２０３とは、電気的に完全な絶縁ではなく、半絶縁性基板の一部、または基板２０１に不純物をイオン注入して絶縁化した絶縁化領域である。また、絶縁領域２０３の不純物濃度は、１×１０１４ｃｍ−３以下程度、抵抗率は１×１０３Ω・ｃｍ以上が望ましい。
【００５４】
絶縁領域２０３の両端に当接して高濃度不純物領域２０１、２０２を配置し、２つの高濃度不純物領域２０１、２０２の離間距離を４μｍ程度にすると、２つの高濃度不純物領域２０１、２０２がそれぞれ接続するＦＥＴの２端子間に向かって外部より印加される静電エネルギーを、絶縁領域２０３を介して放電することができる。
【００５５】
この２つのｎ＋型領域の離間距離４μｍは、静電エネルギーを通すのに適当な距離であり、１０μｍ以上離間すると保護素子間での放電が確実でない。ｎ＋型領域の不純物濃度および絶縁領域の抵抗値も、同様である。
【００５６】
通常のＦＥＴ動作では静電気のように高い電圧が印加されることがないため、４μｍの絶縁領域を信号が通ることは無い。またマイクロ波のような高周波でも同様に４μｍの絶縁領域を信号が通ることは無い。従って通常の動作では、保護素子は特性に何ら影響を及ぼさないため、存在しないのと同じである。しかし静電気は瞬間的に高い電圧が印加される現象であり、そのときは４μｍの絶縁領域を静電エネルギーが通り、高濃度不純物領域間で放電する。また絶縁領域の厚みが１０μｍ以上になると、静電気にとっても抵抗が大きく放電しにくくなる。
【００５７】
これら、第１ｎ＋型領域２０１および第２ｎ＋型領域２０２を、被保護素子となるスイッチ回路装置を構成するＦＥＴの２つの端子間に並列に接続する。第１および第２ｎ＋型領域２０１、２０２はそのまま保護素子２００の端子としてもよいし、更に金属電極２０４を設けても良い。
【００５８】
図３に、保護素子２００に金属電極２０４を設ける場合を示す。この金属電極２０４は、被保護素子であるＦＥＴ３、ＦＥＴ４の端子と接続するボンディングパッド、またはボンディングパッドに接続する配線と接続する。尚、一例として半絶縁基板５１に保護素子２００および金属電極２０４を設ける場合を説明する。すなわち保護素子２００の絶縁領域２０３は半絶縁基板５１の一部であるが、これに限らず、不純物により絶縁化された領域でも良い。この場合、金属電極２０４がショットキー接合を形成する基板表面も不純物により絶縁化された領域とする。
【００５９】
図３（Ａ）は、金属電極２０４が、第１ｎ＋型領域２０１および／又は第２ｎ＋型領域２０２表面とショットキ接合を形成するものである。マスク合わせ精度及び両ｎ＋領域２０１、２０２の抵抗分を考慮し、絶縁領域２０３端部から０．１μｍから５μｍ離間して、第１、第２ｎ＋型領域２０１、２０２表面に設けられる。５μｍ以上離間すると抵抗分が大きく静電気が通りにくくなる。金属電極２０４は、第１、第２ｎ＋型領域２０１、２０２上のみに設けられても良いし、その一部が、半絶縁基板５１に延在され基板表面とショットキ接合を形成しても良い。
【００６０】
また、図３（Ｂ）の如く、金属電極２０４は第１、および／又は第２ｎ＋型領域２０１、２０２とは直接接続せず、金属電極２０４は第１および／または第２のｎ＋型領域２０１、２０２端部から０μｍから５μｍ程度外側で基板５１とショットキ接合を形成する構造でもよい。すなわち、第１、第２ｎ＋型領域２０１、２０２と金属電極２０４は接する必要はなく、５μｍ以内であれば半絶縁基板を介してｎ＋型領域と金属電極２０４とは充分な接続を確保できる。
【００６１】
尚、これら金属電極２０４は、スイッチ回路装置の各端子が接続するボンディングパッドの一部またはボンディングパッドに接続する配線の一部であると尚よく、後に詳述するがこれらを利用することで、保護素子２００を接続することによるチップ面積の増大を防ぐことができる。
【００６２】
図４は、図１のスイッチ回路装置を集積化した化合物半導体スイッチ回路装置の一例を示す平面図である。
【００６３】
基板は、例えば化合物半導体基板５１（例えばＧａＡｓ）であり、この基板にスイッチを行うＦＥＴ１およびＦＥＴ２（いずれもゲート幅５００μｍ）を左右の中央部に配置し、その下方にシャントＦＥＴ３およびシャントＦＥＴ４（いずれもゲート幅３００μｍ）を配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ−１、ＯＵＴ−２、制御端子Ｃｔｌ−１、Ｃｔｌ−２、接地端子ＧＮＤに対応する電極パッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２、Ｇが基板の周辺に設けられている。スイッチを行うＦＥＴ１およびＦＥＴ２を設け、更にシャントＦＥＴ３およびシャントＦＥＴ４のソース電極（あるいはドレイン電極）はＦＥＴ１およびＦＥＴ２に接続され、シャントＦＥＴ３およびシャントＦＥＴ４のドレイン電極（あるいはソース電極）は高周波接地に対応する電極パッドＧに接続されている。尚、ここでの図示は省略するが電極パッドＧは外付けのコンデンサＣを介し接地端子ＧＮＤに接続する。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成され、半絶縁基板５１表面とショットキー接合を形成するゲート金属層６８（Ｐｔ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕ）であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層７７（Ｔｉ／Ｐｔ／Ａｕ）である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ゲート電極および各抵抗両端の取り出し電極を形成するものであり、図４では、パッド金属層と重なるために図示されていない。
【００６４】
図４で、ＦＥＴ１（ＦＥＴ２も同様）は、下側から伸びる６本の櫛歯状の第３層目のパッド金属層７７が出力端子ＯＵＴ−１（ＯＵＴ−２）に接続されるソース電極７５（あるいはドレイン電極）であり、この下に第１層目オーミック金属層で形成されるソース電極６５（あるいはドレイン電極）がある。また上側から伸びる櫛歯状の６本の第３層目のパッド金属層７７が共通入力端子ＩＮに接続されるドレイン電極７６（あるいはソース電極）であり、この下に第１層目のオーミック金属層で形成されるドレイン電極６６（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層６８で形成されるゲート電極６９が櫛歯形状に配置され、ＦＥＴのチャネル領域を構成している。
【００６５】
また、シャントＦＥＴであるＦＥＴ３（ＦＥＴ４も同様）は、下側から伸びる櫛歯状の４本の第３層目のパッド金属層７７が接地端子ＧＮＤに接続されるソース電極７５（あるいはドレイン電極）であり、この下に第１層目オーミック金属層で形成されるソース電極６５（あるいはドレイン電極）がある。また上側から伸びる櫛歯状の４本の第３層目のパッド金属層７７が出力端子ＯＵＴ−１（ＯＵＴ−２）に接続されるドレイン電極７６（あるいはソース電極）であり、この下に第１層目のオーミック金属層で形成されるドレイン電極６６（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層６８で形成されるゲート電極６９が櫛歯形状に配置されて、チャネル領域を構成している。
【００６６】
更に、制御端子Ｃｔｌ−１は抵抗Ｒ１を介してＦＥＴ１のゲート電極に接続し、抵抗Ｒ４を介してＦＥＴ４のゲート電極に接続している。また、制御端子Ｃｔｌ−２は抵抗Ｒ２を介してＦＥＴ２のゲート電極に接続し、抵抗Ｒ３を介してＦＥＴ３のゲート電極に接続している。これらの抵抗Ｒ１〜Ｒ４は、例えばｎ＋型の不純物拡散領域であり、その不純物濃度は１×１０１７ｃｍ−３以上である。
【００６７】
更に、各ＦＥＴのゲート電極６９近傍の基板表面には、例えばｎ＋型の高濃度不純物領域１００ａを設ける。具体的には、ＦＥＴ１の櫛歯状のゲート電極６９の先端部分６９ａおよびＦＥＴ２の櫛歯状のゲート電極６９の先端部分６９ａが、対向配置されるＦＥＴ３およびＦＥＴ４と少なくとも隣接する部分である。ここでゲート電極の先端部分６９ａとは、櫛歯状のゲート電極６９を束ねた側と逆側をいい、また、ゲート電極６９がチャネル領域から延在され、基板とショットキー接合を形成している領域である。高濃度不純物領域１００ａは、各ゲート電極先端部分６９ａから約４μｍの離間距離で配置される。
【００６８】
また、高濃度不純物領域１００ａは、ＦＥＴ１およびＦＥＴ２と対向配置されるＦＥＴ３のゲート電極先端部分６９ａとＦＥＴ４のゲート電極先端部分６９ａからも４μｍの離間距離で配置されている。すなわち、本実施形態のパターンにおいては高濃度不純物領域１００ａはスイッチの動作を行うＦＥＴ１、ＦＥＴ２と、対向配置されるシャントＦＥＴであるＦＥＴ３、ＦＥＴ４間に設けられる。
【００６９】
この高濃度不純物領域１００ａにより、基板とショットキー接合を形成するゲート電極６９から前記基板に延びる空乏層の広がりを抑制することができる。基板とショットキー接合を形成する金属層においては、その金属層を伝わる高周波信号に応じて、基板に広がる空乏層の電界が変動することにより、空乏層が到達する隣接した電極などに高周波信号が漏れる場合がある。
【００７０】
しかし、ゲート電極６９が隣接するように配置されたＦＥＴ１とＦＥＴ３およびＥＦＴ２とＦＥＴ４の間の基板５１表面にｎ＋型の高濃度不純物領域１００ａが設けられれば、不純物がドープされていない基板５１（半絶縁性であるが、基板抵抗値は１×１０７〜１×１０８Ω・ｃｍ）表面と異なり、不純物濃度が高くなる（イオン種 ２９Ｓｉ＋で濃度は１〜５×１０８ｃｍ−３）。これにより各ＦＥＴのゲート電極６９は分離され、隣接するＦＥＴ（ソース領域、ドレイン領域、チャネル領域の不純物領域やゲート電極）への空乏層が伸びないので、隣接するＦＥＴはお互いの離間距離を大幅に近接して設けることが可能となる。
【００７１】
このように高濃度不純物領域１００ａを設けることにより、ＦＥＴ１およびＦＥＴ２のゲート電極から基板に広がる空乏層が、隣接して対向配置されたＦＥＴ３およびＦＥＴ４のゲート電極、ソース領域およびドレイン領域、チャネル領域に到達することを防ぎ、高周波信号の漏出を抑制できる。
【００７２】
具体的には、ゲート電極６９の先端部分６９ａから高濃度不純物領域１００ａまでの離間距離を４μｍにすれば、所定のアイソレーションを確保するには十分である。
【００７３】
この高濃度不純物領域１００ａの不純物濃度も、抵抗Ｒ１〜Ｒ４と同様に１×１０１７ｃｍ−３以上である。また、図４の如くその一部がボンディングパッドまたはボンディングパッドに接続する配線等の金属層と接続し、ＤＣ電位、ＧＮＤ電位または高周波ＧＮＤ電位が印加されると、アイソレーションの向上により効果的である。
【００７４】
また、基板とショットキー接合を形成するゲート金属層６８からなる電極パッド７０および配線６２の近傍にも高濃度不純物領域１００ｂを配置する。更には１つのＦＥＴのゲート電極が、ゲート金属層６８からなる電極パッドおよび配線６２と隣接する領域にも高濃度不純物領域１００ｃを設ける。これにより、基板とショットキー接合を形成するゲート電極６８、電極パッド７０および配線６２から基板に広がる空乏層により高周波信号が漏出することを抑制できる。
【００７５】
尚、高濃度不純物領域１００ａ〜１００ｃは、その配置される場所を明確にするために符号を変えているだけであり、本実施形態においてアイソレーションを向上させる効果としては全く同一の構成要素である。すなわち、高濃度不純物領域１００ｂ、１００ｃの不純物濃度は、高濃度不純物領域１００ａと同様１×１０１７ｃｍ−３以上である。また、図示は省略するが、この高濃度不純物領域１００ｂ、１００ｃにも金属電極を接続し、金属電極をＧＮＤに接続すると、アイソレーション向上に効果的である。
【００７６】
本実施形態の特徴は、ｎ＋型不純物の拡散領域である抵抗と、高濃度不純物領域１００の一部を利用してシャントＦＥＴのソース端子Ｓ（またはドレイン端子Ｄ）−ゲート端子Ｇ間に並列に保護素子２００を接続するものである。
【００７７】
前述の如くＦＥＴにおいて、最も静電破壊電圧が低いのはゲート端子Ｇと動作層５２とのショットキ接合部分である。つまり、ゲート−ドレイン端子間、又はゲート−ソース端子間に印加された静電エネルギーが、ゲートショットキ接合に到達したとき、到達した静電エネルギーがチャネル領域のゲート電極とソース電極間、またはゲート電極とドレイン電極間の静電破壊電圧を上回る場合、ゲートショットキ接合が破壊に至る。
【００７８】
ここで、ＦＥＴ３側とＦＥＴ４側は対称であり、全く同様であるので、ＦＥＴ３側を例に説明する。
【００７９】
静電エネルギーを減衰させる１つの方法として、Ｒ３の抵抗値を大きくする方法が考えられるが、Ｒ３を大きくし過ぎると、スイッチ回路装置のスイッチング時間が大きくなり過ぎる。そこで、本実施形態においては保護素子２００を用いて静電エネルギーを減衰させることとした。
【００８０】
ここで、前述の如く抵抗Ｒ１〜Ｒ４はｎ＋型不純物領域で形成されている。また、各電極パッド７０の周辺には、各電極パッド７０から高周波信号が漏れないよう、アイソレーション対策として、高濃度不純物領域１００ｂが配置されている。
【００８１】
つまり、抵抗Ｒ３と出力端子パッドＯ１の離間距離を４μｍ程度まで近接して配置することにより、抵抗Ｒ３を構成するｎ＋型領域と、近接する高濃度不純物領域１００ｂは、半絶縁性基板５１を挟んで保護素子２００となる。つまり、制御端子パッドＣ２とＦＥＴ３のゲート電極６９との接続手段である抵抗Ｒ３の一部が例えば第１ｎ＋型領域２０１であり、出力端子パッドＯ１周辺の高濃度不純物領域１００ｂの一部が例えば第２ｎ＋型領域２０２である。また、保護素子２００の第１のｎ＋型領域２０１が制御端子パッドＣ２と接続し、第２ｎ＋型領域２０２は、出力端子パッドＯ２と接続する。すなわち、制御端子Ｃｔｌ−２−出力端子ＯＵＴ−１間、つまりＦＥＴ３のソース−ゲート端子間（又はドレイン−ゲート端子間）に並列に保護素子２００を接続したことになる。
【００８２】
この保護素子２００により、ゲート電極とソース電極間又は前記ゲート電極とドレイン電極間に外部より印加される静電エネルギーを保護素子２００の２つのｎ＋型領域２０１、２０２間で放電させることができる。つまり、ゲート電極とソース電極間又はゲート電極とドレイン電極間に到達する静電エネルギーを両電極間の静電破壊電圧を超えない程度に減衰させることができる。具体的には、シャントＦＥＴ（ＦＥＴ３およびＦＥＴ４）のゲート電極およびソース電極間又はゲート電極およびドレイン電極間の静電破壊電圧を、保護素子２００の接続前と比較して２０Ｖ以上向上させ、スイッチ回路装置としての静電破壊電圧を２００Ｖ以上にすることができる。
【００８３】
ここで、第１ｎ＋型領域２０１は、図示は省略するが制御端子パッドＣ２または制御端子パッドＣ２に接続する配線と接続しても良い。また、第２ｎ＋型領域は出力端子パッドＯ２に接続する配線と接続しても良い。
【００８４】
また、保護素子２００は、出力端子パッドＯ１に近接し、出力端子パッドＯ１の一辺に沿って配置される。また、保護素子２００は、信号が印加される制御端子パッドＣ２からチャネル領域に至る経路途中に接続できる。これにより、スイッチ回路装置の出力端子ＯＵＴ−１と制御端子Ｃｔｌ−２間に印加された静電エネルギーをＦＥＴ３のソース電極（又はドレイン電極）―ゲート電極間に到達する前に、その到達過程において減衰させることができる。
【００８５】
ここで、保護素子２００がパッドに添って近接している距離は長い方がより多くの静電エネルギーを減衰させることができるため、１０μｍ以上が望ましい。
【００８６】
図４では、保護素子２００は、出力端子パッドＯ１の１辺に添って配置した図を示したが、例えば抵抗Ｒ３を曲折して、出力端子パッドＯ１の２辺に添ってＬ字形状に配置すれば、パッドと近接して配置する保護素子２００の長さを稼げるので静電エネルギーの減衰により効果的である。一方図の如く、例えば出力端子パッドＯ１とチップのスクライブラインの間に配置すれば、保護素子２００を接続することによるチップ内の有効面積を低減させることがない。
【００８７】
図５は電極パッド付近のＡ−Ａ線断面図を示す。尚、スイッチ回路装置を構成する各電極パッドは全て同様の構成である。
【００８８】
図の如く電極パッド７０の一番下のゲート金属層６８は、ＧａＡｓ半絶縁性基板とショットキ接合を形成しており、その近傍に設けられた高濃度不純物領域１００ｂと各電極パッドは基板５１を介して接続している。すなわち抵抗Ｒ３の一部と、第３の高濃度不純物領域となる高濃度不純物領域１００ｂの一部とが半絶縁性基板５１を挟んで保護素子２００となり、例えば第２ｎ＋型領域２０２が半絶縁基板５１（絶縁領域２０３）を介して金属電極２０４と接続する構造である。高濃度不純物領域１００ｂの端部から０μｍから５μｍ外側に離間して金属電極２０４が基板表面とショットキー接合を形成する。この場合金属電極２０４はゲート金属層６８からなる出力端子パッドＯ２の一部であるが、出力端子パッドＯ２に接続する配線の一部であっても良い（図３（Ｂ）参照）。尚、この接続例は一例であり、図３に示すすべての接続形態が考えられる。
【００８９】
図６には、図４のスイッチ回路装置の一部の断面図および回路概要図を示す。図６（Ａ）は図４のＢ−Ｂ線断面図であり１組のＦＥＴを示す。尚、スイッチ回路装置を構成する各電極パッドおよびスイッチ動作を行うＦＥＴ１、ＦＥＴ２およびシャントＦＥＴであるＦＥＴ３、ＦＥＴ４は全て同様の構成である。
【００９０】
図６（Ａ）の如く、基板５１にはｎ型イオン注入層による動作層５２とその両側にソース領域５６およびドレイン領域５７を形成するｎ＋型の不純物領域が設けられ、動作層５２にはゲート電極６９が設けられ、不純物領域には第１層目のオーミック金属層で形成されるドレイン電極６６およびソース電極６５が設けられる。更にこの上に前述したように３層目のパッド金属層７７で形成されるドレイン電極７６およびソース電極７５が設けられ、各素子の配線等を行っている。
【００９１】
本実施形態では、図４の如く、ＦＥＴ３（ＦＥＴ４）のソース端子Ｓ（又はドレイン端子Ｄ）−ゲート端子Ｇの２端子間に並列に、すなわち出力端子ＯＵＴ−１−制御端子Ｃｔｌ−２間に、保護素子２００を接続する。これにより、対応する２端子間から印加される静電エネルギーに対し、それを一部放電するためのバイパスとなる経路ができるため、弱い接合であるＦＥＴ３のゲート電極６９ショットキ接合にかかる静電エネルギーを軽減することができる。
【００９２】
また、本実施形態においては、従来のＦＥＴがＴｉでチャネル領域とショットキ接合を形成しているのに対し、本実施形態のゲート電極６９はＰｔを埋め込んだゲート電極６９とし、ＦＥＴの飽和電流値を上げ、ＯＮ抵抗値を下げている。また、ドレイン電極６６およびソース電極６５の周囲を覆う窒化膜の上に、ドレイン電極６６およびソース電極６５に沿って酸化膜１２０が設けられる。
【００９３】
この酸化膜１２０は、後に詳述するが、本実施形態のＦＥＴを製造する工程において必要となるものであり、ゲート電極６９のマスク合わせ精度を向上させるため、ＦＥＴのソース領域５６、ドレイン領域５７を形成するｎ＋型領域上に設けられるものである。その製法上、ソース電極６５およびドレイン電極６６に沿って２本ずつ形成される各酸化膜１２０は、１つの側面がソース領域５６またはドレイン領域５７の端部とほぼ一致しており、他の側面がソース電極６５またはドレイン電極６６の端部とほぼ一致している。この酸化膜１２０を設けることによりマスク合わせ精度が向上し、ソースードレイン領域間の距離およびソース−ドレイン電極間の距離が従来よりも縮小する。つまりＦＥＴの飽和電流値を上げ、ＯＮ抵抗値を下げている。
【００９４】
ソース領域５６とドレイン領域５７間のチャネル領域４４（動作層５２）にあるゲート電極６９の長さＬｇは、通常短チャネル効果が発生しない０．５μｍに設計される。ゲート幅Ｗｇは、ソース領域５６およびドレイン領域５７に沿ってチャネル領域４４（動作層５２）にあるゲート電極６９の幅（櫛歯の総和）をいい、スイッチ動作を行うＦＥＴのゲート幅Ｗｇが従来６００μｍであったところを５００μｍにシュリンクしている。また、シャントＦＥＴのゲート幅Ｗｇは３００μｍである。
【００９５】
このように、ＦＥＴ自身のゲート幅Ｗｇを小さくすることにより、ＦＥＴのＯＦＦ容量を減らすこでアイソレーションを向上させることもできる。しかし、一般的にはＦＥＴのゲート幅Ｗｇを従来の６００μｍから５００μｍに小さくすると飽和電流値が下がり、ＯＮ抵抗値が上がってしまう。そこで、ゲート幅Ｗｇを縮小しても従来どおりの飽和電流値、ＯＮ抵抗値を保つため、基本素子としてのＦＥＴの能力を向上させる必要がある。本実施形態では、従来Ｔｉのショットキー接合によるゲート電極であったものを、Ｐｔを埋め込んだゲート電極のＦＥＴとする。
【００９６】
ゲート電極６９は、最下層から、Ｐｔ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕの多層蒸着金属層であり、Ｐｔ層の一部を動作層に埋め込んだ電極構造である。埋め込みのための熱処理後、もともと最下層にＰｔのあった部分は主にＰｔＧａとなり、ＧａＡｓにＰｔが拡散した部分は主にＰｔＡｓ２となる。
【００９７】
ＧａＡｓＦＥＴのチャネル領域とショットキ接合を形成する金属として、ＰｔはＴｉに比べＧａＡｓに対するバリアハイトが高いため、Ｔｉでショットキ接合を形成する従来のＦＥＴに比べＰｔ埋め込みゲートＦＥＴは高い飽和電流値と低いＯＮ抵抗値が得られる。さらにＰｔ埋め込みゲートＦＥＴはゲート電極の一部をチャネル領域に埋め込むことにより、ゲート電極直下の電流の流れる部分がチャネル領域表面から下がる。すなわちチャネル領域は予め所望のＦＥＴ特性が得られるようにゲート電極の埋設分を考慮して深く形成されているため、表面自然空乏層領域から離れ、結晶が良好な低抵抗領域を電流が流れるようなチャネル領域の設計となっている。以上の理由によってもＴｉゲートＦＥＴに比べＰｔ埋め込みゲートＦＥＴは飽和電流値、ＯＮ抵抗値や高周波歪み特性が大幅に改善される。
【００９８】
さらに、本実施形態のＦＥＴは、従来に比べ、ゲート電極形成のマスク合わせ精度を向上させ、製造プロセスを工夫することにより、ソースードレイン間の距離を縮め、基本素子としての特性をますます向上させている。しかし、そのために、製造工程においてソース領域５６およびドレイン領域５７となるｎ＋型領域上にマスク合わせ用の酸化膜１２０を同時に形成し、且つゲート電極６９をＰｔ層の埋め込みで形成している。このため、後に詳述するが、従来例で示した電極パッド７０および配線６２と当接する周辺ｎ＋型領域１６０、１６１が形成できないことになる。
【００９９】
そのため、チップ上の１つの電極パッド７０および配線６２となるゲート金属層６８から基板に延びる空乏層の拡がりを抑制するため、当該ゲート金属層６８と、ＦＥＴや他のゲート金属層６８（他の配線６２および他の電極パッド７０）、不純物拡散領域からなる抵抗Ｒ１〜Ｒ４のいずれかとが少なくとも隣接する部分、または１つのＦＥＴのゲート電極と、ゲート金属層６８、抵抗Ｒ１〜Ｒ４とが少なくとも隣接する部分に、ゲート金属層６８と当接しない高濃度不純物領域１００ｂ、１００ｃを設けている。
【０１００】
さらに、近接するＦＥＴ間に高濃度領域１００ａを設けることで、アイソレーションを向上させ、各ＦＥＴ間の離間距離を大幅に低減できる。
【０１０１】
また、ＦＥＴを形成するためにマスク合わせ用の酸化膜１２０を設けることにより、ゲート電極６９とソース領域５６またはドレイン領域５７とのマスク合わせずれに最大で０．１μｍ確保すればよく、従来０．２μｍ確保しなければならなかったので、その差０．１μｍ分、ゲート電極６９とソース領域５６またはドレイン領域５７間距離をシュリンクできる。具体的には、ソース領域５６およびドレイン領域５７とゲート電極６９間距離を０．６μｍから０．５μｍに縮小でき、さらに同様の理由によりソース領域５６端―ソース電極６５端距離およびドレイン領域５７端―ドレイン電極６６端距離を０．４μｍから０．３μｍに縮小できる。
【０１０２】
つまり、ソース領域５６、ドレイン領域５７とゲート電極６９のマスク合わせ精度を向上し、ソース領域５６、ドレイン領域５７とゲート電極６９の距離をそれぞれ０．１μｍ縮め、ソース領域５６とソース電極６５間、ドレイン領域５７とドレイン電極６６間のマスク合わせ精度を向上し、ソース領域５６端―ソース電極６５端距離およびドレイン領域５７端―ドレイン電極６６端距離をそれぞれ０．１μｍ縮め、トータルとしてソース電極―ドレイン電極間距離を０．４μｍ縮めることができるので、飽和電流値の向上および、ＯＮ抵抗値の低減が実現できる。この効果と前述のＴｉショットキゲートＦＥＴからＰｔ埋め込みゲートＦＥＴへの変更の効果を合わせて、スイッチ動作を行うＦＥＴのゲート幅Ｗｇを５００μｍに低減しても、従来どおりの飽和電流値およびＯＮ抵抗値を確保できることになり、ゲート幅Ｗｇ低減によるアイソレーション向上に大きく寄与している。
【０１０３】
更に、ＦＥＴの基本素子としての性能を向上するために、その製造プロセス上電極パッド７０および配線６２の下に設けていた周辺ｎ＋型領域１６０、１６１が形成できなくなるが、電極パッド７０および配線６２の近傍に高濃度不純物領域１００ｂ、１００ｃを設けることで、従来どおりの所定のアイソレーションを確保することができる。
【０１０４】
本実施形態では、図６（Ｂ）（Ｃ）の如くこれらの高濃度不純物領域１００ｂと抵抗Ｒ３、Ｒ４を用いて保護素子２００とし、弱い接合であるシャントＦＥＴ３およびＦＥＴ４のソース（またはドレイン）端子−ゲート端子間を保護できる。すなわち、スイッチ回路装置の必要構成要素を用いて、尚且つ保護素子２００を接続するためのスペースを特別に確保することなく、スイッチ回路装置の静電破壊電圧を大幅に向上させることができるものである。
【０１０５】
以上に説明した如く、本実施形態ではＦＥＴの動作層はイオン注入によって形成されており、ゲート金属層６８は、半絶縁基板５１表面とショットキー接合を形成している。例えば、同じ化合物半導体でもエピタキシャル層によりＦＥＴの動作層が形成されている場合、イオン注入にり絶縁化した領域で分離を行う必要があり、その場合は、ゲート金属層６８は、絶縁領域とショットキー接合を形成する。絶縁領域の不純物濃度は１×１０１４ｃｍ−３以下であり、抵抗率は１×１０３Ω・ｃｍ以上である。本実施形態でＦＥＴをエピタキシャル層により形成した場合はＦＥＴのチャネル領域４４、抵抗Ｒ１〜Ｒ４、抵抗とゲート電極または抵抗と電極パッドとのコンタクト部分、高濃度不純物領域１００、第１ｎ＋型領域２０１、第２ｎ＋型領域２０２以外の部分が絶縁領域となる。さらにイオン注入による絶縁領域での分離は化合物半導体に限らずＳｉ半導体でも同様である。本明細書においては、このような半絶縁基板の一部および基板に不純物注入により絶縁化された領域を総称して絶縁領域とする。
【０１０６】
また、上記の各ＦＥＴは、ＭＥＳＦＥＴを例に説明したが、接合型ＦＥＴまたはＨＥＭＴであっても良い。
【０１０７】
次に、本発明の半導体装置の製造方法を、上記のスイッチ回路装置を例に図７から図１２を参照して説明する。
【０１０８】
尚、ここでは１つの電極パッドについて説明する。例えば、以下の製造方法により、図４に示すスイッチ回路装置を製造する場合、共通入力端子用の電極パッド、第１および第２制御端子用の電極パッド、第１および第２出力端子用の電極パッドはすべて同様に形成される。尚、高濃度不純物領域１００ａ〜１００ｃは同一構成要素であり、その配置も様々であるので、以下高濃度不純物領域１００として説明する。
【０１０９】
本発明の製造方法は、基板表面に動作層を形成する工程と、前記基板表面に一導電型不純物を注入・拡散して、前記動作層に接してソースおよびドレイン領域を形成し、同時に基板とショットキー接合を形成するゲート金属層が設けられる領域の近傍に高濃度不純物領域を形成する工程と、前記ソース領域、ドレイン領域および高濃度不純物領域上に絶縁膜を形成する工程と、前記絶縁膜にマスク合わせを行うフォトリソグラフィ工程により前記ソースおよびドレイン領域にオーミック金属層を付着し第１ソースおよび第１ドレイン電極を形成する工程と、前記絶縁膜にマスク合わせを行うフォトリソグラフィ工程により前記動作層および前記基板表面とショットキー接合を形成するゲート金属層を付着しゲート電極および第１電極パッドおよび配線を形成する工程と、前記第１ソースおよび第１ドレイン電極と前記第１電極パッド上に、パッド金属層を付着し第２ソースおよび第２ドレイン電極と第２電極パッドを形成する工程とから構成される。
【０１１０】
第１工程：まず、図７に示す如く、基板５１表面に動作層５２を形成する。
【０１１１】
すなわち、ＧａＡｓ等で形成される化合物半導体基板５１全面を約１００Åから２００Åの厚みのスルーイオン注入用シリコン窒化膜５３で被覆する。次に、チップの最外周又は、マスクの所定の領域のＧａＡｓをエッチングして合わせマーク（不図示）を形成し、予定の動作層５２上のレジスト層５４を選択的に窓開けするフォトリソグラフィプロセスを行う。その後、このレジスト層５４をマスクとして予定の動作層５２へ動作層を選択するためにｐ−型を与える不純物（２４Ｍｇ＋）のイオン注入およびｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行う。この結果、ノンドープの基板５１にはｐ−型領域５５と、その上にｎ型動作層５２が形成される。次にアニール用シリコン窒化膜を約５００Åをデポする。
【０１１２】
第２工程：次に図８に示す如く、前記基板表面に一導電型不純物を注入・拡散して、前記動作層に接してソースおよびドレイン領域を形成し、同時に基板とショットキー接合を形成するゲート金属層が設けられる領域の近傍に高濃度不純物領域を形成する。
【０１１３】
前工程で用いたレジスト層５４を除去し、新たに予定のソース領域５６、ドレイン領域５７、予定のショットキー金属層が設けられる近傍のレジスト層５８を選択的に窓開けするフォトリソグラフィプロセスを行う。ショットキー金属層とは、半絶縁基板とショットキー接合を形成するゲート電極および配線、電極パッドの最下層となる金属層（以下ゲート金属層と称する）であるので、予定の配線６２および予定の電極パッド７０部分の近傍が露出することになる。
【０１１４】
続いて、このレジスト層５８をマスクとして予定のソース領域５６およびドレイン領域５７、予定の高濃度不純物領域１００の基板表面にｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行う。これにより、ｎ＋型のソース領域５６およびドレイン領域５７を形成し、同時に高濃度不純物領域１００を形成する。高濃度不純物領域１００は、所定のアイソレーションを確保するため、ゲート金属層が、他のゲート金属層または不純物領域と隣接する領域に、少なくとも設けられる。また、高濃度不純物領域１００は、ゲート金属層の端部から４μｍ程度離間した基板表面に設けられる。チップの最外周又は、マスクの所定の領域に後の工程においてマスク合わせをするためのあわせマーク用にレジスト５８が除去されている。尚、図には示さないが、同一のｎ＋型不純物の注入・拡散工程により抵抗Ｒ１〜Ｒ４も所定の位置に形成される。
【０１１５】
図８の断面図では、高濃度不純物領域１００がＦＥＴのチャネル領域４４、予定の配線６２、予定の電極パッド層７０の近傍でそれぞれを分離するように設けられる図を示している。しかし実際には図４の如く、１つのＦＥＴのゲート電極６９が他のＦＥＴと隣接する領域（高濃度不純物１００ａ）や、電極パッド７０および配線６２となるゲート金属層が、ＦＥＴ、他の電極パッド７０および配線６２、不純物領域からなる抵抗Ｒ１〜Ｒ４のいずれかと少なくとも隣接する領域（高濃度不純物１００ｂ）のゲート金属層の近傍に形成される。
【０１１６】
これにより、近接した抵抗Ｒ３、Ｒ４と高濃度不純物領域１００ｂとが半絶縁の基板５１を挟んで保護素子２００となる。
【０１１７】
第３工程：次に図９の如く、前記ソース領域、ドレイン領域および高濃度不純物領域上に絶縁膜を形成する。高濃度不純物領域１００を形成したレジスト５８を残したまま、全面に酸化膜１２０を堆積する（図９（Ａ））。その後リフトオフによりレジスト５８を除去することで、ソース領域５６およびドレイン領域５７と高濃度不純物領域１００上に酸化膜１２０が残される（図９（Ｂ））。また合わせマーク用にも酸化膜１２０が残され、これらの酸化膜１２０を以降の工程において合わせマーク１３０として利用する。次にイオン注入されたｐ−型領域、ｎ型動作層、およびソース領域、ドレイン領域、高濃度不純物領域となるｎ＋型領域の活性化アニールを行う。
【０１１８】
第４工程：更に、図１０の如く、前記絶縁膜にマスク合わせを行うフォトリソグラフィ工程により前記ソースおよびドレイン領域にオーミック金属層を付着し第１ソースおよび第１ドレイン電極を形成する。
【０１１９】
まず、新たなレジスト６３を設け、予定の第１ソース電極６５および第１ドレイン電極６６を形成する部分を選択的に窓開けするフォトリソグラフィプロセスを行う（図１０（Ａ））。露出した酸化膜１２０とその下層のシリコン窒化膜５３をＣＦ４プラズマにより除去して、ソース領域５６およびドレイン領域５７を露出し（図１０（Ｂ））、引き続いてオーミック金属層６４となるＡｎＧｅ／Ｎｉ／Ａｕの３層を順次真空蒸着して積層する（図１０（Ｃ））。その後、レジスト層６３を除去して、リフトオフによりソース領域５６およびドレイン領域５７上にコンタクトした第１ソース電極６５および第１ドレイン電極６６を残す。引き続いて合金化熱処理により第１ソース電極６５とソース領域５６、および第１ドレイン電極６６とドレイン領域５７のオーミック接合を形成する（図１０（Ｄ））。
【０１２０】
従来はＧａＡｓをエッチングした合わせマークを用いて、動作層５２形成、ソースドレイン領域５６、５７形成、ソースドレイン電極６５、６６形成工程を行っており、マスクアライナーの合わせ精度が０．１μｍであるので、ソース領域５６とソース電極６５間、ドレイン領域５７とドレイン電極６６間のマスク合わせの誤差が最大で０．２μｍの誤差となっていた。ソース領域５６端―ソース電極６５端間距離およびドレイン領域５７端―ドレイン電極６６端間距離は０．２μｍが耐圧の限界であるので、合わせずれを考慮して設計中心で０．４μｍの離間距離を確保しなければならなかった。しかし、本実施形態のごとく、ソース領域５６およびドレイン領域５７形成と同時に合わせマーク１３０を形成することで、ソース領域及びドレイン領域とソース電極及びドレイン電極を直接マスク合わせできるので、ソース領域５６端―ソース電極６５端間距離およびドレイン領域５７端―ドレイン電極６６端間距離を縮小できる。つまりソース領域５６とソース電極６５間、ドレイン領域５７とドレイン電極６６間のマスク合わせずれは最大でも０．１μｍに抑えることができるので、設計中心で０．３μｍの離間距離を確保すればよいことになる。
【０１２１】
第５工程：更に図１１の如く、前記絶縁膜にマスク合わせを行うフォトリソグラフィ工程により前記動作層および前記基板表面とショットキー接合を形成するゲート金属層を付着しゲート電極および第１電極パッドおよび配線を形成する。
【０１２２】
まず図１１（Ａ）では、予定のゲート電極６９、電極パッド７０および配線６２部分を選択的に窓開けするフォトリソグラフィプロセスを行い、予定のゲート電極６９、電極パッド７０および配線６２部分から露出したシリコン窒化膜５３をドライエッチングして、予定のゲート電極６９部分の動作層５２を露出し、予定の配線６２および予定の電極パッド７０部分の基板５１を露出する。予定のゲート電極６９部分の開口部は０．５μｍとし微細化されたゲート電極６９を形成できるようにする。
【０１２３】
次に、図１１（Ｂ）では、動作層５２および露出した基板５１に第２層目の電極としてのゲート金属層６８を付着しゲート電極６９、配線６２および第１電極パッド７０を形成する。すなわち、基板５１に第２層目の電極としてのゲート金属層６８となるＰｔ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕの５層を順次真空蒸着して積層する。
【０１２４】
その後図１１（Ｃ）の如くレジスト層６７を除去してリフトオフにより動作層５２にコンタクトするゲート長０．５μｍのゲート電極６９と、第１電極パッド７０および配線６２を形成し、Ｐｔを埋め込む熱処理を施す。これにより、ゲート電極６９は基板とのショットキー接合を保ったまま動作層５２に一部が埋設される。ここで、この場合の動作層５２の深さは第１の工程で動作層５２を形成する場合に、このゲート電極６９の埋め込み分を考慮して、所望のＦＥＴ特性を得られるように深く形成しておく。
【０１２５】
動作層５２表面（例えば表面から５００Å程度）は、自然空乏層が発生したり、結晶が不均一な領域であるなどで電流が流れず、チャネルとしては有効でない。ゲート電極６９の一部をチャネル領域５２に埋め込むことにより、ゲート電極６９直下の電流の流れる部分がチャネル領域５２表面から下がる。チャネル領域５２は予め所望のＦＥＴ特性が得られるようにゲート電極６９の埋設分を考慮して深く形成されているため、チャネルとして有効活用できる。具体的には電流密度、チャネル抵抗や高周波歪み特性が大幅に改善される利点を有する。
【０１２６】
ここで、ゲート電極６９形成のマスクも、合わせマーク１３０を用いる。すなわち、ソース、ドレイン領域とゲート電極を直接マスク合わせする。これにより、ゲート電極６９とソース領域５６またはドレイン領域５７との合わせずれは、つまりマスクアライナーの合わせ精度と同等となり、最大で０．１μｍに抑えることができる。従来では、別にＧａＡｓをエッチングすることにより設けた合わせマークを介して間接的にゲート電極６９とソース領域５６またはドレイン領域５７をマスク合わせしていたため、ゲート電極６９とソース領域５６またはドレイン領域５７の合わせずれは、マスクアライナーの合わせ精度が０．１μｍのため、最大で０．２μｍとなる。ソース領域５６及びドレイン領域５７とゲート電極６９間は、最低０．４μｍ離間しないと所定の耐圧が確保できないため、マスク合わせ誤差による生産バラツキを考慮して設計中心で０．６μｍの離間距離を確保する必要があったが、本実施形態によれば設計中心で０．５μｍ確保すればよいことになる。
【０１２７】
ここで、酸化膜１２０は、ソース領域５６、ドレイン領域５７と同時に形成される高濃度不純物領域１００上にも設けられるものである。つまり従来の如く電極パッド７０や配線６２下の全面（または周辺部）にアイソレーションの向上のための高濃度不純物領域１００を形成すると、ゲート金属層６８は酸化膜１２０の上に堆積することになる。特に、本実施形態ではＦＥＴの基本性能を向上させるため、Ｐｔの埋め込みによってゲート電極６９を形成している。すなわち、酸化膜１２０上にＰｔを配置することになるが、酸化膜１２０とＰｔは接着強度が弱く、ゲート金属層６８が酸化膜１２０からはがれる問題が発生する。
【０１２８】
そこで、図５および図１１（Ｃ）の如く、電極パッド７０や配線６２とは当接させず、隣接する他のゲート金属層、ＦＥＴ、不純物領域との間に高濃度不純物領域１００を配置することとした。これにより、ゲート金属層から基板に広がる空乏層が、隣接する他のゲート金属層、ＦＥＴ、不純物領域へ到達することを抑制できる。
【０１２９】
つまり、ＦＥＴとしての基本性能を向上できる製造方法であり尚且つ、電極パッド７０および配線６２を構成するゲート金属層からの空乏層の広がりを、近傍に設けた高濃度不純物領域１００により抑制することができ、高周波信号の漏れを防げるものである。
【０１３０】
第７工程：更に、第１ソースおよび第１ドレイン電極と前記第１電極パッド上に第３層目の電極としてのパッド金属層を付着し第２ソースおよび第２ドレイン電極と第２電極パッドを形成する。
【０１３１】
ゲート電極６９、配線６２および第１電極パッド７０を形成した後、ゲート電極６９周辺の動作層５２を保護するために、基板５１表面はシリコン窒化膜よりなるパッシベーション膜７２で被覆される。このパッシベーション膜７２上にフォトリソグラフィプロセスを行い、第１ソース電極６５、第１ドレイン電極６６、ゲート電極６９および第１電極パッド７０とのコンタクト部に対して選択的にレジストの窓開けを行い、その部分のパッシベーション膜７２をドライエッチングする。その後、レジスト層７１は除去される（図１２（Ａ））。
【０１３２】
更に、基板５１全面に新たなレジスト層７３を塗布してフォトリソグラフィプロセスを行い、予定の第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７上のレジストを選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、第３層目の電極としてのパッド金属層７４となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層し、第１ソース電極６５、第１ドレイン電極６６および第１電極パッド７０にコンタクトする第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７が形成される（図１２（Ｂ））。パッド金属層７４の他の部分はレジスト層７３上に付着されるので、レジスト層７３を除去してリフトオフにより第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７のみを残し、他は除去される。なお、一部の配線部分はこのパッド金属層７４を用いて形成されるので、当然その配線部分のパッド金属層７４は残される（図１２（Ｃ））。
【０１３３】
尚、高濃度不純物領域１００の配置例は一例であり、基板とショットキー接合を形成するゲート金属層６８に印可される高周波信号を基板５１を介して他のゲート金属層６８に伝達することを防止する配置であればよい。
【０１３４】
また、図１３および図１４を用いて、第２の実施形態を示す。本実施形態は、従来の製造方法（図１７および図１８参照）により形成されたＦＥＴを集積化したスイッチ回路装置の一例である。
【０１３５】
すなわち、酸化膜１２０によるマスク合わせを行わず、チップの最外周又は、マスクの所定の領域のＧａＡｓ基板５１をエッチングして合わせマークを形成し、全てのフォトリソグラフィのマスクを合わせマークに合わせるものである。
【０１３６】
この場合、酸化膜１２０は形成されないので、電極パッド７０の周辺に、パッドとショットキー接合を形成する第３の高濃度不純物領域である周辺ｎ＋型領域１６０を形成できる。すなわち、保護素子２００は、周辺ｎ＋型領域１６０の一部および、抵抗Ｒ３（Ｒ４）と、その間の半絶縁基板から構成される。
【０１３７】
図１４には、パッド付近のＣ−Ｃ線断面図（図１４（Ａ））およびＦＥＴのＤ−Ｄ線断面図（図１４Ｂ）、ＦＥＴの回路概要図（図１４（Ｃ）、（Ｄ））を示す。
【０１３８】
図１４（Ａ）の如く出力端子パッドＯ１（Ｏ２）の一番下のゲート金属層６８は、ＧａＡｓ半絶縁性基板とショットキ接合を形成しており、周辺ｎ＋型領域１６０の一部である第２ｎ＋型領域２０２は、ゲート金属層６８と当接して配置され、ショットキ接合を形成している。すなわち抵抗Ｒ３（Ｒ４）の一部と、周辺ｎ＋型領域１６０の一部とが半絶縁性基板５１を挟んで保護素子２００となり、第２ｎ＋型２０２が金属電極と接続する構造である（図３（Ａ）参照）。
【０１３９】
図１４（Ｂ）は図１３のＤ−Ｄ線断面図を示す。尚、スイッチ回路装置を構成する各電極パッドおよびスイッチ動作を行うＦＥＴ１、ＦＥＴ２およびシャントＦＥＴであるＦＥＴ３、ＦＥＴ４は全て同様の構成である。
【０１４０】
図の如く、基板５１にはｎ型イオン注入層による動作層５２とその両側にソース領域５６およびドレイン領域５７を形成するｎ＋型の不純物領域が設けられ、動作層５２にはゲート電極６９が設けられ、不純物領域には第１層目のオーミック金属層で形成されるドレイン電極６６およびソース電極６５が設けられる。更にこの上に前述したように３層目のパッド金属層７７で形成されるドレイン電極７６およびソース電極７５が設けられ、各素子の配線等を行っている。動作層５２とゲート電極６９はＴｉでショットキー接合を形成している。
【０１４１】
本実施形態では、図１４（Ｃ）（Ｄ）の如く、ＦＥＴ３（ＦＥＴ４）のソース端子Ｓ（又はドレイン端子Ｄ）−ゲート端子Ｇの２端子間に並列に、すなわち出力端子ＯＵＴ−１−制御端子Ｃｔｌ−２間に、保護素子２００を接続する。これにより、対応する２端子間から印加される静電エネルギーに対し、それを一部放電するためのバイパスとなる経路ができるため、弱い接合であるＦＥＴ３のゲート電極６９ショットキ接合にかかる静電エネルギーを軽減することができる。
【０１４２】
【発明の効果】
以上に詳述した如く、本発明に依れば以下の効果が得られる。
【０１４３】
第１に、スイッチ回路装置の構成要素を利用し、抵抗のパターンを工夫することで保護素子が接続できる。これにより、シヤントＦＥＴのゲート電極およびソース電極間又はゲート電極およびドレイン電極間の静電破壊電圧を保護素子接続前と比較して２０Ｖ以上向上でき、スイッチ回路装置としての静電破壊電圧を２００Ｖ以上にすることができる。
【０１４４】
第２に、電極パッドの一部を保護素子が接続する金属電極として利用し、また電極パッドとスクライブラインの間に保護素子を配置することにより、保護素子を接続することによるチップ内の面積の増大を抑制することができる。
【０１４５】
第３に、アイソレーションを向上するためにパッド周辺に設けた高濃度領域を保護素子の１つの端子とすることができ、アイソレーション向上と静電破壊電圧の向上が実現する。
【０１４６】
第４に、保護素子は、高濃度領域―絶縁領域―高濃度領域からなり、ｐｎ接合を有さないため、保護素子自体の寄生容量が発生しない。スイッチ回路装置と同一基板で保護素子を作りこむことができ、寄生容量の増加をほとんど伴わず、従って高周波特性を劣化させずに、スイッチ回路装置のシャントＦＥＴの静電破壊を防ぐことができる。
【０１４７】
第５にスイッチ回路装置の端子と接続するパッドに近接して保護素子を接続することにより、静電エネルギーの印加直後に放電することができ、より静電破壊電圧の向上に寄与できる。
【０１４８】
第６に、スイッチ回路装置の端子から動作領域への経路途中に保護素子を接続することにより、最も効果的に、動作領域の静電破壊に弱い接合を静電破壊から保護できる。
【０１４９】
第７に、保護素子は、静電エネルギーを放電する面が、水平面となる保護ダイオードと異なり、垂直面になるため、チップ面積の増大をほとんど招くことなく、これを集積化することができるものである。
【図面の簡単な説明】
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための概要図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための平面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための（Ａ）断面図、（Ｂ）回路概要図、（Ｃ）回路概要図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための断面図である。
【図９】本発明を説明するための断面図である。
【図１０】本発明を説明するための断面図である。
【図１１】本発明を説明するための断面図である。
【図１２】本発明を説明するための断面図である。
【図１３】本発明を説明するための平面図である。
【図１４】本発明を説明するための（Ａ）断面図、（Ｂ）断面図、（Ｃ）回路概要図、（Ｄ）回路概要図である。
【図１５】従来例を説明するための（Ａ）回路図、（Ｂ）平面図である。
【図１６】従来例を説明するための（Ａ）断面図、（Ｂ）回路概要図である。
【図１７】従来例を説明するための断面図である。
【図１８】従来例を説明するための断面図である。
【符号の説明】
４４ チャネル領域
５１ ＧａＡｓ基板
５２ 動作層
５３ 窒化膜
５４ レジスト
５６ ソース領域
５７ ドレイン領域
５８ レジスト
６２ 配線
６３ レジスト
６４ オーミック金属層
６５ 第１ソース電極
６６ 第１ドレイン電極
６７ レジスト
６８ ゲート金属層
６９ ゲート電極
７０ 第１電極パッド
７１ レジスト
７２ 窒化膜
７４ パッド金属層
７５ 第２ソース電極
７６ 第２ドレイン電極
７７ 第２電極パッド
１００ 高濃度不純物領域
１００ａ 高濃度不純物領域
１００ｂ 高濃度不純物領域
１００ｃ 高濃度不純物領域
１２０ 酸化膜
１３０ 合わせマーク
１４４ チャネル領域
１５１ ＧａＡｓ基板
１５２ 動作層
１５３ 窒化膜
１５４ レジスト
１５６ ソース領域
１５７ ドレイン領域
１５８ レジスト
１６０ 周辺ｎ＋型領域
１６１ 周辺ｎ＋型領域
１６２ 配線
１６３ レジスト
１６４ オーミック金属層
１６５ 第１ソース電極
１６６ 第１ドレイン電極
１６７ レジスト
１６８ ゲート金属層
１６９ ゲート電極
１７０ 第１電極パッド
１７１ レジスト
１７２ 窒化膜
１７４ パッド金属層
１７５ 第２ソース電極
１７６ 第２ドレイン電極
１７７ 第２電極パッド
２００ 保護素子
２０１ 第１ｎ＋型領域
２０２ 第２ｎ＋型領域
２０３ 絶縁領域
２０４ 金属電極
【発明の属する技術分野】
本発明は、スイッチ回路装置、特に静電破壊電圧を大幅に向上させたスイッチ回路装置に関する。
【０００２】
【従来の技術】
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチ素子が用いられることが多い。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。
【０００３】
図１５から図１８に、従来のＧａＡｓＦＥＴを用いたスイッチ回路装置の一例を説明する（例えば、特許文献１参照。）。
【０００４】
図１５（Ａ）は、ＧａＡｓ ＦＥＴを用いたＳＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ）と呼ばれる化合物半導体装置の原理的な回路図の一例を示す。
【０００５】
第１と第２のＦＥＴ１、ＦＥＴ２のソース（又はドレイン）が共通入力端子ＩＮに接続され、各ＦＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に接続され、そして各ＦＥＴのドレイン（又はソース）が第１と第２の出力端子ＯＵＴ−１、ＯＵＴ−２に接続されたものである。第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される信号は相補信号であり、Ｈレベルの信号が印加されたＦＥＴがＯＮして、入力端子ＩＮに印加された信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【０００６】
図１５（Ｂ）は上記の化合物半導スイッチ回路装置を集積化した平面図である。
【０００７】
図に示す如く、ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２（いずれもゲート幅６００μｍ）を中央部に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ−１、ＯＵＴ−２、制御端子Ｃｔｌ−１、Ｃｔｌ−２に対応するパッドＩ、Ｏ１、Ｏ２、制御端子Ｃ１、Ｃ２が基板の周辺に設けられている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）１６８であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）１７７である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図１５では、パッド金属層と重なるために図示されていない。
【０００８】
各電極パッドおよび配線が隣接する部分では、電極パッド及び配線の下全面（または周辺部）に当接して不純物領域１６０、１６１が設けられる。不純物領域１６０、１６１は、電極パッドまたは配線の基板当接部よりはみ出して設けられ、所定のアイソレーションを確保している。
【０００９】
図１６には、図１５のスイッチ回路装置のＦＥＴの一部の断面図を示す。尚、スイッチ動作を行うＦＥＴ１、ＦＥＴ２およびシャントＦＥＴであるＦＥＴ３、ＦＥＴ４は全て同様の構成であり、各ＦＥＴはソース電極１７５（１６５）、ドレイン電極１７６（１６６）、ゲート電極１６９が櫛歯状に配置されるが、図に示すものはそのうちの１組である。
【００１０】
図１６（Ａ）の如く、基板１５１にはｎ型イオン注入層による動作層１５２とその両側にソース領域１５６およびドレイン領域１５７を形成するｎ＋型の不純物領域が設けられ、動作層１５２にはゲート電極１６９が設けられ、不純物領域には第１層目のオーミック金属層で形成されるドレイン電極１６６およびソース電極１６５が設けられる。更にこの上に前述したように３層目のパッド金属層１７７で形成されるドレイン電極１７６およびソース電極１７５が設けられ、各素子の配線等を行っている。
【００１１】
図１６（Ｂ）の如く、上記に代表されるＭＥＳＦＥＴにおいては、ゲートショットキ接合の容量が小さく、ゲート端子Ｇ−ソース端子Ｓ間またはゲート端子Ｇ−ドレイン端子Ｄ間に、ゲート端子Ｇ側をマイナスにしてサージ電圧を印加する場合が最も静電破壊に弱い。この場合、チャネル領域１４４とチャネル領域１４４表面に設けられたゲート電極１６９との界面に形成されるショットキバリアダイオード１１５に対して逆バイアスに静電気が印加される状態となる。つまり、そのときの等価回路はゲート端子Ｇ−ソース端子Ｓ間およびゲート端子Ｇ−ドレイン端子Ｄ間に、ショットキバリアダイオード１１５が接続された回路となる。
【００１２】
また図１７から図１８に、図１５に示すスイッチ回路装置のＦＥＴ、各端子となるパッドおよび配線の製造方法の一例を示す。尚、ここでは１つの電極パッドについて説明するが、上記の共通入力端子、第１および第２制御端子、第１および第２出力端子に接続する電極パッドはすべて同様の構造である。
【００１３】
ＧａＡｓ等で形成される化合物半導体基板５１全面を約１００Åから２００Åの厚みのスルーイオン注入用シリコン窒化膜１５３で被覆する。次に、チップの最外周又は、マスクの所定の領域のＧａＡｓをエッチングして合わせマーク（不図示）を形成し、レジスト層を選択的に窓開けするフォトリソグラフィプロセスを行い、ｐ−型を与える不純物（２４Ｍｇ＋）のイオン注入およびｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行う。この結果、ノンドープの基板１５１にはｐ−型領域１５５と、その上にｎ型動作層１５２が形成される。
【００１４】
次に、前工程で用いたレジスト層１５４を除去し、新たにレジスト層１５８を設けて、選択的に窓開けするフォトリソグラフィプロセスを行い、ｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行う。これにより、ｎ＋型のソース領域１５６およびドレイン領域１５７を形成し、同時に予定の電極パッド１７０および配線１６２の下の基板表面に周辺ｎ＋型領域１６０、１６１を形成する。また所望のパターンの抵抗Ｒ１およびＲ２も同時に形成される（図１７（Ａ））。
【００１５】
これにより配線１６２および電極パッド１７０と基板１５１は分離され、電極パッド１７０、配線１６２への空乏層が伸びないので、隣接する電極パッド１７０、配線１６２はお互いの離間距離を大幅に近接して設けることが可能となる。次にアニール用のシリコン窒化膜１５３を約５００Åデポし、イオン注入されたｐ−型領域、ｎ型動作層およびｎ＋型領域の活性化アニールを行う。
【００１６】
その後、新たなレジスト層１６３を選択的に窓開けするフォトリソグラフィプロセスを行い、ソース領域１５６およびドレイン領域１５７表面を露出し、オーミック金属層１６４となるＡｎＧｅ／Ｎｉ／Ａｕの３層を順次真空蒸着して積層する。その後、レジスト層１６３を除去して、リフトオフによりソース領域１５６およびドレイン領域１５７上にコンタクトした第１ソース電極１６５および第１ドレイン電極１６６を残す。引き続いて合金化熱処理により第１ソース電極１６５とソース領域１５６、および第１ドレイン電極１６６とドレイン領域１５７のオーミック接合を形成する（図１７（Ｂ））。
【００１７】
次に、新たなレジスト層１６７を選択的に窓開けするフォトリソグラフィプロセスを行い、予定のゲート電極１６９部分の動作層１５２を露出し、予定の配線１６２および予定の電極パッド１７０部分の基板１５１を露出し、ゲート金属層１６８としてＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層し（図１７（Ｃ））、その後リフトオフにより、ゲート電極１６９、第１電極パッド１７０および配線１６２を形成する（図１７（Ｄ））。
【００１８】
更に、基板１５１表面はシリコン窒化膜よりなるパッシベーション膜で被覆し、パッシベーション膜上にフォトリソグラフィプロセスを行い、第１ソース電極１６５、第１ドレイン電極１６６、ゲート電極１６９および第１電極パッド１７０とのコンタクト部に対して選択的にレジストの窓開けを行い、その部分のパッシベーション膜をドライエッチングし、レジスト層１７１を除去する（図１８（Ａ））。
【００１９】
次に、基板１５１全面に新たなレジスト層１７３を塗布してフォトリソグラフィプロセスを行い、予定の第２ソース電極１７５および第２ドレイン電極１７６と第２電極パッド１７７上のレジストを選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、第３層目の電極としてのパッド金属層１７４となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層し、第１ソース電極１６５、第１ドレイン電極１６６および第１電極パッド１７０にコンタクトする第２ソース電極１７５および第２ドレイン電極１７６と第２電極パッド１７７が形成される（図１８（Ｂ））。
【００２０】
パッド金属層１７４の他の部分はレジスト層１７３上に付着されるので、レジスト層１７３を除去してリフトオフにより第２ソース電極１７５および第２ドレイン電極１７６と第２電極パッド１７７のみを残し、他は除去される。なお、一部の配線部分はこのパッド金属層１７４を用いて形成されるので、当然その配線部分のパッド金属層１７４は残される（図１８（Ｃ））。
【００２１】
【特許文献１】
特開平２００２−２３１８９８号公報 （第４頁、第２図）
【００２２】
【発明が解決しようとする課題】
近年ホットスポットの急増に象徴されるように２．４ＧＨｚ帯による無線ブロードバンドが大きな広がりを見せてきている。その伝送レートは１１Ｍｂｐｓと携帯電話の伝送レートよりはるかに大きく、電話線によるＡＤＳＬを家庭内で無線化して各部屋での使用する、コードレス液晶テレビへ信号を無線で配信する、など一般家庭にも浸透し始めてきている。最近、次世代無線ブロードバンドとして、市場が立ちあがろうとしている５ＧＨｚ帯が脚光を浴びており、さらに法改正により戸外でもまもなく使用が認められ使用範囲が大きく広がると予想されている。２．４ＧＨｚ帯に比べ伝送レート５４Ｍｂｐｓとさらに大量の情報をやりとりできるため、高精細な動画を無圧縮で送れるなどの期待が大きく、そのための機器の開発、ネットワークの構築が急がれている。
【００２３】
５ＧＨｚ帯ブロードバンド用機器には、２．４ＧＨｚ帯同様、入出力切り替えや、アンテナ切り替えにＧａＡｓスイッチＩＣが使用される。２．４ＧＨｚに比べ２倍の周波数となるため、寄生容量がアイソレーションの悪化に大きく影響してくる。その対策として、２．４ＧＨｚ帯スイッチＩＣでは使用しなかったシャントＦＥＴを用いた回路で、ＯＦＦ側ＦＥＴに漏れた信号を高周波ＧＮＤに逃がすという、アイソレーションを向上するための手段が必要不可欠となった。
【００２４】
しかしこのシャントＦＥＴはゲート幅が小さいため、寄生容量が小さく、静電破壊電圧が低いという問題があった。
【００２５】
【課題を解決するための手段】
本発明は上述した諸々の事情に鑑み成されたものであり、第１に、基板上の絶縁領域と、前記基板に設けたチャネル領域表面に接続するソース電極、ゲート電極およびドレイン電極を設けた第１および第２のＦＥＴと、前記第１および第２のＦＥＴのソース電極あるいはドレイン電極に共通に接続する共通入力端子と、前記第１および第２のＦＥＴのドレイン電極あるいはソース電極にそれぞれ接続する第１および第２の出力端子と、前記第１および第２のＦＥＴのゲート電極のいずれかにそれぞれ接続する第１および第２の制御端子と、前記両制御端子と前記ゲート電極とを接続する接続手段と、前記第１および第２の出力端子とそれぞれソース電極またはドレイン電極を接続し、ドレイン電極またはソース電極を高周波ＧＮＤ端子と接続し、ゲート電極をそれぞれ第２又は第１の制御端子と接続した第３および第４のＦＥＴからなるスイッチ回路装置において、前記第３および第４のＦＥＴのうち少なくとも１つのＦＥＴの前記ゲート電極およびソース電極間又は前記ゲート電極およびドレイン電極間に、第１の高濃度不純物領域と第２の高濃度不純物領域の間に前記絶縁領域を配置した保護素子を並列に接続し、前記ゲート電極とソース電極間又は前記ゲート電極とドレイン電極間に外部より印加される静電エネルギーを前記保護素子で放電させ、前記ゲート電極とソース電極間又は前記ゲート電極とドレイン電極間に到達する静電エネルギーを前記電極間の静電破壊電圧を超えない程度に減衰させることにより解決するものである。
【００２６】
また、前記少なくとも１つのＦＥＴの前記ゲート電極およびソース電極間又は前記ゲート電極およびドレイン電極間の静電破壊電圧を前記保護素子の接続前と比較して２０Ｖ以上向上させることを特徴とするものである。
【００２７】
また、前記スイッチ回路装置の静電破壊電圧を２００Ｖ以上にすることを特徴とするものである。
【００２８】
また、前記保護素子は、前記少なくとも１つの出力端子が接続するボンディングパッドの少なくとも一辺に沿って配置されることを特徴とするものである。
【００２９】
また、前記第１の高濃度不純物領域は、前記少なくとも１つの制御端子が接続するボンディングパッドまたはボンディングパッドに接続する配線と接続することを特徴とするものである。
【００３０】
また、前記第１の高濃度不純物領域は、前記少なくとも１つの制御端子が接続するボンディングパッドと前記少なくとも１つのＦＥＴの前記ゲート電極とを接続する抵抗の一部であることを特徴とするものである。
【００３１】
また、前記第２の高濃度不純物領域は、前記少なくとも１つの出力端子が接続するボンディングパッド又はボンディングパッドに接続する配線と接続することを特徴とするものである。
【００３２】
また、第２の高濃度不純物領域は、前記少なくとも１つの出力端子のボンディングパッド又はボンディングパッドに接続する配線の、周辺に設けられた第３の高濃度不純物領域の一部であることを特徴とするものである。
【００３３】
また、前記絶縁領域は基板に設けられた不純物注入領域であることを特徴とするものである。
【００３４】
また、前記絶縁領域は半絶縁基板の一部であることを特徴とするものである。
【００３５】
また、前記絶縁領域の不純物濃度は１×１０１４ｃｍ−３以下であることを特徴とするものである。
【００３６】
また、前記保護素子の第１および第２の高濃度不純物領域は静電エネルギーを通すことのできる距離で離間することを特徴とするものである。
【００３７】
また、前記第１および第２の高濃度不純物領域の不純物濃度はともに１×１０１７ｃｍ−３以上であることを特徴とするものである。
【００３８】
また、前記絶縁領域の抵抗率は１×１０３Ω・ｃｍ以上であることを特徴とするものである。
【００３９】
また、前記第１および第２の高濃度不純物領域の少なくとも一方は金属電極と接続し、且つ前記金属電極は、前記各端子が接続するボンディングパッドまたは該ボンディングパッドに接続する配線の少なくとも１つと接続することをすることを特徴とするものである。
【００４０】
また、前記金属電極は、前記第１および第２の高濃度不純物領域の少なくとも一方とショットキ接合を形成することを特徴とするものである。
【００４１】
また、前記金属電極は第１および／または第２の高濃度不純物領域端部から０μｍから５μｍ外側で前記絶縁領域表面とショットキ接合を形成することを特徴とするものである。
【００４２】
また、前記ＦＥＴは、ＭＥＳＦＥＴ、接合型ＦＥＴまたはＨＥＭＴであることを特徴とするものである。
【００４３】
【発明の実施の形態】
以下に本発明の実施の形態について図１から図１４を参照して説明する。
【００４４】
図１は、本実施形態のスイッチ回路装置を説明する回路図であり、図１（Ａ）は等価回路図、図１（Ｂ）はチップパターンに沿った回路概要図である。
【００４５】
５ＧＨｚ帯ブロードバンド用機器には、２．４ＧＨｚ帯同様、入出力切り替えや、アンテナ切り替えにＧａＡｓスイッチＩＣが使用される。２．４ＧＨｚに比べ２倍の周波数となるため、寄生容量がアイソレーションの悪化に大きく影響してくる。その対策として、２．４ＧＨｚ帯スイッチＩＣでは使用しなかったシャントＦＥＴを用いた回路で、ＯＦＦ側ＦＥＴに漏れた信号をＧＮＤに逃がすという、アイソレーションを向上するための手段を設けるものである。
【００４６】
この回路では、スイッチを行うＦＥＴ１とＦＥＴ２の出力端子ＯＵＴ−１とＯＵＴ−２と接地間にシャントＦＥＴ３、ＦＥＴ４を接続し、このシャントＦＥＴ３、ＦＥＴ４のゲートにはＦＥＴ２とＦＥＴ１への制御端子Ｃｔｌ−２、Ｃｔｌ−１の相補信号を印可している。この結果、ＦＥＴ１がＯＮのときはシャントＦＥＴ４がＯＮし、ＦＥＴ２およびシャントＦＥＴ３がＯＦＦしている。
【００４７】
この回路で、共通入力端子ＩＮ−出力端子ＯＵＴ−１の信号経路がオンし、共通入力端子ＩＮ−出力端子ＯＵＴ−２の信号経路がオフした場合は、シャントＦＥＴ４がオンしているので出力端子ＯＵＴ−２への入力信号の漏れは接地された外付けのコンデンサＣを介して接地に逃げ、シャントＦＥＴが無かった従来例に比べアイソレーションが向上できる。
【００４８】
この回路で、制御端子Ｃｔｌ−１は抵抗Ｒ１を介してＦＥＴ１のゲート電極に接続し、抵抗Ｒ４を介してＦＥＴ４のゲート電極に接続している。また、制御端子Ｃｔｌ−２は抵抗Ｒ２を介してＦＥＴ２のゲート電極に接続し、抵抗Ｒ３を介してＦＥＴ３のゲート電極に接続している。シャントＦＥＴ３のソース電極（またはドレイン電極）は出力端子ＯＵＴ−１に接続し、シャントＦＥＴ４のソース電極（またはドレイン電極）は出力端子ＯＵＴ−２に接続する。
【００４９】
本発明の実施形態では、シャントＦＥＴのゲート−ソース端子（またはドレイン端子間）との間に、並列に保護素子２００を接続するものである。すなわち、ＦＥＴ３に接続する出力端子ＯＵＴ−１−制御端子Ｃｔｌ−２間およびＦＥＴ４に接続する出力端子ＯＵＴ−２−制御端子Ｃｔｌ−１間である。
【００５０】
静電破壊からの保護は、弱い接合であるゲート電極のショットキ接合にかかる静電エネルギーを軽減すれば良い。本実施形態は、シャントＦＥＴ３およびＦＥＴ４の、ソース（またはドレイン）−ゲート端子間に並列に保護素子２００を接続し、対応する２端子間から印加される静電エネルギーに対し、それを一部放電するためのバイパスとなる経路を設けることにより、静電破壊から弱い接合を保護するものである。
【００５１】
すなわち、静電破壊強度が最も弱いＦＥＴチャネル領域４４上の、ゲートショットキ接合に至る静電エネルギーを減少させ、ＦＥＴ３、ＦＥＴ４を静電破壊から保護することができる。
【００５２】
ここで保護素子２００について図２を用いて説明する。
【００５３】
本明細書における保護素子２００とは、図の如く、近接する第１の高濃度不純物領域２０１と第２の高濃度不純物領域２０２の２端子間に絶縁領域２０３を配置した素子である。第１および第２の高濃度不純物領域２０１、２０２は、基板２０１にイオン注入及び拡散により設けられる。本明細書においては、以降これら高濃度不純物領域を、第１ｎ＋型領域２０１、第２ｎ＋型領域２０２として説明するが、これらは同じ導電型の不純物に限らず、異なる導電型の不純物でも良い。第１および第２ｎ＋型領域２０１、２０２は、静電エネルギーを通せる距離、例えば４μｍ程度離間して設けられ、その不純物濃度は、共に１×１０１７ｃｍ−３以上である。また、第１および第２ｎ＋型領域２０１、２０２の間には絶縁領域２０３が当接して配置される。ここで、絶縁領域２０３とは、電気的に完全な絶縁ではなく、半絶縁性基板の一部、または基板２０１に不純物をイオン注入して絶縁化した絶縁化領域である。また、絶縁領域２０３の不純物濃度は、１×１０１４ｃｍ−３以下程度、抵抗率は１×１０３Ω・ｃｍ以上が望ましい。
【００５４】
絶縁領域２０３の両端に当接して高濃度不純物領域２０１、２０２を配置し、２つの高濃度不純物領域２０１、２０２の離間距離を４μｍ程度にすると、２つの高濃度不純物領域２０１、２０２がそれぞれ接続するＦＥＴの２端子間に向かって外部より印加される静電エネルギーを、絶縁領域２０３を介して放電することができる。
【００５５】
この２つのｎ＋型領域の離間距離４μｍは、静電エネルギーを通すのに適当な距離であり、１０μｍ以上離間すると保護素子間での放電が確実でない。ｎ＋型領域の不純物濃度および絶縁領域の抵抗値も、同様である。
【００５６】
通常のＦＥＴ動作では静電気のように高い電圧が印加されることがないため、４μｍの絶縁領域を信号が通ることは無い。またマイクロ波のような高周波でも同様に４μｍの絶縁領域を信号が通ることは無い。従って通常の動作では、保護素子は特性に何ら影響を及ぼさないため、存在しないのと同じである。しかし静電気は瞬間的に高い電圧が印加される現象であり、そのときは４μｍの絶縁領域を静電エネルギーが通り、高濃度不純物領域間で放電する。また絶縁領域の厚みが１０μｍ以上になると、静電気にとっても抵抗が大きく放電しにくくなる。
【００５７】
これら、第１ｎ＋型領域２０１および第２ｎ＋型領域２０２を、被保護素子となるスイッチ回路装置を構成するＦＥＴの２つの端子間に並列に接続する。第１および第２ｎ＋型領域２０１、２０２はそのまま保護素子２００の端子としてもよいし、更に金属電極２０４を設けても良い。
【００５８】
図３に、保護素子２００に金属電極２０４を設ける場合を示す。この金属電極２０４は、被保護素子であるＦＥＴ３、ＦＥＴ４の端子と接続するボンディングパッド、またはボンディングパッドに接続する配線と接続する。尚、一例として半絶縁基板５１に保護素子２００および金属電極２０４を設ける場合を説明する。すなわち保護素子２００の絶縁領域２０３は半絶縁基板５１の一部であるが、これに限らず、不純物により絶縁化された領域でも良い。この場合、金属電極２０４がショットキー接合を形成する基板表面も不純物により絶縁化された領域とする。
【００５９】
図３（Ａ）は、金属電極２０４が、第１ｎ＋型領域２０１および／又は第２ｎ＋型領域２０２表面とショットキ接合を形成するものである。マスク合わせ精度及び両ｎ＋領域２０１、２０２の抵抗分を考慮し、絶縁領域２０３端部から０．１μｍから５μｍ離間して、第１、第２ｎ＋型領域２０１、２０２表面に設けられる。５μｍ以上離間すると抵抗分が大きく静電気が通りにくくなる。金属電極２０４は、第１、第２ｎ＋型領域２０１、２０２上のみに設けられても良いし、その一部が、半絶縁基板５１に延在され基板表面とショットキ接合を形成しても良い。
【００６０】
また、図３（Ｂ）の如く、金属電極２０４は第１、および／又は第２ｎ＋型領域２０１、２０２とは直接接続せず、金属電極２０４は第１および／または第２のｎ＋型領域２０１、２０２端部から０μｍから５μｍ程度外側で基板５１とショットキ接合を形成する構造でもよい。すなわち、第１、第２ｎ＋型領域２０１、２０２と金属電極２０４は接する必要はなく、５μｍ以内であれば半絶縁基板を介してｎ＋型領域と金属電極２０４とは充分な接続を確保できる。
【００６１】
尚、これら金属電極２０４は、スイッチ回路装置の各端子が接続するボンディングパッドの一部またはボンディングパッドに接続する配線の一部であると尚よく、後に詳述するがこれらを利用することで、保護素子２００を接続することによるチップ面積の増大を防ぐことができる。
【００６２】
図４は、図１のスイッチ回路装置を集積化した化合物半導体スイッチ回路装置の一例を示す平面図である。
【００６３】
基板は、例えば化合物半導体基板５１（例えばＧａＡｓ）であり、この基板にスイッチを行うＦＥＴ１およびＦＥＴ２（いずれもゲート幅５００μｍ）を左右の中央部に配置し、その下方にシャントＦＥＴ３およびシャントＦＥＴ４（いずれもゲート幅３００μｍ）を配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ−１、ＯＵＴ−２、制御端子Ｃｔｌ−１、Ｃｔｌ−２、接地端子ＧＮＤに対応する電極パッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２、Ｇが基板の周辺に設けられている。スイッチを行うＦＥＴ１およびＦＥＴ２を設け、更にシャントＦＥＴ３およびシャントＦＥＴ４のソース電極（あるいはドレイン電極）はＦＥＴ１およびＦＥＴ２に接続され、シャントＦＥＴ３およびシャントＦＥＴ４のドレイン電極（あるいはソース電極）は高周波接地に対応する電極パッドＧに接続されている。尚、ここでの図示は省略するが電極パッドＧは外付けのコンデンサＣを介し接地端子ＧＮＤに接続する。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成され、半絶縁基板５１表面とショットキー接合を形成するゲート金属層６８（Ｐｔ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕ）であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層７７（Ｔｉ／Ｐｔ／Ａｕ）である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ゲート電極および各抵抗両端の取り出し電極を形成するものであり、図４では、パッド金属層と重なるために図示されていない。
【００６４】
図４で、ＦＥＴ１（ＦＥＴ２も同様）は、下側から伸びる６本の櫛歯状の第３層目のパッド金属層７７が出力端子ＯＵＴ−１（ＯＵＴ−２）に接続されるソース電極７５（あるいはドレイン電極）であり、この下に第１層目オーミック金属層で形成されるソース電極６５（あるいはドレイン電極）がある。また上側から伸びる櫛歯状の６本の第３層目のパッド金属層７７が共通入力端子ＩＮに接続されるドレイン電極７６（あるいはソース電極）であり、この下に第１層目のオーミック金属層で形成されるドレイン電極６６（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層６８で形成されるゲート電極６９が櫛歯形状に配置され、ＦＥＴのチャネル領域を構成している。
【００６５】
また、シャントＦＥＴであるＦＥＴ３（ＦＥＴ４も同様）は、下側から伸びる櫛歯状の４本の第３層目のパッド金属層７７が接地端子ＧＮＤに接続されるソース電極７５（あるいはドレイン電極）であり、この下に第１層目オーミック金属層で形成されるソース電極６５（あるいはドレイン電極）がある。また上側から伸びる櫛歯状の４本の第３層目のパッド金属層７７が出力端子ＯＵＴ−１（ＯＵＴ−２）に接続されるドレイン電極７６（あるいはソース電極）であり、この下に第１層目のオーミック金属層で形成されるドレイン電極６６（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層６８で形成されるゲート電極６９が櫛歯形状に配置されて、チャネル領域を構成している。
【００６６】
更に、制御端子Ｃｔｌ−１は抵抗Ｒ１を介してＦＥＴ１のゲート電極に接続し、抵抗Ｒ４を介してＦＥＴ４のゲート電極に接続している。また、制御端子Ｃｔｌ−２は抵抗Ｒ２を介してＦＥＴ２のゲート電極に接続し、抵抗Ｒ３を介してＦＥＴ３のゲート電極に接続している。これらの抵抗Ｒ１〜Ｒ４は、例えばｎ＋型の不純物拡散領域であり、その不純物濃度は１×１０１７ｃｍ−３以上である。
【００６７】
更に、各ＦＥＴのゲート電極６９近傍の基板表面には、例えばｎ＋型の高濃度不純物領域１００ａを設ける。具体的には、ＦＥＴ１の櫛歯状のゲート電極６９の先端部分６９ａおよびＦＥＴ２の櫛歯状のゲート電極６９の先端部分６９ａが、対向配置されるＦＥＴ３およびＦＥＴ４と少なくとも隣接する部分である。ここでゲート電極の先端部分６９ａとは、櫛歯状のゲート電極６９を束ねた側と逆側をいい、また、ゲート電極６９がチャネル領域から延在され、基板とショットキー接合を形成している領域である。高濃度不純物領域１００ａは、各ゲート電極先端部分６９ａから約４μｍの離間距離で配置される。
【００６８】
また、高濃度不純物領域１００ａは、ＦＥＴ１およびＦＥＴ２と対向配置されるＦＥＴ３のゲート電極先端部分６９ａとＦＥＴ４のゲート電極先端部分６９ａからも４μｍの離間距離で配置されている。すなわち、本実施形態のパターンにおいては高濃度不純物領域１００ａはスイッチの動作を行うＦＥＴ１、ＦＥＴ２と、対向配置されるシャントＦＥＴであるＦＥＴ３、ＦＥＴ４間に設けられる。
【００６９】
この高濃度不純物領域１００ａにより、基板とショットキー接合を形成するゲート電極６９から前記基板に延びる空乏層の広がりを抑制することができる。基板とショットキー接合を形成する金属層においては、その金属層を伝わる高周波信号に応じて、基板に広がる空乏層の電界が変動することにより、空乏層が到達する隣接した電極などに高周波信号が漏れる場合がある。
【００７０】
しかし、ゲート電極６９が隣接するように配置されたＦＥＴ１とＦＥＴ３およびＥＦＴ２とＦＥＴ４の間の基板５１表面にｎ＋型の高濃度不純物領域１００ａが設けられれば、不純物がドープされていない基板５１（半絶縁性であるが、基板抵抗値は１×１０７〜１×１０８Ω・ｃｍ）表面と異なり、不純物濃度が高くなる（イオン種 ２９Ｓｉ＋で濃度は１〜５×１０８ｃｍ−３）。これにより各ＦＥＴのゲート電極６９は分離され、隣接するＦＥＴ（ソース領域、ドレイン領域、チャネル領域の不純物領域やゲート電極）への空乏層が伸びないので、隣接するＦＥＴはお互いの離間距離を大幅に近接して設けることが可能となる。
【００７１】
このように高濃度不純物領域１００ａを設けることにより、ＦＥＴ１およびＦＥＴ２のゲート電極から基板に広がる空乏層が、隣接して対向配置されたＦＥＴ３およびＦＥＴ４のゲート電極、ソース領域およびドレイン領域、チャネル領域に到達することを防ぎ、高周波信号の漏出を抑制できる。
【００７２】
具体的には、ゲート電極６９の先端部分６９ａから高濃度不純物領域１００ａまでの離間距離を４μｍにすれば、所定のアイソレーションを確保するには十分である。
【００７３】
この高濃度不純物領域１００ａの不純物濃度も、抵抗Ｒ１〜Ｒ４と同様に１×１０１７ｃｍ−３以上である。また、図４の如くその一部がボンディングパッドまたはボンディングパッドに接続する配線等の金属層と接続し、ＤＣ電位、ＧＮＤ電位または高周波ＧＮＤ電位が印加されると、アイソレーションの向上により効果的である。
【００７４】
また、基板とショットキー接合を形成するゲート金属層６８からなる電極パッド７０および配線６２の近傍にも高濃度不純物領域１００ｂを配置する。更には１つのＦＥＴのゲート電極が、ゲート金属層６８からなる電極パッドおよび配線６２と隣接する領域にも高濃度不純物領域１００ｃを設ける。これにより、基板とショットキー接合を形成するゲート電極６８、電極パッド７０および配線６２から基板に広がる空乏層により高周波信号が漏出することを抑制できる。
【００７５】
尚、高濃度不純物領域１００ａ〜１００ｃは、その配置される場所を明確にするために符号を変えているだけであり、本実施形態においてアイソレーションを向上させる効果としては全く同一の構成要素である。すなわち、高濃度不純物領域１００ｂ、１００ｃの不純物濃度は、高濃度不純物領域１００ａと同様１×１０１７ｃｍ−３以上である。また、図示は省略するが、この高濃度不純物領域１００ｂ、１００ｃにも金属電極を接続し、金属電極をＧＮＤに接続すると、アイソレーション向上に効果的である。
【００７６】
本実施形態の特徴は、ｎ＋型不純物の拡散領域である抵抗と、高濃度不純物領域１００の一部を利用してシャントＦＥＴのソース端子Ｓ（またはドレイン端子Ｄ）−ゲート端子Ｇ間に並列に保護素子２００を接続するものである。
【００７７】
前述の如くＦＥＴにおいて、最も静電破壊電圧が低いのはゲート端子Ｇと動作層５２とのショットキ接合部分である。つまり、ゲート−ドレイン端子間、又はゲート−ソース端子間に印加された静電エネルギーが、ゲートショットキ接合に到達したとき、到達した静電エネルギーがチャネル領域のゲート電極とソース電極間、またはゲート電極とドレイン電極間の静電破壊電圧を上回る場合、ゲートショットキ接合が破壊に至る。
【００７８】
ここで、ＦＥＴ３側とＦＥＴ４側は対称であり、全く同様であるので、ＦＥＴ３側を例に説明する。
【００７９】
静電エネルギーを減衰させる１つの方法として、Ｒ３の抵抗値を大きくする方法が考えられるが、Ｒ３を大きくし過ぎると、スイッチ回路装置のスイッチング時間が大きくなり過ぎる。そこで、本実施形態においては保護素子２００を用いて静電エネルギーを減衰させることとした。
【００８０】
ここで、前述の如く抵抗Ｒ１〜Ｒ４はｎ＋型不純物領域で形成されている。また、各電極パッド７０の周辺には、各電極パッド７０から高周波信号が漏れないよう、アイソレーション対策として、高濃度不純物領域１００ｂが配置されている。
【００８１】
つまり、抵抗Ｒ３と出力端子パッドＯ１の離間距離を４μｍ程度まで近接して配置することにより、抵抗Ｒ３を構成するｎ＋型領域と、近接する高濃度不純物領域１００ｂは、半絶縁性基板５１を挟んで保護素子２００となる。つまり、制御端子パッドＣ２とＦＥＴ３のゲート電極６９との接続手段である抵抗Ｒ３の一部が例えば第１ｎ＋型領域２０１であり、出力端子パッドＯ１周辺の高濃度不純物領域１００ｂの一部が例えば第２ｎ＋型領域２０２である。また、保護素子２００の第１のｎ＋型領域２０１が制御端子パッドＣ２と接続し、第２ｎ＋型領域２０２は、出力端子パッドＯ２と接続する。すなわち、制御端子Ｃｔｌ−２−出力端子ＯＵＴ−１間、つまりＦＥＴ３のソース−ゲート端子間（又はドレイン−ゲート端子間）に並列に保護素子２００を接続したことになる。
【００８２】
この保護素子２００により、ゲート電極とソース電極間又は前記ゲート電極とドレイン電極間に外部より印加される静電エネルギーを保護素子２００の２つのｎ＋型領域２０１、２０２間で放電させることができる。つまり、ゲート電極とソース電極間又はゲート電極とドレイン電極間に到達する静電エネルギーを両電極間の静電破壊電圧を超えない程度に減衰させることができる。具体的には、シャントＦＥＴ（ＦＥＴ３およびＦＥＴ４）のゲート電極およびソース電極間又はゲート電極およびドレイン電極間の静電破壊電圧を、保護素子２００の接続前と比較して２０Ｖ以上向上させ、スイッチ回路装置としての静電破壊電圧を２００Ｖ以上にすることができる。
【００８３】
ここで、第１ｎ＋型領域２０１は、図示は省略するが制御端子パッドＣ２または制御端子パッドＣ２に接続する配線と接続しても良い。また、第２ｎ＋型領域は出力端子パッドＯ２に接続する配線と接続しても良い。
【００８４】
また、保護素子２００は、出力端子パッドＯ１に近接し、出力端子パッドＯ１の一辺に沿って配置される。また、保護素子２００は、信号が印加される制御端子パッドＣ２からチャネル領域に至る経路途中に接続できる。これにより、スイッチ回路装置の出力端子ＯＵＴ−１と制御端子Ｃｔｌ−２間に印加された静電エネルギーをＦＥＴ３のソース電極（又はドレイン電極）―ゲート電極間に到達する前に、その到達過程において減衰させることができる。
【００８５】
ここで、保護素子２００がパッドに添って近接している距離は長い方がより多くの静電エネルギーを減衰させることができるため、１０μｍ以上が望ましい。
【００８６】
図４では、保護素子２００は、出力端子パッドＯ１の１辺に添って配置した図を示したが、例えば抵抗Ｒ３を曲折して、出力端子パッドＯ１の２辺に添ってＬ字形状に配置すれば、パッドと近接して配置する保護素子２００の長さを稼げるので静電エネルギーの減衰により効果的である。一方図の如く、例えば出力端子パッドＯ１とチップのスクライブラインの間に配置すれば、保護素子２００を接続することによるチップ内の有効面積を低減させることがない。
【００８７】
図５は電極パッド付近のＡ−Ａ線断面図を示す。尚、スイッチ回路装置を構成する各電極パッドは全て同様の構成である。
【００８８】
図の如く電極パッド７０の一番下のゲート金属層６８は、ＧａＡｓ半絶縁性基板とショットキ接合を形成しており、その近傍に設けられた高濃度不純物領域１００ｂと各電極パッドは基板５１を介して接続している。すなわち抵抗Ｒ３の一部と、第３の高濃度不純物領域となる高濃度不純物領域１００ｂの一部とが半絶縁性基板５１を挟んで保護素子２００となり、例えば第２ｎ＋型領域２０２が半絶縁基板５１（絶縁領域２０３）を介して金属電極２０４と接続する構造である。高濃度不純物領域１００ｂの端部から０μｍから５μｍ外側に離間して金属電極２０４が基板表面とショットキー接合を形成する。この場合金属電極２０４はゲート金属層６８からなる出力端子パッドＯ２の一部であるが、出力端子パッドＯ２に接続する配線の一部であっても良い（図３（Ｂ）参照）。尚、この接続例は一例であり、図３に示すすべての接続形態が考えられる。
【００８９】
図６には、図４のスイッチ回路装置の一部の断面図および回路概要図を示す。図６（Ａ）は図４のＢ−Ｂ線断面図であり１組のＦＥＴを示す。尚、スイッチ回路装置を構成する各電極パッドおよびスイッチ動作を行うＦＥＴ１、ＦＥＴ２およびシャントＦＥＴであるＦＥＴ３、ＦＥＴ４は全て同様の構成である。
【００９０】
図６（Ａ）の如く、基板５１にはｎ型イオン注入層による動作層５２とその両側にソース領域５６およびドレイン領域５７を形成するｎ＋型の不純物領域が設けられ、動作層５２にはゲート電極６９が設けられ、不純物領域には第１層目のオーミック金属層で形成されるドレイン電極６６およびソース電極６５が設けられる。更にこの上に前述したように３層目のパッド金属層７７で形成されるドレイン電極７６およびソース電極７５が設けられ、各素子の配線等を行っている。
【００９１】
本実施形態では、図４の如く、ＦＥＴ３（ＦＥＴ４）のソース端子Ｓ（又はドレイン端子Ｄ）−ゲート端子Ｇの２端子間に並列に、すなわち出力端子ＯＵＴ−１−制御端子Ｃｔｌ−２間に、保護素子２００を接続する。これにより、対応する２端子間から印加される静電エネルギーに対し、それを一部放電するためのバイパスとなる経路ができるため、弱い接合であるＦＥＴ３のゲート電極６９ショットキ接合にかかる静電エネルギーを軽減することができる。
【００９２】
また、本実施形態においては、従来のＦＥＴがＴｉでチャネル領域とショットキ接合を形成しているのに対し、本実施形態のゲート電極６９はＰｔを埋め込んだゲート電極６９とし、ＦＥＴの飽和電流値を上げ、ＯＮ抵抗値を下げている。また、ドレイン電極６６およびソース電極６５の周囲を覆う窒化膜の上に、ドレイン電極６６およびソース電極６５に沿って酸化膜１２０が設けられる。
【００９３】
この酸化膜１２０は、後に詳述するが、本実施形態のＦＥＴを製造する工程において必要となるものであり、ゲート電極６９のマスク合わせ精度を向上させるため、ＦＥＴのソース領域５６、ドレイン領域５７を形成するｎ＋型領域上に設けられるものである。その製法上、ソース電極６５およびドレイン電極６６に沿って２本ずつ形成される各酸化膜１２０は、１つの側面がソース領域５６またはドレイン領域５７の端部とほぼ一致しており、他の側面がソース電極６５またはドレイン電極６６の端部とほぼ一致している。この酸化膜１２０を設けることによりマスク合わせ精度が向上し、ソースードレイン領域間の距離およびソース−ドレイン電極間の距離が従来よりも縮小する。つまりＦＥＴの飽和電流値を上げ、ＯＮ抵抗値を下げている。
【００９４】
ソース領域５６とドレイン領域５７間のチャネル領域４４（動作層５２）にあるゲート電極６９の長さＬｇは、通常短チャネル効果が発生しない０．５μｍに設計される。ゲート幅Ｗｇは、ソース領域５６およびドレイン領域５７に沿ってチャネル領域４４（動作層５２）にあるゲート電極６９の幅（櫛歯の総和）をいい、スイッチ動作を行うＦＥＴのゲート幅Ｗｇが従来６００μｍであったところを５００μｍにシュリンクしている。また、シャントＦＥＴのゲート幅Ｗｇは３００μｍである。
【００９５】
このように、ＦＥＴ自身のゲート幅Ｗｇを小さくすることにより、ＦＥＴのＯＦＦ容量を減らすこでアイソレーションを向上させることもできる。しかし、一般的にはＦＥＴのゲート幅Ｗｇを従来の６００μｍから５００μｍに小さくすると飽和電流値が下がり、ＯＮ抵抗値が上がってしまう。そこで、ゲート幅Ｗｇを縮小しても従来どおりの飽和電流値、ＯＮ抵抗値を保つため、基本素子としてのＦＥＴの能力を向上させる必要がある。本実施形態では、従来Ｔｉのショットキー接合によるゲート電極であったものを、Ｐｔを埋め込んだゲート電極のＦＥＴとする。
【００９６】
ゲート電極６９は、最下層から、Ｐｔ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕの多層蒸着金属層であり、Ｐｔ層の一部を動作層に埋め込んだ電極構造である。埋め込みのための熱処理後、もともと最下層にＰｔのあった部分は主にＰｔＧａとなり、ＧａＡｓにＰｔが拡散した部分は主にＰｔＡｓ２となる。
【００９７】
ＧａＡｓＦＥＴのチャネル領域とショットキ接合を形成する金属として、ＰｔはＴｉに比べＧａＡｓに対するバリアハイトが高いため、Ｔｉでショットキ接合を形成する従来のＦＥＴに比べＰｔ埋め込みゲートＦＥＴは高い飽和電流値と低いＯＮ抵抗値が得られる。さらにＰｔ埋め込みゲートＦＥＴはゲート電極の一部をチャネル領域に埋め込むことにより、ゲート電極直下の電流の流れる部分がチャネル領域表面から下がる。すなわちチャネル領域は予め所望のＦＥＴ特性が得られるようにゲート電極の埋設分を考慮して深く形成されているため、表面自然空乏層領域から離れ、結晶が良好な低抵抗領域を電流が流れるようなチャネル領域の設計となっている。以上の理由によってもＴｉゲートＦＥＴに比べＰｔ埋め込みゲートＦＥＴは飽和電流値、ＯＮ抵抗値や高周波歪み特性が大幅に改善される。
【００９８】
さらに、本実施形態のＦＥＴは、従来に比べ、ゲート電極形成のマスク合わせ精度を向上させ、製造プロセスを工夫することにより、ソースードレイン間の距離を縮め、基本素子としての特性をますます向上させている。しかし、そのために、製造工程においてソース領域５６およびドレイン領域５７となるｎ＋型領域上にマスク合わせ用の酸化膜１２０を同時に形成し、且つゲート電極６９をＰｔ層の埋め込みで形成している。このため、後に詳述するが、従来例で示した電極パッド７０および配線６２と当接する周辺ｎ＋型領域１６０、１６１が形成できないことになる。
【００９９】
そのため、チップ上の１つの電極パッド７０および配線６２となるゲート金属層６８から基板に延びる空乏層の拡がりを抑制するため、当該ゲート金属層６８と、ＦＥＴや他のゲート金属層６８（他の配線６２および他の電極パッド７０）、不純物拡散領域からなる抵抗Ｒ１〜Ｒ４のいずれかとが少なくとも隣接する部分、または１つのＦＥＴのゲート電極と、ゲート金属層６８、抵抗Ｒ１〜Ｒ４とが少なくとも隣接する部分に、ゲート金属層６８と当接しない高濃度不純物領域１００ｂ、１００ｃを設けている。
【０１００】
さらに、近接するＦＥＴ間に高濃度領域１００ａを設けることで、アイソレーションを向上させ、各ＦＥＴ間の離間距離を大幅に低減できる。
【０１０１】
また、ＦＥＴを形成するためにマスク合わせ用の酸化膜１２０を設けることにより、ゲート電極６９とソース領域５６またはドレイン領域５７とのマスク合わせずれに最大で０．１μｍ確保すればよく、従来０．２μｍ確保しなければならなかったので、その差０．１μｍ分、ゲート電極６９とソース領域５６またはドレイン領域５７間距離をシュリンクできる。具体的には、ソース領域５６およびドレイン領域５７とゲート電極６９間距離を０．６μｍから０．５μｍに縮小でき、さらに同様の理由によりソース領域５６端―ソース電極６５端距離およびドレイン領域５７端―ドレイン電極６６端距離を０．４μｍから０．３μｍに縮小できる。
【０１０２】
つまり、ソース領域５６、ドレイン領域５７とゲート電極６９のマスク合わせ精度を向上し、ソース領域５６、ドレイン領域５７とゲート電極６９の距離をそれぞれ０．１μｍ縮め、ソース領域５６とソース電極６５間、ドレイン領域５７とドレイン電極６６間のマスク合わせ精度を向上し、ソース領域５６端―ソース電極６５端距離およびドレイン領域５７端―ドレイン電極６６端距離をそれぞれ０．１μｍ縮め、トータルとしてソース電極―ドレイン電極間距離を０．４μｍ縮めることができるので、飽和電流値の向上および、ＯＮ抵抗値の低減が実現できる。この効果と前述のＴｉショットキゲートＦＥＴからＰｔ埋め込みゲートＦＥＴへの変更の効果を合わせて、スイッチ動作を行うＦＥＴのゲート幅Ｗｇを５００μｍに低減しても、従来どおりの飽和電流値およびＯＮ抵抗値を確保できることになり、ゲート幅Ｗｇ低減によるアイソレーション向上に大きく寄与している。
【０１０３】
更に、ＦＥＴの基本素子としての性能を向上するために、その製造プロセス上電極パッド７０および配線６２の下に設けていた周辺ｎ＋型領域１６０、１６１が形成できなくなるが、電極パッド７０および配線６２の近傍に高濃度不純物領域１００ｂ、１００ｃを設けることで、従来どおりの所定のアイソレーションを確保することができる。
【０１０４】
本実施形態では、図６（Ｂ）（Ｃ）の如くこれらの高濃度不純物領域１００ｂと抵抗Ｒ３、Ｒ４を用いて保護素子２００とし、弱い接合であるシャントＦＥＴ３およびＦＥＴ４のソース（またはドレイン）端子−ゲート端子間を保護できる。すなわち、スイッチ回路装置の必要構成要素を用いて、尚且つ保護素子２００を接続するためのスペースを特別に確保することなく、スイッチ回路装置の静電破壊電圧を大幅に向上させることができるものである。
【０１０５】
以上に説明した如く、本実施形態ではＦＥＴの動作層はイオン注入によって形成されており、ゲート金属層６８は、半絶縁基板５１表面とショットキー接合を形成している。例えば、同じ化合物半導体でもエピタキシャル層によりＦＥＴの動作層が形成されている場合、イオン注入にり絶縁化した領域で分離を行う必要があり、その場合は、ゲート金属層６８は、絶縁領域とショットキー接合を形成する。絶縁領域の不純物濃度は１×１０１４ｃｍ−３以下であり、抵抗率は１×１０３Ω・ｃｍ以上である。本実施形態でＦＥＴをエピタキシャル層により形成した場合はＦＥＴのチャネル領域４４、抵抗Ｒ１〜Ｒ４、抵抗とゲート電極または抵抗と電極パッドとのコンタクト部分、高濃度不純物領域１００、第１ｎ＋型領域２０１、第２ｎ＋型領域２０２以外の部分が絶縁領域となる。さらにイオン注入による絶縁領域での分離は化合物半導体に限らずＳｉ半導体でも同様である。本明細書においては、このような半絶縁基板の一部および基板に不純物注入により絶縁化された領域を総称して絶縁領域とする。
【０１０６】
また、上記の各ＦＥＴは、ＭＥＳＦＥＴを例に説明したが、接合型ＦＥＴまたはＨＥＭＴであっても良い。
【０１０７】
次に、本発明の半導体装置の製造方法を、上記のスイッチ回路装置を例に図７から図１２を参照して説明する。
【０１０８】
尚、ここでは１つの電極パッドについて説明する。例えば、以下の製造方法により、図４に示すスイッチ回路装置を製造する場合、共通入力端子用の電極パッド、第１および第２制御端子用の電極パッド、第１および第２出力端子用の電極パッドはすべて同様に形成される。尚、高濃度不純物領域１００ａ〜１００ｃは同一構成要素であり、その配置も様々であるので、以下高濃度不純物領域１００として説明する。
【０１０９】
本発明の製造方法は、基板表面に動作層を形成する工程と、前記基板表面に一導電型不純物を注入・拡散して、前記動作層に接してソースおよびドレイン領域を形成し、同時に基板とショットキー接合を形成するゲート金属層が設けられる領域の近傍に高濃度不純物領域を形成する工程と、前記ソース領域、ドレイン領域および高濃度不純物領域上に絶縁膜を形成する工程と、前記絶縁膜にマスク合わせを行うフォトリソグラフィ工程により前記ソースおよびドレイン領域にオーミック金属層を付着し第１ソースおよび第１ドレイン電極を形成する工程と、前記絶縁膜にマスク合わせを行うフォトリソグラフィ工程により前記動作層および前記基板表面とショットキー接合を形成するゲート金属層を付着しゲート電極および第１電極パッドおよび配線を形成する工程と、前記第１ソースおよび第１ドレイン電極と前記第１電極パッド上に、パッド金属層を付着し第２ソースおよび第２ドレイン電極と第２電極パッドを形成する工程とから構成される。
【０１１０】
第１工程：まず、図７に示す如く、基板５１表面に動作層５２を形成する。
【０１１１】
すなわち、ＧａＡｓ等で形成される化合物半導体基板５１全面を約１００Åから２００Åの厚みのスルーイオン注入用シリコン窒化膜５３で被覆する。次に、チップの最外周又は、マスクの所定の領域のＧａＡｓをエッチングして合わせマーク（不図示）を形成し、予定の動作層５２上のレジスト層５４を選択的に窓開けするフォトリソグラフィプロセスを行う。その後、このレジスト層５４をマスクとして予定の動作層５２へ動作層を選択するためにｐ−型を与える不純物（２４Ｍｇ＋）のイオン注入およびｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行う。この結果、ノンドープの基板５１にはｐ−型領域５５と、その上にｎ型動作層５２が形成される。次にアニール用シリコン窒化膜を約５００Åをデポする。
【０１１２】
第２工程：次に図８に示す如く、前記基板表面に一導電型不純物を注入・拡散して、前記動作層に接してソースおよびドレイン領域を形成し、同時に基板とショットキー接合を形成するゲート金属層が設けられる領域の近傍に高濃度不純物領域を形成する。
【０１１３】
前工程で用いたレジスト層５４を除去し、新たに予定のソース領域５６、ドレイン領域５７、予定のショットキー金属層が設けられる近傍のレジスト層５８を選択的に窓開けするフォトリソグラフィプロセスを行う。ショットキー金属層とは、半絶縁基板とショットキー接合を形成するゲート電極および配線、電極パッドの最下層となる金属層（以下ゲート金属層と称する）であるので、予定の配線６２および予定の電極パッド７０部分の近傍が露出することになる。
【０１１４】
続いて、このレジスト層５８をマスクとして予定のソース領域５６およびドレイン領域５７、予定の高濃度不純物領域１００の基板表面にｎ型を与える不純物（２９Ｓｉ＋）のイオン注入を行う。これにより、ｎ＋型のソース領域５６およびドレイン領域５７を形成し、同時に高濃度不純物領域１００を形成する。高濃度不純物領域１００は、所定のアイソレーションを確保するため、ゲート金属層が、他のゲート金属層または不純物領域と隣接する領域に、少なくとも設けられる。また、高濃度不純物領域１００は、ゲート金属層の端部から４μｍ程度離間した基板表面に設けられる。チップの最外周又は、マスクの所定の領域に後の工程においてマスク合わせをするためのあわせマーク用にレジスト５８が除去されている。尚、図には示さないが、同一のｎ＋型不純物の注入・拡散工程により抵抗Ｒ１〜Ｒ４も所定の位置に形成される。
【０１１５】
図８の断面図では、高濃度不純物領域１００がＦＥＴのチャネル領域４４、予定の配線６２、予定の電極パッド層７０の近傍でそれぞれを分離するように設けられる図を示している。しかし実際には図４の如く、１つのＦＥＴのゲート電極６９が他のＦＥＴと隣接する領域（高濃度不純物１００ａ）や、電極パッド７０および配線６２となるゲート金属層が、ＦＥＴ、他の電極パッド７０および配線６２、不純物領域からなる抵抗Ｒ１〜Ｒ４のいずれかと少なくとも隣接する領域（高濃度不純物１００ｂ）のゲート金属層の近傍に形成される。
【０１１６】
これにより、近接した抵抗Ｒ３、Ｒ４と高濃度不純物領域１００ｂとが半絶縁の基板５１を挟んで保護素子２００となる。
【０１１７】
第３工程：次に図９の如く、前記ソース領域、ドレイン領域および高濃度不純物領域上に絶縁膜を形成する。高濃度不純物領域１００を形成したレジスト５８を残したまま、全面に酸化膜１２０を堆積する（図９（Ａ））。その後リフトオフによりレジスト５８を除去することで、ソース領域５６およびドレイン領域５７と高濃度不純物領域１００上に酸化膜１２０が残される（図９（Ｂ））。また合わせマーク用にも酸化膜１２０が残され、これらの酸化膜１２０を以降の工程において合わせマーク１３０として利用する。次にイオン注入されたｐ−型領域、ｎ型動作層、およびソース領域、ドレイン領域、高濃度不純物領域となるｎ＋型領域の活性化アニールを行う。
【０１１８】
第４工程：更に、図１０の如く、前記絶縁膜にマスク合わせを行うフォトリソグラフィ工程により前記ソースおよびドレイン領域にオーミック金属層を付着し第１ソースおよび第１ドレイン電極を形成する。
【０１１９】
まず、新たなレジスト６３を設け、予定の第１ソース電極６５および第１ドレイン電極６６を形成する部分を選択的に窓開けするフォトリソグラフィプロセスを行う（図１０（Ａ））。露出した酸化膜１２０とその下層のシリコン窒化膜５３をＣＦ４プラズマにより除去して、ソース領域５６およびドレイン領域５７を露出し（図１０（Ｂ））、引き続いてオーミック金属層６４となるＡｎＧｅ／Ｎｉ／Ａｕの３層を順次真空蒸着して積層する（図１０（Ｃ））。その後、レジスト層６３を除去して、リフトオフによりソース領域５６およびドレイン領域５７上にコンタクトした第１ソース電極６５および第１ドレイン電極６６を残す。引き続いて合金化熱処理により第１ソース電極６５とソース領域５６、および第１ドレイン電極６６とドレイン領域５７のオーミック接合を形成する（図１０（Ｄ））。
【０１２０】
従来はＧａＡｓをエッチングした合わせマークを用いて、動作層５２形成、ソースドレイン領域５６、５７形成、ソースドレイン電極６５、６６形成工程を行っており、マスクアライナーの合わせ精度が０．１μｍであるので、ソース領域５６とソース電極６５間、ドレイン領域５７とドレイン電極６６間のマスク合わせの誤差が最大で０．２μｍの誤差となっていた。ソース領域５６端―ソース電極６５端間距離およびドレイン領域５７端―ドレイン電極６６端間距離は０．２μｍが耐圧の限界であるので、合わせずれを考慮して設計中心で０．４μｍの離間距離を確保しなければならなかった。しかし、本実施形態のごとく、ソース領域５６およびドレイン領域５７形成と同時に合わせマーク１３０を形成することで、ソース領域及びドレイン領域とソース電極及びドレイン電極を直接マスク合わせできるので、ソース領域５６端―ソース電極６５端間距離およびドレイン領域５７端―ドレイン電極６６端間距離を縮小できる。つまりソース領域５６とソース電極６５間、ドレイン領域５７とドレイン電極６６間のマスク合わせずれは最大でも０．１μｍに抑えることができるので、設計中心で０．３μｍの離間距離を確保すればよいことになる。
【０１２１】
第５工程：更に図１１の如く、前記絶縁膜にマスク合わせを行うフォトリソグラフィ工程により前記動作層および前記基板表面とショットキー接合を形成するゲート金属層を付着しゲート電極および第１電極パッドおよび配線を形成する。
【０１２２】
まず図１１（Ａ）では、予定のゲート電極６９、電極パッド７０および配線６２部分を選択的に窓開けするフォトリソグラフィプロセスを行い、予定のゲート電極６９、電極パッド７０および配線６２部分から露出したシリコン窒化膜５３をドライエッチングして、予定のゲート電極６９部分の動作層５２を露出し、予定の配線６２および予定の電極パッド７０部分の基板５１を露出する。予定のゲート電極６９部分の開口部は０．５μｍとし微細化されたゲート電極６９を形成できるようにする。
【０１２３】
次に、図１１（Ｂ）では、動作層５２および露出した基板５１に第２層目の電極としてのゲート金属層６８を付着しゲート電極６９、配線６２および第１電極パッド７０を形成する。すなわち、基板５１に第２層目の電極としてのゲート金属層６８となるＰｔ／Ｍｏ／Ｔｉ／Ｐｔ／Ａｕの５層を順次真空蒸着して積層する。
【０１２４】
その後図１１（Ｃ）の如くレジスト層６７を除去してリフトオフにより動作層５２にコンタクトするゲート長０．５μｍのゲート電極６９と、第１電極パッド７０および配線６２を形成し、Ｐｔを埋め込む熱処理を施す。これにより、ゲート電極６９は基板とのショットキー接合を保ったまま動作層５２に一部が埋設される。ここで、この場合の動作層５２の深さは第１の工程で動作層５２を形成する場合に、このゲート電極６９の埋め込み分を考慮して、所望のＦＥＴ特性を得られるように深く形成しておく。
【０１２５】
動作層５２表面（例えば表面から５００Å程度）は、自然空乏層が発生したり、結晶が不均一な領域であるなどで電流が流れず、チャネルとしては有効でない。ゲート電極６９の一部をチャネル領域５２に埋め込むことにより、ゲート電極６９直下の電流の流れる部分がチャネル領域５２表面から下がる。チャネル領域５２は予め所望のＦＥＴ特性が得られるようにゲート電極６９の埋設分を考慮して深く形成されているため、チャネルとして有効活用できる。具体的には電流密度、チャネル抵抗や高周波歪み特性が大幅に改善される利点を有する。
【０１２６】
ここで、ゲート電極６９形成のマスクも、合わせマーク１３０を用いる。すなわち、ソース、ドレイン領域とゲート電極を直接マスク合わせする。これにより、ゲート電極６９とソース領域５６またはドレイン領域５７との合わせずれは、つまりマスクアライナーの合わせ精度と同等となり、最大で０．１μｍに抑えることができる。従来では、別にＧａＡｓをエッチングすることにより設けた合わせマークを介して間接的にゲート電極６９とソース領域５６またはドレイン領域５７をマスク合わせしていたため、ゲート電極６９とソース領域５６またはドレイン領域５７の合わせずれは、マスクアライナーの合わせ精度が０．１μｍのため、最大で０．２μｍとなる。ソース領域５６及びドレイン領域５７とゲート電極６９間は、最低０．４μｍ離間しないと所定の耐圧が確保できないため、マスク合わせ誤差による生産バラツキを考慮して設計中心で０．６μｍの離間距離を確保する必要があったが、本実施形態によれば設計中心で０．５μｍ確保すればよいことになる。
【０１２７】
ここで、酸化膜１２０は、ソース領域５６、ドレイン領域５７と同時に形成される高濃度不純物領域１００上にも設けられるものである。つまり従来の如く電極パッド７０や配線６２下の全面（または周辺部）にアイソレーションの向上のための高濃度不純物領域１００を形成すると、ゲート金属層６８は酸化膜１２０の上に堆積することになる。特に、本実施形態ではＦＥＴの基本性能を向上させるため、Ｐｔの埋め込みによってゲート電極６９を形成している。すなわち、酸化膜１２０上にＰｔを配置することになるが、酸化膜１２０とＰｔは接着強度が弱く、ゲート金属層６８が酸化膜１２０からはがれる問題が発生する。
【０１２８】
そこで、図５および図１１（Ｃ）の如く、電極パッド７０や配線６２とは当接させず、隣接する他のゲート金属層、ＦＥＴ、不純物領域との間に高濃度不純物領域１００を配置することとした。これにより、ゲート金属層から基板に広がる空乏層が、隣接する他のゲート金属層、ＦＥＴ、不純物領域へ到達することを抑制できる。
【０１２９】
つまり、ＦＥＴとしての基本性能を向上できる製造方法であり尚且つ、電極パッド７０および配線６２を構成するゲート金属層からの空乏層の広がりを、近傍に設けた高濃度不純物領域１００により抑制することができ、高周波信号の漏れを防げるものである。
【０１３０】
第７工程：更に、第１ソースおよび第１ドレイン電極と前記第１電極パッド上に第３層目の電極としてのパッド金属層を付着し第２ソースおよび第２ドレイン電極と第２電極パッドを形成する。
【０１３１】
ゲート電極６９、配線６２および第１電極パッド７０を形成した後、ゲート電極６９周辺の動作層５２を保護するために、基板５１表面はシリコン窒化膜よりなるパッシベーション膜７２で被覆される。このパッシベーション膜７２上にフォトリソグラフィプロセスを行い、第１ソース電極６５、第１ドレイン電極６６、ゲート電極６９および第１電極パッド７０とのコンタクト部に対して選択的にレジストの窓開けを行い、その部分のパッシベーション膜７２をドライエッチングする。その後、レジスト層７１は除去される（図１２（Ａ））。
【０１３２】
更に、基板５１全面に新たなレジスト層７３を塗布してフォトリソグラフィプロセスを行い、予定の第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７上のレジストを選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、第３層目の電極としてのパッド金属層７４となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層し、第１ソース電極６５、第１ドレイン電極６６および第１電極パッド７０にコンタクトする第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７が形成される（図１２（Ｂ））。パッド金属層７４の他の部分はレジスト層７３上に付着されるので、レジスト層７３を除去してリフトオフにより第２ソース電極７５および第２ドレイン電極７６と第２電極パッド７７のみを残し、他は除去される。なお、一部の配線部分はこのパッド金属層７４を用いて形成されるので、当然その配線部分のパッド金属層７４は残される（図１２（Ｃ））。
【０１３３】
尚、高濃度不純物領域１００の配置例は一例であり、基板とショットキー接合を形成するゲート金属層６８に印可される高周波信号を基板５１を介して他のゲート金属層６８に伝達することを防止する配置であればよい。
【０１３４】
また、図１３および図１４を用いて、第２の実施形態を示す。本実施形態は、従来の製造方法（図１７および図１８参照）により形成されたＦＥＴを集積化したスイッチ回路装置の一例である。
【０１３５】
すなわち、酸化膜１２０によるマスク合わせを行わず、チップの最外周又は、マスクの所定の領域のＧａＡｓ基板５１をエッチングして合わせマークを形成し、全てのフォトリソグラフィのマスクを合わせマークに合わせるものである。
【０１３６】
この場合、酸化膜１２０は形成されないので、電極パッド７０の周辺に、パッドとショットキー接合を形成する第３の高濃度不純物領域である周辺ｎ＋型領域１６０を形成できる。すなわち、保護素子２００は、周辺ｎ＋型領域１６０の一部および、抵抗Ｒ３（Ｒ４）と、その間の半絶縁基板から構成される。
【０１３７】
図１４には、パッド付近のＣ−Ｃ線断面図（図１４（Ａ））およびＦＥＴのＤ−Ｄ線断面図（図１４Ｂ）、ＦＥＴの回路概要図（図１４（Ｃ）、（Ｄ））を示す。
【０１３８】
図１４（Ａ）の如く出力端子パッドＯ１（Ｏ２）の一番下のゲート金属層６８は、ＧａＡｓ半絶縁性基板とショットキ接合を形成しており、周辺ｎ＋型領域１６０の一部である第２ｎ＋型領域２０２は、ゲート金属層６８と当接して配置され、ショットキ接合を形成している。すなわち抵抗Ｒ３（Ｒ４）の一部と、周辺ｎ＋型領域１６０の一部とが半絶縁性基板５１を挟んで保護素子２００となり、第２ｎ＋型２０２が金属電極と接続する構造である（図３（Ａ）参照）。
【０１３９】
図１４（Ｂ）は図１３のＤ−Ｄ線断面図を示す。尚、スイッチ回路装置を構成する各電極パッドおよびスイッチ動作を行うＦＥＴ１、ＦＥＴ２およびシャントＦＥＴであるＦＥＴ３、ＦＥＴ４は全て同様の構成である。
【０１４０】
図の如く、基板５１にはｎ型イオン注入層による動作層５２とその両側にソース領域５６およびドレイン領域５７を形成するｎ＋型の不純物領域が設けられ、動作層５２にはゲート電極６９が設けられ、不純物領域には第１層目のオーミック金属層で形成されるドレイン電極６６およびソース電極６５が設けられる。更にこの上に前述したように３層目のパッド金属層７７で形成されるドレイン電極７６およびソース電極７５が設けられ、各素子の配線等を行っている。動作層５２とゲート電極６９はＴｉでショットキー接合を形成している。
【０１４１】
本実施形態では、図１４（Ｃ）（Ｄ）の如く、ＦＥＴ３（ＦＥＴ４）のソース端子Ｓ（又はドレイン端子Ｄ）−ゲート端子Ｇの２端子間に並列に、すなわち出力端子ＯＵＴ−１−制御端子Ｃｔｌ−２間に、保護素子２００を接続する。これにより、対応する２端子間から印加される静電エネルギーに対し、それを一部放電するためのバイパスとなる経路ができるため、弱い接合であるＦＥＴ３のゲート電極６９ショットキ接合にかかる静電エネルギーを軽減することができる。
【０１４２】
【発明の効果】
以上に詳述した如く、本発明に依れば以下の効果が得られる。
【０１４３】
第１に、スイッチ回路装置の構成要素を利用し、抵抗のパターンを工夫することで保護素子が接続できる。これにより、シヤントＦＥＴのゲート電極およびソース電極間又はゲート電極およびドレイン電極間の静電破壊電圧を保護素子接続前と比較して２０Ｖ以上向上でき、スイッチ回路装置としての静電破壊電圧を２００Ｖ以上にすることができる。
【０１４４】
第２に、電極パッドの一部を保護素子が接続する金属電極として利用し、また電極パッドとスクライブラインの間に保護素子を配置することにより、保護素子を接続することによるチップ内の面積の増大を抑制することができる。
【０１４５】
第３に、アイソレーションを向上するためにパッド周辺に設けた高濃度領域を保護素子の１つの端子とすることができ、アイソレーション向上と静電破壊電圧の向上が実現する。
【０１４６】
第４に、保護素子は、高濃度領域―絶縁領域―高濃度領域からなり、ｐｎ接合を有さないため、保護素子自体の寄生容量が発生しない。スイッチ回路装置と同一基板で保護素子を作りこむことができ、寄生容量の増加をほとんど伴わず、従って高周波特性を劣化させずに、スイッチ回路装置のシャントＦＥＴの静電破壊を防ぐことができる。
【０１４７】
第５にスイッチ回路装置の端子と接続するパッドに近接して保護素子を接続することにより、静電エネルギーの印加直後に放電することができ、より静電破壊電圧の向上に寄与できる。
【０１４８】
第６に、スイッチ回路装置の端子から動作領域への経路途中に保護素子を接続することにより、最も効果的に、動作領域の静電破壊に弱い接合を静電破壊から保護できる。
【０１４９】
第７に、保護素子は、静電エネルギーを放電する面が、水平面となる保護ダイオードと異なり、垂直面になるため、チップ面積の増大をほとんど招くことなく、これを集積化することができるものである。
【図面の簡単な説明】
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための概要図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための平面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための（Ａ）断面図、（Ｂ）回路概要図、（Ｃ）回路概要図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための断面図である。
【図９】本発明を説明するための断面図である。
【図１０】本発明を説明するための断面図である。
【図１１】本発明を説明するための断面図である。
【図１２】本発明を説明するための断面図である。
【図１３】本発明を説明するための平面図である。
【図１４】本発明を説明するための（Ａ）断面図、（Ｂ）断面図、（Ｃ）回路概要図、（Ｄ）回路概要図である。
【図１５】従来例を説明するための（Ａ）回路図、（Ｂ）平面図である。
【図１６】従来例を説明するための（Ａ）断面図、（Ｂ）回路概要図である。
【図１７】従来例を説明するための断面図である。
【図１８】従来例を説明するための断面図である。
【符号の説明】
４４ チャネル領域
５１ ＧａＡｓ基板
５２ 動作層
５３ 窒化膜
５４ レジスト
５６ ソース領域
５７ ドレイン領域
５８ レジスト
６２ 配線
６３ レジスト
６４ オーミック金属層
６５ 第１ソース電極
６６ 第１ドレイン電極
６７ レジスト
６８ ゲート金属層
６９ ゲート電極
７０ 第１電極パッド
７１ レジスト
７２ 窒化膜
７４ パッド金属層
７５ 第２ソース電極
７６ 第２ドレイン電極
７７ 第２電極パッド
１００ 高濃度不純物領域
１００ａ 高濃度不純物領域
１００ｂ 高濃度不純物領域
１００ｃ 高濃度不純物領域
１２０ 酸化膜
１３０ 合わせマーク
１４４ チャネル領域
１５１ ＧａＡｓ基板
１５２ 動作層
１５３ 窒化膜
１５４ レジスト
１５６ ソース領域
１５７ ドレイン領域
１５８ レジスト
１６０ 周辺ｎ＋型領域
１６１ 周辺ｎ＋型領域
１６２ 配線
１６３ レジスト
１６４ オーミック金属層
１６５ 第１ソース電極
１６６ 第１ドレイン電極
１６７ レジスト
１６８ ゲート金属層
１６９ ゲート電極
１７０ 第１電極パッド
１７１ レジスト
１７２ 窒化膜
１７４ パッド金属層
１７５ 第２ソース電極
１７６ 第２ドレイン電極
１７７ 第２電極パッド
２００ 保護素子
２０１ 第１ｎ＋型領域
２０２ 第２ｎ＋型領域
２０３ 絶縁領域
２０４ 金属電極
Claims (18)
- 基板上の絶縁領域と、前記基板に設けたチャネル領域表面に接続するソース電極、ゲート電極およびドレイン電極を設けた第１および第２のＦＥＴと、前記第１および第２のＦＥＴのソース電極あるいはドレイン電極に共通に接続する共通入力端子と、前記第１および第２のＦＥＴのドレイン電極あるいはソース電極にそれぞれ接続する第１および第２の出力端子と、前記第１および第２のＦＥＴのゲート電極のいずれかにそれぞれ接続する第１および第２の制御端子と、前記両制御端子と前記ゲート電極とを接続する接続手段と、前記第１および第２の出力端子とそれぞれソース電極またはドレイン電極を接続し、ドレイン電極またはソース電極を高周波ＧＮＤ端子と接続し、ゲート電極をそれぞれ第２又は第１の制御端子と接続した第３および第４のＦＥＴからなるスイッチ回路装置において、
前記第３および第４のＦＥＴのうち少なくとも１つのＦＥＴの前記ゲート電極およびソース電極間又は前記ゲート電極およびドレイン電極間に、第１の高濃度不純物領域と第２の高濃度不純物領域の間に前記絶縁領域を配置した保護素子を並列に接続し、前記ゲート電極とソース電極間又は前記ゲート電極とドレイン電極間に外部より印加される静電エネルギーを前記保護素子で放電させ、前記ゲート電極とソース電極間又は前記ゲート電極とドレイン電極間に到達する静電エネルギーを前記電極間の静電破壊電圧を超えない程度に減衰させることを特徴とするスイッチ回路装置。 - 前記少なくとも１つのＦＥＴの前記ゲート電極およびソース電極間又は前記ゲート電極およびドレイン電極間の静電破壊電圧を前記保護素子の接続前と比較して２０Ｖ以上向上させることを特徴とする請求項１に記載のスイッチ回路装置。
- 前記スイッチ回路装置の静電破壊電圧を２００Ｖ以上にすることを特徴とする請求項１に記載のスイッチ回路装置。
- 前記保護素子は、前記少なくとも１つの出力端子が接続するボンディングパッドの少なくとも一辺に沿って配置されることを特徴とする請求項１に記載のスイッチ回路装置。
- 前記第１の高濃度不純物領域は、前記少なくとも１つの制御端子が接続するボンディングパッドまたはボンディングパッドに接続する配線と接続することを特徴とする請求項１に記載のスイッチ回路装置。
- 前記第１の高濃度不純物領域は、前記少なくとも１つの制御端子が接続するボンディングパッドと前記少なくとも１つのＦＥＴの前記ゲート電極とを接続する抵抗の一部であることを特徴とする請求項１に記載のスイッチ回路装置。
- 前記第２の高濃度不純物領域は、前記少なくとも１つの出力端子が接続するボンディングパッド又はボンディングパッドに接続する配線と接続することを特徴とする請求項１に記載のスイッチ回路装置。
- 前記第２の高濃度不純物領域は、前記少なくとも１つの出力端子のボンディングパッド又はボンディングパッドに接続する配線の、周辺に設けられた第３の高濃度不純物領域の一部であることを特徴とする請求項１に記載のスイッチ回路装置。
- 前記絶縁領域は基板に設けられた不純物注入領域であることを特徴とする請求項１に記載のスイッチ回路装置。
- 前記絶縁領域は半絶縁基板の一部であることを特徴とする請求項１に記載のスイッチ回路装置。
- 前記絶縁領域の不純物濃度は１×１０１４ｃｍ−３以下であることを特徴とする請求項９に記載のスイッチ回路装置。
- 前記保護素子の第１および第２の高濃度不純物領域は静電エネルギーを通すことのできる距離で離間することを特徴とする請求項１に記載のスイッチ回路装置。
- 前記第１および第２の高濃度不純物領域の不純物濃度はともに１×１０１７ｃｍ−３以上であることを特徴とする請求項１に記載のスイッチ回路装置。
- 前記絶縁領域の抵抗率は１×１０３Ω・ｃｍ以上であることを特徴とする請求項１に記載のスイッチ回路装置。
- 前記第１および第２の高濃度不純物領域の少なくとも一方は金属電極と接続し、且つ前記金属電極は、前記各端子が接続するボンディングパッドまたは該ボンディングパッドに接続する配線の少なくとも１つと接続することをすることを特徴とする請求項１に記載のスイッチ回路装置。
- 前記金属電極は、前記第１および第２の高濃度不純物領域の少なくとも一方とショットキ接合を形成することを特徴とする請求項１５に記載のスイッチ回路装置。
- 前記金属電極は第１および／または第２の高濃度不純物領域端部から０μｍから５μｍ外側で前記絶縁領域表面とショットキ接合を形成することを特徴とする請求項１５に記載のスイッチ回路装置。
- 前記ＦＥＴは、ＭＥＳＦＥＴ、接合型ＦＥＴまたはＨＥＭＴであることを特徴とする請求項１に記載のスイッチ回路装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002303484A JP4236442B2 (ja) | 2002-10-17 | 2002-10-17 | スイッチ回路装置 |
| TW092126054A TWI228316B (en) | 2002-10-17 | 2003-09-22 | Switch circuit device |
| KR1020030070730A KR100676357B1 (ko) | 2002-10-17 | 2003-10-10 | 스위치 회로 장치 |
| DE60314962T DE60314962T2 (de) | 2002-10-17 | 2003-10-17 | Halbleiterschaltkreis |
| US10/686,788 US6914280B2 (en) | 2002-10-17 | 2003-10-17 | Switching circuit device |
| CNB2003101024096A CN1278422C (zh) | 2002-10-17 | 2003-10-17 | 开关电路装置 |
| EP03023672A EP1416537B1 (en) | 2002-10-17 | 2003-10-17 | Switching circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002303484A JP4236442B2 (ja) | 2002-10-17 | 2002-10-17 | スイッチ回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004140184A true JP2004140184A (ja) | 2004-05-13 |
| JP4236442B2 JP4236442B2 (ja) | 2009-03-11 |
Family
ID=32089388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002303484A Expired - Fee Related JP4236442B2 (ja) | 2002-10-17 | 2002-10-17 | スイッチ回路装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6914280B2 (ja) |
| EP (1) | EP1416537B1 (ja) |
| JP (1) | JP4236442B2 (ja) |
| CN (1) | CN1278422C (ja) |
| DE (1) | DE60314962T2 (ja) |
| TW (1) | TWI228316B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340739A (ja) * | 2004-05-31 | 2005-12-08 | Matsushita Electric Ind Co Ltd | スイッチ回路及び半導体装置 |
| JP2006179706A (ja) * | 2004-12-22 | 2006-07-06 | Sanyo Electric Co Ltd | 化合物半導体スイッチ回路装置 |
| WO2007029375A1 (ja) * | 2005-09-08 | 2007-03-15 | Mitsubishi Denki Kabushiki Kaisha | 半導体装置および半導体装置の製造方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4050096B2 (ja) * | 2002-05-31 | 2008-02-20 | 松下電器産業株式会社 | 高周波スイッチ回路および移動体通信端末装置 |
| JP4535668B2 (ja) * | 2002-09-09 | 2010-09-01 | 三洋電機株式会社 | 半導体装置 |
| US20050121730A1 (en) | 2002-09-09 | 2005-06-09 | Tetsuro Asano | Protective device |
| JP2004260139A (ja) * | 2003-02-06 | 2004-09-16 | Sanyo Electric Co Ltd | 半導体装置 |
| JP4939750B2 (ja) * | 2004-12-22 | 2012-05-30 | オンセミコンダクター・トレーディング・リミテッド | 化合物半導体スイッチ回路装置 |
| JP4939749B2 (ja) * | 2004-12-22 | 2012-05-30 | オンセミコンダクター・トレーディング・リミテッド | 化合物半導体スイッチ回路装置 |
| USRE48965E1 (en) * | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| KR102246342B1 (ko) | 2014-06-26 | 2021-05-03 | 삼성전자주식회사 | 멀티 스택 칩 패키지를 갖는 데이터 저장 장치 및 그것의 동작 방법 |
| JP6614401B1 (ja) * | 2018-07-24 | 2019-12-04 | 株式会社村田製作所 | 無線通信デバイス |
| RU2748722C1 (ru) * | 2020-09-14 | 2021-05-31 | Акционерное общество Научно-производственное предприятие "Исток" имени А.И. Шокина" (АО "НПП "Исток" им. Шокина") | Переключатель свч |
| JP7387567B2 (ja) * | 2020-09-24 | 2023-11-28 | 株式会社東芝 | 半導体装置 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4387386A (en) * | 1980-06-09 | 1983-06-07 | The United States Of America As Represented By The Secretary Of The Army | Microwave controlled field effect switching device |
| US4843440A (en) * | 1981-12-04 | 1989-06-27 | United States Of America As Represented By The Administrator Of The National Aeronautics & Space Administration | Microwave field effect transistor |
| GB2137412B (en) * | 1983-03-15 | 1987-03-04 | Standard Telephones Cables Ltd | Semiconductor device |
| US4626802A (en) * | 1984-12-24 | 1986-12-02 | Motorola, Inc. | GaAs FET oscillator noise reduction circuit |
| JP2723936B2 (ja) | 1988-12-16 | 1998-03-09 | 株式会社日立製作所 | 半導体素子 |
| JP2864841B2 (ja) * | 1992-02-04 | 1999-03-08 | 三菱電機株式会社 | 高周波高出力トランジスタ |
| US5374899A (en) * | 1993-11-10 | 1994-12-20 | Itt Corporation | Self biased power amplifier employing FETs |
| JP3169775B2 (ja) * | 1994-08-29 | 2001-05-28 | 株式会社日立製作所 | 半導体回路、スイッチ及びそれを用いた通信機 |
| JPH08236549A (ja) | 1995-03-01 | 1996-09-13 | Oki Electric Ind Co Ltd | 半導体装置 |
| US5559363A (en) * | 1995-06-06 | 1996-09-24 | Martin Marietta Corporation | Off-chip impedance matching utilizing a dielectric element and high density interconnect technology |
| US5654860A (en) * | 1995-08-16 | 1997-08-05 | Micron Technology, Inc. | Well resistor for ESD protection of CMOS circuits |
| US5932917A (en) * | 1996-04-19 | 1999-08-03 | Nippon Steel Corporation | Input protective circuit having a diffusion resistance layer |
| US5789799A (en) * | 1996-09-27 | 1998-08-04 | Northern Telecom Limited | High frequency noise and impedance matched integrated circuits |
| US5821827A (en) * | 1996-12-18 | 1998-10-13 | Endgate Corporation | Coplanar oscillator circuit structures |
| US5841184A (en) * | 1997-09-19 | 1998-11-24 | The Whitaker Corporation | Integrated emitter drain bypass capacitor for microwave/RF power device applications |
| JP3831575B2 (ja) | 2000-05-15 | 2006-10-11 | 三洋電機株式会社 | 化合物半導体スイッチ回路装置 |
| US6580107B2 (en) | 2000-10-10 | 2003-06-17 | Sanyo Electric Co., Ltd. | Compound semiconductor device with depletion layer stop region |
-
2002
- 2002-10-17 JP JP2002303484A patent/JP4236442B2/ja not_active Expired - Fee Related
-
2003
- 2003-09-22 TW TW092126054A patent/TWI228316B/zh not_active IP Right Cessation
- 2003-10-17 DE DE60314962T patent/DE60314962T2/de not_active Expired - Lifetime
- 2003-10-17 EP EP03023672A patent/EP1416537B1/en not_active Expired - Fee Related
- 2003-10-17 CN CNB2003101024096A patent/CN1278422C/zh not_active Expired - Fee Related
- 2003-10-17 US US10/686,788 patent/US6914280B2/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340739A (ja) * | 2004-05-31 | 2005-12-08 | Matsushita Electric Ind Co Ltd | スイッチ回路及び半導体装置 |
| JP4559772B2 (ja) * | 2004-05-31 | 2010-10-13 | パナソニック株式会社 | スイッチ回路 |
| JP2006179706A (ja) * | 2004-12-22 | 2006-07-06 | Sanyo Electric Co Ltd | 化合物半導体スイッチ回路装置 |
| WO2007029375A1 (ja) * | 2005-09-08 | 2007-03-15 | Mitsubishi Denki Kabushiki Kaisha | 半導体装置および半導体装置の製造方法 |
| US8026160B2 (en) | 2005-09-08 | 2011-09-27 | Mitsubishi Electric Corporation | Semiconductor device and semiconductor device manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1416537A3 (en) | 2005-05-11 |
| CN1497722A (zh) | 2004-05-19 |
| US6914280B2 (en) | 2005-07-05 |
| TWI228316B (en) | 2005-02-21 |
| US20040130380A1 (en) | 2004-07-08 |
| EP1416537A2 (en) | 2004-05-06 |
| DE60314962D1 (de) | 2007-08-30 |
| DE60314962T2 (de) | 2008-06-05 |
| EP1416537B1 (en) | 2007-07-18 |
| JP4236442B2 (ja) | 2009-03-11 |
| CN1278422C (zh) | 2006-10-04 |
| TW200406917A (en) | 2004-05-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100710775B1 (ko) | 화합물 반도체 장치 및 그 제조 방법 | |
| US9837438B2 (en) | GaN transistors with polysilicon layers used for creating additional components | |
| US7358788B2 (en) | Compound semiconductor switching circuit device | |
| KR100777243B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JP4236442B2 (ja) | スイッチ回路装置 | |
| KR20060048209A (ko) | 화합물 반도체 장치 및 그 제조 방법 | |
| JP4535668B2 (ja) | 半導体装置 | |
| JP2004260139A (ja) | 半導体装置 | |
| US20020195617A1 (en) | Compound semiconductor device | |
| US7005688B2 (en) | Semiconductor device with impurity layer to prevent depletion layer expansion | |
| JP2005340550A (ja) | 半導体装置 | |
| JP2002353411A (ja) | 化合物半導体スイッチ回路装置 | |
| JP2005353991A (ja) | 半導体装置 | |
| KR100621502B1 (ko) | 화합물 반도체 장치의 제조 방법 | |
| JP2004134588A (ja) | 半導体装置の製造方法 | |
| KR100676357B1 (ko) | 스위치 회로 장치 | |
| JP2007149885A (ja) | 化合物半導体スイッチ回路装置およびその製造方法 | |
| JP2002118123A (ja) | 化合物半導体スイッチ回路装置 | |
| JP2004134434A (ja) | スイッチ回路装置および化合物半導体装置の製造方法 | |
| EP1198006B1 (en) | Compound semiconductor device | |
| JP2001326333A (ja) | 化合物半導体スイッチ回路装置 | |
| JP2007149886A (ja) | 化合物半導体スイッチ回路装置およびその製造方法 | |
| JP2001326334A (ja) | 化合物半導体スイッチ回路装置 | |
| JP2003007725A (ja) | 化合物半導体装置の製造方法 | |
| JP2002231897A (ja) | 化合物半導体スイッチ回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051006 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051226 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071024 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071030 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071210 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080513 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080709 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081118 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081216 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131226 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |