JP2006179706A - 化合物半導体スイッチ回路装置 - Google Patents

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Abstract

【課題】リバースコントロールタイプのロジックのＭＭＩＣでは抵抗を共通入力端子パッドとＦＥＴの間に配置している。つまり、抵抗上に窒化膜を介してパッド配線が配置されており、パッド配線を伝搬する高周波アナログ信号が、制御端子にもれ、インサーションロスが増加する問題があった。
【解決手段】第１および第２制御端子の直近で、第１接続手段および第２接続手段の交差部までの間に、５ＫΩ以上の高抵抗体を接続する。パッド配線を伝搬した高周波アナログ信号が第１および第２接続手段に漏れても、高抵抗体によって減衰する。従って、実質的に制御端子パッドに高周波アナログ信号が伝わらず、インサーションロスの増大を抑制できる。
【選択図】 図２

Description

本発明は、化合物半導体スイッチ回路装置に係り、特にインサーションロスを低減した化合物半導体スイッチ回路装置に関する。
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチ素子が用いられることが多い。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。
図９（Ａ）は、ＧａＡｓ ＦＥＴを用いたＳＰＤＴ(Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｏｕｂｌｅ Ｔｈｒｏｗ)と呼ばれる化合物半導体スイッチ回路装置の原理的な回路図を示している。
第１ＦＥＴであるＦＥＴ１と第２ＦＥＴであるＦＥＴ２のソース（又はドレイン）が共通入力端子ＩＮに接続され、各ＦＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２に接続され、そして各ＦＥＴのドレイン（又はソース）が第１出力端子ＯＵＴ１と第２出力端子ＯＵＴ２に接続されたものである。
第１と第２の制御端子Ｃｔｌ１、Ｃｔｌ２に印加される信号は相補信号であり、Ｈレベルの信号が印加されたＦＥＴがＯＮして、入力端子ＩＮに入力された高周波アナログ信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。このスイッチ回路のロジックでは、第１出力端子ＯＵＴ１に信号を通すときには第１出力端子ＯＵＴ１に近い第１制御端子Ｃｔｌ１に例えば３Ｖを、第２制御端子Ｃｔｌ２に０Ｖを印加する。逆に第２出力端子ＯＵＴ２に信号を通すときには第２出力端子ＯＵＴ２に近い第２制御端子Ｃｔｌ２に３Ｖ、第１制御端子Ｃｔｌ１に０Ｖのバイアス信号を印加している。
しかし、ユーザの要望によっては、その逆のロジックを組む必要もある。つまり図９（Ｂ）のごとく、第１出力端子ＯＵＴ１に信号を通すときには出力端子ＯＵＴ１から遠い第１制御端子Ｃｔｌ１に例えば３Ｖ、第２制御端子Ｃｔｌ２に０Ｖを印加し、逆に第２出力端子ＯＵＴ２に信号を通すときには第２出力端子ＯＵＴ２から遠い第２制御端子Ｃｔｌ２に３Ｖ、第１制御端子Ｃｔｌ１に０Ｖのバイアス信号を印加するようなロジックである。このようなロジックのスイッチ回路装置を、以下リバースコントロールタイプのスイッチ回路と称する。
図１０は、図９（Ｂ）のスイッチ回路を集積化した化合物半導体チップの１例を示している。
ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２が接続されている。またそれぞれ共通入力端子ＩＮ、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２となるパッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２が基板の周辺でＦＥＴ１およびＦＥＴ２の周囲に設けられている。なお、点線で示した配線は各ＦＥＴのゲート電極２１７形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）２２０であり、実線で示した配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）２３０である。パッド金属層２３０によって各ＦＥＴの２層目のソース電極２１５およびドレイン電極２１６などが形成される。またパッド金属層２３０の下方にはオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）によって各ＦＥＴの１層目の金属層であるソース電極、ドレイン電極等が形成されるが、図１０ではパッド金属層と重なるために図示されていない。
ＦＥＴ１のゲート電極はＦＥＴ１から離れた第１制御端子パッドＣ１と抵抗Ｒ１で接続される。またＦＥＴ２のゲート電極はＦＥＴ２から離れた第２制御端子パッドＣ２と抵抗Ｒ２で接続される。抵抗Ｒ１および抵抗Ｒ２は、共通入力端子パッドＩから延在し、パッド金属層２３０よりなるパッド配線３３０の下方に窒化膜を介して配置される（例えば特許文献１参照。）。
特開２００２−３６８１９４号公報
上記の如く、リバースコントロールタイプのスイッチ回路装置では、抵抗Ｒ１、Ｒ２をチップ内で引き回すことにより、第１制御端子パッドＣ１と第２制御端子パッドＣ２をそれぞれ遠い位置にあるＦＥＴ１およびＦＥＴ２のゲート電極と接続する必要がある。このとき、抵抗Ｒ１およびＲ２を共通入力端子パッドＩとＦＥＴ１およびＦＥＴ２の間に配置することで、抵抗Ｒ１およびＲ２を引き回すことによるチップ面積の増大を回避している。
図１１は、図１０のｉ−ｉ線断面図である。
図の如く、共通入力端子パッドＩとＦＥＴ１およびＦＥＴ２間の抵抗Ｒ１およびＲ２は、基板２１１に例えば高濃度のｎ型不純物を注入した注入領域である。そして抵抗Ｒ１、Ｒ２上の基板２１１表面には窒化膜２６０が設けられ、その上に共通入力端子パッドＩを構成するパッド金属層２３０を延在し、パッド配線３３０が設けられる。パッド配線３３０は、ＦＥＴ１、ＦＥＴ２まで延在され各ＦＥＴの２層目のソース電極およびドレイン電極を形成している。尚共通入力端子パッドＩの下方周辺にはアイソレーション向上のため高濃度の周辺不純物領域３５０が設けられている。
スイッチ回路装置の共通入力端子ＩＮに入力された高周波アナログ信号はパッド配線３３０を伝搬してＦＥＴ１およびＦＥＴ２のソース（又はドレイン）電極に到達する。しかしこのときパッド配線３３０を伝搬する高周波信号の一部が窒化膜２６０を介してその下方の抵抗Ｒ１およびＲ２に漏出する問題がある。
抵抗Ｒ１および抵抗Ｒ２は第１制御端子パッドＣ１、第２制御端子パッドＣ２にそれぞれ接続している。すなわち抵抗Ｒ１およびＲ２に高周波信号が漏れると、高周波的にＧＮＤ電位である制御端子に達してしまい、スイッチ回路装置の共通入力端子ＩＮ−第１出力端子ＯＵＴ１（または第２出力端子ＯＵＴ２）間のインサーションロスが増大してしまう。
本発明は上述した諸々の事情に鑑み成されたもので、第１に、複数のスイッチング素子と、前記スイッチング素子のソースまたはドレインに共通で接続する共通入力端子と、前記スイッチング素子のドレインまたはソースにそれぞれ接続する複数の出力端子と、前記スイッチング素子のゲートにそれぞれ接続する複数の制御端子とを有する化合物半導体スイッチング回路装置であって、前記スイッチング素子と、前記各制御端子と該制御端子に対応する前記スイッチング素子とをそれぞれ接続する複数の接続手段と、前記各端子となる複数のパッドとを化合物半導体基板に集積化し、１つの前記接続手段は、前記共通入力端子となるパッドと前記スイッチング素子とを接続する配線と交差する交差部を有し、１つの前記制御端子となるパッドと該交差部の間に高抵抗体が直列に接続され、該高抵抗体は前記１つの接続手段の一部を構成することにより解決するものである。
また、他の前記接続手段は、前記共通入力端子となるパッドと前記スイッチング素子とを接続する配線と交差する他の交差部を有し、他の前記制御端子となるパッドと該他の交差部の間に他の高抵抗体が直列に接続され、該他の高抵抗体は前記他の接続手段の一部を構成することを特徴とするものである。
また、前記高抵抗体は、前記１つの制御端子となるパッドから１００μｍ以内に接続されることを特徴とするものである。
また、前記スイッチング素子は、前記基板に不純物をイオン注入して形成したチャネル層を有するＦＥＴであり、前記高抵抗体は前記不純物の注入領域で構成され、前記チャネル層と同程度のピーク濃度を有することを特徴とするものである。
また、前記スイッチング素子は、前記基板上にバッファ層、電子供給層、チャネル層、障壁層およびキャップ層となる半導体層を積層したＨＥＭＴであり、前記高抵抗体は前記キャップ層を除去して該キャップ層より下の前記半導体層を露出した領域により構成されることを特徴とするものである。
また、前記高抵抗体は前記キャップ層よりシート抵抗が高いことを特徴とするものである。
また、前記高抵抗体を構成する半導体層の最上層は前記障壁層であることを特徴とするものである。
また、前記障壁層上にＩｎＧａＰ層が配置され、前記高抵抗体を構成する半導体層の最上層は該ＩｎＧａＰ層であることを特徴とするものである。
また、前記高抵抗体は５ＫΩ以上の抵抗値を有することを特徴とするものである。
また、前記配線は前記パッドを構成するパッド金属層により構成され、前記交差部における前記接続手段は前記配線下方に絶縁膜を介して配置されることを特徴とするものである。
また、前記パッド金属層下方に配置される前記接続手段は低いシート抵抗値を有する低抵抗体であることを特徴とするものである。
また、前記配線に高周波アナログ信号が伝搬することを特徴とするものである。
第２に、第１スイッチング素子および第２スイッチング素子と、前記両スイッチング素子のソースまたはドレインに共通で接続する共通入力端子と、前記両スイッチング素子のドレインまたはソースにそれぞれ接続する第１出力端子および第２出力端子と、前記第１スイッチング素子および第２スイッチング素子のゲートにそれぞれ接続する第１制御端子および第２制御端子とを有する化合物半導体スイッチ回路装置であって、前記第１および第２スイッチング素子と、前記第１制御端子と前記第１スイッチング素子を接続する第１接続手段と、前記第２制御端子と前記第２スイッチング素子を接続する第２接続手段と、前記第１スイッチング素子および第２スイッチング素子の周囲に配置され前記各端子となる複数のパッドとを、化合物半導体基板に集積化し、前記第１接続手段および前記第２接続手段は、前記共通入力端子となるパッドと前記第１スイッチング素子および第２スイッチング素子とを接続する配線とそれぞれ交差する交差部を有し、前記第１制御端子となるパッドと前記交差部の間、および前記第２制御端子となるパッドと前記交差部との間に該交差部における接続手段のシート抵抗値より高いシート抵抗値を有する高抵抗体がそれぞれ直列に接続され、該高抵抗体はそれぞれ前記第１接続手段および前記第２接続手段の一部を構成することにより解決するものである。
本発明に依れば以下の効果が得られる。
第１に、共通入力端子パッドＩを伝搬する高周波信号が窒化膜を介して第１および第２接続手段に漏出した場合であっても、５ＫΩ以上の高抵抗体によって漏れた信号が減衰する。従って、実際には第１制御端子パッドおよび第２制御端子パッドに達する高周波信号が無くなる。すなわち、高周波アナログ信号が制御端子に漏れることがないため、共通入力端子−出力端子間のインサーションロスの増加を抑制できる。
第２に、高抵抗体を第１制御端子パッド及び第２制御端子パッドの直近に接続する。これにより、高抵抗体に直列に接続される低抵抗体などの接続手段に対して漏れる高周波信号を確実に減衰することができる。上述のように高周波信号の漏れは、配線と接続手段が交差する交差部からの漏れがその大部分を占める。しかし実際には少量ながら基板を介して高周波信号が伝搬している配線、電極、動作領域などからも高周波信号が接続手段に漏れている。例えば数ワットもの大電力の高周波信号が伝搬しているときはその漏れ成分を無視できない。つまり、高抵抗体が第１制御端子パッド又は第２制御端子パッドから遠い位置に接続され、高抵抗体と第１制御端子パッド又は第２制御端子パッドの間に接続手段の構成要素として例えば低抵抗体またはパッド金属層による配線などが接続される場合では、その低抵抗体などに対して高周波信号が伝搬している配線、電極、動作領域などから基板を介して高周波信号が漏れる。そして漏れた高周波信号は減衰されないまま第１制御端子パッド又は第２制御端子パッドに漏れてしまう。
そこで、本実施形態の如く高抵抗体を第１制御端子パッド（第２制御端子パッドも同様）から１００μｍ以下の直近に接続する。これにより高周波信号が漏れる低抵抗体などが存在していたとしてもその距離（高抵抗体から第１制御端子パッドＣ１までの距離）が短くなり高周波信号が漏れる機会が少ない。
また高抵抗体は短く、第１制御端子パッドまたは第２制御端子パッドと隣接する共通入力端子パッドの間のスペースにそれぞれ配置できるため特別なスペースを必要としない。
第３に、イオン注入によりチャネル層を形成したＦＥＴの場合高抵抗体は注入領域であり、パターンの変更のみで所定の領域を高抵抗体にできる。リバースコントロールタイプのスイッチ回路装置では制御端子とＦＥＴのゲートを接続する接続手段を引き回す必要があるが、引き回しのためにある程度の距離が必要な領域においては高濃度不純物の注入領域で形成した低抵抗体を利用すればよい。
また、この場合、高抵抗体は動作領域のチャネル層と同一工程で形成し、低抵抗体は動作領域のソース領域またはドレイン領域と同一工程で形成できる。従ってイオン注入パターンの変更のみで実施できる。
第４に、ＨＥＭＴの場合高抵抗体は、キャップ層を除去したリセス部を設けることによりキャップ層より下層の半導体層を露出させた領域である。つまり、キャップ層を除去するアライメントマーク形成工程においてリセス部を同時に形成できるので、特に新たに工程を追加することなく高抵抗体を形成できる。高抵抗体は、不純物濃度の高いキャップ層より数倍シート抵抗が高いため、キャップ層を含んだ抵抗層とした場合よりも短い距離で同じ抵抗値を得られる。従って、チップ内で抵抗を引き回す距離を数分の一にでき、高い抵抗を接続する場合においてチップ面積の増大を抑制できる。
第５に、障壁層上にＩｎＧａＰ層を設けることにより、ＩｎＧａＰ層をエッチストップ層として使用でき、プロセスの安定性を高めることができる。
第６に、障壁層上にＩｎＧａＰ層を設け、リセス部底部に表面が安定したＩｎＧａＰ層を露出させることにより確実にその下のチャネル層を保護でき信頼性を高めることができる。
第７に、リセス部底部に障壁層が露出するようにキャップ層を除去することにより、確実に高抵抗体を形成することができる。
また、障壁層上のエッチストップ層として使用するＩｎＧａＰ層に不純物がドーピングされている場合、このＩｎＧａＰ層をも除去しリセス部底部を障壁層とすることにより抵抗素子のシート抵抗を更に高めることができる。
図１から図８を参照し、本発明の実施の形態を詳細に説明する。
まず、図１から図３を参照し、第１の実施形態としてＦＥＴを複数段に直列接続したハイパワー用途のスイッチ回路装置を例に説明する。
図１は、多段接続の化合物半導体スイッチ回路装置の一例を示す回路図である。このスイッチ回路装置はＳＰＤＴと呼ばれ、外部端子は共通入力端子ＩＮ、第１および第２出力端子ＯＵＴ１、ＯＵＴ２、第１および第２制御端子Ｃｔｌ１、Ｃｔｌ２の５端子である。
図の如くスイッチ回路装置は、第１スイッチング素子Ｆ１および第２スイッチング素子Ｆ２からなる。第１スイッチング素子Ｆ１および第２スイッチング素子Ｆ２は、ＦＥＴを例えばそれぞれ２段直列に接続した第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２である。第１のＦＥＴ群Ｆ１のＦＥＴ１−１のソース電極（あるいはドレイン電極）と第２のＦＥＴ群Ｆ２のＦＥＴ２−１のソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続し、第１のＦＥＴ群Ｆ１の２つのＦＥＴのゲート電極が第１接続手段ＣＮ１を介して第１制御端子Ｃｔｌ１に接続する。また第２のＦＥＴ群Ｆ２の２つのゲート電極が第２接続手段ＣＮ２を介して第２制御端子Ｃｔｌ２に接続する。
更に、第１のＦＥＴ群Ｆ１の、ＦＥＴ１−２のドレイン電極（あるいはソース電極）が第１出力端子ＯＵＴ１に接続し、第２のＦＥＴ群Ｆ２の、ＦＥＴ２−２のドレイン電極（あるいはソース電極）が第２出力端子ＯＵＴ２に接続したものである。
第１制御端子Ｃｔｌ１と、第２制御端子Ｃｔｌ２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴ群がＯＮして、共通入力端子ＩＮに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。第１接続手段ＣＮ１及び第２接続手段ＣＮ２は抵抗を含み、抵抗は交流接地となる第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２の直流電位に対してゲート電極などから高周波信号が漏出することを防止する目的で配置されている。
図１のスイッチ回路装置は、リバースコントロールタイプのロジックである。すなわち、第１出力端子ＯＵＴ１に信号を通すときには出力端子ＯＵＴ１から遠い第１制御端子Ｃｔｌ１に例えば３Ｖ、第２制御端子Ｃｔｌ２に０Ｖを印加する。逆に第２出力端子ＯＵＴ２に信号を通すときには第２出力端子ＯＵＴ２から遠い第２制御端子Ｃｔｌ２に３Ｖ、第１制御端子Ｃｔｌ１に０Ｖのバイアス信号を印加するようなロジックである。
図２は、この化合物半導体スイッチ回路装置を集積化した化合物半導体チップの１例を示している。図２（Ａ）は平面図であり、図２（Ｂ）は動作領域のａ−ａ線断面図である。
ＧａＡｓ基板にスイッチを行う２つのＦＥＴ群（第１のＦＥＴ群Ｆ１、第２のＦＥＴ群Ｆ２）を配置する。第１のＦＥＴ群Ｆ１は例えばＦＥＴ１−１、ＦＥＴ１−２を直列に接続したものである。第２のＦＥＴ群Ｆ２は、ＦＥＴ２−１、ＦＥＴ２−２を直列に接続したものである。また共通入力端子ＩＮ、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２となる各パッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２が基板の周辺に設けられている。各パッドの下及び周辺にはアイソレーション向上のため、高濃度の周辺不純物領域１５０が配置される。
点線で示した第２層目の金属層は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｐｔ／Ｍｏ）２０である。実線で示した第３層目の金属層は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の金属層は、基板にオーミックに接続するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）であり、各ＦＥＴのソース電極、ドレイン電極などを形成するが、図２（Ａ）では、パッド金属層３０と重なるために図示されていない。
動作領域１００は、ＧａＡｓ基板１１にｎ型不純物をイオン注入した一点鎖線で囲まれる長方形の領域であり、動作領域１００内には高濃度のｎ型不純物領域でなるソース領域およびドレイン領域が選択的に形成されている（図２（Ｂ）参照）。
ＦＥＴ群Ｆ１およびＦＥＴ群Ｆ２はチップの中心線に対して対称に配置されており、構成は同様であるので、以下ＦＥＴ群Ｆ１について説明する。
ＦＥＴ１−１では上側から伸びる櫛歯状の８本のパッド金属層３０が共通入力端子パッドＩに接続されるソース電極１５（あるいはドレイン電極）であり、この下にオーミック金属層で形成される不図示のソース電極（あるいはドレイン電極）がある。また下側から伸びる櫛歯状の９本のパッド金属層３０がＦＥＴ１−１のドレイン電極１６（あるいはソース電極）である。そしてこの下にオーミック金属層で形成される不図示のドレイン電極（あるいはソース電極）が設けられ、動作領域１００のドレイン（ソース領域）とオーミックに接続している。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成されるゲート電極１７が１６本の櫛歯形状に配置され、ソース領域およびドレイン領域間の動作領域１００の一部とショットキー接合を形成している。
ＦＥＴ１−２は上側から伸びる櫛歯状の８本のパッド金属層３０がソース電極１５（あるいはドレイン電極）であり、この下にオーミック金属層で形成されるソース電極（あるいはドレイン電極）がある。また下側から伸びる櫛歯状の９本のパッド金属層３０が、出力端子パッドＯ１に接続するドレイン電極１６（あるいはソース電極）であり、この下にオーミック金属層で形成されるドレイン電極（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成されるゲート電極１７が１６本の櫛歯形状に配置されている。
ＦＥＴ１−１のゲート電極１７は、動作領域１００外でゲート金属層２０よりなるゲート配線１２０によって各櫛歯が束ねられる。そして第１接続手段ＣＮ１を介して第１のＦＥＴ群Ｆ１から遠い位置にある第１制御端子パッドＣ１と接続する。また、ＦＥＴ１−２のゲート電極１７も同様にゲート配線１２０により各櫛歯が束ねられ、ゲート配線１２０および第２接続手段ＣＮ２を介して第２のＦＥＴ群Ｆ２から遠い位置にある第２制御端子パッドＣ２と接続する。
各ＦＥＴのソース電極およびドレイン電極は、オーミック金属層及びパッド金属層３０の２層の電極構造である。２層目の第２ソース電極１５および第２ドレイン電極１６は、パッド金属層３０により形成される。第２ソース電極１５および第２ドレイン電極１６は、動作領域１００外でパッド金属層３０よりなるパッド配線１３０により各櫛歯が束ねられる。
そしてＦＥＴ１−２のドレイン電極１６はパッド配線１３０を延在した第１出力端子パッドＯ１に接続する。また、ＦＥＴ１−１のソース電極１５はパッド配線１３０を延在した共通入力端子パッドＩに接続する。
各パッドの下および周辺とゲート配線１２０の周辺には、アイソレーション向上のため、高濃度の不純物領域である周辺不純物領域１５０が配置される。周辺不純物領域１５０は、各パッドと直接接続し、パッド下の全面（またはパッド周辺）に、パッドよりはみ出して設けられる。またパッドから５μｍ以下程度離間してその周辺に設けられ、半絶縁基板を介して直流的に接続してもよい。また、同様にゲート配線１２０にも周辺不純物領域１５００が直流的に接続する。
図２（Ｂ）の断面図を参照してＦＥＴについて説明する。ＧａＡｓ基板１１にはイオン注入によりｎ型のチャネル層１２を設け、その両側にソース領域１８およびドレイン領域１９を形成する高濃度のｎ型の不純物領域が設けられる。チャネル層１２にはゲート電極１７がショットキー接合する。またソース領域１８およびドレイン領域１９には、第１層目の金属層であるオーミック金属層１０で形成されるソース電極１３およびドレイン電極１４が設けられる。更にこの上に前述したように第３層目の金属層であるパッド金属層３０で形成されるソース電極１５およびドレイン電極１６が設けられ、各素子の配線等を行っている。
再び図２（Ａ）と更に図３を参照して説明する。図３（Ａ）は図２（Ａ）のｂ−ｂ線断面図であり、図３（Ｂ）は図２（Ａ）のｃ−ｃ線断面図である。尚第１の実施形態では、図２中のＣＮ１、ＣＮ２の経路中においてそれぞれＨＲ１、ＨＲ２を示す矩形にパターン上の意味は無い。
第１接続手段ＣＮ１は、パッド金属層３０よりなる配線Ｍに高抵抗体ＨＲ１および低抵抗体ＬＲ１、抵抗体ＯＲ１が接続し、第１のＦＥＴ群Ｆ１の各ゲート電極１７と、第１制御端子パッドＣ１とを接続する。
第２接続手段ＣＮ２は、パッド金属層３０よりなる配線Ｍに高抵抗体ＨＲ２および低抵抗体ＬＲ２、抵抗体ＯＲ２が接続し、第２のＦＥＴ群Ｆ２の各ゲート電極１７と、第２制御端子パッドＣ２とを接続する。
高抵抗体ＨＲ１は、動作領域１００のチャネル層１２と同程度の比較的低いピーク濃度（２〜４×１０１７ｃｍ−３）のｎ型不純物の注入領域であり、シート抵抗は１ＫΩ／□程度で、５ＫΩ以上（例えば１０ＫΩ程度）の抵抗値を有する。高抵抗体ＨＲ２も同様の構造である。（図３（Ａ））。イオン注入領域は深さによって不純物濃度が変化するため、イオン注入領域の不純物濃度はピーク濃度で代表する。
低抵抗体ＬＲ１は、動作領域１００のソース領域１８およびドレイン領域１９と同程度の高濃度（１〜１．５×１０１８ｃｍ−３）の不純物領域であり、シート抵抗は１００Ω／□程度で、３〜５ＫΩ程度の抵抗値を有する。低抵抗体ＬＲ２も同様の構造である。
また抵抗体ＯＲ１（ＯＲ２も同様）は、ここでは高抵抗体ＨＲ１と同様の抵抗体である。抵抗体ＯＲ１（ＯＲ２）は、交流接地となる制御端子Ｃｔｌ１（Ｃｔｌ２）の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。この抵抗体ＯＲ１（ＯＲ２）は、低抵抗体ＬＲ１と同様の不純物濃度の注入領域により所定の抵抗値を有するように形成したものであってもよい。但しゲート電極からの高周波信号の漏れを無くすため、ゲート電極からの高周波信号は早めに減衰させた方が良い。従って抵抗体ＯＲ１はゲート電極の近傍に接続する方が望ましい。
そして、第１接続手段ＣＮ１と第２接続手段ＣＮ２の一部は、共通入力端子パッドＩと、第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２との間に並行に配置される。そして共通入力端子パッドと第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２とを接続するパッド配線１３０と窒化膜６０を介して交差する。このようにパッド配線１３０と接続手段が交差する領域を本明細書では交差部ＣＲと称する。具体的には図２（Ａ）のハッチングの如くパッド配線１３０と第１接続手段ＣＮ１および第２接続手段ＣＮ２がそれぞれ交差する領域が交差部ＣＲである。交差部ＣＲの第１接続手段ＣＮ１および第２接続手段ＣＮ２は、低抵抗体ＬＲ１およびＬＲ２により構成される（図３（Ｂ））。
本実施形態の高抵抗体ＨＲ１は、第１制御端子パッドＣ１と、第１接続手段ＣＮ１の交差部ＣＲとの間に接続される。また高抵抗体ＨＲ２は、第２制御端子パッドＣ２と、第２接続手段ＣＮ２の交差部ＣＲとの間に接続される。また第１接続手段ＣＮ１および第２接続手段ＣＮ２の各経路中に直列に接続されそれぞれその一部を構成する。そして高抵抗体ＨＲ１、ＨＲ２はそれぞれ第１制御端子パッドＣ１および第２制御端子パッドＣ２の直近に接続される。具体的には、各制御端子パッドＣ１、Ｃ２から１００μｍ以内に接続される。
これにより高抵抗体ＨＲ１（以下ＨＲ２も同様）に直列に接続される低抵抗体ＬＲ１（ＬＲ２）などの接続手段に対して漏れる高周波信号を確実に減衰することができる。高周波信号の漏れは、配線と接続手段が交差する交差部からの漏れがその大部分を占める。しかし実際には少量ながら基板を介して高周波信号が伝搬している配線、電極、動作領域などからも高周波信号が接続手段に漏れている。例えば数ワットもの大電力の高周波信号が伝搬しているときはその漏れ成分を無視できない。つまり、高抵抗体ＨＲ１が第１制御端子パッドＣ１（第２制御端子パッドＣ２も同様）から遠い位置に接続され、高抵抗体ＨＲ１と第１制御端子パッドＣ１の間に第１接続手段ＣＮ１の構成要素として例えば別の低抵抗体またはパッド金属層３０による配線などが接続される場合では、その別の低抵抗体などに対して高周波信号が伝搬している配線、電極、動作領域などから基板を介して高周波信号が漏れる。そして漏れた高周波信号は減衰されないまま第１制御端子パッド又は第２制御端子パッドに漏れてしまう。
そこで、本実施形態の如く高抵抗体ＨＲ１を第１制御端子パッドＣ１から１００μｍ以下の直近に接続する。これにより高周波信号が漏れる低抵抗体ＬＲ１が存在していたとしてもその距離（高抵抗体ＨＲ１から第１制御端子パッドＣ１までの距離）が短くなり高周波信号が漏れる機会が少ない。また高抵抗体ＨＲ１は短く、第１制御端子パッドＣ１と、隣接する共通入力端子パッドＩとの間のスペースに配置できるため特別なスペースを必要としない。
つまり、スイッチＭＭＩＣの第１および第２制御端子パッドＣ１、Ｃ２とゲート電極を接続し制御信号ラインとなる第１および第２接続手段ＣＮ１、ＣＮ２と、高周波信号が伝搬するパッド配線１３０が交差する場合、その制御信号ライン中において制御端子パッドの近傍に５ＫΩ以上の高抵抗体ＨＲ１、ＨＲ２を接続する。そして、高抵抗体ＨＲ１、ＨＲ２とゲート電極１７の間で制御信号ラインを高周波信号が伝搬するパッド配線１３０と交差させる。
このようなレイアウトにすることにより共通入力端子パッドＩから窒化膜６０を介して第１接続手段ＣＮ１（第２接続手段ＣＮ２も同様）に高周波アナログ信号が漏れても、５ＫΩ程度以上の高抵抗体ＨＲ１（ＨＲ２）により漏れた信号が減衰する。そして漏出した高周波信号は実際には第１制御端子パッドＣ１（第２制御端子パッドＣ２）まで達することはない。共通入力端子パッドＩからの高周波信号は、高周波的にＧＮＤ電位である第１制御端子パッドＣ１（第２制御端子パッドＣ２）には漏れないため、共通入力端子ＩＮ−第１出力端子ＯＵＴ１（または第２出力端子ＯＵＴ２）間のインサーションロスの増加を抑制できる。
また、高抵抗体ＨＲ１、ＨＲ２は既述の如くチャネル層１２と同程度の不純物濃度とする。これにより短い距離で高い抵抗値を得られるのでチップサイズを増大せずにインサーションロスの増加を抑制できる。すなわち低抵抗体ＬＲ１（ＬＲ２）のみで高い抵抗値（５ＫΩ以上）を得るにはその幅を十分狭くするか、長さを十分確保する必要がある。実際にはパターンニングの微細化に限界があるため、長さで所望の抵抗値を確保する必要がある。しかし、交差部ＣＲから制御端子パッドＣ１、または交差部ＣＲから制御端子パッドＣ２に至る経路中のスペースでは５ＫΩ以上の抵抗はそれぞれ納まり切れない。従って５ＫΩ以上の抵抗を配置するためだけに特別のスペースを準備する必要が発生し、チップ面積が大きくなってしまう。そこで本実施例のように５ＫΩ以上の抵抗を高抵抗体ＨＲ１、ＨＲ２で構成すれば、そのスペースに十分納まるため、特にチップサイズを増大させる必要が無くなる。
また、プロセス上チャネル層１２の形成のマスクパターンを変更するのみで高抵抗体ＨＲ１、ＨＲ２を形成できる。
尚、チップサイズの増大を回避してリバースコントロールタイプのロジックを実現するためには、第１接続手段ＣＮ１および第２接続手段ＣＮ２を引き回してパッド配線１３０と交差させる必要がある。この場合は引き回し分の距離が必要となるため、パッド配線１３０下方の抵抗体は、低抵抗体ＬＲ１、ＬＲ２を接続すると良い。
次に、図４を参照して第２の実施形態について説明する。第２の実施形態は、第１スイッチング素子Ｆ１および第２スイッチング素子Ｆ２としてＨＥＭＴを採用するものである。尚、第１の実施形態と重複する箇所については説明を省略する。
ＨＥＭＴの場合もスイッチ回路装置の回路図および平面図は図１および図２（Ａ）と同様である。図４には、それぞれ図２（Ａ）のａ−ａ線（図４（Ａ））、ｂ−ｂ線（図４（Ｂ））、ｄ−ｄ線（図４（Ｃ））、ｃ−ｃ線（図４（Ｄ））の断面図を示す。
図４（Ａ）のごとく、基板は、半絶縁性ＧａＡｓ基板３１上にノンドープのバッファ層３２を積層し、バッファ層３２上に、電子供給層となるｎ＋ＡｌＧａＡｓ層３３、チャネル（電子走行）層となるノンドープＩｎＧａＡｓ層３５、電子供給層となるｎ＋ＡｌＧａＡｓ層３３を順次積層したものである。電子供給層３３とチャネル層３５間には、スペーサ層３４が配置される。
バッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。電子供給層３３上には、障壁層３６となるノンドープのＡｌＧａＡｓ層を積層し、所定の耐圧とピンチオフ電圧を確保している。更にキャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層している。キャップ層３７には高濃度の不純物が添加されており、その不純物濃度は、１〜５×１０１８ｃｍ−３程度である。
電子供給層３３、障壁層３６、スペーサ層３４は、チャネル層３５よりバンドギャップが大きい材料が用いられる。また電子供給層３３には、ｎ型不純物（例えばＳｉ）が２〜４×１０１８ｃｍ−３程度に添加されている。
そして、このような構造により、電子供給層３３であるｎ＋ＡｌＧａＡｓ層のドナー不純物から発生した電子が、チャネル層３５側へ移動し、電流パスとなるチャネルが形成される。この結果、電子とドナー・イオンは、ヘテロ接合界面を境として空間的に分離されることになる。電子はチャネル層３５を走行するが、ドナー・イオンが存在しないためクーロン散乱の影響が非常に少なく、高電子移動度を持つことができる。
ＨＥＭＴの動作領域１００は、バッファ層３２に達する絶縁化層５０によって分離することにより形成される。以下、ＨＥＭＴの動作領域１００とは、絶縁化層５０で分離され、ＨＥＭＴのソース電極１３、１５、ドレイン電極１４、１６およびゲート電極１７が配置される領域の半導体層をいう。すなわち電子供給層３３、チャネル（電子走行）層３５、スペーサ層３４、障壁層３６、キャップ層３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域を動作領域１００とする。
絶縁化層５０は、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。つまり、絶縁化層５０にもエピタキシャル層として不純物は存在しているが、絶縁化のためのＢ＋注入により不活性化されている。
すなわち、図２（Ａ）の一点鎖線で示す動作領域１００の外周に絶縁化層５０を形成することにより、ＨＥＭＴの動作領域１００が分離される。
動作領域１００の、高濃度不純物が添加されたキャップ層３７を除去することにより、ソース領域３７ｓおよびドレイン領域３７ｄを設ける。ソース領域３７ｓおよびドレイン領域３７ｄには第１層目の金属層であるオーミック金属層１０で形成されるソース電極１３、ドレイン電極１４が接続し、その上層には３層目の金属層であるパッド金属層３０によりソース電極１５、ドレイン電極１６が形成される。
また、動作領域１００でゲート電極１７が配置される部分のキャップ層３７をエッチングにより除去して、ノンドープＡｌＧａＡｓ層３６を露出し、２層目の金属層であるゲート金属層２０をショットキー接続させてゲート電極１７を形成する。
また、ここでの図示は省略するが、周辺不純物領域１５０も、絶縁化層５０で分離することにより所定の形状に形成され、各抵抗も、所望の抵抗値を有する距離（長さ）および幅を確保して周囲を絶縁化層５０で分離することにより形成される。
第１接続手段ＣＮ１は、パッド金属層３０よりなる配線Ｍに高抵抗体ＨＲ１および低抵抗体ＬＲ１、抵抗体ＯＲ１が接続し、第１のＦＥＴ群Ｆ１の各ゲート電極１７と、第１制御端子パッドＣ１とを接続する。
第２接続手段ＣＮ２は、パッド金属層３０よりなる配線Ｍに高抵抗体ＨＲ２および低抵抗体ＬＲ２、抵抗体ＯＲ２が接続し、第２のＦＥＴ群Ｆ２の各ゲート電極１７と、第２制御端子パッドＣ２とを接続する。
配線Ｍは基板表面に窒化膜６０を介して延在し、その下方は絶縁化層５０で絶縁されている。
ここで、図４（Ｂ）（Ｃ）のごとく、本実施形態の高抵抗体ＨＲ１（以下ＨＲ２も同様）は、キャップ層３７を除去してキャップ層３７より下の半導体層を露出した領域により構成される。すなわち高抵抗体ＨＲ１はキャップ層３７をエッチングしたリセス部１０１を有し、リセス部１０１両端に接続のためのコンタクト部１０２となるキャップ層３７が残存する。コンタクト部１０２は図の如くそのまま低抵抗体ＬＲ１のキャップ層３７に連続して接続するか、あるいは抵抗素子電極（不図示）を設けて配線Ｍに接続するための領域である。抵抗素子電極を設ける場合には、ＨＥＭＴの１層目の金属層であるオーミック金属層１０および３層目の金属層であるパッド金属層３０により、ソース電極およびドレイン電極と同様に形成できる。
尚、図４（Ｃ）の如く高抵抗体ＨＲ１のコンタクト部１０２と低抵抗体ＬＲ１とが接続する場合には、その境界が明確とならないが、ここでは抵抗素子電極がコンタクトするのに最小限必要な領域（ここでは例えば長さ３μｍ程度）までをコンタクト部１０２とする。
そして図の場合には、リセス部１０１の底部に障壁層３６が露出する。このように、障壁層３６が露出するリセス部１０１を設けることにより、コンタクト部１０２、チャネル層３５が抵抗体の電流経路となり、チャネル層３５が実質的な抵抗層となる。そして、チャネル層３５はキャップ層３７よりシート抵抗が数倍高い（例えば４００Ω／□）ため、これにより短い距離で高抵抗値を有する高抵抗体ＨＲ１が得られる。本実施形態ではリセス部１０１を設けることによりシート抵抗Ｒｓ＝４００Ω程度の高抵抗体ＨＲ１とする。リセス部１０１は、例えば５０μｍ程度の長さである。
一方、図４（Ｄ）の如く、低抵抗体ＬＲ１（以下ＬＲ２も同様）は、必要な距離（長さ）と幅を確保して絶縁化層５０で分離することにより形成する。低抵抗体ＬＲ１はキャップ層３７がそのまま残る。キャップ層３７は不純物濃度が高く厚みも厚いので、キャップ層３７が低抵抗体ＬＲ１の主要電流経路となる。ここでは低抵抗体ＬＲ１のシート抵抗Ｒｓは１００Ω程度とする。
抵抗体ＯＲ１（以下ＯＲ２も同様）は、ここでは高抵抗体ＨＲ１と同様の構造である。しかしこれに限らず、低抵抗体ＬＲ１と同様の抵抗体でもよい。但しゲート電極からの高周波信号の漏れを無くすため、ゲート電極からの高周波信号は早めに減衰させた方が良い。従って抵抗体ＯＲ１はゲート電極の近傍に接続する方が望ましい。
そして、第１接続手段ＣＮ１と第２接続手段ＣＮ２の一部は、共通入力端子パッドＩと第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２との間に並行に配置される。そして第１接続手段ＣＮ１および第２接続手段ＣＮ２は、交差部ＣＲにおいて窒化膜６０を介してパッド配線１３０と交差する（図２（Ａ）参照）。
交差部ＣＲにおける第１接続手段ＣＮ１および第２接続手段ＣＮ２は、低抵抗体ＬＲ１、ＬＲ２で構成される。
高抵抗体ＨＲ１は、第１制御端子パッドＣ１と交差部ＣＲの間に接続される。また高抵抗体ＨＲ２は、第２制御端子パッドＣ２と交差部ＣＲの間に接続される。そして高抵抗体ＨＲ１、ＨＲ２はそれぞれ第１制御端子パッドＣ１および第２制御端子パッドＣ２の直近に接続される。これにより高抵抗体ＨＲ１（以下ＨＲ２も同様）に直列に接続される低抵抗体ＬＲ１（ＬＲ２）などの接続手段に対して漏れる高周波信号を確実に減衰することができる。具体的には高抵抗体ＨＲ１を第１制御端子パッドＣ１から１００μｍ以下の直近に接続する。これにより高抵抗体ＨＲ１と第１制御端子パッドＣ１の間に第１接続手段ＣＮ１の構成要素として高周波信号が漏れる別の低抵抗体、またはパッド金属層３０による配線などが存在していたとしてもその距離（高抵抗体ＨＲ１から第１制御端子パッドＣ１までの距離）が短くなり高周波信号が漏れる機会が少ない。また高抵抗体ＨＲ１は短く、第１制御端子パッドＣ１と、隣接する共通入力端子パッドＩとの間のスペースに配置できるため特別なスペースを必要としない。
これにより、共通入力端子パッドＩとスイッチング素子Ｆ１およびＦ２を接続する配線から窒化膜６０を介して第１接続手段ＣＮ１（第２接続手段ＣＮ２）に高周波アナログ信号が漏れても、５ＫΩ程度以上の高抵抗体ＨＲ１（ＨＲ２）により漏れた信号が減衰する。つまり漏出した高周波信号が第１制御端子パッドＣ１（第２制御端子パッドＣ２）まで達することはない。共通入力端子パッドＩからの高周波信号は、高周波的にＧＮＤ電位である第１制御端子パッドＣ１（第２制御端子パッドＣ２）には漏れないため、共通入力端子ＩＮ−第１出力端子ＯＵＴ１（または第２出力端子ＯＵＴ２）間のインサーションロスの増加を抑制できる。
低抵抗体ＬＲ１（ＬＲ２）のみで高い抵抗値（５ＫΩ以上）を得るにはその幅を十分狭くするか、長さを十分確保する必要がある。実際にはパターンニングの微細化に限界があるため、長さで所望の抵抗値を確保する必要がある。従って、抵抗が大きくなるとチップ上でパッドや素子の隙間に納まり切れず抵抗を配置するためだけに特別のスペースを準備する必要が発生し、チップ面積が大きくなってしまう問題がある。すなわち低抵抗体ＬＲ１（ＬＲ２）のみで５ＫΩ以上の抵抗を構成しようとすると、交差部ＣＲから第１制御端子パッドＣ１、または交差部ＣＲから第２制御端子パッドＣ２に至る経路中のスペースに納まりきれない。そこで本実施形態の如く５ＫΩ以上の抵抗を高抵抗体ＨＲ１、ＨＲ２で構成する。これにより交差部ＣＲから第１または第２制御端子パッドに至る経路中のスペースに十分納まるため、特にチップサイズを増大する必要が無くなる。
そこで、本実施形態では、キャップ層３７を除去してシート抵抗が高いチャネル層３５を実質的な抵抗層とする高抵抗体ＨＲ１（ＨＲ２）を採用する。これによりチップ上の抵抗体の占有面積が小さくできるので、チップ面積の増大を抑制し、高周波アナログ信号を減衰させることができる。
図５には、本発明の第３の実施形態を示す。図５は高抵抗体ＨＲ１（ＨＲ２も同様）と動作領域１００の一部断面図であり、図２（Ａ）のｄ−ｄ線およびａ−ａ線断面図である。
第３の実施形態は、第２の実施形態の障壁層３６上にＩｎＧａＰ層４０を設け、高抵抗体のリセス部１０１底部にＩｎＧａＰ層４０が露出する構造である。
これにより、酸化されやすいＡｌＧａＡｓ層である障壁層３６が表面状態の安定なＩｎＧａＰ層４０で覆われるので、第１の実施形態より信頼性の良好な抵抗が得られる。
また、ＧａＡｓキャップ層３７は、リセス部１０１を形成する際にウェットエッチングでＩｎＧａＰ層との選択比が非常に大きな選択エッチングを簡単に行うことができる。したがって、安価で再現性のよいリセス部１０１を形成することができる。
また、この場合動作領域１００においては、ＩｎＧａＰ層４０を除去して障壁層３６を露出させ、ゲート電極１７を形成する。このときゲート金属層２０の蒸着直前までＩｎＧａＰ層４０で障壁層３６を保護することができるので、ＨＥＭＴの特性を向上させることができる。
図６には、本発明の第４の実施形態を示す。図６は高抵抗体ＨＲ１（ＨＲ２も同様）と動作領域１００の一部断面図であり、図２（Ａ）のｄ−ｄ線およびａ−ａ線断面図である。
第４の実施形態は、第２の実施形態の障壁層３６上にＩｎＧａＰ層４０を設け、キャップ層３７およびＩｎＧａＰ層４０をエッチングしてリセス部１０１を設けた高抵抗体ＨＲ１（ＨＲ２）とし、そのリセス部１０１底部に障壁層３６が露出する構造である。
同じくＩｎＧａＰ層４０が設けられた第３の実施形態ではチャネル層３５に加え高濃度のＩｎＧａＰ層も抵抗層となるため第２の実施形態より若干シート抵抗が低くなるという問題がある。一方、第４の実施形態ではリセス部１０１において高濃度ＩｎＧａＰ層４０も除去するため第１の実施形態と同様に実質的にはほとんどチャネル層３５のみを抵抗層にできる。従ってシート抵抗は第２の実施形態と同等となり、第３の実施形態と比較してシート抵抗値を高めることができる。つまり第３の実施形態と同じ長さと幅で抵抗値を高めることができる。
また、この場合動作領域１００においては、ＩｎＧａＰ層４０を除去して障壁層３６を露出させ、ゲート電極１７を形成する。ゲート金属層２０の蒸着直前までＩｎＧａＰ層４０で障壁層３６を保護することができ、ＨＥＭＴの特性を向上させることができる。
また、ＨＥＭＴのエピタキシャル構造で、キャップ層３７と障壁層３６の間にさらにＡｌＧａＡｓ層、ＧａＡｓ層の繰り返しやＩｎＧａＰ層があるエピタキシャル構造についても同様に実施できる。
図７および図８を参照して、本発明の第５の実施形態を説明する。
図７および図８は、３つのスイッチング素子を有するＳＰ３Ｔ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｔｈｒｅｅ Ｔｈｒｏｗ）を示す。図７は、第５の実施形態のスイッチＭＭＩＣの一例を示す回路図である。
スイッチＭＭＩＣは、ＦＥＴをそれぞれ３段直列に接続しスイッチング素子となる第１のＦＥＴ群Ｆ１、第２のＦＥＴ群Ｆ２、第３のＦＥＴ群Ｆ３からなる。また、第１のＦＥＴ群Ｆ１の一端のＦＥＴのソース電極（あるいはドレイン電極）、第２のＦＥＴ群Ｆ２の一端のＦＥＴのソース電極（あるいはドレイン電極）および第３のＦＥＴ群Ｆ３の一端のＦＥＴのソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続する。また、第１のＦＥＴ群Ｆ１の３つのＦＥＴのゲート電極がそれぞれ第１接続手段ＣＮ１を介して第１制御端子Ｃｔｌ１に接続し、第２のＦＥＴ群Ｆ２の３つのゲート電極がそれぞれ第２接続手段ＣＮ２を介して第２制御端子Ｃｔｌ２に接続する。また第３のＦＥＴ群Ｆ３の３つのゲート電極がそれぞれ第３接続手段ＣＮ３を介して第３制御端子Ｃｔｌ３に接続する。
更に、第１のＦＥＴ群Ｆ１の他端のＦＥＴのドレイン電極（あるいはソース電極）が第１出力端子ＯＵＴ１に接続する。また第２のＦＥＴ群Ｆ２の他端のＦＥＴのドレイン電極（あるいはソース電極）が第２出力端子ＯＵＴ２に接続し、第３のＦＥＴ群Ｆ３の他端のＦＥＴのドレイン電極（あるいはソース電極）が第３出力端子ＯＵＴ３に接続したものである。
第１、第２および第３制御端子Ｃｔｌ１、Ｃｔｌ２、Ｃｔｌ３に印加される制御信号はいずれか１つがＨレベルでその他がＬレベルの組み合わせとなっており、Ｈレベルの信号が印加されたＦＥＴ群がＯＮして、共通入力端子ＩＮに入力された高周波アナログ信号をいずれかの出力端子に伝達するようになっている。第１接続手段ＣＮ１、第２接続手段ＣＮ２および第３接続手段ＣＮ３は抵抗を含み、抵抗は交流接地となる第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２、第３制御端子Ｃｔｌ３の直流電位に対してゲート電極などから高周波信号が漏出することを防止する目的で配置されている。
図８は、図７の回路を１チップに集積化したスイッチＭＭＩＣの図であり、図８（Ａ）は平面図、図８（Ｂ）（Ｃ）は図８（Ａ）のｆ−ｆ線断面図である。
ＧａＡｓ基板にスイッチを行う３つのＦＥＴ群を配置する。第１のＦＥＴ群Ｆ１は例えばＦＥＴ１−１、ＦＥ１−２、ＦＥＴ１−３の３つのＦＥＴを直列に接続したものである。第２のＦＥＴ群Ｆ２は、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３を直列に接続したものである。第３のＦＥＴ群Ｆ３は、ＦＥＴ３−１、ＦＥＴ３−２、ＦＥＴ３−３を直列に接続したものである。
各ＦＥＴ群を構成する９つのゲート電極にはそれぞれ、第１接続手段ＣＮ１、第２接続手段ＣＮ２、第３接続手段ＣＮ３が接続されている。また共通入力端子ＩＮ、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第３出力端子ＯＵＴ３に接続する電極パッドＩ、Ｏ１、Ｏ２、Ｏ３と、第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２および第３制御端子Ｃｔｌ３にそれぞれ接続する３つの電極パッドＣ１、Ｃ２、およびＣ３が基板の周辺に設けられている。各パッドの周辺にはアイソレーション向上のため、高濃度の周辺領域１５０が配置される。
点線で示した第２層目の金属層による配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（例えばＰｔ／Ｍｏ）２０であり、実線で示した第３層目の金属層による配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の金属層であり基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ドレイン電極等を形成するものであり、図８では、パッド金属層と重なるために図示されていない。
第１のＦＥＴ群Ｆ１、第２のＦＥＴ群Ｆ２、第３のＦＥＴ群Ｆ３はそれぞれ同様の構成であるので、以下主に第１のＦＥＴ群Ｆ１について説明する。ＦＥＴ１−１は上側から伸びる櫛歯状の３本のパッド金属層３０が共通入力端子パッドＩに接続されるソース電極１５（あるいはドレイン電極）であり、この下にオーミック金属層で形成されるソース電極（あるいはドレイン電極）がある。また下側から伸びる櫛歯状の３本のパッド金属層３０がＦＥＴ１−１のドレイン電極１６（あるいはソース電極）であり、この下にオーミック金属層で形成されるドレイン電極（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成されるゲート電極１７が５本の櫛歯形状に配置されている。
動作領域１００は、例えばＧａＡｓ基板にイオン注入によって一点鎖線の領域に形成される。あるいは、ＧａＡｓ基板に複数の半導体層を積層し、絶縁化層５０で分離することにより一点鎖線の領域に形成される。
ＦＥＴ１−２では、上側から延びる３本のソース電極１５（あるいはドレイン電極）は、ＦＥＴ１−１のドレイン電極１６と接続している。ここで、この電極は高周波信号の通過点に過ぎず一般には外部に導出する必要が無いためパッドは設けられていない。また、下側から延びる３本のドレイン電極１６（あるいはソース電極）は、ＦＥＴ１−３のソース電極１５に接続している。この電極も同様に高周波信号の通過点に過ぎず一般には外部に導出する必要が無いためパッドは設けられていない。この両電極の下にオーミック金属層がある。これらは櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成されるゲート電極１７が５本の櫛歯形状に配置されている。ＦＥＴを多段に直列に接続したスイッチ回路装置はＦＥＴ１段のスイッチ回路装置に比べ、ＦＥＴ群がＯＦＦの時により大きな電圧振幅に耐えられるため高出力スイッチ回路装置となる。その際ＦＥＴを直列に接続するときに接続点となるＦＥＴのソース電極またはドレイン電極は一般には外部に導出する必要が無いためパッドを設ける必要はない。
ＦＥＴ１−３は上側から伸びる櫛歯状の３本のパッド金属層３０がソース電極１５（あるいはドレイン電極）であり、この下にオーミック金属層で形成されるソース電極１３（あるいはドレイン電極）がある。また下側から伸びる櫛歯状の３本のパッド金属層３０が、出力端子パッドＯ１に接続するドレイン電極１６（あるいはソース電極）であり、この下にオーミック金属層で形成されるドレイン電極１４（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成されるゲート電極１７が５本の櫛歯形状に配置されている。
尚、図のｅ−ｅ線断面図は、イオン注入により動作領域１００を形成したＦＥＴの場合は図２（Ｂ）と同様であり、ＨＥＭＴの場合は、図４（Ａ）と同様である。
第１ＦＥＴ群Ｆ１の各ＦＥＴのゲート電極１７は、動作領域１００外でゲート金属層２０からなるゲート配線１２０により櫛歯が束ねられ、第１接続手段ＣＮ１によって第１制御端子パッドＣ１に接続する。
第１接続手段ＣＮ１は低抵抗体ＬＲ１により構成されるが、第１制御端子パッドＣ１から１００μｍ以内に直列に、高抵抗体により５ＫΩ以上の抵抗体ＯＲ１が接続されていてもよい。この場合、高周波信号が伝搬している配線、電極、動作領域などから基板を介して高周波信号が第１接続手段ＣＮ１に漏れても、漏れた信号を高抵抗体ＯＲ１により減衰させ、高周波的にＧＮＤ電位である第１制御端子パッドＣ１にまで到達することを防止できる。すなわちインサーションロスの増加を防止できる。第３接続手段ＣＮ３も同様である。
図８（Ｂ）（Ｃ）は交差部ＣＲの断面図である。図８（Ｂ）はイオン注入により動作領域を形成したＦＥＴの場合であり、図８（Ｃ）はＨＥＭＴの場合である。
図のごとく、第２接続手段ＣＮ２は、低抵抗体ＬＲ２により構成され、その一部に直列に高抵抗体ＨＲ２が接続する。第２接続手段ＣＮ２はハッチングで示す交差部ＣＲにおいて、共通入力端子パッドと第３のＦＥＴ群Ｆ３とを接続するパッド配線１３０と窒化膜６０を介して交差する。交差部ＣＲの第２接続手段ＣＮ２は、低抵抗体ＬＲ２により構成される。
そして、高抵抗体ＨＲ２は、第２制御端子パッドＣ２と、第２接続手段ＣＮ２の交差部ＣＲとの間に接続される。また第２接続手段ＣＮ２の経路上に直列に接続される。さらに高抵抗体ＨＲ２は第２制御端子パッドＣ２から１００μｍ以内に接続される。
これにより高抵抗体ＨＲ２に直列に接続される低抵抗体ＬＲ２などの接続手段に対して漏れる高周波信号を確実に減衰することができる。
高抵抗体ＨＲ２の、図８（Ａ）のｈ−ｈ線断面図は、図３（Ａ）または図４（Ｂ）と同様である。すなわちイオン注入により動作領域１００を形成したＦＥＴの場合（図３（Ａ））の高抵抗体ＨＲ２は、チャネル層１２を形成する不純物と同じ不純物をＧａＡｓ基板にイオン注入し、チャネル層１２と同等のピーク濃度とすることにより、５ＫΩ以上の抵抗値に形成される。
また、ＨＥＭＴの場合（図４（Ｂ））の高抵抗体ＨＲ２は、周囲が絶縁化層５０により分離され、キャップ層３７をエッチングして５ＫΩ以上の抵抗値に形成する。ＨＥＭＴの場合図８（Ａ）のｇ−ｇ線断面図は図４（Ｃ）と同様である。図４（Ｃ）のごとく、リセス部１０１にその下層の半導体層が露出しており、キャップ層３７下層の半導体層が抵抗層となるため、短い距離で抵抗値を高めることができる。
また、ＨＥＭＴの場合の基板構造および高抵抗体ＨＲ２は、第３実施形態または第４実施形態と同様の構造であってもよい。
本発明は、１つの接続手段がパッド配線と交差する場合、その接続手段が接続する制御端子パッドと交差部ＣＲとの間で、制御端子パッドの直近に高抵抗体を接続すればよい。つまりそれ以外で接続手段に接続する抵抗体のレイアウトは上記の例に限らない。例えばスイッチＭＭＩＣに必要な抵抗値に応じて接続手段を構成する配線Ｍの一部に他の抵抗体が接続していても良い。
またスイッチング素子は、多段接続のＦＥＴ場合は４段以上でもよい。さらに、図１０に示す如くＦＥＴが１段のＳＰＤＴであっても同様に実施できる。
尚、高抵抗体は不純物注入領域や、キャップ層をエッチングして下層の半導体層を露出した領域でなくてもよく例えば蒸着されたＮｉＣｒなどにより形成された金属抵抗でも良い。
本発明を説明するための回路図である。 本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。 本発明を説明するための断面図である。 本発明を説明するための断面図である。 本発明を説明するための断面図である。 本発明を説明するための断面図である。 本発明を説明するための回路図である。 本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。 従来技術を説明するための回路図である。 従来技術を説明するための平面図である。 従来技術を説明するための断面図である。
符号の説明
１０ オーミック金属層
１１ 基板
１２ チャネル層
１３ 第１ソース電極
１５ 第２ソース電極
１４ 第１ドレイン電極
１６ 第２ドレイン電極
１７ ゲート電極
１８ ソース領域
１９ ドレイン領域
２０ ゲート金属層
３０ パッド金属層
３１ ＧａＡｓ基板
３２ バッファ層
３３ 電子供給層
３４ スペーサ層
３５ チャネル層
３６ 障壁層
３７ キャップ層
４０ ＩｎＧａＰ層
５０ 絶縁化層
６０ 窒化膜
１００ 動作領域
１０１ リセス部
１０２ コンタクト部
１２０ ゲート配線
１３０ パッド配線
１５０ 周辺不純物領域
２１５ ソース電極
２１６ ドレイン電極
２１７ ゲート電極
２２０ ゲート金属層
２３０ パッド金属層
２６０ 窒化膜
３３０ パッド配線
３５０ 周辺不純物領域
Ｍ 配線
ＨＲ１、ＨＲ２ 高抵抗体
ＬＲ１、ＬＲ２、ＬＲ３ 低抵抗体
ＯＲ１、ＯＲ２、ＯＲ３ 抵抗体
ＩＮ 共通入力端子
Ｃｔｌ１ 第１制御端子
Ｃｔｌ２ 第２制御端子
Ｃｔｌ３ 第３制御端子
ＯＵＴ１ 第１出力端子
ＯＵＴ２ 第２出力端子
ＯＵＴ３ 第３出力端子
Ｉ 共通入力端子パッド
Ｃ１ 第１制御端子パッド
Ｃ２ 第２御端子パッド
Ｃ３ 第３御端子パッド
Ｏ１ 第１出力端子パッド
Ｏ２ 第２出力端子パッド
Ｏ３ 第３出力端子パッド
ＣＮ１ 第１接続手段
ＣＮ２ 第２接続手段
ＣＮ３ 第３接続手段
Ｆ１ 第１スイッチング素子
Ｆ２ 第２スイッチング素子
Ｆ３ 第３スイッチング素子
ＣＲ 交差部

Claims (13)

  1. 複数のスイッチング素子と、前記スイッチング素子のソースまたはドレインに共通で接続する共通入力端子と、前記スイッチング素子のドレインまたはソースにそれぞれ接続する複数の出力端子と、前記スイッチング素子のゲートにそれぞれ接続する複数の制御端子とを有する化合物半導体スイッチング回路装置であって、
    前記スイッチング素子と、
    前記各制御端子と該制御端子に対応する前記スイッチング素子とをそれぞれ接続する複数の接続手段と、
    前記各端子となる複数のパッドとを化合物半導体基板に集積化し、
    １つの前記接続手段は、前記共通入力端子となるパッドと前記スイッチング素子とを接続する配線と交差する交差部を有し、１つの前記制御端子となるパッドと該交差部の間に高抵抗体が直列に接続され、該高抵抗体は前記１つの接続手段の一部を構成することを特徴とする化合物半導体スイッチ回路装置。
  2. 他の前記接続手段は、前記共通入力端子となるパッドと前記スイッチング素子とを接続する配線と交差する他の交差部を有し、他の前記制御端子となるパッドと該他の交差部の間に他の高抵抗体が直列に接続され、該他の高抵抗体は前記他の接続手段の一部を構成することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
  3. 前記高抵抗体は、前記１つの制御端子となるパッドから１００μｍ以内に接続されることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
  4. 前記スイッチング素子は、前記基板に不純物をイオン注入して形成したチャネル層を有するＦＥＴであり、前記高抵抗体は前記不純物の注入領域で構成され、前記チャネル層と同程度のピーク濃度を有することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
  5. 前記スイッチング素子は、前記基板上にバッファ層、電子供給層、チャネル層、障壁層およびキャップ層となる半導体層を積層したＨＥＭＴであり、前記高抵抗体は前記キャップ層を除去して該キャップ層より下の前記半導体層を露出した領域により構成されることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
  6. 前記高抵抗体は前記キャップ層よりシート抵抗が高いことを特徴とする請求項５に記載の化合物半導体スイッチ回路装置。
  7. 前記高抵抗体を構成する半導体層の最上層は前記障壁層であることを特徴とする請求項５に記載の化合物半導体スイッチ回路装置。
  8. 前記障壁層上にＩｎＧａＰ層が配置され、前記高抵抗体を構成する半導体層の最上層は該ＩｎＧａＰ層であることを特徴とする請求項５に記載の化合物半導体スイッチ回路装置。
  9. 前記高抵抗体は５ＫΩ以上の抵抗値を有することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
  10. 前記配線は前記パッドを構成するパッド金属層により構成され、前記交差部における前記接続手段は前記配線下方に絶縁膜を介して配置されることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
  11. 前記パッド金属層下方に配置される前記接続手段は低いシート抵抗値を有する低抵抗体であることを特徴とする請求項１０に記載の化合物半導体スイッチ回路装置。
  12. 前記配線に高周波アナログ信号が伝搬することを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
  13. 第１スイッチング素子および第２スイッチング素子と、前記両スイッチング素子のソースまたはドレインに共通で接続する共通入力端子と、前記両スイッチング素子のドレインまたはソースにそれぞれ接続する第１出力端子および第２出力端子と、前記第１スイッチング素子および第２スイッチング素子のゲートにそれぞれ接続する第１制御端子および第２制御端子とを有する化合物半導体スイッチ回路装置であって、
    前記第１および第２スイッチング素子と、
    前記第１制御端子と前記第１スイッチング素子を接続する第１接続手段と、
    前記第２制御端子と前記第２スイッチング素子を接続する第２接続手段と、
    前記第１スイッチング素子および第２スイッチング素子の周囲に配置され前記各端子となる複数のパッドとを、化合物半導体基板に集積化し、
    前記第１接続手段および前記第２接続手段は、前記共通入力端子となるパッドと前記第１スイッチング素子および第２スイッチング素子とを接続する配線とそれぞれ交差する交差部を有し、前記第１制御端子となるパッドと前記交差部の間、および前記第２制御端子となるパッドと前記交差部との間に該交差部における接続手段のシート抵抗値より高いシート抵抗値を有する高抵抗体がそれぞれ直列に接続され、該高抵抗体はそれぞれ前記第１接続手段および前記第２接続手段の一部を構成することを特徴とする化合物半導体スイッチ回路装置。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4535668B2 (ja) * 2002-09-09 2010-09-01 三洋電機株式会社 半導体装置
KR100685359B1 (ko) 2002-09-09 2007-02-22 산요덴키가부시키가이샤 보호 소자
JP2004260139A (ja) * 2003-02-06 2004-09-16 Sanyo Electric Co Ltd 半導体装置
JP4024762B2 (ja) * 2004-01-16 2007-12-19 ユーディナデバイス株式会社 高周波スイッチ
JP4939750B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
JP4939749B2 (ja) * 2004-12-22 2012-05-30 オンセミコンダクター・トレーディング・リミテッド 化合物半導体スイッチ回路装置
TW200642268A (en) * 2005-04-28 2006-12-01 Sanyo Electric Co Compound semiconductor switching circuit device
KR100876604B1 (ko) * 2007-07-13 2008-12-31 (주)페타리 반도체 소자 및 그 제조 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62209847A (ja) * 1986-03-11 1987-09-16 Toshiba Corp 半導体装置及びその製造方法
JPS62213175A (ja) * 1986-03-13 1987-09-19 Nec Corp 化合物半導体装置
JPH11111927A (ja) * 1997-10-06 1999-04-23 Sony Corp 半導体装置およびその製造方法
JP2001217257A (ja) * 2000-01-31 2001-08-10 Sony Corp 半導体装置およびその製造方法
JP2001223332A (ja) * 2000-02-08 2001-08-17 Fujitsu Quantum Devices Ltd 半導体装置、マイクロ波集積回路、およびその製造方法
JP2002368194A (ja) * 2001-06-08 2002-12-20 Sanyo Electric Co Ltd 化合物半導体スイッチ回路装置
JP2004140184A (ja) * 2002-10-17 2004-05-13 Sanyo Electric Co Ltd スイッチ回路装置
JP2004260139A (ja) * 2003-02-06 2004-09-16 Sanyo Electric Co Ltd 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003309130A (ja) * 2002-04-17 2003-10-31 Sanyo Electric Co Ltd 半導体スイッチ回路装置
JP4128091B2 (ja) * 2003-02-20 2008-07-30 三洋電機株式会社 スイッチ回路装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62209847A (ja) * 1986-03-11 1987-09-16 Toshiba Corp 半導体装置及びその製造方法
JPS62213175A (ja) * 1986-03-13 1987-09-19 Nec Corp 化合物半導体装置
JPH11111927A (ja) * 1997-10-06 1999-04-23 Sony Corp 半導体装置およびその製造方法
JP2001217257A (ja) * 2000-01-31 2001-08-10 Sony Corp 半導体装置およびその製造方法
JP2001223332A (ja) * 2000-02-08 2001-08-17 Fujitsu Quantum Devices Ltd 半導体装置、マイクロ波集積回路、およびその製造方法
JP2002368194A (ja) * 2001-06-08 2002-12-20 Sanyo Electric Co Ltd 化合物半導体スイッチ回路装置
JP2004140184A (ja) * 2002-10-17 2004-05-13 Sanyo Electric Co Ltd スイッチ回路装置
JP2004260139A (ja) * 2003-02-06 2004-09-16 Sanyo Electric Co Ltd 半導体装置

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