JPS62209847A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS62209847A JPS62209847A JP5143686A JP5143686A JPS62209847A JP S62209847 A JPS62209847 A JP S62209847A JP 5143686 A JP5143686 A JP 5143686A JP 5143686 A JP5143686 A JP 5143686A JP S62209847 A JPS62209847 A JP S62209847A
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置とその製造方法に係シ、特に半導体
集積回路装置の入出力部の保護抵抗に関する。
集積回路装置の入出力部の保護抵抗に関する。
ＩＣ−ＬＳＩなどの集積回路の形態にはスタンダードＩ
Ｃ，セミカスタムＩＣ，カスタムＩＣなどがあるが、ユ
ーザー仕様によるカスタムＩＣ及びプロセスが固定され
るセミカスタムＩＣの入出力部には、保護回路が設けら
れ、信号入力時の雑音などからチップを保護している。
Ｃ，セミカスタムＩＣ，カスタムＩＣなどがあるが、ユ
ーザー仕様によるカスタムＩＣ及びプロセスが固定され
るセミカスタムＩＣの入出力部には、保護回路が設けら
れ、信号入力時の雑音などからチップを保護している。
例えばゲートアレー等の保護回路に設けられる従来の抵
抗を第６図に示す、この保護抵抗は、半導体基板上に多
結晶シリコン１ｖｉ−堆積し、フォトリソグラフィー法
などの工程により形成され、膜厚と抵抗値が均一になっ
ている。また保護抵抗の面積を大きくせずに抵抗値を大
きくするために＠６図に示すようにコの字状に蛇行した
形状になっている。
抗を第６図に示す、この保護抵抗は、半導体基板上に多
結晶シリコン１ｖｉ−堆積し、フォトリソグラフィー法
などの工程により形成され、膜厚と抵抗値が均一になっ
ている。また保護抵抗の面積を大きくせずに抵抗値を大
きくするために＠６図に示すようにコの字状に蛇行した
形状になっている。
第６図に示すようなコの字形に蛇行したパターンの抵抗
体に、静電気などによる過大電圧が印加されると電流は
第６図（５）に示すような経路を通る。
体に、静電気などによる過大電圧が印加されると電流は
第６図（５）に示すような経路を通る。
図に示したコの字形の角部２では電流が集中し。
角部であるため、他の直線部に比べ熱の発散が十分に行
なわれず、温度が上昇する。このように角部で加熱が進
むと多結晶シリコンが角部から溶断してしまい半導体装
置に致命的悪影響を及ぼす。
なわれず、温度が上昇する。このように角部で加熱が進
むと多結晶シリコンが角部から溶断してしまい半導体装
置に致命的悪影響を及ぼす。
本発明は電流の集中による多結晶シリコンの溶断を防止
することを目的とする。
することを目的とする。
従来の保護抵抗多結晶シリコンの溶断は静電気などによ
る過大電流がコの字状に曲がる抵抗の角部に集中し、熱
の発散が十分に行なわれないことに起因する５本発明は
第１図に示すように角部１２において電流が抵抗体の中
心寄５ｔ−通るようにするために角部の外側１３を電流
が集中する角部を含む内側１１よｐ低抵抗になるよう構
成した。
る過大電流がコの字状に曲がる抵抗の角部に集中し、熱
の発散が十分に行なわれないことに起因する５本発明は
第１図に示すように角部１２において電流が抵抗体の中
心寄５ｔ−通るようにするために角部の外側１３を電流
が集中する角部を含む内側１１よｐ低抵抗になるよう構
成した。
よる過大電流の流れは抵抗体の中心付近を通るので、熱
の発散効率の悪い角部１２は避けられる。
の発散効率の悪い角部１２は避けられる。
本発明の実施例を第２図から第５図に製造工程を付記し
て示す。ここで第２図と第３図に示す実施例は低抵抗領
域を形成するために多結晶シリコンの膜厚を変えるもの
であり、第４図と第５図に示す実施例は、低抵抗領域に
不純物を注入または拡散させて抵抗率を変化させるもの
である。
て示す。ここで第２図と第３図に示す実施例は低抵抗領
域を形成するために多結晶シリコンの膜厚を変えるもの
であり、第４図と第５図に示す実施例は、低抵抗領域に
不純物を注入または拡散させて抵抗率を変化させるもの
である。
実施例１を第２図を用いて説明する。
第２図四に示すように選択酸化法などによりフィールド
酸化膜２２及びゲート酸化膜２０ｔ−形成した半導体基
板２１の全面にＣＶＤ法により多結晶シリコンｚ３ｔ−
ｓｏｏｏＡ堆積させる。次にレジスト２４を塗布してン
フトペークを行っ九後、ゲート電極と保護抵抗のパター
ンマスク２５を合わせて露光する。（第２図β）図示）
つづいて、現像。
酸化膜２２及びゲート酸化膜２０ｔ−形成した半導体基
板２１の全面にＣＶＤ法により多結晶シリコンｚ３ｔ−
ｓｏｏｏＡ堆積させる。次にレジスト２４を塗布してン
フトペークを行っ九後、ゲート電極と保護抵抗のパター
ンマスク２５を合わせて露光する。（第２図β）図示）
つづいて、現像。
ハードベークを行ない、ゲート電・極と保護抵抗を形成
する領域上のレジスト膜のみ残す。（第２図（ｑ図示）
つづいてＲＩＥ（反応性イオンエツチング）によ＃）、
ゲート電極２６と保護抵抗用の多結晶シリコン２７の・
みを残して蝕刻した後、レジスト膜２４を除去する。（
第２図口）次に・第２図（ト）に示すように第２のレジ
スト２８の塗布を行ない。
する領域上のレジスト膜のみ残す。（第２図（ｑ図示）
つづいてＲＩＥ（反応性イオンエツチング）によ＃）、
ゲート電極２６と保護抵抗用の多結晶シリコン２７の・
みを残して蝕刻した後、レジスト膜２４を除去する。（
第２図口）次に・第２図（ト）に示すように第２のレジ
スト２８の塗布を行ない。
上記と同様の工程により、保護抵抗の曲折部外側に当た
る低抵抗となる領域に対応して開孔されたマスクパター
ン２９で露光する。つづいて低抵抗となる領域上に残し
たレジストヲマスクにして。
る低抵抗となる領域に対応して開孔されたマスクパター
ン２９で露光する。つづいて低抵抗となる領域上に残し
たレジストヲマスクにして。
ＣＤＥ（化学ドライエツチング）を行ない、保護抵抗の
曲折部外側にあたる低抵抗となる領域の多結晶シリコン
の膜厚８０００Ａｔ−残し、保護抵抗のその他の領域及
びゲート電極の多結晶シリコン層を膜厚４０００Ａまで
蝕刻する。このようにして第２図（２）に示すような多
結晶シリコンからな多部分的に膜厚が異なりその抵抗値
が異なる保護抵抗３０がゲート電極とともに形成される
。第２図に示した製造方法によれば従来の工程にＰＥＰ
（写真蝕刻工程）が一工程増えるだけで部分的に抵抗
値の違う保護抵抗が得られる。また多結晶シリコンを上
部から順に蝕刻していくので第１と第２のパターンの境
界面が設けられず、汚染などの影響も少ない。
曲折部外側にあたる低抵抗となる領域の多結晶シリコン
の膜厚８０００Ａｔ−残し、保護抵抗のその他の領域及
びゲート電極の多結晶シリコン層を膜厚４０００Ａまで
蝕刻する。このようにして第２図（２）に示すような多
結晶シリコンからな多部分的に膜厚が異なりその抵抗値
が異なる保護抵抗３０がゲート電極とともに形成される
。第２図に示した製造方法によれば従来の工程にＰＥＰ
（写真蝕刻工程）が一工程増えるだけで部分的に抵抗
値の違う保護抵抗が得られる。また多結晶シリコンを上
部から順に蝕刻していくので第１と第２のパターンの境
界面が設けられず、汚染などの影響も少ない。
次に第３図音用いて実施例２を説明する。
第３図（５）に示すようにフィールド酸化膜３２及びゲ
ート酸化膜３０ｔ−形成した半導体基板３１の全面に多
結晶シリコン３３ｔ−約４００ ｏｌｌ−Ａ：］の厚さ
にＣＶＤ法により堆積させる。つづいてレジスト３４を
塗布し、ソフトベークを行なった後、ゲート電極と保護
抵抗全体のパターンを形成するマスク３５を合わせ露光
する。（第３図（Ｂ）に図示）つづいて現像、ハードベ
ーク全行ない、ゲート電極と保護抵抗全体の上のレジス
）１−残し、ＲＩＥ法（反応性イオンエツチング）によ
りゲート電極３６と保護抵抗３７を形成し、レジストを
除去する。（＠３図ＦＣ） Ｋ図示）次に多結晶シリコ
ン約４０００Ａｋ堆積し、第２の多結晶シリコン層３８
を形成する。
ート酸化膜３０ｔ−形成した半導体基板３１の全面に多
結晶シリコン３３ｔ−約４００ ｏｌｌ−Ａ：］の厚さ
にＣＶＤ法により堆積させる。つづいてレジスト３４を
塗布し、ソフトベークを行なった後、ゲート電極と保護
抵抗全体のパターンを形成するマスク３５を合わせ露光
する。（第３図（Ｂ）に図示）つづいて現像、ハードベ
ーク全行ない、ゲート電極と保護抵抗全体の上のレジス
）１−残し、ＲＩＥ法（反応性イオンエツチング）によ
りゲート電極３６と保護抵抗３７を形成し、レジストを
除去する。（＠３図ＦＣ） Ｋ図示）次に多結晶シリコ
ン約４０００Ａｋ堆積し、第２の多結晶シリコン層３８
を形成する。
つづいてａπ工の多結晶シリコンの保護抵抗３７及びゲ
ート電極３６全形成したＰＥＰ（写真蝕刻法）と同様に
して、レジスト３９全全面に塗布し、保護抵抗の曲折部
外側に低抵抗領域を形成するためのマスクパターン４（
１合わせ露光する。（第３図口に図示）つづいてレジス
ト３９を現像し保護抵抗の低抵抗となる領域上のレジス
トのみを残し。
ート電極３６全形成したＰＥＰ（写真蝕刻法）と同様に
して、レジスト３９全全面に塗布し、保護抵抗の曲折部
外側に低抵抗領域を形成するためのマスクパターン４（
１合わせ露光する。（第３図口に図示）つづいてレジス
ト３９を現像し保護抵抗の低抵抗となる領域上のレジス
トのみを残し。
・これをマスクとしてＣＤＥ （化学ドライエツチング
）を行なう。このＣＤＢ工程により低抵抗となる領域の
みを残して第２の多結晶シリコン層３８がエツチング除
去される。これにより第３図（ト）に示し念ような低抵
抗領域の膜厚８０００Ａ、その他の領域の膜厚４０００
Ａの保護抵抗４１が形成される。
）を行なう。このＣＤＢ工程により低抵抗となる領域の
みを残して第２の多結晶シリコン層３８がエツチング除
去される。これにより第３図（ト）に示し念ような低抵
抗領域の膜厚８０００Ａ、その他の領域の膜厚４０００
Ａの保護抵抗４１が形成される。
次に第４図を用いて多結晶シリコン保護抵抗の一部にイ
オン注入を行なっ念実施例３を説明する。
オン注入を行なっ念実施例３を説明する。
はじめに選択酸化法などによりフィールド絶縁膜５２と
トランジスタのゲート酸化膜５０が形成された半導体基
板５１の全面に多結晶シリコン５３を堆積させる。（第
４図（５）に図示）つづいて第４図向に示すようにＰＥ
Ｐ （写真蝕刻工程）によ九レジスト５４ｔ−塗布し、
保護抵抗の曲折部外側に当たる低抵抗にする領域のマス
クパターン５５を合わせ、露光を行なう。現像後低抵抗
にする領域のレジストが除去され、このレジストパター
ンをマスクとして第４図（ｑに示すようにボロンを加速
電圧３５ ｋｅｖ、ドーズ量ｌＸ１０１６／ｌ！以上テ
多結晶シリコン５３中へ注入する。つづいて、レジスト
５４全除去して熱処理によりアニールを行なう、（第４
図口に図示）つづいてゲート電極と保護抵抗と全形成す
るためのマスクパターン５８を用いてＰＥＰｔ−行ない
（第４図（匂に図示）、ゲート電極と保護抵抗となる多
結晶シリコンを残す、このようにして第４図（ト）に示
すようなゲート電極と同質の多結晶シリコン５９とボロ
ンを注入した多結晶シリコン５６からなる保護抵抗が形
成される。これにより、ボロンが注入された曲折部外側
部分では注入されない内側部分より抵抗率が低い構造を
もつ保護抵抗が得られる。更にイオン注入法を用いてい
ることから小面積で実現でき、微細化に適している。
トランジスタのゲート酸化膜５０が形成された半導体基
板５１の全面に多結晶シリコン５３を堆積させる。（第
４図（５）に図示）つづいて第４図向に示すようにＰＥ
Ｐ （写真蝕刻工程）によ九レジスト５４ｔ−塗布し、
保護抵抗の曲折部外側に当たる低抵抗にする領域のマス
クパターン５５を合わせ、露光を行なう。現像後低抵抗
にする領域のレジストが除去され、このレジストパター
ンをマスクとして第４図（ｑに示すようにボロンを加速
電圧３５ ｋｅｖ、ドーズ量ｌＸ１０１６／ｌ！以上テ
多結晶シリコン５３中へ注入する。つづいて、レジスト
５４全除去して熱処理によりアニールを行なう、（第４
図口に図示）つづいてゲート電極と保護抵抗と全形成す
るためのマスクパターン５８を用いてＰＥＰｔ−行ない
（第４図（匂に図示）、ゲート電極と保護抵抗となる多
結晶シリコンを残す、このようにして第４図（ト）に示
すようなゲート電極と同質の多結晶シリコン５９とボロ
ンを注入した多結晶シリコン５６からなる保護抵抗が形
成される。これにより、ボロンが注入された曲折部外側
部分では注入されない内側部分より抵抗率が低い構造を
もつ保護抵抗が得られる。更にイオン注入法を用いてい
ることから小面積で実現でき、微細化に適している。
次に第５図に多結晶シリコン保護抵抗の一部に不純物を
拡散した実施例４を示す。
拡散した実施例４を示す。
第５図（５）に示すようにフィルド絶縁膜６２とゲート
酸化膜６０ｔ−形成し九半導体基板６１の全面に多結晶
シリコン６３とシリコン酸化膜６４を堆積させる５次に
ＰＥＰによりレジスト６５ｔ−塗布して保護抵抗の曲折
部外側を含む低抵抗に形成する予定の領域上のみ開孔さ
れる念めのマスクパターン６６を合わせ露光を行なう。
酸化膜６０ｔ−形成し九半導体基板６１の全面に多結晶
シリコン６３とシリコン酸化膜６４を堆積させる５次に
ＰＥＰによりレジスト６５ｔ−塗布して保護抵抗の曲折
部外側を含む低抵抗に形成する予定の領域上のみ開孔さ
れる念めのマスクパターン６６を合わせ露光を行なう。
（第５図（均に図示）つづいて、現像し不純物を拡散さ
せる領域上のレジス）１除去する。（第５図（ｑに図示
）つづいてとのレジス）ｔ−マスクにしてシリコン酸化
＠６４ｔ−蝕刻する５次に不純物ヒ素がドープされた多
結晶シリコン６７ｔ″６００ Ｃ’Ｃ）以下の低温で堆
積させた後、熱工程を加えて開孔したシリコン酸化膜６
４の孔から、多結晶シリコン膜６３へ不純物を拡散する
。（第５図口に図示）つづいて第５図（６）に示すよう
にゲート電極と保護抵抗を形成する念めのＰＥＰｉ第５
図（Ｂ）で説明した方法と同様に行なう。このようにし
て第５図口に示すような多結晶シリコン６８からなシそ
の一部６９に不純物が拡散される保護抵抗が形成される
。このように形成された保護抵抗は不純物が拡散された
曲折部外側部分の抵抗率を拡散されない曲折部内側部分
より低くすることができる。なお本発明に用いたドープ
不純物等は実施例に限定されることはない。
せる領域上のレジス）１除去する。（第５図（ｑに図示
）つづいてとのレジス）ｔ−マスクにしてシリコン酸化
＠６４ｔ−蝕刻する５次に不純物ヒ素がドープされた多
結晶シリコン６７ｔ″６００ Ｃ’Ｃ）以下の低温で堆
積させた後、熱工程を加えて開孔したシリコン酸化膜６
４の孔から、多結晶シリコン膜６３へ不純物を拡散する
。（第５図口に図示）つづいて第５図（６）に示すよう
にゲート電極と保護抵抗を形成する念めのＰＥＰｉ第５
図（Ｂ）で説明した方法と同様に行なう。このようにし
て第５図口に示すような多結晶シリコン６８からなシそ
の一部６９に不純物が拡散される保護抵抗が形成される
。このように形成された保護抵抗は不純物が拡散された
曲折部外側部分の抵抗率を拡散されない曲折部内側部分
より低くすることができる。なお本発明に用いたドープ
不純物等は実施例に限定されることはない。
以上説明したように本発明によれば、半動体集積回路の
入出力部に設けられる保護抵抗が、コの字状に蛇行した
角部の外側の抵抗を低くすることができるのでコの字状
の角部内側の電流集中を避け、保護抵抗の中心部分に電
流を通すことができる。従って角部内側に発生し念多結
晶シリコンの第１図は本発明の構造を示す平面図を、第
２図は本発明の実施例１．第３図は本発明の実施例２、
第４図は本発明の実施例３％第５図は本発明の実施例４
の製造方法と構造を、第６図は従来装置の平面図を示す
。
入出力部に設けられる保護抵抗が、コの字状に蛇行した
角部の外側の抵抗を低くすることができるのでコの字状
の角部内側の電流集中を避け、保護抵抗の中心部分に電
流を通すことができる。従って角部内側に発生し念多結
晶シリコンの第１図は本発明の構造を示す平面図を、第
２図は本発明の実施例１．第３図は本発明の実施例２、
第４図は本発明の実施例３％第５図は本発明の実施例４
の製造方法と構造を、第６図は従来装置の平面図を示す
。
１１・・・多結晶シリコン抵抗 １２・・・電流集中角
部１３・・・低抵抗領域 ２１．３１，５１，６１・・・半導体基板２２．３２，
５２，６２・・・フィールド酸化膜３０．４１，５９，
６０，６８，６９・・・保護抵抗ｉ ｊ ｉ Ｊ、、
Ｊ Ｊ 、Ｊ Ｊ売名 ２ 図 第 ｄ 図 ↓ ↓ １１ ↓ ↓ ↓ Ｉ ↓ ↓８３ ）］ ％ ３ １り １ １ １ ！ Ｉ ！ ｌ Ｉ ）
ｑ、−Ｏンあ 牛 １］ １１１ Ｉ ↓ ↓ Ｉ Ｉ ↓ １丸名 ４１コ Ｉ ↓ ↓ ＋＋＋ ↓ １ （１１尤笛 ５ 図 ↓↓↓↓逼↓↓↓↓１光 第 ５ 旧 （Ａ） ＜８） 第 ６ 図
部１３・・・低抵抗領域 ２１．３１，５１，６１・・・半導体基板２２．３２，
５２，６２・・・フィールド酸化膜３０．４１，５９，
６０，６８，６９・・・保護抵抗ｉ ｊ ｉ Ｊ、、
Ｊ Ｊ 、Ｊ Ｊ売名 ２ 図 第 ｄ 図 ↓ ↓ １１ ↓ ↓ ↓ Ｉ ↓ ↓８３ ）］ ％ ３ １り １ １ １ ！ Ｉ ！ ｌ Ｉ ）
ｑ、−Ｏンあ 牛 １］ １１１ Ｉ ↓ ↓ Ｉ Ｉ ↓ １丸名 ４１コ Ｉ ↓ ↓ ＋＋＋ ↓ １ （１１尤笛 ５ 図 ↓↓↓↓逼↓↓↓↓１光 第 ５ 旧 （Ａ） ＜８） 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １ 半導体集積回路の入出力部に設けられ、部分的に曲
折部を持つ保護抵抗において、曲折部の外側部分が内側
部分より低抵抗になるよう形成されることを特徴とする
半導体装置。 ２ 前記保護抵抗の曲折部の外側の膜厚が内側の膜厚よ
り厚く形成されることを特徴とする特許請求の範囲第１
項記載の半導体装置。 ３ 前記保護抵抗の曲折部の外側部分に不純物が加えら
れることを特徴とする特許請求の範囲第１項記載の半導
体装置。 ４ 素子分離酸化膜が設けられた半導体基板上に多結晶
シリコンを堆積し、厚い多結晶シリコン膜を形成する工
程と、この多結晶シリコンをゲート電極と保護抵抗とを
残して蝕刻する工程と、前記保護抵抗の外側部分を残し
て浅く蝕刻する工程とを具備したことを特徴とする半導
体装置の製造方法。 ５ 素子分離酸化膜が設けられた半導体基板上に第１の
多結晶シリコンを堆積する工程と、ゲート電極と保護抵
抗とを残して第１の蝕刻を行なう工程と、全面に第２の
多結晶シリコンを堆積する工程と、前記保護抵抗の曲折
部の外側部分を残して第２の多結晶シリコンを蝕刻する
工程とを具備することを特徴とする半導体装置の製造方
法。 ６ 素子分離酸化膜が設けられた半導体基板上に多結晶
シリコンを堆積する工程と、前記保護抵抗の曲折部の外
側部分にイオン注入を行なう工程と、熱処理を行ないア
ニールする工程と、前記多結晶シリコンをゲート電極部
と保護抵抗部とを残し蝕刻する工程とを具備することを
特徴とする半導体装置の製造方法。 ７ 素子分離酸化膜が設けられた半導体基板上に多結晶
シリコンと酸化シリコンとを堆積する工程と、前記保護
抵抗の曲折部の外側部分の酸化シリコンを除去する工程
と、全面に不純物を混入した酸化シリコンを堆積する工
程と、前記保護抵抗の曲折部の外側領域にて前記多結晶
シリコン膜へ不純物を拡散する工程と、前記多結晶シリ
コン膜をゲート電極部と保護抵抗部とを残し蝕刻する工
程とを具備することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143686A JPS62209847A (ja) | 1986-03-11 | 1986-03-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143686A JPS62209847A (ja) | 1986-03-11 | 1986-03-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62209847A true JPS62209847A (ja) | 1987-09-16 |
Family
ID=12886877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5143686A Pending JPS62209847A (ja) | 1986-03-11 | 1986-03-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62209847A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179706A (ja) * | 2004-12-22 | 2006-07-06 | Sanyo Electric Co Ltd | 化合物半導体スイッチ回路装置 |
-
1986
- 1986-03-11 JP JP5143686A patent/JPS62209847A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179706A (ja) * | 2004-12-22 | 2006-07-06 | Sanyo Electric Co Ltd | 化合物半導体スイッチ回路装置 |
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