KR20060071878A - 화합물 반도체 스위치 회로 장치 - Google Patents

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산요덴키가부시키가이샤
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Abstract

리버스 컨트롤 타입의 로직의 MMIC에서는 저항을 공통 입력 단자 패드와 FET 사이에 배치하고 있다. 즉, 저항 상에 질화막을 개재하여 패드 배선이 배치되어 있고, 패드 배선을 전파되는 고주파 아날로그 신호가 제어 단자로 누출되어, 인서션 로스가 증가하는 문제를 해결하기 위해, 제1 및 제2 제어 단자의 바로 가까이에서, 제1 접속 수단 및 제2 접속 수단의 교차부까지의 사이에, 5㏀ 이상의 고저항체를 접속하여, 패드 배선을 전파한 고주파 아날로그 신호가 제1 및 제2 접속 수단으로 누출되더라도, 고저항체에 의해서 감쇠하고, 따라서, 실질적으로 제어 단자 패드에 고주파 아날로그 신호가 전해지지 않아, 인서션 로스의 증대를 억제할 수 있다.
패드 금속층, 오믹 금속층, 스위칭 소자

Description

화합물 반도체 스위치 회로 장치{COMPOUND SEMICONDUCTOR SWITCHING CIRCUIT DEVICE}
도 1은 본 발명을 설명하기 위한 회로도.
도 2는 본 발명을 설명하기 위한 도면으로서, 도 2의 (A)는 평면도, 도 2의 (B)는 단면도.
도 3은 본 발명을 설명하기 위한 단면도.
도 4는 본 발명을 설명하기 위한 단면도.
도 5는 본 발명을 설명하기 위한 단면도.
도 6은 본 발명을 설명하기 위한 단면도.
도 7은 본 발명을 설명하기 위한 회로도.
도 8은 본 발명을 설명하기 위한 도면으로서, 도 8의 (A)는 평면도, 도 8의 (B)는 단면도.
도 9는 종래 기술을 설명하기 위한 회로도.
도 10은 종래 기술을 설명하기 위한 평면도.
도 11은 종래 기술을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 오믹 금속층
11 : 기판
12 : 채널층
13 : 제1 소스 전극
15 : 제2 소스 전극
14 : 제1 드레인 전극
16 : 제2 드레인 전극
17 : 게이트 전극
18 : 소스 영역
19 : 드레인 영역
20 : 게이트 금속층
30 : 패드 금속층
31 : GaAs 기판
32 : 버퍼층
33 : 전자 공급층
34 : 스페이서층
35 : 채널층
36 : 장벽층
37 : 캡층
40 : InGaP층
50 : 절연화층
60 : 질화막
100 : 동작 영역
101 : 리세스부
102 : 컨택트부
120 : 게이트 배선
130 : 패드 배선
150 : 주변 불순물 영역
215 : 소스 전극
216 : 드레인 전극
217 : 게이트 전극
220 : 게이트 금속층
230 : 패드 금속층
260 : 질화막
330 : 패드 배선
350 : 주변 불순물 영역
M : 배선
HR1, HR2 : 고저항체
LR1, LR2, LR3 : 저저항체
OR1, OR2, OR3 : 저항체
IN : 공통 입력 단자
Ctl1 : 제1 제어 단자
Ctl2 : 제2 제어 단자
Ctl3 : 제3 제어 단자
OUT1 : 제1 출력 단자
OUT2 : 제2 출력 단자
OUT3 : 제3 출력 단자
I : 공통 입력 단자 패드
C1 : 제1 제어 단자 패드
C2 : 제2 제어 단자 패드
C3 : 제3 제어 단자 패드
O1 : 제1 출력 단자 패드
O2 : 제2 출력 단자 패드
O3 : 제3 출력 단자 패드
CN1 : 제1 접속 수단
CN2 : 제2 접속 수단
CN3 : 제3 접속 수단
F1 : 제1 스위칭 소자
F2 : 제2 스위칭 소자
F3 : 제3 스위칭 소자
CR : 교차부
특허 문헌 1 : 일본특허공개 2002-368194호 공보
본 발명은 화합물 반도체 스위치 회로 장치에 관한 것으로, 특히 인서션 로스를 저감한 화합물 반도체 스위치 회로 장치에 관한 것이다.
휴대 전화기 등의 이동체용 통신 기기에서는, ㎓대의 마이크로파를 사용하고 있는 경우가 많아, 안테나의 절환 회로나 송수신의 절환 회로 등에, 이들의 고주파 신호를 절환하기 위한 스위치 소자가 이용되는 경우가 많다. 그 소자로서는, 고주파를 취급하는 것 때문에 갈륨·비소(GaAs)를 이용한 전계 효과 트랜지스터(이하 FET라고 함)를 사용하는 경우가 많고, 이에 수반하여, 상기 스위치 회로 자체를 집적화한 모노리식 마이크로파 집적회로(MMIC)의 개발이 진행되고 있다.
도 9의 (A)는, GaAs FET를 이용한 SPDT(Single Pole Double Throw)라고 불리는 화합물 반도체 스위치 회로 장치의 원리적인 회로도를 도시하고 있다.
제1 FET인 FET1과 제2 FET인 FET2의 소스(또는 드레인)가 공통 입력 단자(IN)에 접속되고, 각 FET1, FET2의 게이트가 저항(R1, R2)을 통하여 제1 제어 단자(Ctl1), 제2 제어 단자(Ctl2)에 접속되고, 그리고 각 FET의 드레인(또는 소스)이 제1 출력 단자(OUT1)와 제2 출력 단자(OUT2)에 접속된 것이다.
제1 및 제2 제어 단자(Ctl1, Ctl2)에 인가되는 신호는 상보 신호이고, H 레 벨의 신호가 인가된 FET가 ON하여, 입력 단자(IN)에 입력된 고주파 아날로그 신호를 어느 한쪽의 출력 단자에 전달하도록 되어 있다. 저항(R1, R2)은, 교류 접지로 되는 제1 제어 단자(Ctl1), 제2 제어 단자(Ctl2)의 직류 전위에 대하여, 게이트 전극을 통하여 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다. 이 스위치 회로의 로직에서는, 제1 출력 단자(OUT1)에 신호를 통과시킬 때에는 제1 출력 단자(OUT1)에 가까운 제1 제어 단자(Ctl1)에 예를 들면 3V를, 제2 제어 단자(Ctl2)에 0V를 인가한다. 반대로, 제2 출력 단자(OUT2)에 신호를 통과시킬 때에는 제2 출력 단자(OUT2)에 가까운 제2 제어 단자(Ctl2)에 3V, 제1 제어 단자(Ctl1)에 0V의 바이어스 신호를 인가하고 있다.
그러나, 유저의 요망에 따라서는, 그 반대의 로직을 편성할 필요도 있다. 즉, 도 9의 (B)와 같이, 제1 출력 단자(OUT1)에 신호를 통과시킬 때에는 출력 단자(OUT1)로부터 먼 제1 제어 단자(Ctl1)에 예를 들면 3V, 제2 제어 단자(Ctl2)에 0V를 인가하고, 반대로 제2 출력 단자(OUT2)에 신호를 통과시킬 때에는 제2 출력 단자(OUT2)로부터 먼 제2 제어 단자(Ctl2)에 3V, 제1 제어 단자(Ctl1)에 0V의 바이어스 신호를 인가하는 로직이다. 이러한 로직의 스위치 회로 장치를, 이하 리버스 컨트롤 타입의 스위치 회로라고 칭한다.
도 10은 도 9의 (B)의 스위치 회로를 집적화한 화합물 반도체 칩의 일례를 도시하고 있다.
GaAs 기판에 스위치를 행하는 FET1 및 FET2를 중앙부에 배치하고, 각 FET의 게이트 전극에 저항(R1, R2)이 접속되어 있다. 또한, 각각 공통 입력 단자(IN), 제1 출력 단자(OUT1), 제2 출력 단자(OUT2), 제1 제어 단자(Ctl1), 제2 제어 단자(Ctl2)로 되는 패드(I, O1, O2, C1, C2)가 기판의 주변에서 FET1 및 FET2의 주위에 설치되어 있다. 또한, 점선으로 나타낸 배선은 각 FET의 게이트 전극(217) 형성 시에 동시에 형성되는 게이트 금속층(Ti/Pt/Au)(220)이고, 실선으로 나타낸 배선은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(230)이다. 패드 금속층(230)에 의해서 각 FET의 2층째의 소스 전극(215) 및 드레인 전극(216) 등이 형성된다. 또한, 패드 금속층(230)의 아래쪽에는 오믹 금속층(AuGe/Ni/Au)에 의해서 각 FET의 1층째의 금속층인 소스 전극, 드레인 전극 등이 형성되지만, 도 10에서는 패드 금속층과 겹쳐지기 때문에 도시되어 있지 않다.
FET1의 게이트 전극은 FET1로부터 떨어진 제1 제어 단자 패드(C1)와 저항(R1)에 의해 접속된다. 또한, FET2의 게이트 전극은 FET2로부터 떨어진 제2 제어 단자 패드(C2)와 저항(R2)에 의해 접속된다. 저항(R1) 및 저항(R2)은, 공통 입력 단자 패드(I)로부터 연장하여, 패드 금속층(230)으로 이루어지는 패드 배선(330)의 아래쪽에 질화막을 개재하여 배치된다(예를 들면, 특허 문헌 1 참조).
상술한 바와 같이, 리버스 컨트롤 타입의 스위치 회로 장치에서는, 저항(R1, R2)을 칩 내에서 주회함으로써, 제1 제어 단자 패드(C1)와 제2 제어 단자 패드(C2)를 각각 먼 위치에 있는 FET1 및 FET2의 게이트 전극과 접속할 필요가 있다. 이 때, 저항(R1 및 R2)을 공통 입력 단자 패드(I)와 FET1 및 FET2 사이에 배치함으로써, 저항(R1 및 R2)을 주회하는 것에 의한 칩 면적의 증대를 회피하고 있다.
도 11은 도 10의 i-i선 단면도이다.
도면과 같이, 공통 입력 단자 패드(I)와 FET1 및 FET2 사이의 저항(R1 및 R2)은, 기판(211)에 예를 들면 고농도의 n형 불순물을 주입한 주입 영역이다. 그리고, 저항(R1, R2) 상의 기판(211) 표면에는 질화막(260)이 형성되고, 그 위에 공통 입력 단자 패드(I)를 구성하는 패드 금속층(230)을 연장하여, 패드 배선(330)이 설치된다. 패드 배선(330)은, FET1, FET2까지 연장되어 각 FET의 2층째의 소스 전극 및 드레인 전극을 형성하고 있다. 또한, 공통 입력 단자 패드(I)의 아래쪽 주변에는 아이솔레이션 향상을 위해 고농도의 주변 불순물 영역(350)이 형성되어 있다.
스위치 회로 장치의 공통 입력 단자(IN)에 입력된 고주파 아날로그 신호는 패드 배선(330)을 전파하여 FET1 및 FET2의 소스(또는 드레인) 전극에 도달한다. 그러나, 이 때, 패드 배선(330)을 전파하는 고주파 신호의 일부가 질화막(260)을 통하여 그 아래쪽의 저항(R1 및 R2)으로 누출되는 문제가 있다.
저항(R1) 및 저항(R2)은 제1 제어 단자 패드(C1), 제2 제어 단자 패드(C2)에 각각 접속하고 있다. 즉, 저항(R1 및 R2)으로 고주파 신호가 누출되면, 고주파적으로 GND 전위인 제어 단자에 도달하게 되어, 스위치 회로 장치의 공통 입력 단자(IN)-제1 출력 단자(OUT1)(또는 제2 출력 단자(OUT2)) 사이의 인서션 로스가 증대하게 된다.
본 발명은 상술한 여러 가지 사정을 감안하여 이루어진 것으로, 첫 번째로, 복수의 스위칭 소자와, 상기 스위칭 소자의 소스 또는 드레인에 공통으로 접속하는 공통 입력 단자와, 상기 스위칭 소자의 드레인 또는 소스에 각각 접속하는 복수의 출력 단자와, 상기 스위칭 소자의 게이트에 각각 접속하는 복수의 제어 단자를 갖는 화합물 반도체 스위칭 회로 장치로서, 상기 스위칭 소자와, 상기 각 제어 단자와 이 제어 단자에 대응하는 상기 스위칭 소자를 각각 접속하는 복수의 접속 수단과, 상기 각 단자로 이루어지는 복수의 패드를 화합물 반도체 기판에 집적화하고, 1개의 상기 접속 수단은, 상기 공통 입력 단자로 이루어지는 패드와 상기 스위칭 소자를 접속하는 배선과 교차하는 교차부를 갖고, 1개의 상기 제어 단자로 이루어지는 패드와 이 교차부의 사이에 고저항체가 직렬로 접속되고, 상기 고저항체는 상기 1개의 접속 수단의 일부를 구성함으로써 해결하는 것이다.
또한, 다른 상기 접속 수단은, 상기 공통 입력 단자로 이루어지는 패드와 상기 스위칭 소자를 접속하는 배선과 교차하는 다른 교차부를 갖고, 다른 상기 제어 단자로 이루어지는 패드와 상기 다른 교차부 사이에 다른 고저항체가 직렬로 접속되고, 상기 다른 고저항체는 상기 다른 접속 수단의 일부를 구성하는 것을 특징으로 하는 것이다.
또한, 상기 고저항체는, 상기 1개의 제어 단자로 이루어지는 패드로부터 1OO㎛ 이내에 접속되는 것을 특징으로 하는 것이다.
또한, 상기 스위칭 소자는, 상기 기판에 불순물을 이온 주입하여 형성한 채널층을 갖는 FET이고, 상기 고저항체는 상기 불순물의 주입 영역으로 구성되고, 상기 채널층과 동일 정도의 피크 농도를 갖는 것을 특징으로 하는 것이다.
또한, 상기 스위칭 소자는, 상기 기판 상에 버퍼층, 전자 공급층, 채널층, 장벽층 및 캡층으로 되는 반도체층을 적층한 HEMT이고, 상기 고저항체는 상기 캡층을 제거하여 상기 캡층보다 아래의 상기 반도체층을 노출시킨 영역에 의해 구성되는 것을 특징으로 하는 것이다.
또한, 상기 고저항체는 상기 캡층보다 시트 저항이 높은 것을 특징으로 하는 것이다.
또한, 상기 고저항체를 구성하는 반도체층의 최상층은 상기 장벽층인 것을 특징으로 하는 것이다.
또한, 상기 장벽층 상에 InGaP층이 배치되고, 상기 고저항체를 구성하는 반도체층의 최상층은 상기 InGaP층인 것을 특징으로 하는 것이다.
또한, 상기 고저항체는 5㏀ 이상의 저항값을 갖는 것을 특징으로 하는 것이다.
또한, 상기 배선은 상기 패드를 구성하는 패드 금속층에 의해 구성되고, 상기 교차부에서의 상기 접속 수단은 상기 배선 아래쪽에 절연막을 개재하여 배치되는 것을 특징으로 하는 것이다.
또한, 상기 패드 금속층 아래쪽에 배치되는 상기 접속 수단은 낮은 시트 저항값을 갖는 저저항체인 것을 특징으로 하는 것이다.
또한, 상기 배선에 고주파 아날로그 신호가 전파되는 것을 특징으로 하는 것이다.
두 번째로, 제1 스위칭 소자 및 제2 스위칭 소자와, 상기 양 스위칭 소자의 소스 또는 드레인에 공통으로 접속하는 공통 입력 단자와, 상기 양 스위칭 소자의 드레인 또는 소스에 각각 접속하는 제1 출력 단자 및 제2 출력 단자와, 상기 제1 스위칭 소자 및 제2 스위칭 소자의 게이트에 각각 접속하는 제1 제어 단자 및 제2 제어 단자를 갖는 화합물 반도체 스위치 회로 장치로서, 상기 제1 및 제2 스위칭 소자와, 상기 제1 제어 단자와 상기 제1 스위칭 소자를 접속하는 제1 접속 수단과, 상기 제2 제어 단자와 상기 제2 스위칭 소자를 접속하는 제2 접속 수단과, 상기 제1 스위칭 소자 및 제2 스위칭 소자의 주위에 배치되고 상기 각 단자로 이루어지는 복수의 패드를, 화합물 반도체 기판에 집적화하고, 상기 제1 접속 수단 및 상기 제2 접속 수단은, 상기 공통 입력 단자로 이루어지는 패드와 상기 제1 스위칭 소자 및 제2 스위칭 소자를 접속하는 배선과 각각 교차하는 교차부를 갖고, 상기 제1 제어 단자로 이루어지는 패드와 상기 교차부 사이, 및 상기 제2 제어 단자로 이루어지는 패드와 상기 교차부 사이에 상기 교차부에서의 접속 수단의 시트 저항값보다 높은 시트 저항값을 갖는 고저항체가 각각 직렬로 접속되고, 상기 고저항체는 각각 상기 제1 접속 수단 및 상기 제2 접속 수단의 일부를 구성함으로써 해결하는 것이다.
<실시예>
도 1∼도 8을 참조하여, 본 발명의 실시예를 상세하게 설명한다.
우선, 도 1∼도 3을 참조하여, 제1 실시예로서 FET를 복수단에 직렬 접속한 하이 파워 용도의 스위치 회로 장치를 예로 설명한다.
도 1은 다단 접속의 화합물 반도체 스위치 회로 장치의 일례를 도시하는 회 로도이다. 이 스위치 회로 장치는 SPDT라고 불리며, 외부 단자는 공통 입력 단자(IN), 제1 및 제2 출력 단자(OUT1, OUT2), 제1 및 제2 제어 단자(Ctl1, Ctl2)의 5단자이다.
도면과 같이, 스위치 회로 장치는 제1 스위칭 소자(F1) 및 제2 스위칭 소자(F2)로 이루어진다. 제1 스위칭 소자(F1) 및 제2 스위칭 소자(F2)는, FET를, 예를 들면 각각 2단 직렬로 접속한 제1 FET군(F1)와 제2 FET군(F2)이다. 제1 FET군(F1)의 FET1-1의 소스 전극(혹은 드레인 전극)과 제2 FET군(F2)의 FET2-1의 소스 전극(혹은 드레인 전극)이 공통 입력 단자(IN)에 접속하고, 제1 FET군(F1)의 2개의 FET의 게이트 전극이 제1 접속 수단(CN1)을 통하여 제1 제어 단자(Ctl1)에 접속한다. 또한 제2 FET군(F2)의 2개의 게이트 전극이 제2 접속 수단(CN2)을 통하여 제2 제어 단자(Ctl2)에 접속한다.
또한, 제1 FET군(F1)의, FET1-2의 드레인 전극(혹은 소스 전극)이 제1 출력 단자(OUT1)에 접속하고, 제2 FET군(F2)의, FET2-2의 드레인 전극(혹은 소스 전극)이 제2 출력 단자(OUT2)에 접속한 것이다.
제1 제어 단자(Ctl1)와 제2 제어 단자(Ctl2)에 인가되는 제어 신호는 상보 신호이고, H 레벨의 신호가 인가된 측의 FET군이 ON하여, 공통 입력 단자(IN)에 인가된 입력 신호를 어느 한쪽의 출력 단자에 전달하도록 되어 있다. 제1 접속 수단(CN1) 및 제2 접속 수단(CN2)은 저항을 포함하고, 저항은, 교류 접지로 되는 제1 제어 단자(Ctl1), 제2 제어 단자(Ctl2)의 직류 전위에 대하여, 게이트 전극 등으로부터 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다.
도 1의 스위치 회로 장치는 리버스 컨트롤 타입의 로직이다. 즉, 제1 출력 단자(OUT1)에 신호를 통과시킬 때에는 출력 단자(OUT1)로부터 먼 제1 제어 단자(Ctl1)에 예를 들면 3V, 제2 제어 단자(Ctl2)에 0V를 인가한다. 반대로, 제2 출력 단자(OUT2)에 신호를 통과시킬 때에는 제2 출력 단자(OUT2)로부터 먼 제2 제어 단자(Ctl2)에 3V, 제1 제어 단자(Ctl1)에 OV의 바이어스 신호를 인가하는 로직이다.
도 2는 이 화합물 반도체 스위치 회로 장치를 집적화한 화합물 반도체 칩의 일례를 도시하고 있다. 도 2의 (A)는 평면도이고, 도 2의 (B)는 동작 영역의 a-a선 단면도이다.
GaAs 기판에 스위치를 행하는 2개의 FET군(제1 FET군(F1), 제2 FET군(F2))을 배치한다. 제1 FET군(F1)은 예를 들면 FET1-1, FET1-2를 직렬로 접속한 것이다. 제2 FET군(F2)은 FET2-1, FET2-2를 직렬로 접속한 것이다. 또한, 공통 입력 단자(IN), 제1 출력 단자(OUT1), 제2 출력 단자(OUT2), 제1 제어 단자(Ctl1), 제2 제어 단자(Ctl2)로 되는 각 패드(I, O1, O2, C1, C2)가 기판의 주변에 설치되어 있다. 각 패드의 아래 및 주변에는 아이솔레이션 향상을 위해, 고농도의 주변 불순물 영역(150)이 배치된다.
점선으로 나타낸 제2층째의 금속층은 각 FET의 게이트 전극 형성 시에 동시에 형성되는 게이트 금속층(Pt/Mo)(20)이다. 실선으로 나타낸 제3층째의 금속층은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(30)이다. 제1층째의 금속층은, 기판에 오믹으로 접속하는 오믹 금속층(AuGe/Ni/Au)이고, 각 FET의 소스 전극, 드레인 전극 등을 형성하지만, 도 2의 (A)에서는 패드 금속층(30)과 겹 쳐지기 때문에 도시되어 있지 않다.
동작 영역(100)은, GaAs 기판(11)에 n형 불순물을 이온 주입한 일점 쇄선으로 둘러싸인 장방형의 영역으로서, 동작 영역(1OO) 내에는 고농도의 n형 불순물 영역으로 이루어지는 소스 영역 및 드레인 영역이 선택적으로 형성되어 있다(도 2의 (B) 참조).
FET군(F1) 및 FET군(F2)은 칩의 중심선에 대하여 대칭으로 배치되어 있고, 구성은 마찬가지이므로, 이하, FET군(F1)에 대하여 설명한다.
FET1-1은 상측으로부터 신장하는 빗살 형상의 8개의 패드 금속층(30)이 공통 입력 단자 패드(I)에 접속되는 소스 전극(15)(혹은 드레인 전극)이고, 그 아래에 오믹 금속층으로 형성되는 도시하지 않은 소스 전극(혹은 드레인 전극)이 있다. 또한, 하측으로부터 신장하는 빗살 형상의 9개의 패드 금속층(30)이 FET1-1의 드레인 전극(16)(혹은 소스 전극)이다. 그리고, 그 아래에 오믹 금속층으로 형성되는 도시하지 않은 드레인 전극(혹은 소스 전극)이 설치되어, 동작 영역(100)의 드레인(소스 영역)과 오믹으로 접속하고 있다. 이 양 전극은 빗살을 서로 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 16개의 빗살 형상으로 배치되어, 소스 영역 및 드레인 영역 사이의 동작 영역(100)의 일부와 쇼트키 접합을 형성하고 있다.
FET1-2는 상측으로부터 신장하는 빗살 형상의 8개의 패드 금속층(30)이 소스 전극(15)(혹은 드레인 전극)이고, 그 아래에 오믹 금속층으로 형성되는 소스 전극(혹은 드레인 전극)이 있다. 또한, 하측으로부터 신장하는 빗살 형상의 9개의 패드 금속층(30)이, 출력 단자 패드(O1)에 접속하는 드레인 전극(16)(혹은 소스 전극)이고, 그 아래에 오믹 금속층으로 형성되는 드레인 전극(혹은 소스 전극)이 있다. 이 양 전극은 빗살을 서로 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 16개의 빗살 형상으로 배치되어 있다.
FET1-1의 게이트 전극(17)은, 동작 영역(100) 밖에서 게이트 금속층(20)으로 이루어지는 게이트 배선(120)에 의해서 각 빗살이 한 묶음으로 된다. 그리고, 제1 접속 수단(CN1)을 통하여 제1 FET군(F1)으로부터 먼 위치에 있는 제1 제어 단자 패드(C1)와 접속한다. 또한, FET1-2의 게이트 전극(17)도 마찬가지로 게이트 배선(120)에 의해 각 빗살이 한 묶음으로 되고, 게이트 배선(120) 및 제2 접속 수단(CN2)을 통하여 제2 FET군(F2)으로부터 먼 위치에 있는 제2 제어 단자 패드(C2)와 접속한다.
각 FET의 소스 전극 및 드레인 전극은 오믹 금속층 및 패드 금속층(30)의 2층의 전극 구조이다. 2층째의 제2 소스 전극(15) 및 제2 드레인 전극(16)은 패드 금속층(30)에 의해 형성된다. 제2 소스 전극(15) 및 제2 드레인 전극(16)은, 동작 영역(100) 밖에서 패드 금속층(30)으로 이루어지는 패드 배선(130)에 의해 각 빗살이 한 묶음으로 된다.
그리고, FET1-2의 드레인 전극(16)은 패드 배선(130)을 연장한 제1 출력 단자 패드(O1)에 접속한다. 또한, FET1-1의 소스 전극(15)은 패드 배선(130)을 연장한 공통 입력 단자 패드(I)에 접속한다.
각 패드의 아래 및 주변과 게이트 배선(120)의 주변에는, 아이솔레이션 향상 을 위해, 고농도의 불순물 영역인 주변 불순물 영역(150)이 배치된다. 주변 불순물 영역(150)은 각 패드와 직접 접속하고, 패드 아래의 전체면(또는 패드 주변)에, 패드로부터 비어져 나와 형성된다. 또한, 패드로부터 5㎛ 이하 정도 이격하여 그 주변에 형성되고, 반절연 기판을 통하여 직류적으로 접속하여도 된다. 또한, 마찬가지로, 게이트 배선(120)에도 주변 불순물 영역(150)이 직류적으로 접속한다.
도 2의 (B)의 단면도를 참조하여 FET에 대하여 설명한다. GaAs 기판(11)에는 이온 주입에 의해 n형의 채널층(12)을 형성하고, 그 양측에 소스 영역(18) 및 드레인 영역(19)을 형성하는 고농도의 n형의 불순물 영역이 형성된다. 채널층(12)에는 게이트 전극(17)이 쇼트키 접합한다. 또한, 소스 영역(18) 및 드레인 영역(19)에는, 제1층째의 금속층인 오믹 금속층(10)으로 형성되는 소스 전극(13) 및 드레인 전극(14)이 설치된다. 또한, 그 위에, 상술한 바와 같이, 제3층째의 금속층인 패드 금속층(30)으로 형성되는 소스 전극(15) 및 드레인 전극(16)이 설치되어, 각 소자의 배선 등을 행하고 있다.
다시, 도 2의 (a)와 도 3을 참조하여 설명한다. 도 3의 (A)는 도 2의 (A)의 b-b선 단면도이고, 도 3의 (B)는 도 2의 (A)의 c-c선 단면도이다. 또한, 제1 실시예에서는, 도 2 중의 CN1, CN2의 경로 중에서 각각 HR1, HR2를 나타내는 사각형으로 패턴 상의 의미는 없다.
제1 접속 수단(CN1)은, 패드 금속층(30)으로 이루어지는 배선(M)에 고저항체(HR1) 및 저저항체(LR1), 저항체(OR1)가 접속하고, 제1 FET군(F1)의 각 게이트 전극(17)과 제1 제어 단자 패드(C1)를 접속한다.
제2 접속 수단(CN2)은, 패드 금속층(30)으로 이루어지는 배선(M)에 고저항체(HR2) 및 저저항체(LR2), 저항체(OR2)가 접속하고, 제2 FET군(F2)의 각 게이트 전극(17)과 제2 제어 단자 패드(C2)를 접속한다.
고저항체(HR1)는, 동작 영역(100)의 채널층(12)과 동일 정도의 비교적 낮은 피크 농도(2∼4×1017cm-3)의 n형 불순물의 주입 영역이고, 시트 저항은 1㏀/□ 정도이고, 5㏀ 이상(예를 들면 10㏀ 정도)의 저항값을 갖는다. 고저항체(HR2)도 마찬가지의 구조이다(도 3의 (A)). 이온 주입 영역은 깊이에 따라서 불순물 농도가 변화하기 때문에, 이온 주입 영역의 불순물 농도는 피크 농도로 대표한다.
저저항체(LR1)는, 동작 영역(100)의 소스 영역(18) 및 드레인 영역(19)과 동일한 정도의 고농도(1∼1.5×1018cm-3)의 불순물 영역이고, 시트 저항은 100Ω/□ 정도이고, 3∼5㏀ 정도의 저항값을 갖는다. 저저항체(LR2)도 마찬가지의 구조이다.
또한, 저항체(OR1)((OR2)도 마찬가지)는, 여기서는 고저항체(HR1)와 마찬가지의 저항체이다. 저항체(OR1)((OR2))는, 교류 접지로 되는 제어 단자(Ctl1)((Ctl2))의 직류 전위에 대하여 게이트 전극을 통하여 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다. 이 저항체(OR1)((OR2))는, 저저항체(LR1)와 마찬가지의 불순물 농도의 주입 영역에 의해 소정의 저항값을 갖도록 형성한 것이어도 된다. 단, 게이트 전극으로부터의 고주파 신호의 누출을 없애기 위해서, 게이트 전극으로부터의 고주파 신호는 빨리 감쇠시키는 쪽이 바람직하다. 따라서, 저항체(OR1)는 게이트 전극의 근방에 접속하는 쪽이 바람직하다.
그리고, 제1 접속 수단(CN1)과 제2 접속 수단(CN2)의 일부는, 공통 입력 단자 패드(I)와, 제1 FET군(F1)과 제2 FET군(F2) 사이에 나란히 배치된다. 그리고, 공통 입력 단자 패드와 제1 FET군(F1)과 제2 FET군(F2)을 접속하는 패드 배선(130)과 질화막(60)을 개재하여 교차한다. 이와 같이, 패드 배선(130)과 접속 수단이 교차하는 영역을 본 명세서에서는 교차부(CR)라고 칭한다. 구체적으로는, 도 2의 (A)의 해칭과 같이 패드 배선(130)과 제1 접속 수단(CN1) 및 제2 접속 수단(CN2)이 각각 교차하는 영역이 교차부(CR)이다. 교차부(CR)의 제1 접속 수단(CN1) 및 제2 접속 수단(CN2)은 저저항체(LR1 및 LR2)에 의해 구성된다(도 3의 (B)).
본 실시예의 고저항체(HR1)는 제1 제어 단자 패드(C1)와 제1 접속 수단(CN1)의 교차부(CR) 사이에 접속된다. 또한, 고저항체(HR2)는 제2 제어 단자 패드(C2)와 제2 접속 수단(CN2)의 교차부(CR) 사이에 접속된다. 또한, 제1 접속 수단(CN1) 및 제2 접속 수단(CN2)의 각 경로 중에 직렬로 접속되어 각각 그 일부를 구성한다. 그리고, 고저항체(HR1, HR2)는 각각 제1 제어 단자 패드(C1) 및 제2 제어 단자 패드(C2)의 바로 가까이에 접속된다. 구체적으로는, 각 제어 단자 패드(C1, C2)로부터 100㎛ 이내에 접속된다.
이에 의해, 고저항체(HR1)(이하, (HR2)도 마찬가지)에 직렬로 접속되는 저저항체(LR1)((LR2)) 등의 접속 수단에 대하여 누출되는 고주파 신호를 확실하게 감쇠시킬 수 있다. 고주파 신호의 누출은, 배선과 접속 수단이 교차하는 교차부로부터의 누출이 그 대부분을 차지한다. 그러나, 실제로는 소량이지만 기판을 통하여 고주파 신호가 전파되고 있는 배선, 전극, 동작 영역 등으로부터도 고주파 신호가 접 속 수단으로 누출되고 있다. 예를 들면, 수 와트나 되는 대전력의 고주파 신호가 전파되고 있을 때에는 그 누출 성분을 무시할 수 없다. 즉, 고저항체(HR1)가 제1 제어 단자 패드(C1)(제2 제어 단자 패드(C2)도 마찬가지)로부터 먼 위치에 접속되고, 고저항체(HR1)와 제1 제어 단자 패드(C1) 사이에 제1 접속 수단(CN1)의 구성 요소로서 예를 들면 다른 저저항체 또는 패드 금속층(30)에 의한 배선 등이 접속되는 경우에는, 그 다른 저저항체 등에 대하여 고주파 신호가 전파되고 있는 배선, 전극, 동작 영역 등으로부터 기판을 통하여 고주파 신호가 누출된다. 그리고, 누출된 고주파 신호는 감쇠되지 않은 채로 제1 제어 단자 패드 또는 제2 제어 단자 패드로 누출되게 된다.
그래서, 본 실시예와 같이 고저항체(HR1)를 제1 제어 단자 패드(C1)로부터 100㎛ 이하의 바로 가까이에 접속한다. 이에 의해, 고주파 신호가 누출되는 저저항체(LR1)가 존재하고 있었다고 하여도 그 거리(고저항체(HR1)로부터 제1 제어 단자 패드(C1)까지의 거리)가 짧아져 고주파 신호가 누출되는 기회가 적다. 또한, 고저항체(HR1)는 짧아, 제1 제어 단자 패드(C1)와, 인접하는 공통 입력 단자 패드(I) 사이의 스페이스에 배치할 수 있기 때문에, 특별한 스페이스를 필요로 하지 않는다.
즉, 스위치 MMIC의 제1 및 제2 제어 단자 패드(C1, C2)와 게이트 전극을 접속하여 제어 신호 라인으로 되는 제1 및 제2 접속 수단(CN1, CN2)과, 고주파 신호가 전파되는 패드 배선(130)이 교차하는 경우, 그 제어 신호 라인 중에서 제어 단자 패드의 근방에 5㏀ 이상의 고저항체(HR1, HR2)를 접속한다. 그리고, 고저항체 (HR1, HR2)와 게이트 전극(17) 사이에서 제어 신호 라인을 고주파 신호가 전파되는 패드 배선(130)과 교차시킨다.
이러한 레이아웃으로 함으로써 공통 입력 단자 패드(I)로부터 질화막(60)을 통하여 제1 접속 수단(CN1)(제2 접속 수단(CN2)도 마찬가지)으로 고주파 아날로그 신호가 누출되어도, 5㏀ 정도 이상의 고저항체(HR1)((HR2))에 의해 누출된 신호가 감쇠된다. 그리고, 누출된 고주파 신호는, 실제로는 제1 제어 단자 패드(C1)(제2 제어 단자 패드(C2))까지 도달하는 일은 없다. 공통 입력 단자 패드(I)로부터의 고주파 신호는, 고주파적으로 GND 전위인 제1 제어 단자 패드(C1)(제2 제어 단자 패드(C2))로는 누출되지 않기 때문에, 공통 입력 단자(IN)-제1 출력 단자(OUT1)(또는 제2 출력 단자(OUT2)) 사이의 인서션 로스의 증가를 억제할 수 있다.
또한, 고저항체(HR1, HR2)는, 이미 설명한 바와 같이, 채널층(12)과 동일 정도의 불순물 농도로 한다. 이에 의해, 짧은 거리에서 높은 저항값을 얻을 수 있기 때문에, 칩 사이즈를 증대시키지 않고 인서션 로스의 증가를 억제할 수 있다. 즉, 저저항체(LR1)((LR2))만으로 높은 저항값(5㏀ 이상)을 얻기 위해서는 그 폭을 충분히 좁게 하거나, 길이를 충분히 확보할 필요가 있다. 실제로는 패터닝의 미세화에 한계가 있기 때문에, 길이로 원하는 저항값을 확보할 필요가 있다. 그러나, 교차부(CR)로부터 제어 단자 패드(C1), 또는 교차부(CR)로부터 제어 단자 패드(C2)에 이르는 경로 중의 스페이스에서는, 5㏀ 이상의 저항은 각각 다 수용될 수 없다. 따라서, 5㏀ 이상의 저항을 배치하기 위해서만 특별한 스페이스를 준비할 필요가 발생하여, 칩 면적이 크게 된다. 그래서, 본 실시예와 같이 5㏀ 이상의 저항을 고 저항체(HR1, HR2)로 구성하면, 그 스페이스에 충분히 수용되기 때문에, 특별히 칩 사이즈를 증대시킬 필요가 없게 된다.
또한, 프로세스 상 채널층(12) 형성의 마스크 패턴을 변경하는 것만으로 고저항체(HR1, HR2)를 형성할 수 있다.
또한, 칩 사이즈의 증대를 회피하여 리버스 컨트롤 타입의 로직을 실현하기 위해서는, 제1 접속 수단(CN1) 및 제2 접속 수단(CN2)을 주회하여 패드 배선(130)과 교차시킬 필요가 있다. 이 경우에는, 주회분의 거리가 필요로 되기 때문에, 패드 배선(130) 아래쪽의 저항체는 저저항체(LR1, LR2)를 접속하면 된다.
다음으로, 도 4를 참조하여 제2 실시예에 대하여 설명한다. 제2 실시예는, 제1 스위칭 소자(F1) 및 제2 스위칭 소자(F2)로서 HEMT를 채용하는 것이다. 또한, 제1 실시예와 중복되는 개소에 대해서는 설명을 생략한다.
HEMT의 경우도, 스위치 회로 장치의 회로도 및 평면도는 도 1 및 도 2의 (A)와 마찬가지이다. 도 4에는, 각각 도 2의 (A)의 a-a선(도 4의 (A)), b-b선(도 4의 (B)), d-d선(도 4의 (C)), c-c선(도 4의 (D))의 단면도를 도시한다.
도 4의 (A)와 같이, 기판은, 반절연성 GaAs 기판(31) 상에 비도핑의 버퍼층(32)을 적층하고, 버퍼층(32) 상에, 전자 공급층으로 되는 n+ AlGaAs층(33), 채널(전자 주행)층으로 되는 비도핑 InGaAs층(35), 전자 공급층으로 되는 n+ AlGaAs층(33)을 순차적으로 적층한 것이다. 전자 공급층(33)과 채널층(35) 사이에는 스페이서층(34)이 배치된다.
버퍼층(32)은 불순물이 첨가되어 있지 않은 고저항층으로서, 그 막 두께는 수천 Å 정도이다. 전자 공급층(33) 상에는, 장벽층(36)으로 되는 비도핑의 AlGaAs층을 적층하고, 소정의 내압과 핀치 오프 전압을 확보하고 있다. 또한, 캡층으로 되는 n+ GaAs층(37)을 최상층에 적층하고 있다. 캡층(37)에는 고농도의 불순물이 첨가되어 있고, 그 불순물 농도는, 1∼5×1018cm-3 정도이다.
전자 공급층(33), 장벽층(36), 스페이서층(34)은, 채널층(35)보다 밴드 갭이 큰 재료가 이용된다. 또한, 전자 공급층(33)에는, n형 불순물(예를 들면 Si)이 2∼4×1018cm-3 정도로 첨가되어 있다.
그리고, 이러한 구조에 의해, 전자 공급층(33)인 n+ AlGaAs층의 도너 불순물로부터 발생한 전자가 채널층(35)측으로 이동하여, 전류 패스로 되는 채널이 형성된다. 그 결과, 전자와 도너 이온은 헤테로 접합 계면을 경계로 하여 공간적으로 분리되게 된다. 전자는 채널층(35)을 주행하지만, 도너 이온이 존재하지 않기 때문에 쿨롬 산란의 영향이 매우 적어, 고 전자 이동도를 가질 수 있다.
HEMT의 동작 영역(100)은, 버퍼층(32)에 도달하는 절연화층(50)에 의해 분리함으로써 형성된다. 이하, HEMT의 동작 영역(100)이라 함은, 절연화층(50)에 의해 분리되고, HEMT의 소스 전극(13, 15), 드레인 전극(14, 16) 및 게이트 전극(17)이 배치되는 영역의 반도체층을 말한다. 즉, 전자 공급층(33), 채널(전자 주행)층(35), 스페이서층(34), 장벽층(36), 캡층(37) 등의 HEMT를 구성하는 각 반도체층을 전부 포함한 토탈로서의 영역을 동작 영역(100)으로 한다.
절연화층(50)은, 전기적으로 완전한 절연이 아니라, 불순물(B+)을 이온 주입 함으로써 에피택셜층에 캐리어 트랩을 형성하고, 절연화한 영역이다. 즉, 절연화층(50)에도 에피택셜층으로서 불순물은 존재하고 있지만, 절연화를 위한 B+ 주입에 의해 불활성화되어 있다.
즉, 도 2의 (A)의 일점 쇄선으로 나타낸 동작 영역(100)의 외주에 절연화층(50)을 형성함으로써, HEMT의 동작 영역(100)이 분리된다.
동작 영역(100)의, 고농도 불순물이 첨가된 캡층(37)을 제거함으로써, 소스 영역(37s) 및 드레인 영역(37d)을 형성한다. 소스 영역(37s) 및 드레인 영역(37d)에는 제1층째의 금속층인 오믹 금속층(10)으로 형성되는 소스 전극(13), 드레인 전극(14)이 접속하고, 그 상층에는 3층째의 금속층인 패드 금속층(30)에 의해 소스 전극(15), 드레인 전극(16)이 형성된다.
또한, 동작 영역(100)에서 게이트 전극(17)이 배치되는 부분의 캡층(37)을 에칭에 의해 제거하여, 비도핑 AlGaAs층(36)을 노출시키고, 2층째의 금속층인 게이트 금속층(20)을 쇼트키 접속시켜 게이트 전극(17)을 형성한다.
또한, 여기에서의 도시는 생략하지만, 주변 불순물 영역(150)도, 절연화층(50)에 의해 분리함으로써 소정의 형상으로 형성되고, 각 저항도, 원하는 저항값을 갖는 거리(길이) 및 폭을 확보하여 주위를 절연화층(50)에 의해 분리함으로써 형성된다.
제1 접속 수단(CN1)은, 패드 금속층(30)으로 이루어지는 배선(M)에 고저항체(HR1) 및 저저항체(LR1), 저항체(OR1)가 접속하고, 제1 FET군(F1)의 각 게이트 전극(17)과 제1 제어 단자 패드(C1)를 접속한다.
제2 접속 수단(CN2)은, 패드 금속층(30)으로 이루어지는 배선(M)에 고저항체(HR2) 및 저저항체(LR2), 저항체(OR2)가 접속하고, 제2 FET군(F2)의 각 게이트 전극(17)과 제2 제어 단자 패드(C2)를 접속한다.
배선(M)은 기판 표면에 질화막(60)을 개재하여 연장하고, 그 아래쪽은 절연화층(50)으로 절연되어 있다.
여기서, 도 4의 (B), 도 4의 (C)와 같이, 본 실시예의 고저항체(HR1)(이하, (HR2)도 마찬가지)는, 캡층(37)을 제거하여 캡층(37)보다 아래의 반도체층을 노출시킨 영역에 의해 구성된다. 즉, 고저항체(HR1)는 캡층(37)을 에칭한 리세스부(101)를 갖고, 리세스부(101) 양단에 접속을 위한 컨택트부(102)로 되는 캡층(37)이 잔존한다. 컨택트부(102)는 도면과 같이 그대로 저저항체(LR1)의 캡층(37)에 연속하여 접속하거나, 혹은 저항 소자 전극(도시 생략)을 설치하여 배선(M)에 접속하기 위한 영역이다. 저항 소자 전극을 설치하는 경우에는, HEMT의 1층째의 금속층인 오믹 금속층(10) 및 3층째의 금속층인 패드 금속층(30)에 의해, 소스 전극 및 드레인 전극과 마찬가지로 형성할 수 있다.
또한, 도 4의 (C)와 같이, 고저항체(HR1)의 컨택트부(102)와 저저항체(LR1)가 접속하는 경우에는, 그 경계가 명확하게 되지 않지만, 여기서는 저항 소자 전극이 컨택트하는 데 최소한 필요한 영역(여기서는, 예를 들면, 길이 3㎛ 정도)까지를 컨택트부(102)로 한다.
그리고, 도면의 경우에는, 리세스부(101)의 바닥부에 장벽층(36)이 노출된다. 이와 같이, 장벽층(36)이 노출되는 리세스부(101)를 형성함으로써, 컨택트부 (102), 채널층(35)이 저항체의 전류 경로로 되고, 채널층(35)이 실질적인 저항층으로 된다. 그리고, 채널층(35)은 캡층(37)보다 시트 저항이 수배 높기(예를 들면 400Ω/□) 때문에, 이에 의해, 짧은 거리에서 고저항값을 갖는 고저항체(HR1)가 얻어진다. 본 실시예에서는 리세스부(101)를 형성함으로써 시트 저항 Rs=400Ω 정도의 고저항체(HR1)로 한다. 리세스부(101)는 예를 들면 50㎛ 정도의 길이이다.
한편, 도 4의 (D)와 같이, 저저항체(LR1)(이하, (LR2)도 마찬가지)는, 필요한 거리(길이)와 폭을 확보하여 절연화층(50)에 의해 분리함으로써 형성한다. 저저항체(LR1)는 캡층(37)이 그대로 남는다. 캡층(37)은 불순물 농도가 높고 두께도 두껍기 때문에, 캡층(37)이 저저항체(LR1)의 주요 전류 경로로 된다. 여기서는 저저항체(LR1)의 시트 저항 Rs는 100Ω 정도로 한다.
저항체(OR1)(이하, (OR2)도 마찬가지)는, 여기서는 고저항체(HR1)와 마찬가지의 구조이다. 그러나, 이에 한정되지 않고, 저저항체(LR1)와 마찬가지의 저항체이어도 된다. 단, 게이트 전극으로부터의 고주파 신호의 누출을 없애기 위해서, 게이트 전극으로부터의 고주파 신호는 빨리 감쇠시키는 쪽이 바람직하다. 따라서, 저항체(OR1)는 게이트 전극의 근방에 접속하는 쪽이 바람직하다.
그리고, 제1 접속 수단(CN1)과 제2 접속 수단(CN2)의 일부는, 공통 입력 단자 패드(I)와 제1 FET군(F1)과 제2 FET군(F2) 사이에 나란히 배치된다. 그리고 제1 접속 수단(CN1) 및 제2 접속 수단(CN2)은 교차부(CR)에서 질화막(60)을 개재하여 패드 배선(130)과 교차한다(도 2의 (A) 참조).
교차부(CR)에서의 제1 접속 수단(CN1) 및 제2 접속 수단(CN2)은 저저항체 (LR1, LR2)로 구성된다.
고저항체(HR1)는 제1 제어 단자 패드(C1)와 교차부(CR) 사이에 접속된다. 또한, 고저항체(HR2)는 제2 제어 단자 패드(C2)와 교차부(CR) 사이에 접속된다. 그리고, 고저항체(HR1, HR2)는 각각 제1 제어 단자 패드(C1) 및 제2 제어 단자 패드(C2)의 바로 가까이에 접속된다. 이에 의해, 고저항체(HR1)(이하, (HR2)도 마찬가지)에 직렬로 접속되는 저저항체(LR1)((LR2)) 등의 접속 수단에 대하여 누출되는 고주파 신호를 확실하게 감쇠시킬 수 있다. 구체적으로는, 고저항체(HR1)를 제1 제어 단자 패드(C1)로부터 100㎛ 이하의 바로 가까이에 접속한다. 이에 의해, 고저항체(HR1)와 제1 제어 단자 패드(C1) 사이에 제1 접속 수단(CN1)의 구성 요소로서 고주파 신호가 누출되는 다른 저저항체, 또는 패드 금속층(30)에 의한 배선 등이 존재하고 있었다고 해도 그 거리(고저항체(HR1)로부터 제1 제어 단자 패드(C1)까지의 거리)가 짧아져 고주파 신호가 누출되는 기회가 적다. 또한, 고저항체(HR1)는 짧아, 제1 제어 단자 패드(C1)와 인접하는 공통 입력 단자 패드(I) 사이의 스페이스에 배치할 수 있기 때문에, 특별한 스페이스를 필요로 하지 않는다.
이에 의해, 공통 입력 단자 패드(I)와 스위칭 소자(F1) 및 (F2)를 접속하는 배선으로부터 질화막(60)을 통하여 제1 접속 수단(CN1)(제2 접속 수단(CN2))으로 고주파 아날로그 신호가 누출되어도, 5㏀ 정도 이상의 고저항체(HR1)(HR2)에 의해 누출된 신호가 감쇠된다. 즉, 누출된 고주파 신호가 제1 제어 단자 패드(C1)(제2 제어 단자 패드(C2))까지 도달하는 일은 없다. 공통 입력 단자 패드(I)로부터의 고주파 신호는, 고주파적으로 GND 전위인 제1 제어 단자 패드(C1)(제2 제어 단자 패드(C2))로는 누출되지 않기 때문에, 공통 입력 단자(IN)-제1 출력 단자(OUT1)(또는 제2 출력 단자(OUT2)) 사이의 인서션 로스의 증가를 억제할 수 있다.
저저항체(LR1)((LR2))만으로 높은 저항값(5㏀ 이상)을 얻기 위해서는 그 폭을 충분히 좁게 하거나, 길이를 충분히 확보할 필요가 있다. 실제로는 패터닝의 미세화에 한계가 있기 때문에, 길이로 원하는 저항값을 확보할 필요가 있다. 따라서, 저항이 커지면 칩 상에서 패드나 소자의 간극에 다 수용될 수 없어 저항을 배치하는 것만을 위한 특별한 스페이스를 준비할 필요가 발생하여, 칩 면적이 크게 되는 문제가 있다. 즉, 저저항체(LR1)((LR2))만으로 5㏀ 이상의 저항을 구성하려고 하면, 교차부(CR)로부터 제1 제어 단자 패드(C1), 또는 교차부(CR)로부터 제2 제어 단자 패드(C2)에 이르는 경로 중의 스페이스에 다 수용될 수 없다. 그래서, 본 실시예와 같이, 5㏀ 이상의 저항을 고저항체(HR1, HR2)로 구성한다. 이에 의해, 교차부(CR)로부터 제1 또는 제2 제어 단자 패드에 이르는 경로 중의 스페이스에 충분히 수용되기 때문에, 특별히 칩 사이즈를 증대시킬 필요가 없게 된다.
그래서, 본 실시예에서는, 캡층(37)을 제거하여 시트 저항이 높은 채널층(35)을 실질적인 저항층으로 하는 고저항체(HR1)((HR2))를 채용한다. 이에 의해, 칩 상의 저항체의 점유 면적을 작게 할 수 있으므로, 칩 면적의 증대를 억제하여, 고주파 아날로그 신호를 감쇠시킬 수 있다.
도 5에는 본 발명의 제3 실시예를 도시한다. 도 5는 고저항체(HR1)((HR2)도 마찬가지)와 동작 영역(100)의 일부 단면도로서, 도 2의 (A)의 d-d선 및 a-a선 단면도이다.
제3 실시예는, 제2 실시예의 장벽층(36) 상에 InGaP층(40)을 형성하고, 고저항체의 리세스부(101)의 바닥부에 InGaP층(40)이 노출되는 구조이다.
이에 의해, 산화되기 쉬운 AlGaAs층인 장벽층(36)이 표면 상태가 안정한 InGaP층(40)으로 피복되므로, 제1 실시예보다 신뢰성이 양호한 저항이 얻어진다.
또한, GaAs 캡층(37)은, 리세스부(101)를 형성할 때에 웨트 에칭으로 InGaP층과의 선택비가 매우 큰 선택 에칭을 간단히 행할 수 있다. 따라서, 저렴하게 재현성이 양호한 리세스부(101)를 형성할 수 있다.
또한, 이 경우, 동작 영역(100)에서는 InGaP층(40)을 제거하여 장벽층(36)을 노출시키고, 게이트 전극(17)을 형성한다. 이 때, 게이트 금속층(20)의 증착 직전까지 InGaP층(40)으로 장벽층(36)을 보호할 수 있으므로, HEMT의 특성을 향상시킬 수 있다.
도 6에는 본 발명의 제4 실시예를 도시한다. 도 6은 고저항체(HR1)((HR2)도 마찬가지)와 동작 영역(100)의 일부 단면도로서, 도 2의 (A)의 d-d선 및 a-a선 단면도이다.
제4 실시예는, 제2 실시예의 장벽층(36) 상에 InGaP층(40)을 형성하고, 캡층(37) 및 InGaP층(40)을 에칭하여 리세스부(101)를 형성한 고저항체(HR1)((HR2))로 하고, 그 리세스부(101)의 바닥부에 장벽층(36)이 노출되는 구조이다.
마찬가지로, InGaP층(40)이 형성된 제3 실시예에서는 채널층(35)에 부가하여 고농도의 InGaP층도 저항층으로 되기 때문에 제2 실시예보다 약간 시트 저항이 낮아진다고 하는 문제가 있다. 한편, 제4 실시예에서는, 리세스부(101)에서 고농도 InGaP층(40)도 제거하기 때문에, 제1 실시예와 마찬가지로, 실질적으로는 거의 채널층(35)만을 저항층으로 할 수 있다. 따라서, 시트 저항은 제2 실시예와 동등하게 되고, 제3 실시예와 비교하여 시트 저항값을 높일 수 있다. 즉, 제3 실시예와 동일한 길이와 폭으로 저항값을 높일 수 있다.
또한, 이 경우, 동작 영역(100)에서는 InGaP층(40)을 제거하여 장벽층(36)을 노출시키고, 게이트 전극(17)을 형성한다. 게이트 금속층(20)의 증착 직전까지 InGaP층(40)으로 장벽층(36)을 보호할 수 있어, HEMT의 특성을 향상시킬 수 있다.
또한, HEMT의 에피택셜 구조로서, 캡층(37)과 장벽층(36) 사이에 또 AlGaAs층, GaAs층의 반복이나 InGaP층이 있는 에피택셜 구조에 대해서도 마찬가지로 실시할 수 있다.
도 7 및 도 8을 참조하여, 본 발명의 제5 실시예를 설명한다.
도 7 및 도 8은, 3개의 스위칭 소자를 갖는 SP3T(Single Pole Three Throw)를 나타낸다. 도 7은 제5 실시예의 스위치 MMIC의 일례를 도시하는 회로도이다.
스위치 MMIC는, FET를 각각 3단 직렬로 접속하여 스위칭 소자로 되는 제1 FET군(F1), 제2 FET군(F2), 제3 FET군(F3)으로 이루어진다. 또한, 제1 FET군(F1)의 일단의 FET의 소스 전극(혹은 드레인 전극), 제2 FET군(F2)의 일단의 FET의 소스 전극(혹은 드레인 전극) 및 제3 FET군(F3)의 일단의 FET의 소스 전극(혹은 드레인 전극)이 공통 입력 단자(IN)에 접속한다. 또한, 제1 FET군(F1)의 3개의 FET의 게이트 전극이 각각 제1 접속 수단(CN1)을 통하여 제1 제어 단자(Ctl1)에 접속하고, 제2 FET군(F2)의 3개의 게이트 전극이 각각 제2 접속 수단(CN2)을 통하여 제2 제어 단자(Ctl2)에 접속한다. 또한, 제3 FET군(F3)의 3개의 게이트 전극이 각각 제3 접속 수단(CN3)을 통하여 제3 제어 단자(Ctl3)에 접속한다.
또한, 제1 FET군(F1)의 타단의 FET의 드레인 전극(혹은 소스 전극)이 제1 출력 단자(OUT1)에 접속한다. 또한, 제2 FET군(F2)의 타단의 FET의 드레인 전극(혹은 소스 전극)이 제2 출력 단자(OUT2)에 접속하고, 제3 FET군(F3)의 타단의 FET의 드레인 전극(혹은 소스 전극)이 제3 출력 단자(OUT3)에 접속한 것이다.
제1, 제2 및 제3 제어 단자(Ctl1, Ctl2, Ctl3)에 인가되는 제어 신호는 어느 하나가 H 레벨이고, 그 이외의 것이 L 레벨의 조합으로 되어 있으며, H 레벨의 신호가 인가된 FET군이 ON하여, 공통 입력 단자(IN)에 입력된 고주파 아날로그 신호를 어느 하나의 출력 단자에 전달하도록 되어 있다. 제1 접속 수단(CN1), 제2 접속 수단(CN2) 및 제3 접속 수단(CN3)은 저항을 포함하고, 저항은 교류 접지로 되는 제1 제어 단자(Ctl1), 제2 제어 단자(Ctl2), 제3 제어 단자(Ctl3)의 직류 전위에 대하여 게이트 전극 등으로부터 고주파 신호가 누출되는 것을 방지할 목적으로 배치되어 있다.
도 8은 도 7의 회로를 1칩에 집적화한 스위치 MMIC의 도면으로서, 도 8의 (A)는 평면도, 도 8의 (B), 도 8의 (C)는 도 8의 (A)의 f-f선 단면도이다.
GaAs 기판에 스위치를 행하는 3개의 FET군을 배치한다. 제1 FET군(F1)은 예를 들면 FET1-1, FE1-2, FET1-3의 3개의 FET를 직렬로 접속한 것이다. 제2 FET군(F2)은, FET2-1, FET2-2, FET2-3을 직렬로 접속한 것이다. 제3 FET군(F3)은, FET3-1, FET3-2, FET3-3을 직렬로 접속한 것이다.
각 FET군을 구성하는 9개의 게이트 전극에는 각각, 제1 접속 수단(CN1), 제2 접속 수단(CN2), 제3 접속 수단(CN3)이 접속되어 있다. 또한, 공통 입력 단자(IN), 제1 출력 단자(OUT1), 제2 출력 단자(OUT2), 제3 출력 단자(OUT3)에 접속하는 전극 패드(I, O1, O2, O3)와, 제1 제어 단자(Ctl1), 제2 제어 단자(Ctl2) 및 제3 제어 단자(Ctl3)에 각각 접속하는 3개의 전극 패드(C1, C2 및 C3)가 기판의 주변에 설치되어 있다. 각 패드의 주변에는 아이솔레이션 향상을 위해, 고농도의 주변 영역(150)이 배치된다.
점선으로 나타낸 제2층째의 금속층에 의한 배선은 각 FET의 게이트 전극 형성 시에 동시에 형성되는 게이트 금속층(예를 들면 Pt/Mo)(20)이고, 실선으로 나타낸 제3층째의 금속층에 의한 배선은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(30)이다. 제1층째의 금속층으로서 기판에 오믹으로 접촉하는 오믹 금속층(AuGe/Ni/Au)은 각 FET의 소스 전극, 드레인 전극 등을 형성하는 것이고, 도 8에서는 패드 금속층과 겹쳐지기 때문에 도시되어 있지 않다.
제1 FET군(F1), 제2 FET군(F2), 제3 FET군(F3)은 각각 마찬가지의 구성이므로, 이하, 주로 제1 FET군(F1)에 대하여 설명한다. FET1-1은 상측으로부터 신장하는 빗살 형상의 3개의 패드 금속층(30)이 공통 입력 단자 패드(I)에 접속되는 소스 전극(15)(혹은 드레인 전극)이고, 그 아래에 오믹 금속층으로 형성되는 소스 전극(혹은 드레인 전극)이 있다. 또한, 하측으로부터 신장하는 빗살 형상의 3개의 패드 금속층(30)이 FET1-1의 드레인 전극(16)(혹은 소스 전극)이고, 그 아래에 오믹 금속층으로 형성되는 드레인 전극(혹은 소스 전극)이 있다. 이 양 전극은 빗살을 서 로 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 5개의 빗살 형상으로 배치되어 있다.
동작 영역(100)은, 예를 들면 GaAs 기판에 이온 주입에 의해서 일점 쇄선 영역에 형성된다. 혹은, GaAs 기판에 복수의 반도체층을 적층하고, 절연화층(50)에 의해 분리함으로써 일점 쇄선 영역에 형성된다.
FET1-2에서는, 상측으로부터 연장되는 3개의 소스 전극(15)(혹은 드레인 전극)은, FET1-1의 드레인 전극(16)과 접속하고 있다. 여기서, 이 전극은 고주파 신호의 통과점으로 지나가지 않고, 일반적으로는 외부로 도출할 필요가 없기 때문에, 패드는 설치되어 있지 않다. 또한, 하측으로부터 연장되는 3개의 드레인 전극(16)(혹은 소스 전극)은, FET1-3의 소스 전극(15)에 접속하고 있다. 이 전극도 마찬가지로 고주파 신호의 통과점으로 지나가지 않고, 일반적으로는 외부로 도출할 필요가 없기 때문에 패드는 설치되어 있지 않다. 이 양 전극의 아래에 오믹 금속층이 있다. 이들은 빗살을 서로 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 5개의 빗살 형상으로 배치되어 있다. FET를 다단으로 직렬로 접속한 스위치 회로 장치는 FET 1단의 스위치 회로 장치에 비해 FET군이 OFF일 때에 보다 큰 전압 진폭에 견딜 수 있기 때문에 고 출력 스위치 회로 장치로 된다. 이 때, FET를 직렬로 접속할 때에 접속점으로 되는 FET의 소스 전극 또는 드레인 전극은, 일반적으로는 외부로 도출할 필요가 없기 때문에 패드를 설치할 필요는 없다.
FET1-3은 상측으로부터 신장하는 빗살 형상의 3개의 패드 금속층(30)이 소스 전극(15)(혹은 드레인 전극)이고, 그 아래에 오믹 금속층으로 형성되는 소스 전극(13)(혹은 드레인 전극)이 있다. 또한, 하측으로부터 신장하는 빗살 형상의 3개의 패드 금속층(30)이, 출력 단자 패드(O1)에 접속하는 드레인 전극(16)(혹은 소스 전극)이고, 그 아래에 오믹 금속층으로 형성되는 드레인 전극(14)(혹은 소스 전극)이 있다. 이 양 전극은 빗살을 서로 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 5개의 빗살 형상으로 배치되어 있다.
또한, 도면의 e-e선 단면도는, 이온 주입에 의해 동작 영역(100)을 형성한 FET의 경우는 도 2의 (B)와 마찬가지이고, HEMT의 경우는 도 4의 (A)와 마찬가지이다.
제1 FET군(F1)의 각 FET의 게이트 전극(17)은, 동작 영역(100) 밖에서 게이트 금속층(20)으로 이루어지는 게이트 배선(120)에 의해 빗살이 한 묶음으로 되고, 제1 접속 수단(CN1)에 의해서 제1 제어 단자 패드(C1)에 접속한다.
제1 접속 수단(CN1)은 저저항체(LR1)에 의해 구성되지만, 제1 제어 단자 패드(C1)로부터 100㎛ 이내에 직렬로, 고저항체에 의해 5㏀ 이상의 저항체(OR1)가 접속되어 있어도 된다. 이 경우, 고주파 신호가 전파되고 있는 배선, 전극, 동작 영역 등으로부터 기판을 통하여 고주파 신호가 제1 접속 수단(CN1)으로 누출되더라도, 누출된 신호를 고저항체(OR1)에 의해 감쇠시켜, 고주파적으로 GND 전위인 제1 제어 단자 패드(C1)에까지 도달하는 것을 방지할 수 있다. 즉, 인서션 로스의 증가를 방지할 수 있다. 제3 접속 수단(CN3)도 마찬가지이다.
도 8의 (B), 도 8의 (C)는 교차부(CR)의 단면도이다. 도 8의 (B)는 이온 주입에 의해 동작 영역을 형성한 FET의 경우이고, 도 8의 (C)는 HEMT의 경우이다.
도면과 같이, 제2 접속 수단(CN2)은, 저저항체(LR2)에 의해 구성되고, 그 일부에 직렬로 고저항체(HR2)가 접속한다. 제2 접속 수단(CN2)은 해칭으로 나타내는 교차부(CR)에서, 공통 입력 단자 패드와 제3 FET군(F3)을 접속하는 패드 배선(130)과 질화막(60)을 개재하여 교차한다. 교차부(CR)의 제2 접속 수단(CN2)은, 저저항체(LR2)에 의해 구성된다.
그리고, 고저항체(HR2)는, 제2 제어 단자 패드(C2)와, 제2 접속 수단(CN2)의 교차부(CR) 사이에 접속된다. 또한, 제2 접속 수단(CN2)의 경로 상에 직렬로 접속된다. 또한, 고저항체(HR2)는 제2 제어 단자 패드(C2)로부터 100㎛ 이내에 접속된다.
이에 의해, 고저항체(HR2)에 직렬로 접속되는 저저항체(LR2) 등의 접속 수단에 대하여 누출되는 고주파 신호를 확실하게 감쇠시킬 수 있다.
고저항체(HR2)의, 도 8의 (A)의 h-h선 단면도는 도 3의 (A) 또는 도 4의 (B)와 마찬가지이다. 즉, 이온 주입에 의해 동작 영역(100)을 형성한 FET의 경우(도 3의 (A))의 고저항체(HR2)는, 채널층(12)을 형성하는 불순물과 동일한 불순물을 GaAs 기판에 이온 주입하고, 채널층(12)과 동등한 피크 농도로 함으로써, 5㏀ 이상의 저항값으로 형성된다.
또한, HEMT의 경우(도 4의 (B))의 고저항체(HR2)는 주위가 절연화층(50)에 의해 분리되고, 캡층(37)을 에칭하여 5㏀ 이상의 저항값으로 형성한다. HEMT의 경 우, 도 8의 (A)의 g-g선 단면도는 도 4의 (C)와 마찬가지이다. 도 4의 (C)와 같이, 리세스부(101)에 그 하층의 반도체층이 노출되어 있고, 캡층(37) 하층의 반도체층이 저항층으로 되기 때문에, 짧은 거리에서 저항값을 높일 수 있다.
또한, HEMT의 경우의 기판 구조 및 고저항체(HR2)는 제3 실시예 또는 제4 실시예와 마찬가지의 구조이어도 된다.
본 발명은, 1개의 접속 수단이 패드 배선과 교차하는 경우, 그 접속 수단이 접속하는 제어 단자 패드와 교차부(CR) 사이에서, 제어 단자 패드의 바로 가까이에 고저항체를 접속하면 된다. 즉, 그 이외에서 접속 수단에 접속하는 저항체의 레이아웃은 상술한 예에 한정되지 않는다. 예를 들면, 스위치 MMIC에 필요한 저항값에 따라서 접속 수단을 구성하는 배선(M)의 일부에 다른 저항체가 접속되어 있어도 된다.
또한, 스위칭 소자는, 다단 접속의 FET의 경우는 4단 이상이어도 된다. 또한, 도 10에 도시하는 바와 같이, FET가 1단의 SPDT이어도 마찬가지로 실시할 수 있다.
또한, 고저항체는 불순물 주입 영역이나, 캡층을 에칭하여 하층의 반도체층을 노출시킨 영역이 아니어도 되고, 예를 들면 증착된 NiCr 등에 의해 형성된 금속 저항이어도 된다.
본 발명에 따르면, 이하의 효과가 얻어진다.
첫 번째로, 공통 입력 단자 패드(I)를 전파되는 고주파 신호가 질화막을 통 하여 제1 및 제2 접속 수단으로 누출된 경우에도, 5㏀ 이상의 고저항체에 의해서 누출된 신호가 감쇠된다. 따라서, 실제로는 제1 제어 단자 패드 및 제2 제어 단자 패드에 도달하는 고주파 신호가 없게 된다. 즉, 고주파 아날로그 신호가 제어 단자로 누출되는 일이 없기 때문에, 공통 입력 단자-출력 단자 사이의 인서션 로스의 증가를 억제할 수 있다.
두 번째로, 고저항체를 제1 제어 단자 패드 및 제2 제어 단자 패드의 바로 가까이에 접속한다. 이에 의해, 고저항체에 직렬로 접속되는 저저항체 등의 접속 수단에 대하여 누출되는 고주파 신호를 확실하게 감쇠시킬 수 있다. 상술한 바와 같이, 고주파 신호의 누출은, 배선과 접속 수단이 교차하는 교차부로부터의 누출이 그 대부분을 차지한다. 그러나, 실제로는 소량이지만, 기판을 통하여 고주파 신호가 전파되고 있는 배선, 전극, 동작 영역 등으로부터도 고주파 신호가 접속 수단으로 누출되고 있다. 예를 들면, 수 와트나 되는 대전력의 고주파 신호가 전파되고 있을 때에는 그 누출 성분을 무시할 수 없다. 즉, 고저항체가 제1 제어 단자 패드 또는 제2 제어 단자 패드로부터 먼 위치에 접속되고, 고저항체와 제1 제어 단자 패드 또는 제2 제어 단자 패드 사이에 접속 수단의 구성 요소로서 예를 들면 저저항체 또는 패드 금속층에 의한 배선 등이 접속되는 경우는, 그 저저항체 등에 대하여 고주파 신호가 전파되고 있는 배선, 전극, 동작 영역 등으로부터 기판을 통하여 고주파 신호가 누출된다. 그리고, 누출된 고주파 신호는 감쇠되지 않은 채로 제1 제어 단자 패드 또는 제2 제어 단자 패드로 누출되게 된다.
그래서, 본 실시예와 같이 고저항체를 제1 제어 단자 패드(제2 제어 단자 패 드도 마찬가지)로부터 1OO㎛ 이하의 바로 가까이에 접속한다. 이에 의해, 고주파 신호가 누출되는 저저항체 등이 존재하고 있었다고 하여도 그 거리(고저항체로부터 제1 제어 단자 패드(C1)까지의 거리)가 짧아져 고주파 신호가 누출되는 기회가 적다.
또한, 고저항체는 짧아, 제1 제어 단자 패드 또는 제2 제어 단자 패드와 인접하는 공통 입력 단자 패드 사이의 스페이스에 각각 배치할 수 있기 때문에 특별한 스페이스를 필요로 하지 않는다.
세 번째로, 이온 주입에 의해 채널층을 형성한 FET의 경우, 고저항체는 주입 영역이고, 패턴의 변경만으로 소정의 영역을 고저항체로 할 수 있다. 리버스 컨트롤 타입의 스위치 회로 장치에서는 제어 단자와 FET의 게이트를 접속하는 접속 수단을 주회할 필요가 있지만, 주회를 위해 어느 정도의 거리가 필요한 영역에서는 고농도 불순물의 주입 영역으로 형성한 저저항체를 이용하면 된다.
또한, 이 경우, 고저항체는 동작 영역의 채널층과 동일 공정에서 형성하고, 저저항체는 동작 영역의 소스 영역 또는 드레인 영역과 동일 공정에서 형성할 수 있다. 따라서, 이온 주입 패턴의 변경만으로 실시할 수 있다.
네 번째로, HEMT의 경우, 고저항체는, 캡층을 제거한 리세스부를 형성함으로써 캡층보다 하층의 반도체층을 노출시킨 영역이다. 즉, 캡층을 제거하는 얼라인먼트 마크 형성 공정에서 리세스부를 동시에 형성할 수 있으므로, 특별히 새롭게 공정을 추가하지 않고 고저항체를 형성할 수 있다. 고저항체는, 불순물 농도가 높은 캡층보다 수배 시트 저항이 높기 때문에, 캡층을 포함한 저항층으로 한 경우보 다 짧은 거리에서 동일한 저항값을 얻을 수 있다. 따라서, 칩 내에서 저항을 주회하는 거리를 수분의 일로 할 수 있어, 높은 저항을 접속하는 경우에서 칩 면적의 증대를 억제할 수 있다.
다섯 번째로, 장벽층 상에 InGaP층을 형성함으로써, InGaP층을 에치 스톱층으로서 사용할 수 있어, 프로세스의 안정성을 높일 수 있다.
여섯 번째로, 장벽층 상에 InGaP층을 형성하고, 리세스부 바닥부에 표면이 안정된 InGaP층을 노출시킴으로써 확실하게 그 아래의 채널층을 보호할 수 있어 신뢰성을 높일 수 있다.
일곱 번째로, 리세스부 바닥부에 장벽층이 노출되도록 캡층을 제거함으로써, 확실하게 고저항체를 형성할 수 있다.
또한, 장벽층 상의 에치 스톱층으로서 사용하는 InGaP층에 불순물이 도핑되어 있는 경우, 이 InGaP층도 제거하여 리세스부 바닥부를 장벽층으로 함으로써 저항 소자의 시트 저항을 더욱 높일 수 있다.

Claims (13)

  1. 복수의 스위칭 소자와, 상기 스위칭 소자의 소스 또는 드레인에 공통으로 접속하는 공통 입력 단자와, 상기 스위칭 소자의 드레인 또는 소스에 각각 접속하는 복수의 출력 단자와, 상기 스위칭 소자의 게이트에 각각 접속하는 복수의 제어 단자를 갖는 화합물 반도체 스위칭 회로 장치로서,
    상기 스위칭 소자와,
    상기 각 제어 단자와 상기 제어 단자에 대응하는 상기 스위칭 소자를 각각 접속하는 복수의 접속 수단과,
    상기 각 단자로 이루어지는 복수의 패드를 화합물 반도체 기판에 집적화하고,
    1개의 상기 접속 수단은, 상기 공통 입력 단자로 이루어지는 패드와 상기 스위칭 소자를 접속하는 배선과 교차하는 교차부를 갖고, 1개의 상기 제어 단자로 이루어지는 패드와 상기 교차부 사이에 고저항체가 직렬로 접속되고, 상기 고저항체는 상기 1개의 접속 수단의 일부를 구성하는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  2. 제1항에 있어서,
    다른 상기 접속 수단은, 상기 공통 입력 단자로 이루어지는 패드와 상기 스위칭 소자를 접속하는 배선과 교차하는 다른 교차부를 갖고, 다른 상기 제어 단자 로 이루어지는 패드와 상기 다른 교차부 사이에 다른 고저항체가 직렬로 접속되고, 상기 다른 고저항체는 상기 다른 접속 수단의 일부를 구성하는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  3. 제1항에 있어서,
    상기 고저항체는, 상기 1개의 제어 단자로 이루어지는 패드로부터 100㎛ 이내에 접속되는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  4. 제1항에 있어서,
    상기 스위칭 소자는, 상기 기판에 불순물을 이온 주입하여 형성한 채널층을 갖는 FET이고, 상기 고저항체는 상기 불순물의 주입 영역으로 구성되고, 상기 채널층과 동일 정도의 피크 농도를 갖는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  5. 제1항에 있어서,
    상기 스위칭 소자는, 상기 기판 상에 버퍼층, 전자 공급층, 채널층, 장벽층 및 캡층으로 되는 반도체층을 적층한 HEMT이고, 상기 고저항체는 상기 캡층을 제거하여 상기 캡층보다 아래의 상기 반도체층을 노출시킨 영역에 의해 구성되는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  6. 제5항에 있어서,
    상기 고저항체는 상기 캡층보다 시트 저항이 높은 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  7. 제5항에 있어서,
    상기 고저항체를 구성하는 반도체층의 최상층은 상기 장벽층인 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  8. 제5항에 있어서,
    상기 장벽층 상에 InGaP층이 배치되고, 상기 고저항체를 구성하는 반도체층의 최상층은 상기 InGaP층인 것을 특징으로 하는 화합물 반도체 스위치 회로 장치
  9. 제1항에 있어서,
    상기 고저항체는 5㏀ 이상의 저항값을 갖는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  10. 제1항에 있어서,
    상기 배선은 상기 패드를 구성하는 패드 금속층에 의해 구성되고, 상기 교차부에 있어서의 상기 접속 수단은 상기 배선 아래쪽에 절연막을 개재하여 배치되는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  11. 제10항에 있어서,
    상기 패드 금속층 아래쪽에 배치되는 상기 접속 수단은 낮은 시트 저항값을 갖는 저저항체인 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  12. 제1항에 있어서,
    상기 배선에 고주파 아날로그 신호가 전파되는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  13. 제1 스위칭 소자 및 제2 스위칭 소자와, 상기 양 스위칭 소자의 소스 또는 드레인에 공통으로 접속하는 공통 입력 단자와, 상기 양 스위칭 소자의 드레인 또는 소스에 각각 접속하는 제1 출력 단자 및 제2 출력 단자와, 상기 제1 스위칭 소자 및 제2 스위칭 소자의 게이트에 각각 접속하는 제1 제어 단자 및 제2 제어 단자를 갖는 화합물 반도체 스위치 회로 장치로서,
    상기 제1 및 제2 스위칭 소자와,
    상기 제1 제어 단자와 상기 제1 스위칭 소자를 접속하는 제1 접속 수단과,
    상기 제2 제어 단자와 상기 제2 스위칭 소자를 접속하는 제2 접속 수단과,
    상기 제1 스위칭 소자 및 제2 스위칭 소자의 주위에 배치되고 상기 각 단자로 이루어지는 복수의 패드를, 화합물 반도체 기판에 집적화하고,
    상기 제1 접속 수단 및 상기 제2 접속 수단은, 상기 공통 입력 단자로 이루 어지는 패드와 상기 제1 스위칭 소자 및 제2 스위칭 소자를 접속하는 배선과 각각 교차하는 교차부를 갖고, 상기 제1 제어 단자로 이루어지는 패드와 상기 교차부 사이, 및 상기 제2 제어 단자로 이루어지는 패드와 상기 교차부 사이에 상기 교차부에 있어서의 접속 수단의 시트 저항값보다 높은 시트 저항값을 갖는 고저항체가 각각 직렬로 접속되고, 상기 고저항체는 각각 상기 제1 접속 수단 및 상기 제2 접속 수단의 일부를 구성하는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
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