CN1794582A - 化合物半导体开关电路装置 - Google Patents

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Abstract

一种化合物半导体开关电路装置，在反向控制型逻辑MMIC中，将电阻配置于共通输入端子焊盘和FET之间。即，在电阻上介由氮化膜配置焊盘配线，存在焊盘配线上的高频模拟信号泄漏到控制端子上，使插入损耗增加的问题。在第一及第二控制端子附近，在到第一连接装置及第二连接装置的交叉部的之间连接5KΩ以上的高电阻体。即使焊盘配线上的高频模拟信号泄漏到第一及第二连接装置上，也可以通过高电阻体将其衰减。因此，实质上不向控制端子焊盘传送高频模拟信号，可抑制插入损耗的增大。

Description

化合物半导体开关电路装置
技术领域
本发明涉及化合物半导体开关电路装置，特别是涉及降低插入损耗的化合物半导体开关电路装置。
背景技术
在手机等移动体用通信设备中，使用GHz带的微波的情况很多，在天线的切换电路或收发信息的切换电路等中多使用用于切换这些高频信号的开关元件。该元件由于使用高频，故多使用使用有镓·砷(GaAs)的场效应晶体管(下面称为FET)，由此，正在进行将上述开关电路本身集成化的单片式微波集成电路(MMIC)的开发。
图9(A)表示使用有GaAs FET的被称为SPDT(Single Pole DoubleThrow)的化合物半导体开关电路装置的原理的电路图。
作为第一FET的FET1和作为第二FET的FET2的源极(或漏极)与共通输入端子IN连接，并介由电阻R1、R2，各FET1、FET2的栅极与第一控制端子Ctl1、第二控制端子Ctl2连接，而且，各FET的漏极(或源极)与第一输出端子OUT1、第二输出端子OUT2连接。
施加在第一和第二控制端子Ctl1、Ctl2上的信号是相辅信号，将施加有H电平信号的FET接通，并将输入到输入端子IN上的高频模拟信号传递到任意一侧的输出端子上。电阻R1、R2为了防止经由栅极电极对作为交流接地的第一控制端子Ctl1、第二控制端子Ctl2的直流电位泄漏高频信号而设置。在该开关电路的逻辑中，在第一输出端子OUT1上通过信号时，在靠近第一输出端子OUT1的第一控制端子Ctl1上施加例如3V偏置信号，在第二控制端子Ctl2上施加0V偏置信号。相反，在第二输出端子OUT2上通过信号时，在靠近第二输出端子OUT2的第2控制端子Ctl2上施加3V偏置信号，在第一控制端子Ctl1上施加0V的偏置信号。
但是，根据用户的需要，也需要组成相反的逻辑。即，如图9(B)，在第一输出端子OUT1上通过信号时，在距输出端子OUT1远的第一控制端子Ctl1上施加例如3V偏置信号，在第二控制端子Ctl2上施加0V偏置信号，相反，在第二输出端子OUT2上通过信号时，在距第二输出端子OUT2远的第二控制端子Ctl2上施加3V偏置信号，在第一控制端子Ctl1上施加0V偏置信号。下面将这种逻辑的开关电路装置称为反向控制型开关电路。
图10表示将图9(B)的开关电路集成化的化合物半导体芯片的一例。
在GaAs衬底上，在中央部配置进行开关的FET1及FET2，并在各FET的栅极电极上连接电阻R1、R2。另外，在衬底周边，在FET1及FET2的周围设置分别作为共通输入端子IN、第一输出端子OUT1、第二输出端子OUT2、第一控制端子Ctl1、第二控制端子Ctl2的焊盘I、O1、O2、C1、C2。虚线表示的配线是在形成各FET的栅极电极217的同时形成的栅极金属层(Ti/Pt/Au)200，实线表示的配线是进行各元件的连接及焊盘的形成的焊盘金属层(Ti/Pt/Au)230。通过焊盘金属层230形成各FET的第二层源极电极215及漏极电极216等。另外，在焊盘金属层230的下方由欧姆金属层(AuGe/Ni/Au)形成作为各FET的第一层金属层的源极电极、漏极电极等，但在图10中由于与焊盘金属层重叠，故未图示。
FET1的栅极电极通过电阻R1与从FET1离开的第一控制端子焊盘C1连接。另外，FET2的栅极电极通过电阻R2与从FET2离开的第二控制端子焊盘C2连接。电阻R1及电阻R2从共通输入端子焊盘I延伸，介由氮化膜配置于由焊盘金属层230构成的焊盘配线330的下方(例如参照专利文献1)。
专利文献1：特开2002-368194号公报
如上所述，在反向控制型开关电路装置中，在芯片内引导电阻R1、R2，故有必要将第一控制端子焊盘C1和第二控制端子焊盘C2分别与位于远的位置的FET1及FET2的栅极电极连接。此时，通过在共通输入端子焊盘I和FET1及FET2之间配置电阻R1、R2，避免引导电阻R1及R2而造成的芯片面积的增大。
图11是图10的i-i线剖面图。
如图，共通输入端子焊盘I和FET1及FET2之间的电阻R1及R2是向衬底211注入了例如高浓度的n型杂质的注入区域。而且，在电阻R1、R2上的衬底211表面设置氮化膜260，并在其上延伸构成共通输入端子焊盘I的焊盘金属层230，设置焊盘配线330。焊盘配线330延伸到FET1、FET2，形成各FET的第二层源极电极及漏极电极。另外，在共通输入端子焊盘I的下侧周边设有用于提高绝缘的高浓度的周边杂质区域350。
输入到开关电路装置的共通输入端子IN上的高频模拟信号通过焊盘配线330到达FET1及FET2的源极(或漏极)电极。但此时，存在焊盘配线330上的高频信号的一部分介由氮化膜260泄漏到其下侧的电阻R1及R2的问题。
电阻R1及电阻R2分别与第一控制端子焊盘C1、第二控制端子焊盘C2连接。即，当在电阻R1及R2上泄漏高频信号时，到达作为高频GND电位的控制端子上，使开关电路装置的共通输入端子IN-第一输出端子OUT1(或第二输出端子OUT2)之间的绝缘增大。
发明内容
本发明是鉴于上述诸问题而构成的，本发明第一方面提供化合物半导体开关电路装置，其具有：多个开关元件；共通输入端子，其共通连接于所述开关元件的源极或漏极；多个输出端子，其分别与所述开关元件的漏极或源极连接；多个控制端子，其分别与所述开关元件的栅极连接，其特征在于，将所述开关元件、分别连接所述各控制端子和对应该控制端子的所述开关元件的多个连接装置、作为所述各端子的多个焊盘集成在化合物半导体衬底上，一个所述连接装置具有与连接作为所述共通输入端子的焊盘和所述开关元件的配线交叉的交叉部，在一个作为所述控制端子的焊盘和该交叉部之间串联连接高电阻体，该高电阻体构成所述一个连接装置的一部分。
另外，其它所述连接装置具有与连接作为所述共通输入端子的焊盘和所述开关元件的配线交叉的其它交叉部，在其它作为所述控制端子的焊盘和该其它交叉部之间串联连接其它高电阻体，该其它高电阻体构成所述其它连接装置的一部分。
所述高电阻体连接于距作为所述一个控制端子的焊盘100μm以内。
所述开关元件是具有向所述衬底离子注入杂质形成的沟道层的FET，所述高电阻体由所述杂质的注入区域构成，具有与所述沟道层相同程度的峰值浓度。
所述开关元件是在所述衬底上层积形成有缓冲层、电子供给层、沟道层、阻挡层及盖层的半导体层而构成的HEMT，所述高电阻体由除去所述盖层而露出该盖层下的所述半导体层的区域构成。
所述高电阻体的薄膜电阻比所述盖层的高。
构成所述高电阻体的半导体层的最上层是所述阻挡层。
在所述阻挡层上配置InGaP层，构成所述高电阻体的半导体层的最上层是该InGaP层。
所述高电阻体具有5KΩ以上的电阻值。
所述配线由构成所述焊盘的焊盘金属层构成，所述交叉部的所述连接装置介由绝缘膜配置于所述配线下方。
配置于所述焊盘金属层下方的所述连接装置是具有低薄膜电阻值的低电阻体。
另外，在所述配线上传送高频模拟信号。
本发明第二方面提供化合物半导体开关电路装置，其具有：第一开关元件及第二开关元件；共通输入端子，其共通连接于所述两开关元件的源极或漏极；第一输出端子及第二输出端子，其分别与所述两开关元件的漏极或源极连接；第一控制端子及第二控制端子，其分别与所述第一开关元件及第二开关元件的栅极连接，其特征在于，所述第一及第二开关元件、连接所述第一控制端子和所述第一开关元件的第一连接装置、连接所述第二控制端子和所述第二开关元件的第二连接装置、配置于所述第一开关元件及第二开关元件周围并且作为所述各端子的多个焊盘集成在化合物半导体衬底上，所述第一连接装置及所述第二连接装置具有分别与连接作为所述共通输入端子的焊盘和所述第一开关元件及第二开关元件的配线交叉的交叉部，在作为所述第一控制端子的焊盘和所述交叉部之间、及作为所述第二控制端子的焊盘和所述交叉部之间分别串联连接具有比该交叉部的连接装置的薄膜电阻值高的薄膜电阻值的高电阻体，该高电阻体分别构成所述第一连接装置及所述第二连接装置的一部分。
根据本发明，得到以下效果。
第一，即使共通输入端子焊盘I上的高频信号介由氮化膜泄漏到第一及第二连接装置上的情况下，也可以通过5KΩ以上的高电阻体将泄漏的信号衰减。因此，实际上没有到达第一控制端子焊盘及第二控制端子焊盘上的高频信号。即，由于高频模拟信号不会泄漏到控制端子上，故可抑止共通输入端子-输出端子之间的插入损耗的增加。
第二，将高电阻体来连接在第一控制端子焊盘及第二控制端子焊盘附近。由此，可可靠地衰减对串联连接于高电阻体的低电阻体等连接装置泄漏的高频信号。如上所述，高频信号的泄漏中，来自配线和连接装置交叉的交叉部的泄漏占其大部分。但实际上介由衬底从传送高频信号的配线、电极、动作区域等也少量地向连接装置泄漏高频信号。例如，在传送数瓦特的大电力的高频信号时，不能无视其泄漏的成分。即，高电阻体连接在距第一控制端子焊盘或第二控制端子焊盘远的位置，在高电阻体和第一控制端子焊盘或第二控制端子焊盘之间连接例如低电阻体或焊盘金属层构成的配线等作为连接装置的构成要素的情况下，介由衬底从传送高频信号的配线、电极、动作区域等向其低电阻体等泄漏高频信号。而且，泄漏的高频信号没有被衰减而泄漏到第一控制端子焊盘或第二控制端子焊盘上。
因此，如本实施例，将高电阻体连接在距第一控制端子焊盘(第二控制端子焊盘也相同)100μm以下的位置。由此，即使存在高频信号泄漏的低电阻体等，其距离(从高电阻体到第一控制端子焊盘C1的距离)也会缩短，高频信号泄漏的机会很少。
另外，高电阻体短，且可分别配置于与第一控制端子焊盘或第二控制端子焊盘相邻的共通输入端子焊盘之间的空间，故不需要特别的空间。
第三，通过离子注入形成沟道层的FET的情况下，高电阻体为注入区域，仅通过改变图案，可将规定区域设为高电阻体。在反向控制型开关电路装置中，有必要引导连接控制端子和FET的栅极的连接装置，但在为了引导需要某些程度的距离的区域中，只要利用由高浓度杂质的注入区域形成的低电阻体即可。
在该情况下，高电阻体与动作区域的沟道层由同一工序形成，低电阻体可与动作区域的源极区域或漏极区域由同一工序形成。因此，仅改变离子注入图案便可实施。
第四，在HEMT的情况下，高电阻体是通过设置除去盖层的凹槽部露出盖层下层的半导体层的区域。即，可在除去盖层的对准标记的形成工序中同时形成凹槽部，故不必特意追加新的工序，而可形成高电阻体。由于高电阻体比杂质浓度高的盖层薄膜电阻高数倍，故可以由比采用包括盖层的电阻层的情况更短的距离得到相同的电阻值。因此，可将在芯片内引导电阻的距离设为数分之一，在连接高电阻时，可抑止芯片面积的增大。
第五，通过在阻挡层上设置InGaP层，可将InGaP层作为蚀刻停止层使用，可提高工艺的稳定性。
第六，通过在阻挡层上设置InGaP层，在凹槽部底部露出表面稳定的InGaP层，可可靠地保护其下的沟道层，可提高可靠性。
第七，通过除去盖层，使阻挡层在凹槽部底部露出，可可靠地形成高电阻体。
另外，在向作为阻挡层上的蚀刻停止层使用的InGaP层掺杂杂质的情况下，除去该InGaP层，将凹槽部底部设为阻挡层，由此，可进一步提高电阻元件的薄膜电阻。
附图说明
图1是用于说明本发明的电路图；
图2(A)是用于说明本发明的平面图，(B)是剖面图；
图3(A)、(B)是用于说明本发明的剖面图；
图4(A)～(D)是用于说明本发明的剖面图；
图5是用于说明本发明的剖面图；
图6是用于说明本发明的剖面图；
图7是用于说明本发明的电路图；
图8(A)是用于说明本发明的平面图，(B)、(C)是剖面图；
图9(A)、(B)是用于说明现有技术的电路图；
图10是用于说明现有技术的平面图；
图11是用于说明现有技术的剖面图。
符号说明
10欧姆金属层
11衬底
12沟道层
13第一源极电极
15第二源极电极
14第一漏极电极
16第二漏极电极
17栅极电极
18源极区域
19漏极区域
20栅极金属层
30焊盘金属层
31GaAs衬底
32缓冲层
33电子供给层
34衬垫层
35沟道层
36阻挡层
37盖层
40InGaP层
50绝缘化层
60氮化膜
100动作区域
101凹槽部
102接触部
120栅极配线
130焊盘配线
150周边杂质区域
215源极电极
216漏极电极
217栅极电极
220栅极金属层
230焊盘金属层
260氮化膜
330焊盘配线
350周边杂质区域
M配线
HR1、HR2高电阻体
LR1、LR2、LR3低电阻体
IN共通输入端子
Ctl1第一控制端子
Ctl2第二控制端子
Ctl3第三控制端子
OUT1第一输出端子
OUT2第二输出端子
OUT3第三输出端子
I共通输入端子焊盘
C1第一控制端子焊盘
C2第二控制端子焊盘
C3第三控制端子焊盘
O1第一输出端子焊盘
O2第二输出端子焊盘
O3第三输出端子焊盘
CN1第一连接装置
CN2第二连接装置
CN3第三连接装置
F1第一开关元件
F2第二开关元件
F3第三开关元件
CP交叉部
具体实施方式
参照图1～图8，详细说明本发明的实施例。
首先，参照图1～图3，以多段串联连接FET的大功率用途的开关电路装置为例说明第一实施例。
图1是表示多段连接的化合物半导体开关电路装置的一例的电路图。该开关电路装置被称为SPDT，外部端子是共通输入端子IN、第一及第二输出端子OUT1、OUT2、第一及第二控制端子Ctl1、Ctl2个端子。
如图所示，开关电路装置由第一开关元件F1及第二开关元件F2构成。第一开关元件F1及第二开关元件F2是将FET例如分别二段串联连接的第一FET群F1和第二FET群F2。第一FET群F1的FET1-1的源极电极(或漏极电极)和第二FET群F2的FET2-1的源极电极(或漏极电极)与共通输入端子IN连接，第一FET群F1的两个FET的栅极电极介由第一连接装置CN1与第一控制端子Ctl1连接。另外，第二FET群F2的两个栅极电极介由第二连接装置CM2与第二控制端子Ctl2连接。
另外，第一FET群F1的FET1-2的漏极电极(或源极电极)与第一输出端子OUT1连接，第二FET群F2的FET2-2的漏极电极(或源极电极)与第二输出端子OUT2连接。
施加在第一控制端子Ctl1、和第二控制端子Ctl2上的控制信号为相辅信号，接通施加有H电平信号的一侧的FET群，将施加在共通输入端子IN上的输入信号传递到任一侧的输出端子上。第一连接装置CN1及第二连接装置CN2含有电阻，电阻为防止从栅极电极等相对作为交流接地的第一控制端子Ctl1、第二控制端子Ctl2的直流电位泄漏高频信号而设置。
图1的开关电路装置是反向控制型逻辑。即，为如下这样的逻辑，在第一输出端子OUT1上通过信号时，在距输出端子OUT1远的第一控制端子Ctl1上例如施加3V的偏置信号，在第二控制端子Ctl2上施加0V的偏置信号。相反，在第二输出端子OUT2上通过信号时，在距第二输出端子OUT2远的第二控制端子Ctl2上施加3V的偏置信号，在第一控制端子Ctl1上施加0V的偏置信号。
图2表示将该化合物半导体开关电路装置集成化的化合物半导体芯片的一例。图2(A)是平面图，图2(B)是动作区域a-a线剖面图。
在GaAs衬底上配置进行开关的两个FET群(第一FET群F1、第二FET群F2)。第一FET群F1是例如串联连接有FET1-1、FET1-2的群。第二FET群F2是串联连接有FET2-1、FET2-2的群。另外，在衬底周边设有作为共通输入端子IN、第一输出端子OUT1、第二输出端子OUT2、第一控制端子Ctl1、第二控制端子Ctl2的各焊盘I、O1、O2、C1、C2。在各焊盘的下侧及周边配置用于提高绝缘的高浓度的周边杂质区域150。
虚线所示的第二层金属层是在形成各FET的栅极电极的同时形成的栅极金属层(Pt/Mo)20。实线所示的第三层金属层是进行各元件的连接及焊盘的形成的焊盘金属层(Ti/Pt/Au)30。第一层金属层是在衬底上欧姆连接的欧姆金属层(AuGe/Ni/Au)，形成有各FET的源极电极、漏极电极等，但在图2(A)中由于和焊盘金属层30重合，故未图示。
动作区域100是向GaAs衬底11离子注入了n型杂质的由点划线包围的长方形区域，在动作区域100内选择地形成有由高浓度的n型杂质区域构成的源极区域及漏极区域(参照图2(B))。
FET群F1及FET群F2相对于芯片的中心线对称配置，由于结构相同，故下面说明FET群F1。
在FET1-1中，从上侧延伸的梳齿状的八个焊盘金属层30是与共通输入端子焊盘I连接的源极电极15(或漏极电极)，在其下具有由欧姆金属层形成的未图示的源极电极(或漏极电极)。另外，从下侧延伸的梳齿状的九个焊盘金属层30是FET1-1的漏极电极16(或源极电极)。而且，在其下设置由欧姆金属层形成的未图示的漏极电极(或源极电极)，且与动作区域100的漏极(源极区域)欧姆连接。该两电极被配置成将梳齿相互咬合的形状，在其间以16个梳齿形状配置有由栅极金属层20形成的栅极电极17，并与源极区域及漏极区域间的动作区域100的一部分形成肖特基结。
FET1-2中，从上侧延伸的梳齿状的八个焊盘金属层30是源极电极15(或漏极电极)，在其下有由欧姆金属层形成的源极电极(或漏极电极)。另外，从下侧延伸的梳齿状的九个焊盘金属层30是与输出端子焊盘O1连接的漏极电极16(或源极电极)，在其下有由欧姆金属层形成的漏极电极(或源极电极)。该两电极被配置成将梳齿相互咬合的形状，在其间以16个梳齿形状配置有由栅极金属层20形成的栅极电极17。
FET1-1的栅极电极17在动作区域100外通过由栅极金属层20构成的栅极配线120聚束各梳齿。而且，介由第一连接装置CN1与位于距第一FET群F1远的位置的第一控制端子焊盘C1连接。另外，FET1-2的栅极电极17也同样通过栅极配线120将各梳齿聚束，介由栅极配线120及第二连接装置CN2与位于距第二FET群F2远的位置的第二控制端子焊盘C2连接。
各FET的源极电极及漏极电极是欧姆金属层及焊盘金属层30两层的电极结构。第二层的第二源极电极15及第二漏极电极16由焊盘金属层30形成。第二源极电极15及第二漏极电极16在动作区域100外通过由焊盘金属层30构成的焊盘配线130将各梳齿聚束。
而且，FET1-2的漏极电极16与将焊盘配线130延伸的第一输出端子焊盘O1连接。另外，FET1-1的源极电极15与将焊盘配线130延伸的共通输入端子焊盘I连接。
为提高绝缘，在各焊盘的下面及周边和栅极配线120的周边配置作为高浓度杂质区域的周边杂质区域150。周边杂质区域150与各焊盘直接连接，从焊盘引出设于焊盘下的整个面(或焊盘周边)上。另外，也可以从焊盘分开5μm以下程度，设于其周边，介由半绝缘衬底直流连接。另外，同样地，在栅极配线120也直流连接周边杂质区域1500。
参照图2(B)的剖面图说明FET。在GaAs衬底11上通过进行离子注入设置n型沟道层12，在其两侧设置形成源极区域18及漏极区域19的高浓度的n型杂质区域。在沟道层12上肖特基结合栅极电极17。另外，在源极区域18及漏极区域19上设置通过作为第一层金属层的欧姆金属层10形成的源极电极13及漏极电极14。进而如上所述，在其上设置通过作为第三层金属层的焊盘金属层30形成的源极电极15及漏极电极16，并进行各元件的配线等。
再次参照说明图2(A)和图3进行说明。图3(A)是图2(A)的b-b线剖面图，图3(B)是图2(A)的c-c线剖面图。另外，在第一实施例中，在图2中的CN1、CN2经路中，分别表示HR1、HR2的矩形没有图案上的意义。
第一连接装置CN1中，在由焊盘金属层30构成的配线M上连接高电阻体HR1及低电阻体LR1、电阻体OR1，并将第一FET群F1的各栅极电极17和第一控制端子焊盘C1连接。
第二连接装置CN2中，在由焊盘金属层30构成的配线M上连接高电阻体HR2及低电阻体LR2、电阻体OR2，并将第二FET群F2的各栅极电极17和第二控制端子焊盘C2连接。
高电阻体HR1是与动作区域100的沟道层12相同程度的较低的峰值浓度(2～4×1017cm-3)的n型杂质的注入区域，薄膜电阻为1KΩ/□程度，具有5KΩ以上(例如10KΩ程度)的电阻值。高电阻体HR2也为相同的结构(图3(A))。离子注入区域由于根据深度改变杂质浓度，故离子注入区域的杂质浓度由峰值浓度代表。
低电阻体LR1是与动作区域100的源极区域18及漏极区域19相同程度的高浓度(1～1.5×1018cm-3)的杂质区域，薄膜电阻为100Ω/□程度，具有3～5KΩ程度的电阻值。低电阻体LR2也为相同的结构。
另外，电阻体OR1(OR2也相同)在此为与高电阻体HR1相同的电阻体。电阻体OR1(OR2)为防止高频信号介由栅极电极对作为交流接地的控制端子Ctl1(Ctl2)的直流电位漏出而配置。该电阻体OR1(OR2)也可以是通过与低电阻体LR1相同的杂质浓度的注入区域形成的具有规定的电阻值的电阻体。但是，为消除来自栅极电极的高频信号的泄漏，故来自栅极电极的高频信号较早地衰减为好。因此，电阻体OR1优选连接于栅极电极的附近。
而且，第一连接装置CN1和第二连接装置CN2的一部分并列配置于共通输入端子焊盘I、第一FET群F1和第二FET群F2之间。而且，介由氮化膜60与将共通输入端子焊盘、第一FET群F1和第二FET群F2连接的焊盘配线130交叉。这样，在本说明书中将焊盘配线130和连接装置交叉的区域称为交叉部CR。具体地说，如图2(A)的阴影，焊盘配线130和第一连接装置CN1及第二连接装置CN2分别交叉的区域是交叉部CR。交叉部CR的第一连接装置CN1及第二连接装置CN2由低电阻体LR1及LR2构成(图3(B))。
本实施例的高电阻体HR1连接于第一控制端子焊盘C1和第一连接装置CN1的交叉部CR之间。另外，高电阻体HR2连接于第二控制端子焊盘C2和第二连接装置CN2的交叉部CR之间。另外，串联连接于第一连接装置CN1及第二连接装置CN2的各经路中，分别构成其一部分。而且，高电阻体HR1、HR2分别连接在第一控制端子焊盘C1及第二控制端子焊盘C2附近。具体地说，连接于距各控制端子焊盘C1、C2100μm以内的位置。
由此，可可靠地衰减对串联连接于高电阻体HR1(下面HR2也相同)的低电阻体LR1(LR2)等的连接装置泄漏的高频信号。高频信号的泄漏中，来自配线和连接装置交叉的交叉部的泄漏占其大部分。但实际上，虽为少量，介由衬底从传送高频信号的配线、电极、动作区域等也向连接装置泄漏高频信号。例如，在传送数瓦特的大电力的高频信号时，不能无视该泄漏成分。即，高电阻体HR1连接在距第一控制端子焊盘C1(第二控制端子焊盘C2也相同)远的位置连接，在高电阻体HR1和第一控制端子焊盘C1之间连接例如另外的低电阻体或通过焊盘金属层30得到的配线等作为第一连接装置CN1的构成要素时，介由衬底从传送高频信号的配线、电极、动作区域等对该另外低电阻体等泄漏高频信号。而且，泄漏的高频信号没有衰减，一直泄漏到第一控制端子焊盘或第二控制端子焊盘上。
因此，如本实施例，将高电阻体HR1连接在自第一控制端子焊盘C1离开100μm以下的附近。由此，即使存在高频信号泄漏的低电阻体LR1，也可以缩短其距离(从高电阻体HR1到第一控制端子焊盘C1的距离)，高频信号泄漏的机会减少。另外，由于高电阻体HR1短，且可配置在第一控制端子焊盘C1和相邻的共通输入端子焊盘I之间的空间，故不需要特别的空间。
即，在将开关MMIC的第一及第二控制端子焊盘C1、C2和栅极电极连接，且作为控制信号线的第一及第二连接装置CN1、CN2和传送高频信号的焊盘配线130交叉时，在该控制信号线中，在控制端子焊盘附近连接5KΩ以上的高电阻体HR1、HR2。而且，在高电阻体HR1、HR2和栅极电极17之间将控制信号线与传送高频信号的焊盘配线130交叉。
通过进行这样的设计，即使介由氮化膜60从共通输入端子焊盘I向第一连接装置CN1(第二连接装置CN2也相同)泄漏高频模拟信号，也可以通过5KΩ程度以上的高电阻体HR1(HR2)衰减泄漏的信号。而且，泄漏的高频信号实际上不会达到第一控制端子焊盘C1(第二控制端子焊盘C2)。来自共通输入端子焊盘I的高频信号不会高频地泄漏到作为GND电位的第一控制端子焊盘C1(第二控制端子焊盘C2)上，故可抑止共通输入端子IN-第一输出端子OUT1(或第二输出端子OUT2)间的插入损耗的增加。
另外，如上所述，高电阻体HR1、HR2为与沟道层12相同程度的杂质浓度。由此，以短的距离可得到高的电阻值，故可不增大芯片尺寸，而抑止插入损耗的增加。即，要仅通过低电阻体LR1(LR2)来得到高的电阻值(5KΩ以上)，则需要将其宽度设定地十分窄，或充分确保长度。实际上由于构图的微细化有限，故需要通过长度确保所希望的电阻值。但是，在从交叉部CR到控制端子焊盘C1，或从交叉部CR到控制端子焊盘C2的经路中的空间中，分别不能纳入5KΩ以上的电阻。因此，仅为配置5KΩ以上的电阻，需要准备特别的空间，从而芯片面积变大。因此，如本实施例，由高电阻体HR1、HR2构成5KΩ以上的电阻，则充分收纳于该空间内，因此，不必特别增大芯片尺寸。
另外，在工艺上，可仅通过改变形成沟道层12的掩模图案，形成高电阻体HR1、HR2。
另外，为避免芯片尺寸增大，实现反向控制型漏极，需要引导第一连接装置CN1及第二连接装置CN2，与焊盘配线130进行交叉。在该情况下，由于需要引导的量的距离，故焊盘配线130下方的电阻体连接低电阻体LR1、LR2即可。
其次，参照图4说明第二实施例。第二实施例采用HEMT作为第一开关元件F1及第二开关元件F2。另外，关于与第一实施例重复的部分省略说明。
在HEMT的情况下，开关电路装置的电路图及平面图也与图1及图2(A)相同。图4中分别表示图2(A)的a-a线(图4(A))，b-b线(图4(B))，d-d线(图4(C))，c-c线(图4(D))的剖面图。
如图4(A)，衬底是在半绝缘性GaAs衬底31上层积非掺杂的缓冲层32，并在缓冲层32上依次层积构成电子供给层的n+AlGaAs层33、作为沟道(电子飞渡)层的非掺杂InGaAs层35、作为电子供给层的n+AlGaAs层33的衬底。在电子供给层33和沟道层35之间配置有衬垫层34。
缓冲层32是没有添加杂质的高电阻体，其膜厚为数千程度。在电子供给层33上层积作为阻挡层36的非掺杂的AlGaAs层，确保规定的耐压和夹断电压。另外，在最上层层积有作为盖层的n+GaAs层37。在盖层37中添加有高浓度的杂质，该杂质浓度为1～5×1018cm-3程度。
电子供给层33、阻挡层36、衬垫层34使用比沟道层35带隙大的材料。另外，在电子供给层33中添加2～4×1018cm-3程度的n型杂质(例如Si)。
而且，通过这种结构，从作为电子供给层33的n+AlGaAs层的施主杂质产生的电子向沟道层35侧移动，形成作为电流通路的沟道。其结果是，电子和施主离子以异质结界面为界，在空间上分离。电子飞渡沟道层35，但由于不存在施主离子，故库仑散射的影响非常少，可维持高电子移动度。
HEMT动作区域100通过由到达缓冲层32的绝缘化层52分离而形成。下面，HEMT的动作区域100是指，通过绝缘化层50分离，配置HEMT的源极电极13、15、漏极电极14、16及栅极电极17的区域的半导体层。即，将电子供给层33、沟道(电子飞渡)层35、衬垫层34、阻挡层36、盖层37等构成HEMT的各半导体层全部包括的作为整体的区域称为动作区域100。
绝缘化层50没有完全地电绝缘，而是通过离子注入杂质(B+)，在外延层上设置载流子陷阱，绝缘化了的区域。即，在绝缘化层50上作为外延层也存在杂质，但由于用于绝缘化的B+注入而没有活性化。
即，通过在图2(A)的点划线所示的动作区域100外周形成绝缘化层50，将HEMT的动作区域100分离。
通过除去动作区域100的添加有高浓度杂质的盖层37，设置源极区域37s及漏极区域37d。在源极区域37s及漏极区域37d上连接由作为第一层金属层的欧姆金属层10形成的源极电极13、漏极电极14，并在其上层通过作为第三层金属层的焊盘金属层30形成源极电极15、漏极电极16。
另外，通过进行蚀刻，将在动作区域100配置栅极电极17的部分的盖层37除去，使非掺杂AlGaAs层36漏出，肖特基连接作为第二层金属层的栅极金属层20，形成栅极电极17。
另外，虽然在此省略图示，但周边杂质区域150也通过由绝缘化层50分离而形成规定的形状，各电阻也通过确保具有所希望的电阻值的距离(长度)及宽度，由绝缘化层50分离其周围而形成。
第一连接装置CNI中，在由焊盘金属层30构成的配线M上连接高电阻体HR1及低电阻体LR1、电阻体OR1，并将第一FET群F1的各栅极电极17和第一控制端子焊盘C1连接。
第二接装置CN2中，在由焊盘金属层30构成的配线M上连接高电阻体HR2及低电阻体LR2、电阻体OR2，并将第二FET群F2的各栅极电极17和第二控制端子焊盘C2连接。
配线M介由氮化膜60在衬底表面延伸，其下方通过绝缘化层50绝缘。
在此，如图4(B)、(C)所示，本实施例的高电阻体HR1(下面，HR2也相同)通过除去盖层37，使盖层37下的半导体层露出的区域构成。即，高电阻体HR1具有蚀刻了盖层37的凹槽部101，在凹槽部101两端残留作为用于连接的接触部102的盖层37。如图，接触部102是直接连续地连接于低电阻体LR1的盖层37上，或设置电阻元件电极(未图示)，用于与配线M连接的区域。在设置电阻元件电极的情况下，通过作为HEMT的第一层金属层和欧姆金属层10及作为第三层金属层的焊盘金属层30可与源极电极及漏极电极同样形成。
另外，如图4(C)，在高电阻体HR1的接触部102和低电阻体LR1连接的情况下，其分界不明确，但在此，为接触电阻元件电极，而需要的最小限的区域(在此例如长度3μm程度)作为接触部102。
而且，在图的情况下，在凹槽部101的底部露出阻挡层36。这样，通过设置露出阻挡层36的凹槽部101，将接触部102、沟道层35作为电阻体的电流经路，将沟道层35作为实质的电阻层。而且，由于沟道层35比盖层37其薄膜电阻高数倍(例如400Ω/□)，由此，能够以短的距离得到具有高电阻值的高电阻体HR1。在本实施例中，通过设置凹槽部101，构成薄膜电阻Rs＝400Ω程度的高电阻体HR1。凹槽部101例如为50μm程度的长度。
另一方面，如图4(D)，低电阻体LR1(下面LR2也相同)确保必要的距离(长度)和宽度，通过由绝缘化层50分离而形成。低电阻体LR1仍然残留盖层37。由于盖层37的杂质浓度高，且厚度也厚，故盖层37构成低电阻体LR1的主要电流经路。在此，低电阻体LR1的薄膜电阻Rs为100Ω程度。
电阻体OR1(下面，OR2也相同)在此为与高电阻体HR1相同的结构。但不限于此，也可以是与低电阻体LR1相同的电阻体。但是，为消除来自栅极电极的高频信号的泄漏，将来自栅极电极的高频信号早衰减为好。因此，优选将电阻体OR1连接于栅极电极的附近。
而且，第一连接装置CN1和第二连接装置CN2的一部分并行配置于共通输入端子焊盘I和第一FET群F1和第二FET群F2之间。而且，第一连接装置CN1及第二连接装置CN2在交叉部CR介由氮化膜60与焊盘配线130交叉(参照图2(A))。
交叉部CR的第一连接装置CN1及第二连接装置CN2由低电阻体LR1、LR2构成。
高电阻体HR1连接于第一控制端子焊盘C1和交叉部CR之间。另外，高电阻体HR2连接于第二控制端子焊盘C2和交叉部CR之间。而且，高电阻体HR1、HR2分别连接在第一控制端子焊盘C1及第二控制端子焊盘C2附近。由此，可可靠地衰减对串联连接于高电阻体HR1(下面，HR2也相同)上的低电阻体LR1(LR2)等连接装置泄漏的高频信号。具体地说，将高电阻体HR1连接于自第一控制端子焊盘C1离开100μm以下附近。由此，即使在高电阻体HR1和第一控制端子焊盘C1之间作为第一连接装置CN1的构成要素存在泄漏高频信号的其它低电阻体、或由焊盘金属层30得到的配线等，也可以缩短其距离(从高电阻体HR1到第一控制端子焊盘C1的距离)，高频信号泄漏的机会也少。另外，由于高频信号HR1短，且可配置在第一控制端子焊盘C1和相邻的共通输入端子焊盘I之间的空间，故不需要特别的空间。
由此，即使介由氮化膜从连接其通输入端子焊盘I和开关元件F1及F2的配线向第一连接装置CN1(第二连接装置CN2)泄漏高频模拟信号，通过5KΩ程度以上的高电阻体HR1(HR2)将泄漏的信号衰减。即，泄漏的高频信号不会到达第一控制端子焊盘C1(第二控制端子焊盘C2)。由于来自共通输入端子焊盘I的高频信号不会泄漏到作为高频GND电位的第一控制端子焊盘C1(第二控制端子焊盘C2)上，故可抑制共通输入端子IN-第一输出端子OUT1(或第二输出端子OUT2)之间的插入损耗的增加。
如果要仅通过低电阻体LR1(LR2)来得到高的电阻值(5KΩ以上)，需要使宽度足够窄，或充分确保长度。实际上由于构图的微细化有限，故需要通过长度确保所希望的电阻值。因此，当电阻变大时，在芯片上，不能纳入焊盘或元件的间隙，而仅为配置电阻，需要准备特别的空间，从而芯片面积变大。即，当仅通过低电阻体LR1(LR2)构成5KΩ以上的电阻时，不能纳入从交叉部CR到第一控制端子焊盘C1或从交叉部CR到第二控制端子焊盘C2的经路中的空间。因此，如本实施例，由高电阻体HR1、HR2构成5KΩ以上的电阻。由此，充分纳入从交叉部CR到第一或第二控制端子焊盘的经路中的空间，故不需要特别地增大芯片尺寸。
因此，在本实施例中，采用除去盖层37并将薄膜电阻高的沟道层35作为实质上的电阻层的高电阻体HR1(HR2)。由此，由于可减小芯片上的电阻体的占有面积，故可抑制芯片面积的增大，衰减高频模拟信号。
图5表示本发明的第三实施例。图5是高电阻体HR1(HR2也相同)和动作区域100的一部分剖面图，是图2(A)的d-d线及a-a线剖面图。
第三实施例是在第二实施例的阻挡层36上设置InGaP层40，在高电阻体的凹槽部101底部露出InGaP层的结构。
由此，由表面状态稳定的InGaP层40覆盖作为容易氧化的AlGaAs层的阻挡层36，故可得到比第一实施例可靠性好的电阻。
另外，GaAs盖层37在形成凹槽部101时，可通过湿式蚀刻简单地进行与InGaP层的选择比非常大的选择蚀刻。从而，可以形成廉价的再现性好的凹槽部101。
此时，在动作区域100中，除去InGaP层40，使阻挡层36露出，形成栅极电极17。此时，可通过InGaP层40保护阻挡层36直到蒸镀栅极金属层20之前，因此，可提高HEMT的特性。
图6表示本发明的第四实施例。图6是高电阻体HR1(HR2也相同)和动作区域100的一部分剖面图，是图2(A)的d-d线及a-a线剖面图。
第四实施例是在第二实施例的阻挡层36上设置InGaP层40，并蚀刻盖层37及InGaP层40而设置了凹槽部101的高电阻体HR1(HR2)，在该凹槽部101底部露出阻挡层36的结构。
同样，在设有InGaP层40的第三实施例中，在沟道层35的基础上，高浓度的InGaP层也构成电阻层，故存在薄膜电阻比第二实施例的稍低的问题。另一方面，在第四实施例中，在凹槽部101中，也除去高浓度InGaP层40，故与第一实施例相同，实质上几乎只能将沟道层35用作电阻层。因此，薄膜电阻与第二实施例相等，与第三实施例相比，可提高薄膜电阻值。即，可以以与第三实施例相同的长度和宽度提高电阻值。
此时，在动作区域100中，除去InGaP层40，使阻挡层36露出，形成栅极电极17。直到蒸镀栅极金属层20之前，可通过InGaP层40保护阻挡层36，可提高HEMT的特性。
另外，在HEMT的外延结构，在盖层37和阻挡层36之间进而AlGaAs层、GaAs层的重复或InGaP层的外延结构也可以同样实施。
参照图7及图8说明本发明第五实施例。
图7及图8表示具有三个开关元件的SP3T(Single Pole Three Throw)。图7是表示第五实施例的开关MMIC之一例的电路图。
开关MMIC由分别三段串联连接FET，构成开关元件的第一FET群F1、第二FET群F2、第三FET群F3构成。并且，第一FET群F1的一端的FET的源极电极(或漏极电极)、第二FET群F2的一端的FET的源极电极(或漏极电极)及第三FET群F3的一端的FET的源极电极(或漏极电极)与共通输入端子IN连接。并且，第一FET群F1的三个FET的栅极电极分别介由第一连接装置CN1与第一控制端子Ctl1连接，第二FET群F2的三个栅极电极分别介由第二连接装置CN2与第二控制端子Ctl2连接。并且，第三FET群F3的三个栅极电极分别介由第三连接装置CN3与第三控制端子Ctl3连接。
另外，第一FET群F1的另一端的FET的漏极电极(或源极电极)与第一输出端子OUT1连接。并且，第二FET群F2的另一端的FET的漏极电极(或源极电极)与第二输出端子OUT2连接，第三FET群F3的另一端的FET的漏极电极(或源极电极)与第三输出端子OUT3连接。
施加在第一、第二及第三控制端子Ctl1、Ctl2、Ctl3上的控制信号中，任一个为H电平，其它为L电平的组合，接通施加有H电平信号的FET群，将输入到共通输入端子IN上的高频模拟信号传递到任一输出端子上。第一连接装置CN1、第二连接装置CN2及第三连接装置CN3含有电阻，电阻为防止从栅极电极等对作为交流接地的第一控制端子Ctl1、第二控制端子Ctl2、第三控制端子Ctl3的直流电位泄漏高频信号而配置。
图8是将图7的电路集成在一个芯片上的开关MMIC的图，图8(A)是平面图，图8(B)(C)是图8(A)的f-f线剖面图。
在GaAs衬底上配置进行开关的三个FET群。第一FET群F1是例如将FET1-1、FET1-2、FET1-3三个FET串联连接的群。第二FET群F2是将FET2-1、FET2-2、FET2-3串联连接的群。第三FET群F3是将FET3-1、FET3-2、FET3-3串联连接的群。
在构成各FET群的九个栅极电极上分别连接有第一连接装置CN1、第二连接装置CN2、第三连接装置CN3。另外，与共通输入端子IN、第一输出端子OUT1、第二输出端子OUT2、第三输出端子OUT3连接的电极焊盘I、O1、O2、O3、和分别与第一控制端子Ctl1、第二控制端子Ctl2及第三控制端子Ctl3连接的三个电极焊盘C1、C2、及C3被设于衬底周边。为提高绝缘，在各焊盘周边配置高浓度的周边区域150。
虚线表示的由第二层金属层构成的配线是在形成各FET的栅极电极的同时形成的栅极金属层(例如Pt/Mo)20，实线表示的由第三层金属层构成的配线是进行各元件的连接及焊盘的形成的焊盘金属层(Pt/Mo)30。作为第一层金属层的与衬底进行欧姆接触的欧姆金属层(AuGe/Ni/Au)是形成各FET的源极电极、漏极电极等的金属层，图8中由于与焊盘金属层重叠，故未图示。
由于第一FET群F1、第二FET群F2、第三FET群F3为分别相同的结构，故下面主要说明第一FET群F1。FET1-1中，从上侧延伸的梳齿状的三个焊盘金属层30是与共通输入端子焊盘I连接的源极电极15(或漏极电极)，在其下具有由欧姆金属层形成的源极电极(或漏极电极)。另外，从下侧延伸的梳齿状的三个焊盘金属层30是FET1-1的漏极电极16(或源极电极)，在其下设置由欧姆金属层形成的漏极电极(或源极电极)。该两电极被配置成将梳齿相互咬合的形状，在其间以5个梳齿形状配置由栅极金属层20形成的栅极电极17。
动作区域100通过例如在GaAs衬底上进行离子注入，形成于点划线的区域。或者，在GaAs衬底上层积多个半导体层，通过利用绝缘化层50分离，形成于点划线的区域。
在FET1-2中，从上侧延伸的三个源极电极15(或漏极电极)与FET1-1的漏极电极16连接。在此，该电极只不过是高频信号的通过点，而通常不必导出到外部，因此，不设置焊盘。另外，从下侧延伸的三个漏极电极16(或源极电极)连接在FET1-3的源极电极15。该电极也同样地，由于只不过是高频信号的通过点，而通常不必导出到外部，因此，不设置焊盘。在该两电极下具有欧姆金属层。这些被配置成将梳齿相互咬合的形状，在其间以五个梳齿形状配置有由栅极金属层20形成的栅极电极17。多段串联连接FET的开关电路装置与FET1段的开关电路装置相比，由于在断开FET群时可承受更大的电压振幅，故形成为高输出的开关电路装置。此时，在串联连接FET时，作为连接点的FET的源极电极或漏极电极通常不必导出到外部，因此，不必设置焊盘。
FET1-3中，从上侧延伸的梳齿状的三个焊盘金属层30是源极电极15(或漏极电极)，在其下有由欧姆金属层形成的源极电极13(或漏极电极)。另外，从下侧延伸的梳齿状的三个焊盘金属层30是与输出端子焊盘O1连接的漏极电极16(或源极电极)，在其下形成有由欧姆金属层形成的漏极电极14(或漏极电极)。该两电极被配置成将梳齿相互咬合的形状，在其间以5个梳齿状配置有由栅极金属层20形成的栅极电极17。
另外，图的e-e线剖面图在通过进行离子注入形成动作区域100的FET的情况下与图2(B)相同，在HEMT的情况下，与图4(A)相同。
第一FET群F1的各FET的栅极电极17在动作区域100外通过由栅极金属层20构成的栅极配线120将梳齿聚束，通过第一连接装置CN1与第一控制端子焊盘C1连接。
第一连接装置CN1由低电阻体LR1构成，但也可以自第一控制端子焊盘C1离开100μm以内，由高电阻体串联连接5KΩ以上的电阻体OR1。此时，即使高频信号介由衬底从传导高频信号的配线、电极、动作区域等泄漏到第一连接装置CN1上，也可以通过高电阻体OR1将泄漏的信号衰减，可防止到达作为高频GND电位的第一控制端子焊盘C1上。即，可防止插入损耗的增加。第三连接装置CN3也相同。
图8(B)(C)是交叉部CR的剖面图。图8(B)是通过进行离子注入形成动作区域的FET的情况，图8(C)是HEMT的情况。
如图，第二连接装置CN2由低电阻体LR2构成，在其局部串联连接高电阻体HR2。第二连接装置CN2在由阴影线表示的交叉部CR，介由氮化膜60与连接共通输入端子焊盘和第三FET群F3的焊盘配线130交叉。交叉部CR的第二连接装置CN2通过低电阻体LR2构成。
而且，高电阻体HR2连接在第二控制端子焊盘C2和第二连接装置CN2的交叉部CR之间。另外，串联连接在第二连接装置CN2的经路上。另外，高电阻体HR2连接在距第二控制端子焊盘C2离开100μm以内的位置。
由此，可可靠地衰减对串联连接于高电阻体HR2上的低电阻体LR2等连接装置泄漏的高频信号。
高电阻体HR2的图8(A)的h-h线剖面图与图3(A)或图4(B)相同。即，通过进行离子注入形成动作区域100的FET的情况下(图3(A))的高电阻体HR2通过向GaAs衬底离子注入与形成沟道层12的杂质相同的杂质，并设置与沟道层12相同的峰值浓度，形成5KΩ以上的电阻值。
另外，HEMT的情况下(图4(B))的高电阻体HR2通过绝缘化层50将周围分离，并蚀刻盖层37，形成5KΩ以上的电阻值。在HEMT的情况下，图8(A)的g-g线剖面图与图4(C)相同。如图4(C)，在凹槽部101露出其下层的半导体层，盖层37下层的半导体层作为电阻层，因此，可以以短的距离提高电阻值。
HEMT的情况下的衬底结构及高电阻体HR2可以为与第三实施例或第四实施例相同的结构。
本发明中，在一个连接装置与焊盘配线交叉的情况下，只要在该连接装置连接的控制端子焊盘和交叉部CR之间的靠近控制端子焊盘的位置连接高电阻体即可。即，除其之外，连接于连接装置的电阻体的设计不限于上述例子。例如，也可以根据开关MMIC所需要的电阻值在构成连接装置的配线M的局部连接另一电阻体。
开关元件在多段连接的FET的情况下，也可以为四段以上。另外，如图10所示，FET为一段的SPDT的情况下，也可以同样地实施。
另外，高电阻体可以不是杂质注入区域或蚀刻盖层，露出下层半导体层的区域，例如，也可以是由蒸镀的NiCr等形成的金属电阻。

Claims (13)

1、一种化合物半导体开关电路装置，其具有：多个开关元件；共通输入端子，其共通连接于所述开关元件的源极或漏极；多个输出端子，其分别与所述开关元件的漏极或源极连接；多个控制端子，其分别与所述开关元件的栅极连接，其特征在于，将所述开关元件、分别连接所述各控制端子和对应该控制端子的所述开关元件的多个连接装置、作为所述各端子的多个焊盘集成在化合物半导体衬底上，一个所述连接装置具有与连接作为所述共通输入端子的焊盘和所述开关元件的配线交叉的交叉部，在一个作为所述控制端子的焊盘和该交叉部之间串联连接高电阻体，该高电阻体构成所述一个连接装置的一部分。
2、如权利要求1所述的化合物半导体开关电路装置，其特征在于，其它所述连接装置具有与连接作为所述共通输入端子的焊盘和所述开关元件的配线交叉的其它交叉部，在其它作为所述控制端子的焊盘和该其它交叉部之间串联连接其它高电阻体，该其它高电阻体构成所述其它连接装置的一部分。
3、如权利要求1所述的化合物半导体开关电路装置，其特征在于，所述高电阻体连接于距作为所述一个控制端子的焊盘100μm以内。
4、如权利要求1所述的化合物半导体开关电路装置，其特征在于，所述开关元件是具有向所述衬底离子注入杂质形成的沟道层的FET，所述高电阻体由所述杂质的注入区域构成，具有与所述沟道层相同程度的峰值浓度。
5、如权利要求1所述的化合物半导体开关电路装置，其特征在于，所述开关元件是在所述衬底上层积形成缓冲层、电子供给层、沟道层、阻挡层及盖层的半导体层而构成的HEMT，所述高电阻体由除去所述盖层而露出该盖层下的所述半导体层的区域构成。
6、如权利要求5所述的化合物半导体开关电路装置，其特征在于，所述高电阻体的薄膜电阻比所述盖层的高。
7、如权利要求5所述的化合物半导体开关电路装置，其特征在于，构成所述高电阻体的半导体层的最上层是所述阻挡层。
8、如权利要求5所述的化合物半导体开关电路装置，其特征在于，在所述阻挡层上配置InGaP层，构成所述高电阻体的半导体层的最上层是该InGaP层。
9、如权利要求1所述的化合物半导体开关电路装置，其特征在于，所述高电阻体具有5KΩ以上的电阻值。
10、如权利要求1所述的化合物半导体开关电路装置，其特征在于，所述配线由构成所述焊盘的焊盘金属层构成，所述交叉部的所述连接装置介由绝缘膜配置于所述配线下方。
11、如权利要求10所述的化合物半导体开关电路装置，其特征在于，配置于所述焊盘金属层下方的所述连接装置是具有低薄膜电阻值的低电阻体。
12、如权利要求1所述的化合物半导体开关电路装置，其特征在于，在所述配线上传送高频模拟信号。
13、一种化合物半导体开关电路装置，其具有：第一开关元件及第二开关元件；共通输入端子，其共通连接于所述两开关元件的源极或漏极；第一输出端子及第二输出端子，其分别与所述两开关元件的漏极或源极连接；第一控制端子及第二控制端子，其分别与所述第一开关元件及第二开关元件的栅极连接，其特征在于，所述第一及第二开关元件、连接所述第一控制端子和所述第一开关元件的第一连接装置、连接所述第二控制端子和所述第二开关元件的第二连接装置、配置于所述第一开关元件及第二开关元件周围并作为所述各端子的多个焊盘集成在化合物半导体衬底上，所述第一连接装置及所述第二连接装置具有分别与连接作为所述共通输入端子的焊盘和所述第一开关元件及第二开关元件的配线交叉的交叉部，在作为所述第一控制端子的焊盘和所述交叉部之间、及作为所述第二控制端子的焊盘和所述交叉部之间分别串联连接具有比该交叉部的连接装置的薄膜电阻值高的薄膜电阻值的高电阻体，该高电阻体分别构成所述第一连接装置及所述第二连接装置的一部分。
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