CN1497722A - 开关电路装置 - Google Patents

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Abstract

一种开关电路装置，5GHz频带宽带用GaAs开关IC与2.4GHz相比形成两倍的频率，故寄生电容对绝缘的恶化上产生大的影响。因此，设置并联FET提高绝缘的装置必不可少的。但是，并联FET具有栅极宽度小，静电击穿电压低的问题。在并联FET的两个端子之间并联连接由第一n+型区域、绝缘区域、第二n+型区域构成的保护元件。由于可在近接的第一、第二区域间放电，故可不增加寄生电容，衰减到达并联FET的动作区域的静电能量。

Description

开关电路装置
技术领域
本发明涉及开关电路装置，特别是涉及大幅度地提高静电击穿电压的开关电路装置。
背景技术
在手机等的移动通讯设备中，多使用GHz频带微波，在天线切换电路或发送接收信息的切换电路等上，多使用用于转换这些高频信号的开关元件。作为该元件，由于要处理高频，故多使用利用砷化镓(GaAs)的场效应晶体管(以下称FET)，随之，将所述开关电路自身集成的单片微波集成电路(MMIC)也正在开发。
图29～图32说明使用现有GaAsFET的开关电路装置的一例(例如，参照专利文献1)。
图29(A)显示使用GaAs FET的被称为SPDT(Single Pole DoubleThrow)的化合物半导体装置原理性电路图的一例。
第一和第二FET1、FET2的源极(或漏极)连接在共通输入端子IN上，各FET1、FET2的栅极介由电阻R1、R2连接在第一和第二控制端子Ctl-1、Ctl-2上，在第一和第二输出端子OUT-1、OUT-2上连接各FET的源极(或漏极)。在第一和第二控制端子Ctl-1、Ctl-2上施加的信号是互补信号，施加H电平信号的FET导通，将输入端子IN上施加的信号传递到任何一方的输出端子上。电阻R1、R2是为防止高频信号介由栅电极对形成交流接地的控制端子Ctl-1、Ctl-2的直流电位泄漏。
图29(B)是将所述化合物半导体开关电路装置集成化的平面图。
如图所示，在GaAs衬底上将进行开关的FET1及FET2(栅极宽度均为600μm)配置在中央部，在各FET的栅电极上连接电阻R1、R2。另外，在衬底周边设置与共通输入端子IN、输出端子OUT-1、OUT-2、控制端子Ctl-1、Ctl-2对应的焊盘I、O1、O2、C1、C2。另外，虚线所示的第二层配线是在各FET栅电极形成时同时形成的栅极金属层(Ti/Pt/Au)168，实线所示的第三层配线是进行各元件连接及焊盘形成的焊盘金属层(Ti/Pt/Au)177。在第一层衬底上欧姆接触的欧姆金属层(AuGe/Ni/Au)是形成各FET的源极、漏极电极及各电阻两端的取出电极的金属层。在图29中，由于和焊盘金属层重合，故未图示。
在各电极焊盘及配线邻接的部分，与电极焊盘和配线的整个下面(或周边部分)接触，设置杂质区域160、161。杂质区域160、161自电极焊盘或配线的衬底接触部突出设置，以确保规定的绝缘。
图30中显示图29的开关电路装置的FET的局部的剖面图。进行开关动作的FET1、FET2及并联FET即FET3、FET4是全部相同的结构，各FET中源极175(165)、漏极电极176(166)、栅电极169梳齿状配置，图中显示的是其中的一组。
如图30(A)，在衬底151上利用n型离子注入层设置动作层152，在其两侧设置形成源极区域156及漏极区域157的n+型杂质区域。在动作层152上设置栅电极169，在杂质区域设置由第一层欧姆金属层形成的漏极电极166及源极165。然后，在其上如上述设置由第三层欧姆金属层177形成的漏极电极176及源极175，进行各元件的配线等。
如图30(B)，在所述代表的MESFET中，栅极肖脱基结的电容小，在栅极端子G-源极端子S之间或栅极端子G-漏极端子D之间，使栅极端子G侧为负施加浪涌电压时静电击穿最弱。此时，形成对在沟道区域144和在沟道区域144表面设置的栅电极169的界面上形成的肖脱基势垒二极管115，形成反偏压施加静电的状态。总之，此时的等效电路形成在栅极端子G-源极端子S之间及栅极端子G-漏极端子D之间连接有肖脱基势垒二极管115的电路。
另外，图31～图32显示图29所示的开关电路装置的FET、作为各端子的焊盘及配线的制造方法的一例。在此，说明一个电极焊盘，与所述的共通输入端子、第一及第二控制端子、第一及第二输出端子连接的电极焊盘全部是相同的结构。
利用约100～200厚度的贯穿离子注入用氮化硅薄膜153覆盖由GaAs等形成的化合物半导体衬底151的整个面。然后，蚀刻芯片最外周或规定区域的GaAs，形成对位标记(未图示)，并进行光刻工艺选择性地使抗蚀剂层开孔，进行赋予p-型的杂质(24Mg+)的离子注入及赋予n型的杂质(29Si+)的离子注入。其结果，在非掺杂衬底151上形成p-型区域155，在其上形成n型动作层152。
其次，除去前工序使用的抗蚀层154，重新设置抗蚀层158，进行光刻工艺，选择性地进行开孔，进行赋予n型的杂质(29Si+)的离子注入。由此，形成n+型源极区域156及漏极区域157，同时在规定的电极焊盘170及配线162的下方的衬底表面形成周边n+型区域160、161。同时还形成所希望图案的电阻R1及R2(图31(A))。
由此，配线162及电极焊盘170和衬底151被分离，由于耗尽层不向电极焊盘170、配线162延伸，故邻接的电极焊盘170、配线162可使相互间的间隔距离大幅接近而设置。其次，附着约500退火用氮化硅薄膜153，进行离子注入的p-型区域、n型动作层及n+型区域的活化退火。
其后，进行光刻工艺选择性地使新的抗蚀层163开孔，将源极区域156及漏极区域157的表面露出，并顺序真空蒸镀并层积形成欧姆金属层164的AuGe/Ni/Au这三层。其后，除去抗蚀层163，利用剥离保留与源极区域156及漏极区域157接触的第一源极165及第一漏极电极166。接着，利用合金化热处理形成第一源极165和源极区域156及第一漏极166和漏极区域157的欧姆结。
其次，进行光刻工艺，选择性地使新的抗蚀层167开孔，露出预定的栅电极169部分的动作层152，并露出预定的配线162及预定的电极焊盘170部分的衬底151，作为栅极金属层168顺序真空蒸镀并层积Ti/Pt/Au这三层(图31(C))，其后利用剥离形成栅电极169、第一电极焊盘170及配线162(图31(D))。
另外，衬底151表面由氮化硅薄膜构成的钝化膜覆盖，在钝化膜上进行光刻工艺，对和第一源极165、第一漏极166、栅电极169及第一电极焊盘170的接触部选择性地进行抗蚀剂开孔，将该部分的钝化膜干腐蚀，并除去抗蚀层171(图32(A))。
其次，在衬底151的整个面上涂敷新的抗蚀层173，进行光刻工艺，使预定的第二源极175及第二漏极电极176和第二电极焊盘177上的抗蚀剂选择性开孔。然后，顺序真空蒸镀并层积作为第三层电极的焊盘金属层174的Ti/Pt/Au这三层，形成与第一源极165、第一漏极电极166及第一电极焊盘170接触的第二源极175及第二漏极电极176和第二电极焊盘177(图32(B))。
由于焊盘金属层174的其它部分附着在抗蚀剂层173上，故除去抗蚀剂层173，利用剥离仅保留第二源极175及第二漏极电极176和第二电极焊盘177，其它被除去。另外，由于一部分配线部分使用该焊盘金属层174形成，故该配线部分的焊盘金属层174被保留(图32(C))。
专利文献1：特开平2002-231898号公报(第4页，图2)
近年象征热点的激增，可见大量推广利用2.4GHz频带的无线宽带。其传送速率11Mbps比手机的传送速率大得多，将采用电话线的ADSL在家庭内无线化，将信号无线配信到在各房间使用的无线液晶电视等，在一般家庭也开始使用。最近，作为第二代无线宽带出现的5GHz频带正在登场，预想通过法律的进一步修改，不久使用范围会增大至在户外也可使用。由于与2.4GHz频带相比，传送速率为54Mbps可处理更大量的信息，故对无压缩传送高清晰动画等寄予了很大期望，其设备开发、网络结构构筑正在加紧进行。
在5GHz频带宽带用设备中，和2.4GHz频带相同，输入输出切换或天线切换使用GaAs开关IC。由于频率为2.4GHz的2倍，故寄生电容对绝缘的恶化影响很大。作为其对策，在使用2.4GHz频带开关IC中未使用的并联FET的电路中，使泄漏到OFF侧FET的信号逃逸至高频GND的、用于提高绝缘的装置必不可少。
但是，由于该并联FET栅极宽度小，故有寄生电容小、静电击穿电压低这样的问题。
发明内容
本发明就是鉴于上述问题而开发的，其主要目的在于，本发明第一方面提供一种开关电路装置，其包括：衬底上的绝缘区域；第一及第二FET，其设有与所述衬底上设置的沟道区域表面连接的源极、栅电极及漏极电极；共通输入端子，其共通连接在所述第一及第二FET的源极或漏极电极上；第一及第二输出端子，其各自连接在所述第一及第二FET的漏极电极或源极上；第一及第二控制端子，其各自连接在所述第一及第二FET的栅电极之任何一个上；连接装置，其连接所述两控制端子和所述栅电极；第三及第四FET，其使所述第一及第二输出端子各自和源极或漏极电极连接，将漏极电极或源极和高频GND端子连接，将栅电极分别和第二或第一控制端子连接，其中，在第一高浓度杂质区域和第二高浓度杂质区域之间配置所述绝缘区域的保护元件并联连接在所述第三及第四FET中至少一个FET的所述栅电极及源极之间或所述栅电极及漏极电极之间，由所述保护元件使自外部施加在所述栅电极和源极之间或所述栅电极和漏极电极之间的静电能量放电，将到达所述栅电极和源极极之间或所述栅电极和漏极电极之间的静电能量衰减为不超出所述电极间的静电击穿电压的程度。
本发明第二方面中，使所述至少一个FET的所述栅电极及源极之间或所述栅电极及漏极电极之间的静电击穿电压和连接所述保护元件前相比，提高20V以上。
本发明第三方面中，所述开关电路装置的静电击穿电压在200V以上。
本发明第四方面中，所述保护元件沿所述至少一个输出端子连接的焊盘的至少一边配置。
本发明第五方面中，所述第一高浓度杂质区域和所述至少一个控制端子连接的焊盘或连接在焊盘上的配线连接。
本发明第六方面中，所述第一高浓度杂质区域是连接所述至少一个控制端子连接的焊盘和至少一个FET的所述栅电极的电阻的一部分。
本发明第七方面中，所述第二高浓度杂质区域和所述至少一个输出端子连接的焊盘或与焊盘连接的配线连接。
本发明第八方面中，所述第二高浓度杂质区域是设于所述至少一个输出端子的焊盘或焊盘上连接的配线的周边或者所述焊盘或所述配线的下方的第三高浓度杂质区域的一部分。
本发明第九方面中，所述绝缘区域是衬底上设置的杂质注入区域。
本发明第十方面中，所述绝缘区域是半绝缘衬底的一部分。
本发明第十一方面中，所述绝缘区域的杂质浓度为1×1014cm-3以下。
本发明第十二方面中，所述保护元件的第一及第二高浓度杂质区域以可通过静电能量的距离分开。
本发明第十三方面中，所述第一及第二高浓度杂质区域的杂质浓度都在1×1017cm-3以上。
本发明第十四方面中，所述绝缘区域的电阻率为1×103Ω·cm以上。
本发明第十五方面中，所述第一及第二高浓度杂质区域的至少一方和金属电极连接，且所述金属电极和所述各端子连接的焊盘或与该焊盘连接的配线的至少一个连接。
本发明第十六方面中，所述金属电极和所述第一及第二高浓度杂质区域的至少一方形成肖脱基结。
本发明第十七方面中，所述金属电极在据第一及/或第二高浓度杂质区域端部0μm～5μm的外侧和所述绝缘区域表面形成肖脱基结。
本发明第十八方面中，所述FET是MESFET、结型FET或HEMT。
本发明第十九方面中，所述保护元件包括：第一高浓度杂质区域，其具有两个侧面；第二高浓度杂质区域，其与所述第一高浓度杂质区域的一个侧面相对配置，与该第一高浓度杂质区域相比，其宽度足够宽；绝缘区域，其配置在所述第一及第二高浓度杂质区域的周围；第一电流经路，作为电子电流及空穴电流的经路，其形成在所述第一及第二高浓度杂质区域的相对面之间及该两区域的底面附近间的所述绝缘区域上；第二电流经路，作为电子电流及空穴电流的经路，其形成于自所述第二高浓度杂质区域、在与所述第一及第二高浓度杂质区域相比足够深的区域环绕、直至所述第一高浓度杂质区域的另一侧面的所述绝缘区域上。
本发明第二十方面中，所述第一高浓度杂质区域设置有延伸部，在该延伸部和所述第二高浓度杂质区域之间的所述绝缘区域形成作为电子电流及空穴电流经路的第三电流经路。
本发明第二十一方面中，所述保护元件包括：第一高浓度杂质区域，其具有两个侧面；第二高浓度杂质区域，其具有两个侧面，并以和所述第一高浓度杂质区域相同的宽度，和该区域相互使一个侧面相对配置；绝缘区域，其配置在所述第一及第二高浓度杂质区域的周围；第一电流经路，作为电子电流及空穴电流的经路，其形成在所述第一及第二高浓度杂质区域的相对面之间及该两区域的底面附近间的所述绝缘区域上；第二电流经路，作为电子电流及空穴电流的经路，其形成在自所述第二高浓度杂质区域的另一侧面、在与所述第一及第二高浓度杂质区域相比足够深的区域环绕、直至所述第一高浓度杂质区域的另一侧面的所述绝缘区域上。
本发明第二十二方面中，所述第一高浓度杂质区域设置有延伸部，在该延伸部和所述第二高浓度杂质区域之间的所述绝缘区域设置作为电子电路及空穴电流经路的第三电流经路。
本发明第二十三方面中，所述第二高浓度杂质区域设置有延伸部，在该延伸部和所述第一高浓度杂质区域之间的所述绝缘区域设置作为电子电路及空穴电流经路的第三电流经路。
本发明第二十四方面中，所述第一高浓度杂质区域宽度为5μm以下。
本发明第二十五方面中，所述第二电流经路具有比所述第一电流经路高得多的电导率调制效率。
本发明第二十六方面中，通过所述第二电流经路的电流值等于或大于通过所述第一电流经路的电流值。
本发明第二十七方面中，第二电流经路自所述第一高浓度杂质区域的所述另一侧面确保10μm以上的宽度而形成。
本发明第二十八方面中，所述第二电流经路自所述第一及第二高浓度杂质区域底部向深度方向确保20μm以上的宽度而形成。
本发明第二十九方面中，所述第二电流经路随着所述静电能量的增加，电流经路大幅度扩展，从而提高电导率调制效率。
本发明第三十方面中，所述第一高浓度杂质区域和第二高浓度杂质区域之间的电容为40fF以下，通过将所述第一及第二高浓度杂质区域连接，和连接前相比，静电击穿电压提高10倍以上。
本发明第三十一方面中，所述第三电流经路具有比所述第一电流经路高得多的电导率调制效率。
本发明第三十二方面中，所述第三电流经路自所述延伸部的侧面确保10μm以上的宽度而形成。
本发明第三十三方面中，所述第三电流经路随着所述静电能量的增加，电流经路大幅度扩展，从而提高电导率调制效率。
本发明第三十四方面中，所述保护元件具有第一高浓度杂质区域、第二高浓度杂质区域和在所述第一及第二高浓度杂质区域周围接触配置的绝缘区域，所述第一及第二高浓度杂质区域的至少一个区域中，与所述两高浓度杂质区域相对的面相反侧的所述绝缘区域确保10μm以上。
本发明第三十五方面中，所述保护元件具有第一高浓度杂质区域、第二高浓度杂质区域和在所述第一及第二高浓度杂质区域周围接触配置的绝缘区域，在所述第一及第二高浓度杂质区域相对的面的延伸方向上确保10μm以上所述绝缘区域。
附图说明
图1是用于说明本发明的电路图；
图2是用于说明本发明的概要图；
图3是用于说明本发明的剖面图；
图4是用于说明本发明的平面图；
图5是用于说明本发明的剖面图；
图6(A)是用于说明本发明的剖面图，(B)是电路概要图；
图7是用于说明本发明的剖面图；
图8是用于说明本发明的剖面图；
图9是用于说明本发明的剖面图；
图10是用于说明本发明的剖面图；
图11是用于说明本发明的剖面图；
图12是用于说明本发明的剖面图；
图13是用于说明本发明的平面图；
图14(A)是用于说明本发明的剖面图，(B)是剖面图，(C)是电路概要图；
图15是本发明的设备仿真的剖面模型图；
图16是本发明的电子电流密度分布图；
图17是本发明空穴电流密度分布图；
图18是本发明的再结合密度分布图；
图19(A)是本发明a结构的电流经路概要图，(B)是b结构的电流经路概要图；
图20是本发明的电流-电压特性图；
图21是本发明的仿真结果；
图22(A)是本发明的仿真结果，(B)是仿真结果，(C)是b结构的电流经路概要图；
图23是本发明的仿真结果；
图24(A)是本发明的仿真结果，(B)是平面概要图；
图25(A)是本发明的剖面概要图，(B)是仿真结果；
图26(A)是本发明的平面概要图，(B)仿真结果；
图27是本发明的c结构的电流经路概要图；
图28是本发明的平面概要图；
图29(A)是用于说明现有例的电路图，(B)是平面图；
图30(A)是用于说明现有例的剖面图，(B)是电路概要图；
图31是用于说明现有例的剖面图；
图32是用于说明现有例的剖面图。
具体实施方式
以下参照图1～图14说明本发明的实施例。
图1是说明本实施例的开关电路的电路图，图1(A)是等效电路图，图1(B)是沿芯片图案的电路概要图。
在5GHz频带宽带用仪器中，和2.4GHz相同，输入输出切换及天线切换上使用GaAs开关IC。与2.4GHz相比频率为两倍，故寄生电容在绝缘的恶化上受到大的影响。作为其对策，在使用2.4GHz频带开关IC中未使用的并联FET的电路中，设置将泄漏至OFF侧FET的信号逃逸至GND的、提高绝缘的装置。
在该电路中，进行开关的FET1和FET2的输出端子OUT-1和OUT-2和接地间连接并联FET3、FET4，在该并联FET3、FET4的栅极上施加对FET2和FET1的控制端子Ctl-2、Ctl-1的互补信号。其结果，FET1导通时并联FET4导通，FET2及并联FET3断开。
在该电路中，在共通输入端子IN-输出端子OUT-1的信号经路导通、共通输入端子IN-输出端子OUT-2的信号经路断开的情况下，由于并联FET4导通，故输入信号向输出端子OUT-2的泄漏介由接地外装电容C接地，与无并联FET的现有例相比可提高绝缘。
在该电路中，控制端子Ctl-1介由电阻R1连接在FET1的栅电极上，介由电阻R2连接在FET4上。另外，控制端子Ctl-2介由电阻R2连接在FET2的栅电极上，介由电阻R2连接在FET3的栅电极上。并联FET3的源极(或漏极电极)连接在输出端子OUT-1上，并联FET4的源极(或漏极电极)连接在输出端子OUT-2上。
在本发明的实施例中，保护元件200并联连接在并联FET的栅极-源极端子(或漏极端子间)之间。即，在FET3上连接的输出端子OUT-1-控制端子Ctl-2之间及在FET4上连接的输出端子OUT-2-控制端子Ctl-1之间。
对静电击穿的保护只要减轻施加在弱的结即栅电极的肖脱基结的静电能量即可。本实施例在并联FET3及FET4的源极(或漏极)-栅极端子间并联连接保护元件200，对自对应的两个端子间施加的静电能量，通过设置将其一部分放电的旁通经路，保护弱的接合不被静电击穿。
即，可减少到达静电击穿强度最弱的FET沟道区域44上的栅极肖脱基结的静电能量，可保护FET3、FET4不被静电击穿。
在此，利用图2说明保护元件200。
如图所示，本说明书中的保护元件200是在近接的第一高浓度杂质区域201和第二高浓度杂质区域202的两个端子之间配置了绝缘区域203的元件。第一及第二高浓度杂质区域201、202通过离子注入及扩散设置在衬底201上。在本说明书中，以下将这些高浓度杂质区域作为第一n+型区域201、第二n+型区域202说明。第一及第二n+型区域201、202使静电能量通过的距离，例如分开4μm左右间隔设置，其杂质浓度总共为1×1017cm-3以上。另外，在第一及第二n+型区域201、202之间绝缘区域203接触、配置。在此，绝缘区域203不完全电绝缘，是在半绝缘性衬底的局部或衬底201上离子注入杂质而形成绝缘的绝缘化区域。另外，绝缘区域203的杂质浓度最好为1×1014cm-3以下程度，电阻率最好在1×103Ωcm以上。
当与绝缘区域203的两端接触，配置高浓度杂质区域201、202，并使两个高浓度杂质区域201、202的间隔距离为4μm左右时，则可使自外部向两个高浓度杂质区域201、202各自连接的FET的两个端子间施加的静电能量介由绝缘区域203放电。
该两个n+型区域的间隔距离4μm是适于通过静电能量的距离，当间隔10μm以上时，保护元件之间的放电就不可靠。n+型区域的杂质浓度及绝缘区域的电阻值也同样。
在通常的FET动作中，由于未施加静电这样的高电压，故信号不会通过4μm的绝缘区域。另外，在微波这样的高频中也同样，信号不会通过4μm的绝缘区域。因此，在通常的动作中，保护元件不会对特性带来任何影响，故和其不存在相同。但是，静电是瞬间施加高电压的现象，此时，静电能量通过4μm的绝缘区域，在高浓度杂质区域之间放电。另外，当绝缘区域的厚度为10μm以上时，即使对静电而言电阻也不容易很大地放电。
将这些第一n+型区域201及第二n+型区域201并联连接在构成作为被保护元件的开关电路装置的FET的两个端子之间。第一及第二n+型区域201、202直接作为保护元件200的端子也可以，另外，设置金属电极204也可以。
在图3中显示在保护元件200上设置金属电极204的情况。该金属电极204和与被保护元件FET3、FET4的端子连接的焊盘或在焊盘上连接的配线连接。另外，作为一例，说明在半导体衬底51上设置保护元件200及金属电极204的情况。即，保护元件200的绝缘区域203是半绝缘衬底51的一部分，但不限于此，也可以是由杂质绝缘的区域。此时，金属电极204形成肖脱基结的衬底表面也是由杂质绝缘的区域。
图3(A)中金属电极204是和第一n+型区域201及/或第二n+型区域202表面形成肖脱基结的电极。考虑掩模对位精度及两n+区域201、202的电阻量，自绝缘区域203端部间隔0.1m～5m，设置在第一、第二n+型区域201、202表面上。当间隔5m以上时，电阻量大，静电难于通过。金属电极204也可以仅设在第一、第二n+型区域201、202上，也可以使其一部分向半绝缘衬底51延伸，和衬底表面形成肖脱基结。
另外，如图3(B)，金属电极204也可以不和第一及/或第二n+型区域201、202直接连接，金属电极204也可以是在自第一及/或第二n+型区域201、202端部起0μm～5μm左右外侧和衬底51形成肖脱基结的结构。即，如图3(B)、(C)、(D)，第一、第二n+型区域201、202和金属电极204不需要相接，只要是5μm以内，即可介由半绝缘衬底确保n+型区域和金属电极204充分连接。
另外，这些金属电极204还可以是开关电路装置的各端子连接的焊盘的一部分或在焊盘上连接的配线的一部分，如后所详述，利用这些可防止连接保护元件200引起的芯片面积的增大。
图4是显示集成图1的开关电路装置构成的化合物半导体开关电路装置一例的平面图。
衬底是例如化合物半导体衬底51(例如GaAs)，在该衬底上将进行开关的FET1及FET2(栅极宽度均为500μm)配置在左右中央部，并在其下方配置并联FET3及FET4(栅极宽度均为300μm)，在各FET的栅电极上连接电阻R1、R2、R3、R4。另外，与共通输入端子IN、输出端子OUT-1、OUT-2、控制端子Ctl-1、Ctl-2、接地端子GND相对应的电极焊盘I、O2、O3、C1、C2、G设置在衬底周边。设置进行开关的FET1及FET2，然后，将并联FET3及并联FET4的源极(或漏极电极)连接在FET1及FET2上，将并联FET3及并联FET4的漏极电极(或源极)连接在与高频接地对应的电极焊盘G上。在此省略图示，电极焊盘G介由外装的电容器C连接在接地端子GND上。另外，虚线显示的第二层配线在各FET的栅电极形成时同时形成，是和半绝缘衬底51表面形成肖脱基结的栅极金属层68(Pt/Mo/Ti/Pt/Au)，实线显示的第三层配线是进行各元件连接及焊盘形成的焊盘金属层77(Ti/Pt/Au)。与第一层衬底欧姆接触的欧姆金属层(AuGe/Ni/Au)是形成各FET的源极、栅电极及各电阻两端的取出电极的金属层。在图4中，由于和焊盘金属层重叠，故未图示。
在图4中，FET1(FET2也相同)中，自下侧延伸的六个梳齿状的第三层焊盘金属层77是连接在输出端子OUT-1(OUT-2)上的源极75(或漏极电极)，在其下有由第一层欧姆金属层形成的源极65(或漏极电极)。另外，自上侧延伸的梳齿状的六个第三层焊盘金属层77是连接在共通输入端子IN上的漏极电极76(或漏极电极)，另外，在其下有由第一层欧姆金属层形成的漏极电极66(或源极)。该两电极配置为梳齿咬合的形状，在其间以梳齿形状配置由第二层栅极金属层68形成的栅电极69，构成FET的沟道区域。
另外，并联FET即FET3(FET4也相同)中自下侧延伸的梳齿状的四个第三层焊盘金属层77是连接在接地端子GND上的源极75(或漏极电极)，在其下有由第一层欧姆金属层形成的源极65(或漏极电极)。另外，自上侧延伸的梳齿状的四个第三层焊盘金属层77是连接在输出端子OUT-1(OUT-2)上的漏极电极76(或源极)，在其下有由第一层欧姆金属层形成的漏极电极66(或源极)。该两电极以梳齿相咬合的形状配置，在其间由第二层栅极金属层68形成的栅电极69配置为梳齿状，构成沟道区域。
另外，控制端子Ctl-1介由电阻R1连接在FET1的栅电极上，介由电阻R4连接在FET4的栅电极上。另外，控制端子Ctl-2介由电阻R2连接在FET2的栅电极上，介由电阻R3接在FET3的栅电极上。这些电阻R1-R4是例如n+型杂质扩散区域，其杂质浓度为1×1017cm-3以上。
另外，在各FET栅电极69近旁的衬底表面上设置例如n+型的高浓度杂质区域100a。具体地说，FET1的梳齿状的栅电极69的前端部分69a及FET2的梳齿状的栅电极69的前端部分69a是至少和对向配置的FET3及FET4邻接的部分。在此，栅电极的前端部分69a是指与将梳齿状栅电极69连起来的一侧相反的一侧，是栅电极69自沟道区域延伸、和衬底形成肖脱基结的区域。高浓度杂质区域100a自各栅电极前端部分69a间隔约4μm配置。
另外，高浓度杂质区域100a自和FET1及FET2对向配置的FET3的栅电极前端部分69a和FET4的栅电极大部分69a也间隔4μm的距离。即，在本实施例的图案中，高浓度杂质区域100a设置在进行开关动作的FET1、FET2和对向配置的并联FET即FET3、FET4之间。
通过该高浓度杂质区域100a可抑制自与衬底形成肖脱基结的栅电极69延伸至所述衬底的耗尽层的扩展。在和形成衬底肖脱基结的金属层中，通过根据在该金属层传递的高频信号，使向衬底扩展的耗尽层的电场变动，高频信号有可能泄漏到耗尽层到达的邻接的电极等。
但是，若在使栅电极69邻接而配置的FET1和FET3及FET2和FET4之间的衬底51表面上设置n+型高浓度杂质区域100a，则和不掺杂杂质的衬底51(半绝缘性、衬底电阻值为1×107～1×108Ωcm)表面不同，杂质浓度变高(离子种29Si+浓度为1～5×1018cm-3)。这样，各FET栅电极69被分离，由于耗尽层不向邻接的FET(源极区域、漏极区域、沟道区域的杂质区域或栅电极)延伸，故邻接的FET可使相互的间隔距离大幅度地近接而设置。
通过这样设置高浓度杂质区域100a，可防止自FET1及FET2的栅电极至衬底扩展的耗尽层到达邻接而对向配置的FET3及FET4的栅电极、源极及漏极区域、沟道区域，可抑制高频信号的泄漏。
具体地说，如自栅电极69前端部分69a至高浓度杂质区域的间隔距离为4μm，则能充分确保规定的绝缘。
该高浓度杂质区域100a的杂质浓度也和电阻R1～R4相同，为1×1017cm-3以上。另外，如图4，当其一部分和焊盘或连接在焊盘上的配线等金属层连接，且施加DC电位、GND电位或高频GND电位时，对提高绝缘更有效。
另外，在与衬底形成肖脱基结的栅极金属层68构成的电极焊盘70及配线62的近旁也配置高浓度杂质区域100b。另外，一个FET的栅电极也在由栅极金属层68构成的电极焊盘及和配线62邻接的区域设置高浓度杂质区域100c。由此，可抑制由和衬底形成肖脱基结的栅电极68、电极焊盘70及配线62至衬底扩展的耗尽层泄漏高频信号。
高浓度杂质区域100a～100c只是为明确其配置的位置而改变了符号，在本实施例中作为提高绝缘的效果是完全相同的结构要素。即，高浓度杂质区域100b、100c的杂质浓度和高浓度杂质区域100a相同，为1×1017cm-3以上。另外，省略图示，但是，该高浓度杂质区域100b、100c上也连接金属电极，且金属电极连接在GND上时，对提高绝缘更有效。
本实施例的特征在于，连接作为n+型杂质扩散区域的电阻和利用高浓度杂质区域100的一部分将保护元件200并联连接在并联FET的源极端子S(或漏极端子D)-栅极端子G之间。
如前所述，在FET中，静电击穿电压最低的是栅极端子G和动作层52的肖脱基结部分。总之，在栅极-漏极端子之间或栅极-源极端子之间施加的静电能量到达栅极肖脱基结时，在到达的静电能量超出沟道区域的栅电极和源极间或栅电极和漏极电极间的静电击穿电压时，栅极肖脱基结会被击穿。
在此，FET3侧和FET4侧对称，完全相同，故作为一例说明FET3侧。
作为衰减静电能量的一个方法，考虑将R3的电阻值增大的方法，但R3过大则开关电路装置的开关时间过大。因此，在本实施例中，使用保护元件200衰减静电能量。
在此，如前所述，电阻R1～R4由n+型杂质区域形成。另外，在各电极焊盘70的周边作为绝缘对策配置高浓度杂质区域100b，使高频信号不自各电极焊盘70泄漏。
总之，通过将电阻R3和输出端子焊盘O1的间隔距离接近至4μm左右配置，构成电阻R3的n+型区域和近接的高浓度杂质区域100b夹着半绝缘性衬底51形成保护元件200。总之，作为控制端子焊盘C2和FET3的栅电极69的连接装置的电阻R3的一部分是例如第一n+型区域201，输出端子焊盘O1周边的高浓度杂质区域100b的一部分是例如第二n+型区域202。另外，保护元件200的第一n+型区域201和控制端子焊盘C2连接，第二n+型区域202和输出端子焊盘O2连接。即，在控制端子Ctl-2-输出端子OUT-1之间、即FET3的源极-栅极端子之间(或漏极-栅极端子之间)并联连接保护元件200。
利用该保护元件200可在保护元件200的两个n+型区域201、202之间，将由外部施加到栅电极和源极间或所述栅电极和漏极电极间的静电能量放电。总之，可将到达栅电极和源极间或栅电极和漏极电极间的静电能量衰减至不超出两电极间的静电击穿电压的程度。具体地说，可将并联FET(FET3及FET4)的栅电极及源极间或栅电极及漏极电极间的静电击穿电压和连接保护元件200前相比提高20v以上，并使作为开关电路装置的静电击穿电压为200v以上。
在此，虽然未图示，但第一n+型区域201也可和控制端子焊盘C2或连接在控制端子焊盘C2上的配线连接。另外，第二n+性区域也可和连接在输出端子焊盘O2上的配线连接。
另外，保护元件200接近输出端子O1，沿输出端子O1的一边配置。另外，保护元件200可连接在自施加信号的控制端子焊盘C2至沟道区域的经路途中。由此，可将开关电路装置的输出端子OUT-1和控制端子Ctl-2之间施加的静电能量，在到达FET3的源极(或漏极电极)-栅电极之间前，在该到达过程中衰减。
在此，保护元件200沿焊盘接近的距离长可衰减更多的静电能量，故最好为10m以上。
在图4显示保护元件200沿输出端子焊盘O1的一边配置，例如使电阻R3弯曲，沿输出端子焊盘O1两边L子状配置，则可增加和焊盘近接配置的保护元件200的长度，故对静电能量的衰减更有效。另外如图所示，如在例如输出端子焊盘O1和芯片的划线之间配置，则不会因连接保护元件200降低芯片内的有效面积。
图5显示电极焊盘附近的A-A线剖面图。构成开关电路装置的各电极焊盘是完全相同的结构。
如图所示，电极焊盘70的最下的栅极金属层68和GaAs半绝缘性衬底形成肖脱基结，在其近旁设置的高浓度杂质区域100b和各电极焊盘介由衬底51连接。即，电阻R3的一部分和作为第三高浓度杂质区域的高浓度杂质区域100b的一部分夹着半绝缘衬底51构成保护元件200，例如，是第二n+型区域202介由半绝缘衬底51(绝缘区域203)和金属电极204连接的结构。自高浓度杂质区域100b的端部起向外侧间隔0μm～5μm，金属电极204和衬底表面形成肖脱基结。此时，合金属电极204是由栅极金属层68构成的输出端子焊盘O2的一部分，但也可以是与输出端子焊盘O2连接的配线的一部分(参照图3(B))。另外，该连接例是一例，图3所示的全部连接形态均可考虑。
在图6中显示图4的开关电路装置一部分的剖面图及电路概要图。
图6(A)是图4B-B线剖面图，显示一组FET。另外，构成开关电路装置的各电极焊盘及进行开关动作的FET1、FET2及是并联FET的FET3、FET4全部是相同的结构。
如图6(A)，在衬底51上设有由n型离子注入层构成的动作层52和在其两侧形成源极区域56及漏极区域57的n+型杂质区域，在动作层52上设置栅电极69，在杂质区域设置由第一层欧姆金属层形成的漏极电极66及源极65。在其上如上所述设置利用第三层焊盘金属层77形成的漏极电极76及源极75，进行各元件的配线等。
在本实施例中，如图4，在FET3(FET4)的源极端子S(或漏极端子D)-栅极端子G的两端子间并联，即在输出端子OUT-1-控制端子Ctl-2之间连接保护元件200。由此，对自对应的两端子间施加的静电能量，形成使其一部分放电的旁通经路，故可减轻施加在作为弱结的FET3的栅电极69肖脱基结上的静电能量。
另外，在本实施例中，与现有的FET由Ti和沟道区域形成肖脱基结相对，本实施例的栅电极69形成埋入Pt的栅电极69，升高FET的饱和电流值，降低ON电阻值。另外，在覆盖漏极电极66及源极65周围的氮化膜上沿漏极电极66及源极65设置氧化膜120。
该氧化膜120后述，在制造本实施例的FET的工序中是必须的，为了提高栅电极69的掩模对位精度，设置在形成FET的源极区域56、漏极区域57的n+型区域上设置。其制法上，沿源极65及漏极电极66各形成两个的各氧化膜120的一个侧面和源极区域56或漏极区域57的端部大致一致，另一侧面和源极65或漏极区域66的端部大致一致。通过设置该氧化膜120提高掩模对位精度，且源极-漏极区域间的距离及源极-漏极电极间的距离比现有的减小。总之，提高了FET的饱和电流值，降低导通(ON)电阻值。
位于源极区域56和漏极区域57间的沟道区域44(动作层52)的栅电极69的长度Lg设计为通常不产生短沟道效应的0.5μm。栅极宽度Wg指沿源极区域56及漏极区域57位于沟道区域44(动作层52)的栅电极69的宽度(梳齿总和)，进行开关动作的FET的栅极宽度Wg自现有的600μm缩小至500μm。另外，并联FET的栅极宽度Wg为300μm。
这样，利用减小FET自身的栅极宽度Wg可减小FET的断开(OFF)电容，也可提高绝缘。但是，通常，当将FET的栅极宽度Wg自现有的600μm减小至500μm时，则饱和电流值降低，ON电阻值上升。由此，即使缩小栅极宽度Wg，为了保持现有的饱和电流值、ON电阻值，也必须提高作为基本元件的FET的能力。本实施例中，将现有Ti的肖脱基结构成的栅电极的FET采用埋入Pt的栅电极的FET。
栅电极69自最下层起是Pt/Mo/Ti/Pt/Au的多层蒸镀金属层，是将Pt层的一部分埋入动作层的电极结构。在用于埋入的热处理后，本来最下层具有Pt的部分主要成为PtGa，在GaAs上扩散Pt的部分主要为PtAs2。
作为和GaAsFET的沟道区域形成肖脱基结的金属，Pt比Ti对GaAs的势垒高度高，故与由Ti形成肖脱基结的现有FET相比，埋入Pt的栅极FET可得到高的饱和电流值和低的ON电阻值。另外，埋入Pt的栅极FET通过在沟道区域埋入栅电极的一部分，栅电极正下方的电流流动的部分自沟道区域表面下降。即，由于沟道区域为得到预先希望的FET特性，考虑栅电极的埋设量而较深地形成，故形成自表面自然耗尽层区域离开使电流在结晶良好的低电阻区域流动的沟道区域的设计。基于以上的理由，与Ti栅极FET相比，埋入Pt的栅极FET大幅度地改善了饱和电流值、ON电阻值及高频变形特性。
另外，本实施例的FET与现有的相比提高了形成栅电极的掩模对位精度，改善了制造工艺，从而缩短源极-漏极间的距离，进一步提高作为基本元件的特性。但是，为此在制造工序中，在作为源极区域56及漏极区域57的n+型区域上要同时形成掩模对位用的氧化膜120，且由Pt层的埋入形成栅电极69。因此，如后详述，不能形成现有例显示的与电极焊盘70及配线62接触的周边n+型区域160、161。
因此，为了抑制自形成芯片上的一个电极焊盘70及配线62的栅极金属层68延伸至衬底的耗尽层的扩展，在该栅极金属层68和FET或另外的栅极金属层68(另外的配线62及另外的电极焊盘70)、杂质扩散区域构成的电阻R1～R4的某一个至少邻接的部分，或者一个FET栅电极和栅极金属层68、电阻R1～R4至少邻接的部分设置不和栅极金属层68接触的高浓度杂质区域100b、100c。
另外，通过在近接的FET间设置高浓度杂质区域100a可提高绝缘，可大幅度降低各FET间的间隔距离。
另外，通过为形成FET设置掩模对位用的氧化膜120，只要确保栅电极69和源极区域56或漏极区域57的掩模对位偏差最大为0.1μm即可。目前是必须确保0.2μm，故可以其差0.1μm的量使栅电极69和源极区域56或漏极区域57间距离缩小。具体地说，可将源极区域56及漏极区域57和栅电极69间距离自0.6μm缩小至0.5μm。另外，通过相同的理由，可将源极区域56端-源极65端距离及漏极区域57端-漏极电极66端距离自0.4μm缩小至0.3μm。
总之，可将源极区域56、漏极区域57和栅电极69的掩模对位精度提高，可将源极区域56、漏极区域57和栅电极69的距离各自缩小0.1μm。另外，可将源极区域56和源极65间、漏极区域57和漏极电极66间的掩模对位精度提高，可将源极区域56端-源极65端距离及漏极区域57端-漏极电极66端距离各自缩小0.1μm。从而，总计可将源极-漏极电极间距离缩小0.4μm，故可实现饱和电流值的提高及ON电阻值的降低。合并该效果和将所述的Ti肖脱基栅极FET变更为埋入Pt的栅极FET的效果，即使将进行开关动作的FET的栅极宽度Wg降低至500μm，可确保现有的饱和电流值及ON电阻值。这样，大大有利于栅极宽度Wg降低带来的绝缘的提高。
另外，为了提高作为FET的基本元件的性能，虽然在其制造工艺上不能形成电极焊盘70及配线62下设置的周边n+型区域160、161，但通过在电极焊盘70及配线62的近旁设置高浓度杂质区域100b、100c，可确保如现有的规定的绝缘。
在本实施例中，如图6(B)所示，使用这些高浓度杂质区域100b和电阻R3、R4作为保护元件200，可保护作为弱结的并联FET3及FET4的源极(或漏极)端子-栅极端子之间。即，使用开关电路装置的必要构成要素，且不必特别确保用于连接保护元件200的空间，可大幅度提高开关电路装置的静电击穿电压。
如以上的说明，在本实施例中，FET的动作层利用离子注入形成，栅极金属层68和半绝缘衬底51表面形成肖脱基结。例如，即使是相同的化合物半导体，在利用外延伸长层形成FET的动作层时，也必须在利用离子注入形成绝缘的区域进行分离，此时，栅极金属层68和绝缘区域形成肖脱基结。绝缘区域的杂质浓度为1×1014cm-3以下，电阻率为1×103Ω·cm以上。本实施例中在利用外延伸长层形成FET时，FET沟道区域44、电阻R1～R4、电阻和栅电极或电阻和电极焊盘的接触部分、高浓度杂质区域100、第一n+型区域201、第二n+型区域202以外的部分为绝缘区域。另外，在离子注入形成的绝缘区域的分离不限于化合物半导体，Si半导体也同样。在本说明书中，将这种半绝缘衬底的一部分及衬底上通过杂质注入而绝缘化的区域总称为绝缘区域。
另外，所述各FET以MESFET为例进行了说明，但也可是结型FET或HEMT。
下面，以上述开关电路装置为例参照图7～图12说明本发明的半导体装置的制造方法。
在此，就一个电极焊盘说明。例如，在利用以下的制造方法制造图4显示的开关电路装置时，共通输入端子用的电极焊盘、第一及第二控制端子用的电极焊盘、第一及第二输出端子用的电极焊盘全部相同地形成。另外，高浓度杂质区域100a～100c是同一结构要素，其配置也各不相同，故以下作为高浓度杂质区域100进行说明。
本发明的制造方法由如下工序构成：在衬底表面形成动作层的工序；在所述衬底表面注入、扩散一导电型杂质，与所述动作层相接，形成源极及漏极区域，同时在设有和衬底形成肖脱基结的栅极金属层的区域近旁形成高浓度杂质区域的工序；在所述源极区域、漏极区域及高浓度杂质区域上形成绝缘膜的工序；通过在所述绝缘膜上进行掩模对位的光刻工艺在所述源极及漏极区域上附着欧姆金属层形成第一源极及第一漏极电极的工序；通过在所述绝缘膜上进行掩模对位的光刻工艺附着所述动作层及和所述衬底表面形成肖脱基结的栅极金属层，形成栅电极及第一电极焊盘及配线的工序；在所述第一源极及第一漏极电极和所述第一电极焊盘上附着焊盘金属层，形成第二源极及第二漏极电极和第二电极焊盘的工序。
第一工序：首先如图7所示，在衬底51表面形成动作层52。
即，将由GaAs等形成的化合物半导体衬底51整个面利用厚度约100～200的贯穿离子注入用氮化硅薄膜53覆盖。其次，将芯片的最外周或规定区域的GaAs蚀刻，形成对位标记(未图示)，进行光刻工艺，选择性地使预定的动作层52上的抗蚀剂层54开孔。其后，以该抗蚀剂层54为掩模，为向预定动作层52选择动作层进行赋予p-型的杂质(24Mg+)的离子注入及赋予n型的杂质(29Si+)的离子注入。其结果，在非掺杂衬底51上形成p-型区域55，在其上形成n型动作层52。然后，堆积约500退火用氮化硅薄膜。
第二工序：其次如图8所示，在所述衬底表面注入、扩散一导电型杂质，与所述动作层相接形成源极及漏极区域，同时，在设置与衬底形成肖脱基结的栅极金属层的区域的近旁形成高浓度杂质区域。
除去前工序用的抗蚀剂层54，进行光刻工艺，使设置预定的源极区域56、漏极区域57、预定的肖脱基金属层的近旁的抗蚀剂层58重新选择性地开孔。肖脱基金属层是构成与半绝缘衬底形成肖脱基结的栅电极及配线、电极焊盘最下层的金属层(以下称栅极金属层)，故预定的配线62及预定的电极焊盘70部分的近旁露出。
然后，以该抗蚀剂层58为掩模，在向预定的源极区域56及漏极区域57、预定的高浓度杂质区域100的衬底表面进行赋予n型的杂质(29Si+)的离子注入。由此，形成n+型源极区域56及漏极区域57，同时形成高浓度杂质区域100。高浓度杂质区域100为确保规定的绝缘，在和其它的栅极金属层或杂质区域邻接的区域至少设置栅极金属层。另外，高浓度杂质区域100设置在自栅极金属层端部间隔4μm左右的衬底表面。在芯片最外周或规定区域除去抗蚀剂58，形成用于在后工序中进行掩模对位的对位标记。另外，图中未显示，通过同一的n+型杂质的注入、扩散工序在规定的位置也形成电阻R1～R4。
图8的剖面图中，显示高浓度杂质区100在FET的沟道区域44、预定配线62、预定电极焊盘70近旁使各自分离而设置的图。但是在实际中，如图4所示，一个FET栅电极69和另一FET邻接的区域(高浓度杂质100a)或形成电极焊盘70及配线62的栅极金属层在由FET、另外的电极焊盘70及配线62、杂质区域构成的电阻R1～R4的任何一个至少邻接的区域(高浓度杂质100b)的栅极金属层的近旁形成。
由此，近接的电阻R3、R4和高浓度杂质区域100b夹着半绝缘衬底51形成保护元件200。
第三工序：然后如图9所示，在所述源极区域、漏极区域及高浓度杂质区域上形成绝缘膜。在保留形成高浓度杂质区域100的抗蚀剂58的状态下，在整个面上堆积氧化膜120(图9(A))。其后，利用剥离除去抗蚀剂58，从而在源极区域56及漏极区域57和高浓度杂质区域100上保留氧化膜120(图9(B))。另外，为对位标记用也保留氧化膜120，在以后的工序中这些氧化膜120作为对位标记130利用。其次，进行作为离子注入的p-型区域、n型动作层及源极区域、漏极区域、形成高浓度杂质区域的n+型区域的活化退火。
第四工序：接着，如图10所示，利用所述绝缘膜上进行掩模对位的光刻工序，在所述源极及漏极区域上附着欧姆金属层，形成第一源极及第一漏极电极。
首先，设置新的抗蚀剂63，进行光刻工艺，选择性地使形成预定的第一源极65及第一漏极电极66的部分开孔(图10(A))。利用CF4等离子体除去露出的氧化膜120和其下层的氮化硅薄膜53，露出源极区域56及漏极区域57(图10(B))，然后，顺序真空蒸镀并层积形成欧姆金属层64的AuGe/Ni/Au这三层(图10(C))。其后，除去抗蚀剂层63，利用剥离保留接触于源极区域56及漏极区域57上的第一源极65及第一漏极电极66。接着，利用合金化热处理形成第一源极65和源极区域56及第一漏极电极66和漏极区域57的欧姆结(图10(D))。
目前使用蚀刻GaAs得到的对位标记，进行形成动作层52、形成源漏极区域56、57、形成源漏极电极65、66的工序，由于掩膜对准器的对位精度为0.1μm，故源极区域56和源极65之间、漏极区域57和漏极电极66之间的掩模对位误差最大为0.2μm的误差。由于源极区域56端-源极65端间距离及漏极区域57端-漏极电极66端间距离0.2μm是耐压界限，故考虑对位偏差，在设计中心必须确保0.4μm的间隔距离。但是，通过如本实施例那样，在源极区域56及漏极区域57形成的同时形成对位标记130，可直接使可源极区域及漏极区域和源极及漏极电极掩模对位，故可缩小源极区域56端-源极65端距离及漏极区域57端-漏极电极66端间距离。总之，由于源极区域56和源极65间、漏极区域57和漏极电极66间的掩模对位偏差最大也可抑制在0.1μm，故在设计中心只要确保0.3μm的间隔距离即可。
第五工序：然后，如图11所示，通过在所述绝缘膜上进行掩模对位的光刻法工序，安装所述动作层及所述衬底表面和形成肖脱基结的栅极金属层，形成栅电极及第一电极焊盘及配线。
首先，图11(A)中，进行光刻工艺，选择性地使预定的栅电极69、电极焊盘70及配线62部分开孔，干腐蚀自预定的栅电极69、电极焊盘70及配线部分露出的氮化硅薄膜53，露出预定的栅电极69部分的动作层52，露出预定的配线62及预定的电极焊盘70部分的衬底51。预定的栅电极69部分的开口部为0.5μm，可形成微细化的栅电极69。
其次，图11(B)中，在动作层52及露出的衬底51上附着作为第二层电极的栅极金属层68，形成栅电极69、配线62及第一电极焊盘70。即，在衬底51上顺序真空蒸镀并层积作为第二层电极的栅极金属层68的Pt/Mo/Ti/Pt/Au这五层。
其后，如图11(C)，除去抗蚀剂层67，通过剥离形成与动作层52接触的栅极长0.5μm的栅电极69、第一电极焊盘70及配线62，实施埋入Pt的热处理。由此，栅电极69在保持和衬底的肖脱基结的状态下，一部分被埋设在动作层52。在此，该场合的动作层52的深度在由第一工序形成动作层52时考虑该栅电极69的埋入量，较深地形成，以可得到希望的FET特性。
动作层52表面(例如自表面500程度)因产生自然耗尽层或由于是结晶不均一的区域等不流通电流，作为沟道是无效的。通过将栅电极69的一部分埋入沟道区域52，栅电极69正下方的电流流动的部分自沟道区域52表面下降。沟道区域52考虑栅电极69的埋入量较深地形成，以得到预期的FET特性，故作为沟道可有效活用。具体地说，具有电流密度、沟道电阻或高频失真特性大幅改善的优点。
在此，栅电极69形成的掩膜也利用对位标记130。即，将源极、漏极区域和栅电极直接掩模对位。由此，栅电极69和源极区域56或漏极区域57的对位偏差和掩膜对准器的对位精度相同，最大可抑制在0.1μm。现有例中，介由通过另外蚀刻GaAs设置的对位标记间接地使栅电极69和源极区域56或漏极区域57掩模对位。此时，由于掩膜对准器的对位精度为0.1μm，故栅电极69和源极区域56或漏极区域57的对位偏差最大为0.2μm。另一方面源极区域56及漏极区域57和栅电极69间若最低不间隔0.4μm就不能确保规定的耐压。因此，考虑掩模对位精度误差产生的生产偏差，设计中心必须确保0.6μm的间隔距离，担根据本实施例，设计中心只要确保0.5μm即可。
在此，氧化膜120在和源极区域56、漏极区域57同时形成的高浓度杂质区域100上设置。总之，如现有技术所述，在电极焊盘70或配线62下整个面(或周边部)形成用于提高绝缘的高浓度杂质区域100，则栅极金属层68堆积在氧化膜120上。尤其是，在本实施例中为了提高FET的基本特性，通过Pt的埋入形成栅电极69。即，在氧化膜120上配置Pt，氧化膜120和Pt粘结强度弱，会产生栅极金属层68自氧化膜120脱落的问题。
由此，如图5及图11(C)所示，电极焊盘70或配线62不接触，在和邻接的另外的栅极金属层、FET、杂质区域之间配置高浓度杂质区域100。由此，可抑制自栅极金属层至衬底扩展的耗尽层到达邻接的另外的栅极金属层、FET、杂质区域。
总之，是可提高作为FET的基本性能的制造方法，可利用在近旁设置的高浓度杂质区域100抑制耗尽层自构成电极焊盘70及配线62的栅极金属层的扩展，防止高频信号的泄漏。
第七工序：然后，在第一源极及第一漏极电极和所述第一电极焊盘上附着作为第三层电极的焊盘金属层，形成第二源极及第二漏极电极和第二电极焊盘。
形成栅电极69、配线62及第一电极焊盘70后，为保护栅电极69周边的动作层52，衬底51表面利用由氮化硅薄膜构成的钝化膜72覆盖。在该钝化膜72上进行光刻工艺，对和第一源极65、第一漏极电极66、栅电极69及第一电极焊盘70的接触部选择性地进行抗蚀剂的开孔，将该部分的钝化膜72干腐蚀。其后，抗蚀剂层71被除去(图12(A))。
然后，在衬底51整个面上涂敷新的抗蚀剂层73，进行光刻工艺，选择性地使预定的第二源极75及第二漏极电极76和第二电极焊盘77上的抗蚀剂开孔。接着，顺序真空蒸镀并层积成为第三层电极的焊盘金属层74的Ti/Pt/Au这三层，形成与第一源极65、第一漏极电极66及第一电极焊盘70接触的第二源极75及第二漏极电极76和第二电极焊盘77(图12(B))。由于焊盘金属层74的其它部分附着在抗蚀剂层73上，故除去抗蚀剂层73，利用剥离仅保留第二源极75及第二漏极电极76和第二电极焊盘77，其它的被除去。另外，由于一部分配线部分使用焊盘金属层74形成，当然该配线部分的焊盘金属层74被保留(图12(C))。
另外，高浓度杂质区域100的配置例是一例，只要是防止将施加在和衬底形成肖脱基结的栅极金属层68上的高频信号介由衬底51传递至另外的栅极金属层68上的配置即可。
另外，使用图13及图14显示第二实施例。本实施例是集成化利用现有的制造方法(参照图17及图18)形成的FET而构成的开关电路装置的一例。
即，不进行利用氧化膜120的掩模对位，蚀刻芯片最外周或规定区域的GaAs衬底51形成对位标记，将全部的光刻工艺的掩膜与对位标记对位。
此时，由于不形成氧化膜120，故在电极焊盘70的周边可形成与焊盘形成肖脱基结的第三高浓度杂质区域即周边n+型区域160。即，保护元件200由周边n+型区域160的一部分及电阻R3(R4)和其间的半绝缘衬底构成。
另外，该周边n+型区域160在图13中和电极焊盘70一部分重叠，设置在电极焊盘70周边，但和电极焊盘70重叠，自电极焊盘70突出设置在电极焊盘70下方也可以。
另外，和与电极焊盘70连接的配线一部分重叠，设置在其周边也可以，和配线重叠，自配线突出设置在配线下方也可以。
图14中显示焊盘附近的C-C线剖面图(图14(A))及FET的D-D线剖面图(图14B)、FET的电路概要图(图14(C))。
如图14(A)，输出端子焊盘O1(O2)的最下的栅极金属层68与GaAs半绝缘性衬底形成肖脱基结，作为周边n+型区域160一部分的第二n+型区域202和栅极金属层68接触配置，形成肖脱基结。即，电阻R3(R4)的一部分和周边n+型区域160一部分夹着半绝缘性衬底51构成保护元件200，第二n+型202是和金属电极连接的结构(参照图3(A))。
图14(B)显示图13的D-D线剖面图。构成开关电路装置的各电极焊盘及进行开关动作的FET1、FET2及并联FET即FET3、FET4有完全相同的结构。
如图所示，在衬底51上设置n型离子注入层构成的动作层52和其两侧形成源极区域56及漏极区域57的n+型杂质区域，在动作层52上设置栅电极69，在杂质区域上设置由第一层欧姆金属层形成的漏极电极66及源极65。另外，在其上如上所述设置第三层焊盘金属层77形成的漏极电极76及源极75，进行各元件的配线等。动作层52和栅电极69由Ti形成肖脱基结。
在本实施例中，如图14(C)所示，并联在FET3(FET4)的源极端子S(或漏极端子D)-栅极端子G的两端子之间，即在输出端子OUT-1-控制端子Ctl-2之间连接保护元件200。由此，对自对应的两端子间施加的静电能量，构成将其一部分放电的旁通经路，故可减轻施加在弱结即FET3的栅电极69肖脱基结上的静电能量。
在此，进一步说明保护元件200的形状及连接位置。在保护元件200上施加静电时，由于考虑静电电流产生，故若在保护元件200上多流动静电电流，则进一步提高保护效果。即，只要考虑保护元件200的形状及连接位置，使流经保护元件200的静电电流更多即可。
如上所述，本实施例的保护元件是使第一n+型区域201和第二n+型区域对向配置、并在两区域周围配置绝缘区域203的结构。
如图15所示，第一n+型区域201具有与第二n+型区域202相对的一个侧面和相反侧的侧面。第二n+型区域202也同样，具有与第一n+型区域201相对的一个侧面和相反侧的侧面。两区域相互相对的一个侧面称作相对面OS。
本实施例的第二n+型区域202不限于一个扩散区域。总之，是与第一n+型区域201对向配置并用于使静电能量放电的全部的高浓度杂质区域的总称。即，第二n+型区域202只要是与一个第一n+型区域201对向配置，则可以由一个杂质扩散区域构成，也可以是分割的多个杂质区域的集合。
另外，第二n+型区域202在分为多种类时，相互不直接连接，不连续也可以。总之，连接在相同的被保护元件的相同的端子上，对向的第一n+型区域201是共通的第二n+型区域202在第二n+型区域202上有金属电极时，只要保持足够高的杂质浓度，使耗尽层不会因静电产生的电压达至金属电极使保护元件自身击穿，则杂质浓度不同也可以。另外，即使这些杂质浓度的不同、尺寸的不同、形状的不同等有多种不同，也就它们总称为第二高浓度杂质区域202。
同样，连接在相同的被保护元件的相同端子上，对向的第二n+型区域202是共通的第一n+型区域201即使杂质浓度的不同、尺寸的不同、形状的不同等有多种不同，也将它们总称为第一n+型区域201。
另外，以下的绝缘区域203作为一例说明GaAs衬底51的一部分，即使在衬底上离子注入杂质形成绝缘的绝缘化区域也可同样实施。
图15是由ISE TCAD(ISE社制TCAD)设备仿真保护元件200的电压-电流特性时的剖面模型。在50μm厚的GaAs半绝缘衬底上利用剂量5×13cm-2、加速电压90KeV的离子注入和退火形成第一n+型区域201、第二n+型区域202，形成保护元件200。即，该结构中，第一n+型区域201和第二n+型区域202之间及两区域的周围全部为绝缘区域203。
第一n+型区域201如图15所示，相对两区域的相对面OS离开的方向的宽度α1为5μm以下，具体地为3μm。α1越窄越好，但作为保护元件的功能界限必须为0.1μm以上。另外，在本实施例中，是与第二n+型区域202间隔4μm左右大致平行地配置，但为了容易放电，在平面图案中将第一n+型区域前端形成尖的形状，即，与第二n+型区域202的间隔距离是变化的图案也可以。α1为5μm以下的根据后述。
如图12所示，在第一n+型区域201及第二n+型区域202上连接有金属电极204。另外，在金属电极204和第一及第二n+型区域的连接方法中考虑图2及图3显示的方法。
第二n+型区域202是例如在焊盘下方设置的扩散区域，在此，其宽度α2为51μm。在各第一及第n+型区域上各自向内侧错开1μm设置金属电极204。另外，作为设备尺寸的内错(例如FET则为栅极宽度)为1μm。
假定以第一n+型区域201为正，第二n+型区域202为负，以220pF、0Ω施加静电电压700V，进行流动1A电流的仿真。
图16、图17、图18显示各仿真的电子电流密度、空穴电流密度及再结合密度的分布。单位是cm-3。在图16上，上部重叠图15所示的断面模型而配置。图17及图18也相同。
在图16的电子电流密度分布中，p1区域是在第一n+型区域201、第二n+型202区域两方跨越的区域中最大密度的高的区域。虽然合并电子电流和空穴电流的电流是总电流，但由于电子电流比空穴电流大得多，故将电子电流作为电流的代表，在本实施例中，将自第一及第二n+型区域周边或衬底表面至形成p1的10％左右的电子电流密度的q1区域附近定义为保护元件200的电流经路。作为至q1区域附近的理由，是考虑在比q1区域电流密度更小的区域中不影响动作。
由图16可知，由于α1宽度狭窄，故电流在第一n+型区域201的相对面OS和相反的侧面上也大量迂回流动。该迂回电流在施加静电时也同样产生。
第一n+型区域201外侧的q1区域距第一n+型区域201最远的位置在X轴为20μm附近。第一n+型区域201的外侧端的X坐标如图15所示为5μm，在至第一n+型区域201外侧15μm之内，流动跨着第一n+型区域201、第二n+型区域202两者的电子电流密度最高的区域的10％左右的电子电流。
图17的空穴电流也同样，在第一n+型区域201的外侧有迂回。在该空穴电流密度分布中X坐标20μm附近的q2区域的空穴电流密度为跨着第一n+型区域201、第二n+型区域202两者的密度最高的空穴电流密度的p2区域的2％左右的空穴电流密度。
图18的再结合也同样，在第一n+型区域201的外侧有迂回。图18的再结合密度分布中X坐标20u附近的q3区域的再结合密度为跨着第一n+型区域201、第二n+型区域202两者的密度最高的再结合密度的p3区域的10％左右。
图19以上述分布图为准，显示第一n+型区域201和第二n+型区域202周围的绝缘区域203上形成的电流经路的示意图。为了比较，图19(A)显示了α1和α2为同等宽度、宽51μm前后的情况下(以下称a结构)的示意图。图19(B)是图15显示的，使第一n+型区域201为远小于第二n+型区域202的宽度(α1＜＜α2：以下称b结构)的情况。
另外，作为图19(A)基础的分布图由于α1及α2相同，故密度以左右对称分布。关于a结构，分布图的图示省略，显示示意图。
如图19(A)，在α1及α2的宽度大(50μm)时，相对面间及底面部附近如箭头所示形成电流经路(自p1区域至q1区域附近)。本说明书中，如图所示，自衬底表面至规定的深度形成，第一n+型区域201及第二n+型区域202的相对面OS之间和两区域底面附近之间的绝缘区域203上形成的电子电流及空穴电流的经路称为第一电流经路I1。即，a结构的保护元件的电流经路仅是第一电流经路I1。
另一方面，如图19(B)，将α1缩小至5μm左右，则电子电流及空穴电流在对向OS间和底面部附近形成的第一电流经路I1之外，还在比第一电流经路I1深的区域形成经路。该经路在第一n+型区域201迂回，也利用与相对面OS相反侧的第一n+型区域外侧的侧壁，使电子电流及空穴电流移动，和a结构比较，q1区域形成在下方。
在本说明书中，如图所示，在比第一电流经路I1深的区域形成，在自第二n+型区域202至与第一n+型区域201的相对面OS相反侧的侧面的绝缘区域上形成的电子电流及空穴电流的经路称为电流经路I2。
图19(B)中，第二电流经路I2由于第二n+型区域202的宽度为足够大的50μm，故在第二n+型区域202附近，在大的底面部的水平方向形成电流经路。
另一方面，在第一n+型区域201中，由于宽度α1窄至如前所述的5μm程度，故由在第一n+型区域201迂回这样的经路流过电流，不仅第一n+型区域201底面部，与相对面OS相反侧的侧面也形成电流经路。
即，由上述图可知，a结构的情况下，保护元件的电流经路仅是第一电流经路I1，b结构的保护元件200利用细的第一n+型区域201形成第二电流经路I2，形成第一电流经路I1和第二电流经路I2两个电流经路。
第二电流经路I2自第一n+型区域201的外侧的侧面出入电流。另外，第二电流经路I2与第一电流经路I1相比，通过比第一及第二n+型区域深的区域，迂回(绕远)到达第一n+型区域201，故可在绝缘区域203内得到长的经路。由此，利用绝缘区域203内的陷波(GaAs的情况下为EL2)，可更多地制造电导率调制效果的机会。
即，在b结构中，利用设置第二电流经路I2，和仅为第一电流经路I1的情况相比，提高电导率调制效率，可流过更多的电流。流过第一及第二n+型区域间的电流值增加在施加静电压时可更多地流过静电电流，增大作为保护元件的效果。
这样，通过故意将电流经路较长地迂回，增加主载流子和与其极性相反的极性的载流子相会的机会，提高电导率调制效率的手法是在IGBT等电导率调制设备中常用的手法，以下详述。
一般的，将绝缘区域作为绝缘区域的是陷波的存在。施主陷波作为原有性质具有正电荷，捕捉电子成为中性，能变为电导率调制的媒体，在GaAs的情况下，EL2是施主陷波。另外，在杂质注入形成的绝缘化区域(203b)上也存在陷波。
图20中，显示由图15显示的结构的设备以第一n+型区域201为正，将施加在第一n+型区域201-第二n+型区域202之间的电压提高时的向内1μm的电压-电流特性仿真的结果。正如该图示的，击穿电压为20～30V。
这样，保护元件200在20～30V击穿，当施加该电压以上的电压时，形成双向动作，发生电导率调制。保护元件在施加数百V的静电电压的情况下击穿使用，故保护元件200的动作状态自初始状态发生电导率调制，
当更多地进行该电导率调制时，相应击穿后的雪崩倍增更激烈，电子-空穴的生成再结合频繁进行，故电流更多流动。
这样，通过在保护元件200上形成第二电流经路I2，可提高在深的区域及与相对面OS相反侧的第一n+型区域201的外侧方向的电导率调制效率。
另外，为了设置第二电流经路I2，使第一n+型区域201的宽度缩小为5μm以下，故在第一电流经路I1中第一n+型区域201附近的电子也相互混合、相互排斥，主要的载流子电子通过比a结构更深的经路，故相应地第一电流经路I1自身也比现有技术更多地接受电导率调制。
使用图21显示的图表，求得第二电流经路I2的电流值b对结构总电流值的比率。这是假定以第一n+型区域201为正、以220pF、0Ω施加约700V的静电，向内1μm进行流动1A电流的仿真时，距表面2μm深度的电子电流密度的X坐标依存性图表。
在距表面2μm的深度的电子电流密度中，将相当于第一n+型区域201正下方的电子电流密度由第一n+型区域201的X方向的宽度积分，将其值作为第一电流经路I1量，将相当于第一n+型区域201更外侧部分上的电子电流密度由该外侧部分的X方向的宽度积分，将得到的值作为第二电流经路12的量，计算第二电流经路I2的电流值的比率。
其结果，第二电流经路I2对总电流值的比率为0.48(2.89/(3.03+2.89))，可知是和第一电流经路I1同等的电流值。
另外，后述的b结构的情况的第一电流经路I1自身具有比a结构的第一电流经路I1更大的电流值。总之，在b结构中，第二电流经路I2由于和自身的第一电流经路I1同等，故总起来会流动远比a结构大的电流。
另外，作为副效果，如上所述，将第一电流经路I1和第二电流经路I2合起来，与a结构相比，电流经路大幅地扩大，故晶体内的温度比现有的降低，相应地电子、空穴的迁移率上升，从而可更多地流动电流。
其结果，由于作为保护元件200整体的电流值增加，故保护效果增高。
图22显示比较电子电流、空穴电流、再结合密度的扩大的表。这是就a结构的情况和b结构的情况进行仿真，将其结果得到的和图16～图18同样的密度分布的值在一定条件下比较。
在图22(A)中，y_2是在各密度分布图中在距表面2μm深度、水平方向上剖切时的断面，将各密度为105cm-3的位置的X方向的宽度以μm为单位表示的数值。
X_0是在图15显示的坐标中、在X＝0μm的Y方向的剖面中，各密度为105cm-3的位置的距表面的深度以μm为单位表示的数值。
所谓乘算是将Y_2的值和X_0的值相乘的值，是将描各密度中的105cm-3的点并连起来时产生的图形的面积模拟比较的值。即，乘算是表示各电子、空穴、再结合的各扩展的指标。
另外，表中a结构是第一n+型区域201、第二n+型区域202均以51μm(＝α1＝α2)的宽度，以第二n+区域202为正，第一n+区域为负，向内1μm的a结构，是流过0.174A的计算结果。
b结构-1是将第一n+区域201的宽度α1为3μm，将第二n+区域202的宽度α2为51μm，将第二n+区域202为正，将第一n+区域为负的b结构，是向内1μm、流动0.174A的计算结果。
b结构-2是和b结构-1施加的极性相反，第一n+区域201的宽度α1为3μm，第二n+区域202的宽度α2为51μm，将第一n+区域为正，将第二n+区域为负的b结构，是向内深度1μm，流动0.174A的计算结果。
以上三个各密度中所有的乘算b结构-1、b结构-2均为大于a结构的值。
这表明，无论第一n+区域201为正，还是第二n+区域202为正，任何极性中，b结构与a结构比，电子电流、空穴电流、再结合都分布在大的范围上，表示该量会相应提高电导率调制效率。另外，电流在大的区域流动表示温度降低，其量相应提高迁移率，并增加电流。
在此，图22(B)中，作为b结构-3在向第一n+区域201上施加正时，显示1A时b结构的计算结果。图22(A)的三个计算自计算能力的点均同一为0.174A进行了比较，实际的静电电流在静电电压700A、220pF、0Ω时，向内1μm为1A左右。通过仿真仅在第一n+区域201上施加正时可进行1A的计算，故显示其结果。
和图22(A)的b结构-2比较，b结构-3中，即使相同的极性在自0.174A至1A增加电流进行计算时，各乘算的值可增加一位或更多。
由此，如图22(C)，在利用保护元件200施加高的静电电压，比由图16及其示意图图19(B)显示的电流更多的静电电流流动时，只要绝缘区域203足够大，图16显示的q1区域(最高密度区域的10％程度的电流密度区域)就进一步向下方及与相对面OS相反侧的外侧方向上扩大，即，第二电流经路I2变大。第二电流经路I2越大，就越能将电导率调制效率升高，通过的电流就会增加，q1区域就向下方扩大，故第二电流经路I2扩大。由此，由于衬底结晶温度降低，故可使载流子的迁移率上升，更多地流动电流可进一步提高保护效果。
总之，b结构中，施加的静电的电压越高，电导率调制效率越上升，电流经路就更扩大，故可自动调整电导率调制效果。
另外，第一电流经路I1也在静电电压越高越深的位置流动电流，第二电流经路I2同样，可调整电导率调制效果。
从而，如后所述，只要充分确保可成为第二电流经路I2的绝缘区域203，则可构成保护被保护元件不被220pF、0Ω、2500V的静电击穿的结构。而且由于几乎没有寄生电容，故被保护元件的高频特性不恶化。即，通过在原静电击穿电压100V左右的元件连接寄生电容20fF的本保护元件可将静电击穿电压提高20倍以上。
在此，使用图23说明b结构的α1最好为5m以下的理由。图23是将图22的b结构-2中的电子电流密度变为第一n+区域201的宽度α1进行计算。
将第一n+区域201的宽度α1设为5μm以下时，则第二电流经路I2的比率急剧地上升。即，由于电流向水平方向和深度方向扩大，故相应地电导率调制效率上升，温度降低，为增加载流子的迁移率，电流值大幅地增加，作为保护元件的保护效果大幅增加。
在此，与图21显示的α1＝3μm的第二电流经路I2的比率为0.48相对，在上图23中相同的第一n+区域，第一n+区域的宽度3μm的点I2比率仅为0.3，图23为0.174A，图21为1A，故可知直至某一定电流值电流多的第二电流经路I2的比率变大。由于仿真大的设备时的计算能力的界限以0.174A进行了比较，只要是相对比较则由该电流值可充分比较。
其次说明在第一n+型区域201外侧要确保的绝缘区域203的宽度β。如上所述，第二电流经路I2在第一n+型区域201的与相对面OS相反侧的绝缘区域203上也扩大电流经路I2，故只要在此确保充分的宽度β的绝缘区域203即可。
参照图24说明b结构的β和静电击穿电压。充分确保绝缘区域203就充分确保能成为第二电流经路I2的区域，保护效果就高这一点如前所述。总之，如图2(A)的平面图所示，在与相对面OS相反侧确保规定的绝缘区域宽度β。图24(B)表示实际地变动β值、分析静电击穿电压的结果。
测定的被保护元件是将10KΩ电阻串联连接在栅极长0.5μm、栅极宽600μm的GaAsMESFET的栅极上的元件。保护元件200连接前，源极或漏极电极和电阻端之间的静电击穿电压为100V左右。其间串联连接b结构的保护元件200的第一n+型区域201和第二n+型区域202的两端，变化β值，测定静电击穿电压。第一n+型区域201和第二n+型区域202间的电容为20fF。
正如图24(B)显示的，将β增大至25μm时，静电击穿电压提高至2500V。图24(A)显示的β为15μm时的静电击穿电压为700V。这表示将静电电压自700V提高至2500V时，在第一n+型区域201中，第二电流经路I2向与相对面OS相反侧的外侧方向(B)延伸了15μm以上。
静电电压变高，相应地第二电流经路I2就扩大。总之，在未充分确保绝缘区域203时，第二电流经路I2的扩大受限制，但通过充分确保绝缘区域203可充分扩大第二电流经路I2。
即，b结构中，第一n+型区域201外侧的绝缘区域203宽度β为10μm以上，理想的是确保15μm以上，则可更加扩大第二电流经路I2，可更提高电导率调制效率。
在a结构中，连接保护元件时只能将高静电击穿电压提高2～3倍左右，在b结构中，在β为15μm时，静电击穿电压为700v，将β增至25μm时为2500v，确认静电击穿电压上升了25倍。即，在b结构中，只要确保规定的β，则与现有的保护元件相比至少也可流过10倍的电流。
如上所述，第一电流经路I1上流动的电流和第二电流经路I2上流动的电流大致同等，可流过现有的保护元件上流动的电流的至少10倍的电流，这表明流入第一电流经路I1、第二电流经路I2各电流经路的电流各自至少是现有的5倍。
这样，β最好为10μm以上，这意味着在芯片上集成保护元件200时，在第一n+型区域201外侧要确保宽度β的绝缘区域203来配置其它的构成元件或配线等。
同样的，如图25，为确保第二电流经路I2在深度方向最好也确保充分的绝缘区域。图25(A)是剖面图，在第一n+型区域201及第二n+型区域202下方确保规定深度δ的绝缘区域203。
在图25(B)中，假定第一n+型区域201为正，以220pF、0Ω施加700V的静电电压，进行在1μm内部流动1A的仿真，显示坐标X＝0μm中Y方向剖面的电子电流密度的曲线。由此曲线自表面向深度方向积分电子电流密度时，可知至深度(Y)19μm的积分(阴影线部分)是至整体50μm的积分的90％。即，绝缘区域203的深度δ最好为20μm以上。
以上说明了在保护元件200周边要确保的绝缘区域203的尺寸(β或δ)和第一n+型区域201的宽度(α1)，根据在芯片上的配置不同，有时不能确保充分的β或δ或相对面OS间的距离。
此时，如图26的平面图所示，将第一n+型区域201在自相对面OS分开的方向上设置延伸部300，在延伸部300和第二n+型区域之间的绝缘区域203之间确保规定的宽度γ的绝缘区域203。而后，只要在该绝缘区域203上形成作为电导率调制效率高的电子电流及空穴电流经路的第三电流经路I3即可。
第三电流经路I3利用延伸部30及第二n+型区域202间的绝缘区域203可确保更大的电流经路。图中是平面显示，但在与纸面垂直的方向(装置的深度方向)上也形成第三电流经路I3，故深度方向的电流也增加。另外，在相对面OS的深度方向(与纸面垂直方向)上形成第一电流经路I1及第二电流经路I2，保护元件的电流经路为第一、第二、第三电流经路I1～I3。
图26(B)显示实际测定γ和静电击穿电压的比较的值。被保护元件、保护元件200的连接方法和图24中变动β值测定静电击穿电压时相同。
正如图26(B)显示的，将γ增大至30μm时，静电击穿电压提高至1200V。γ为25μm时的静电击穿电压为700V。这表示在将静电电压自700V升高至1200V时第三电流经路I3在延伸部300和第二n+型区域间的所述绝缘区域上延伸25μm以上。
这样，即使在设置延伸部300的情况下，静电电压越高，电流经路I3越大，可将电导率调制效率更加升高。总之，可根据施加的静电电压自动调整电导率调制效果。由此，可使绝缘区域的温度降低，载流子的迁移率更加升高，故更多流动电流，提高保护效果。
即，延伸部300最好也在周围确保充分的绝缘区域203，通过充分确保γ，可确保第三电流经路I3充分扩大的空间，可更多流动与静电电压对应的静电电流。因此，宽度γ最好为10μm以上，20μm以上更好。另外，延伸部300的两方的侧面侧只要确保γ，则更提高效果。
另外，在确保β的基础上确保γ最好，即使β不充分也可通过确保γ提高保护元件的效果。
图27中显示第一n+型区域201及第二n+型区域202均为5μm以下时(以下称c结构)的电流经路的示意图。
c结构是将b结构中的第二n+型区域202的宽度α2缩小至和第一bn+型区域α1同等的结构，相互间隔4μm左右对向配置，将绝缘区域203配置在周围。在c结构中也形成第一电流经路I1及第二电流经路I2。
第一电流经路I1自衬底表面形成于第一及第二n+型区域的相对面OS间及两区域的底面附近间的绝缘区域203上，作为电子电流及空穴电流的经路。
第二电流经路I2迂回于比第一及第二n+型区域更深的区域，达至与相互的两区域的相对面OS相反侧的侧面而形成。即，第一n+型区域201、第二n+型区域202均可将与相对面OS相反的外侧的侧面作为电流经路利用，在比第一电流经路I1更深的区域形成第二电流经路I2。
另外，如图28，第一n+型区域201也可以在自相对面OS分开的方向设置延伸部300a，在延伸部300a和第二n+型区域202的绝缘区域上形成作为引起电导率调制的电子电流及空穴电流经路的第三电流经路I3。
另外，同样，第二n+型区域202也可以在自相对面OS分开的方向设置延伸部300b，在延伸部300b和第一n+型区域201的绝缘区域形成作为引起电导率调制的电子电流及空穴电流经路的第三电流经路I3。
延伸部300a、300b可设在一方，也可在两区域上设置。另外，如图所示，使它们在自相对面OS分开的方向上弯曲也可以。由此，如图28，形成电流经路I3，故电流值增加，保护效果增大。
另外，β、γ、δ的值最好是上述的值，即使是其以下，和a结构比较，也可确保更大的电流经路，但最好尽量形成确保各值的图案。
即，在构成保护元件200的第一n+型区域201(c结构的情况下第二n+型区域202也同样)周围的绝缘区域203上确保不阻碍第二电流经路I2或第三电流经路I3的充分的空间(β、γ)，保护元件200连接的被保护元件或其它的构成元件及配线等在自第一n+型区域201向外侧分开10μm程度以上配置即可。另外，由于芯片端部也阻碍电流经路，故在第一n+型区域201为配置在芯片端部的图案时，将至芯片端部的距离确保为10μm程度以上即可。
参照图4及图13的开关电路装置说明保护元件200的图案。
在图4的开关电路装置中，例如，在输出端子焊盘O1和输出端子焊盘O2上连接保护元件200。如上所述，在各焊盘70的近旁配置高浓度杂质区100b，各焊盘70的最下面的栅极金属层68形成GaAs半绝缘性衬底和肖脱基结，高浓度杂质区域100b和各焊盘70形成肖脱基结。
即，在图4中，通过将电阻R3及R4分别配置在输出端子焊盘O1及O2附近，构成电阻R3、R4的N+型区域和焊盘周边的高浓度杂质区域100b的间隔距离成为4μm，并在周围配置绝缘区域203而成为保护元件200。电阻R3及R4的一部分是第一n+型区域201，输出端子焊盘O1、O2周边的高浓度杂质区域100b的一部分是第二n+型区域202。另外，高浓度杂质区域100b作为保护元件200和输出端子焊盘O1连接，即，α2的宽度为扩大的b结构。即，在开关电路装置的控制端子-输出端子间并列连接保护元件200。
在该图案中，电阻R3及R4的宽度是α1，使其为5μm以下。
另外，配置其它的构成要素，将作为第一n+型区域201的电阻R3、R4外侧的绝缘区域203的宽度β确保为10μm以上。该图案的情况下β端是芯片端，将自电阻R3、R4至芯片端的距离β确保19μm以上。
但是在图4中，有β不能确保为10μm以上情况，因此流经电流经路I2的电流变少。作为其对策设置延伸在保护元件200的第一n+型区域201的一部分的延伸部300，在延伸部300和第二n+型区域202间的绝缘区域203上确保形成第三电流经路I3的区域。
图4的图案中，在电阻R3和高浓度杂质区域100b间的绝缘区域203上，在和各个区域直交的方向上作为γ，通过确保其宽度为10μm以上，电阻R3和R4以及高浓度杂质区域100间的绝缘区域203成为电流经路I3。即，即使不能充分确保第二电流经路I2，也形成第三电流经路I3，对于静电充分保护开关电路装置的控制端子-输出端子间的肖脱基结。
另一方面，图13的开关电路装置和图4相同，在输出端子焊盘O1及输出端子焊盘O2上连接保护元件200。在图13的开关电路装置中，在各电极焊盘70周边配置有形成焊盘和肖脱基结的周边n+型区域160。
即，图13中，通过将电阻R3及R4分靠近接输出端子焊盘O1及O2而配置，构成电阻R3、R4的N+型区域和周边n+型区域160的间隔距离为4μm，在周围配置绝缘区域203成为保护元件200。电阻R3及R4的一部分是第一n+型区域201，输出端子焊盘O1、O2周边n+型区域160的一部分是第二n+型区域202。即，在开关电路装置的控制端子-输出端子间并列连接保护元件200。
该图案中，电阻R3及R4的宽度是α1，使其为5μm以下。另外，图13的图案中第二n+型区域202不在焊盘下全面，而仅在周边部。但是，如上述，在该图案的情况下由于没有将与相对面OS相反的侧面作为第二电流经路I2而利用，故该情况b为结构。
在该图案中，将作为第一n+型区域201的电阻R3、R4的外侧的绝缘区域203的宽度β确保为10μm以上，而配置其它的构成要素。该图案的情况下β端是芯片端，自电阻R3、R4至芯片端的距离β确保为10μm以上。
另外，在β不能确保为10μm以上时，例如在第一n+型区域201上设置延伸部300，在延伸部300和第二n+型区域202之间的绝缘区域203上形成电流经路I3。
这样，本实施例的保护元件200使第一N+型区域201及第二N+型区域中至少任何一方的高浓度区域的宽度为5μm以下，在周围确保充分的绝缘区域(β、γ)，并在作为被保护元件的两端子间配置。
以上绝缘区域203是以GaAs的情况作为例子进行说明，绝缘区域203如上所述，为在衬底上注入、扩散杂质从而绝缘化的区域，在该情况下也可以利用硅衬底进行实施。
发明效果
如上述的，本发明得到以下的效果。
第一，利用开关电路装置的构成要素，由于在电阻的图案上下功夫可连接保护元件。由此，将并联FET的栅电极及源极之间或栅电极及漏极电极之间的静电击穿电压和保护元件连接前相比可提高20v以上，可使作为开关电路装置的静电击穿电压为200V以上。
第二，通过将电极焊盘的一部分作为连接保护元件的金属电极而使用，或者，通过在电极焊盘和划线间配置保护元件，可抑制由于连接保护元件所导致的芯片内的面积的增大。
第三，为提高绝缘，可将焊盘周边设置的高浓度区域作为保护元件的一个端子，从而实现了绝缘的提高和静电击穿电压的提高。
第四，保护元件由高浓度区域-绝缘区域-高浓度区域构成，由于没有pn结合，故不产生保护元件自身的寄生电容。可与开关电路装置和同一衬底上制作保护元件，几乎不产生寄生电容的增加，从而不恶化现有的高频特性，可防止开关电路装置的并联FET的静电击穿。
第五，通过在和开关电路装置的端子连接的焊盘处近接地连接保护元件，可在静电能量的施加之后立刻放电，可进一步提高静电击穿电压。
第六，通过在自开关电路装置端子至动作区域的经路途中连接保护元件，可最有效地对于静电击穿，保护动作区域中容易被静电击穿的接合。
第七，由于保护元件将静电能量放电的面和作为水平面的保护二极管不同，为垂直面，故几乎不导致芯片面积的增大，可以集成化。
第八，保护元件200通过使作为保护元件端子的第一N+型区域201及第二N+型区域中至少任何一方的高浓度区域的宽度为5μm以下，在绝缘区域203上形成第二电流经路I2，电子电流、空穴电流、再结合中的任何一个都在扩大的区域分布，从而电导率调制效率变高。
第九，利用第二电流经路I2，在扩大的区域分布电流，所以温度降低，载流子的迁移率上升，进一步增加了电流。
第十，利用第二电流经路I2，施加的静电电压越高，电导率调制效率逐渐提高，由于电流经路扩大为很大，故可自动调整电导率调制效果。
第十一，由于作为保护元件的一方的端子的高浓度区域的宽度为5μm以下，故静电电压越高第一电流经路I1在越深的位置流动电流，与第二电流经路I2相同，可自动调整电导率调制效果。
第十二，通过充分确保作为第二电流经路I2而得到的绝缘区域203，可将静电击穿电压提高20倍以上。
第十三，在b结构中，确保第一N+型区域201的外侧的绝缘区域203宽度β为10μm以上，从而更加扩大了第二电流经路I2，并更加提高了电导率调制效率。具体地说，如果将β确保为25μm，则与a结构的保护元件相比至少可通过约10倍的电流。
第十四，利用芯片上的配置，在不能充分确保β或δ或相对面OS间的距离时，在从相对面OS将第一N+型区域201分开的方向上设置延伸部300，在延伸部300和其它的构成要素之间确保宽度(γ)为10μm以上的绝缘区域203，并在延伸部300和第二N+型区域202之间形成电导率调制效率高的作为电子电流及空穴电流的经路的第三电流经路I3。
由此，在延伸部300及第二N+型区域202之间，可确保更大的电流经路。由于在装置的深度方向上形成第三电流经路I3，故深度方向的电流也增加。

Claims (35)

1、一种开关电路装置，其包括：衬底上的绝缘区域；第一及第二FET，其设有与所述衬底上设置的沟道区域表面连接的源极、栅电极及漏极电极；共通输入端子，其共通连接在所述第一及第二FET的源极或漏极电极上；第一及第二输出端子，其各自连接在所述第一及第二FET的漏极电极或源极上；第一及第二控制端子，其各自连接在所述第一及第二FET的栅电极之任何一个上；连接装置，其连接所述两控制端子和所述栅电极；第三及第四FET，其使所述第一及第二输出端子各自和源极或漏极电极连接，将漏极电极或源极和高频GND端子连接，将栅电极分别和第二或第一控制端子连接，
其特征在于，在第一高浓度杂质区域和第二高浓度杂质区域之间配置所述绝缘区域的保护元件并联连接在所述第三及第四FET中至少一个FET的所述栅电极及源极之间或所述栅电极及漏极电极之间，由所述保护元件使自外部施加在所述栅电极和源极之间或所述栅电极和漏极电极之间的静电能量放电，将到达所述栅电极和源极极之间或所述栅电极和漏极电极之间的静电能量衰减为不超出所述电极间的静电击穿电压的程度。
2、如权利要求1所述的开关电路装置，其特征在于，使所述至少一个FET的所述栅电极及源极之间或所述栅电极及漏极电极之间的静电击穿电压和连接所述保护元件前相比，提高20V以上。
3、如权利要求1所述的开关电路装置，其特征在于，所述开关电路装置的静电击穿电压在200V以上。
4、如权利要求1所述的开关电路装置，其特征在于，所述保护元件沿所述至少一个输出端子连接的焊盘的至少一边配置。
5、如权利要求1所述的开关电路装置，其特征在于，所述第一高浓度杂质区域和所述至少一个控制端子连接的焊盘或连接在焊盘上的配线连接。
6、如权利要求1所述的开关电路装置，其特征在于，所述第一高浓度杂质区域是连接所述至少一个控制端子连接的焊盘和至少一个FET的所述栅电极的电阻的一部分。
7、如权利要求1所述的开关电路装置，其特征在于，所述第二高浓度杂质区域和所述至少一个输出端子连接的焊盘或与焊盘连接的配线连接。
8、如权利要求1所述的开关电路装置，其特征在于，所述第二高浓度杂质区域是设于所述至少一个输出端子的焊盘或焊盘上连接的配线的周边或者所述焊盘或所述配线的下方的第三高浓度杂质区域的一部分。
9、如权利要求1所述的开关电路装置，其特征在于，所述绝缘区域是衬底上设置的杂质注入区域。
10、如权利要求1所述的开关电路装置，其特征在于，所述绝缘区域是半绝缘衬底的一部分。
11、如权利要求1所述的开关电路装置，其特征在于，所述绝缘区域的杂质浓度为1×1014cm-3以下。
12、如权利要求1所述的开关电路装置，其特征在于，所述保护元件的第一及第二高浓度杂质区域以可通过静电能量的距离分开。
13、如权利要求1所述的开关电路装置，其特征在于，所述第一及第二高浓度杂质区域的杂质浓度都在1×1017cm-3以上。
14、如权利要求1所述的开关电路装置，其特征在于，所述绝缘区域的电阻率为1×103Ω·cm以上。
15、如权利要求1所述的开关电路装置，其特征在于，所述第一及第二高浓度杂质区域的至少一方和金属电极连接，且所述金属电极和所述各端子连接的焊盘或与该焊盘连接的配线的至少一个连接。
16、如权利要求15所述的开关电路装置，其特征在于，所述金属电极和所述第一及第二高浓度杂质区域的至少一方形成肖脱基结。
17、如权利要求15所述的开关电路装置，其特征在于，所述金属电极在据第一及/或第二高浓度杂质区域端部0μm～5μm的外侧和所述绝缘区域表面形成肖脱基结。
18、如权利要求1所述的开关电路装置，其特征在于，所述FET是MESFET、结型FET或HEMT。
19、如权利要求1所述的开关电路装置，其特征在于，所述保护元件包括：第一高浓度杂质区域，其具有两个侧面；第二高浓度杂质区域，其与所述第一高浓度杂质区域的一个侧面相对配置，与该第一高浓度杂质区域相比，其宽度足够宽；绝缘区域，其配置在所述第一及第二高浓度杂质区域的周围；第一电流经路，作为电子电流及空穴电流的经路，其形成在所述第一及第二高浓度杂质区域的相对面之间及该两区域的底面附近间的所述绝缘区域上；第二电流经路，作为电子电流及空穴电流的经路，其形成于自所述第二高浓度杂质区域、在与所述第一及第二高浓度杂质区域相比足够深的区域环绕、直至所述第一高浓度杂质区域的另一侧面的所述绝缘区域上。
20、如权利要求19所述的开关电路装置，其特征在于，所述第一高浓度杂质区域设置有延伸部，在该延伸部和所述第二高浓度杂质区域之间的所述绝缘区域形成作为电子电流及空穴电流经路的第三电流经路。
21、如权利要求1所述的开关电路装置，其特征在于，所述保护元件包括：第一高浓度杂质区域，其具有两个侧面；第二高浓度杂质区域，其具有两个侧面，并以和所述第一高浓度杂质区域相同的宽度，和该区域相互使一个侧面相对配置；绝缘区域，其配置在所述第一及第二高浓度杂质区域的周围；第一电流经路，作为电子电流及空穴电流的经路，其形成在所述第一及第二高浓度杂质区域的相对面之间及该两区域的底面附近间的所述绝缘区域上；第二电流经路，作为电子电流及空穴电流的经路，其形成在自所述第二高浓度杂质区域的另一侧面、在与所述第一及第二高浓度杂质区域相比足够深的区域环绕、直至所述第一高浓度杂质区域的另一侧面的所述绝缘区域上。
22、如权利要求21所述的开关电路装置，其特征在于，所述第一高浓度杂质区域设置有延伸部，在该延伸部和所述第二高浓度杂质区域之间的所述绝缘区域设置作为电子电路及空穴电流经路的第三电流经路。
23、如权利要求21所述的开关电路装置，其特征在于，所述第二高浓度杂质区域设置有延伸部，在该延伸部和所述第一高浓度杂质区域之间的所述绝缘区域设置作为电子电路及空穴电流经路的第三电流经路。
24、如权利要求19或21所述的开关电路装置，其特征在于，所述第一高浓度杂质区域宽度为5μm以下。
25、如权利要求19或21所述的开关电路装置，其特征在于，所述第二电流经路具有比所述第一电流经路高得多的电导率调制效率。
26、如权利要求19或21所述的开关电路装置，其特征在于，通过所述第二电流经路的电流值等于或大于通过所述第一电流经路的电流值。
27、如权利要求19或21所述的开关电路装置，其特征在于，第二电流经路自所述第一高浓度杂质区域的所述另一侧面确保10μm以上的宽度而形成。
28、如权利要求19或21所述的开关电路装置，其特征在于，所述第二电流经路自所述第一及第二高浓度杂质区域底部向深度方向确保20μm以上的宽度而形成。
29、如权利要求19或21所述的开关电路装置，其特征在于，所述第二电流经路随着所述静电能量的增加，电流经路大幅度扩展，从而提高电导率调制效率。
30、如权利要求19或21所述的开关电路装置，其特征在于，所述第一高浓度杂质区域和第二高浓度杂质区域之间的电容为40fF以下，通过将所述第一及第二高浓度杂质区域连接，和连接前相比，静电击穿电压提高10倍以上。
31、如权利要求20、22或23中任一项所述的开关电路装置，其特征在于，所述第三电流经路具有比所述第一电流经路高得多的电导率调制效率。
32、如权利要求20、22或23中任一项所述的开关电路装置，其特征在于，所述第三电流经路自所述延伸部的侧面确保10μm以上的宽度而形成。
33、如权利要求20、22或23中任一项所述的开关电路装置，其特征在于，所述第三电流经路随着所述静电能量的增加，电流经路大幅度扩展，从而提高电导率调制效率。
34、如权利要求1所述的开关电路装置，其特征在于，所述保护元件具有第一高浓度杂质区域、第二高浓度杂质区域和在所述第一及第二高浓度杂质区域周围接触配置的绝缘区域，所述第一及第二高浓度杂质区域的至少一个区域中，与所述两高浓度杂质区域相对的面相反侧的所述绝缘区域确保10μm以上。
35、如权利要求1所述的开关电路装置，其特征在于，所述保护元件具有第一高浓度杂质区域、第二高浓度杂质区域和在所述第一及第二高浓度杂质区域周围接触配置的绝缘区域，在所述第一及第二高浓度杂质区域相对的面的延伸方向上确保10μm以上所述绝缘区域。
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