CN110476209A - 三维存储器件中的存储器内计算 - Google Patents

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Abstract

本公开提供一种三维(3D)存储器件。示例性3D存储器件包括3D NAND存储阵列和在同一芯管芯上耦合到3D NAND存储阵列的管芯上数据处理电路。该管芯上数据处理电路从输入/输出(I/O)接口接收用于对存储在3D NAND存储阵列中的数据执行操作的控制指令。该管芯上数据处理电路还基于该控制指令提取来自3D NAND存储阵列的数据，并对提取的数据执行操作。此外，该管芯上数据处理电路将该操作结果返回到I/O接口。

Description

三维存储器件中的存储器内计算
背景技术
本公开的实施例涉及三维(3D)存储器件及其制造方法。
通过改进工艺技术、电路设计、编程算法、和制造工艺，使平面存储单元缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且昂贵。结果，平面存储单元的存储密度接近上限。
3D存储架构能够解决平面存储单元中密度限制。3D存储架构包括存储阵列和用于控制进出该存储阵列的信号的外围装置。
发明内容
本文中公开了具有管芯上(on-die)数据处理能力的3D存储器件的实施例。
在一个示例中，3D存储器件包括3D NAND存储阵列和在同一芯上耦合到所述3DNAND存储阵列的管芯上数据处理电路。其中管芯上数据处理电路被配置为从输入/输出(I/O)接口接收用于对存储在3D NAND存储阵列中的数据执行操作的控制指令。管芯上数据处理电路还配置为基于所述控制指令从所述3D NAND存储阵列提取所述数据以及对所提取的数据执行操作。此外，管芯上数据处理电路被配置为将所述操作的结果返回给I/O接口。
在另一个示例中，一种操作三维(3D)存储器件上的数据处理单元的系统，包括：主机和具有多个NAND存储单元并且被耦合到所述主机的存储单元。所述数据处理单元被耦合到同一芯片上的存储单元，所述数据处理单元被配置为从所述主机接收用于对存储在所述NAND存储单元中的数据执行操作的控制指令。所述数据处理单元基于所述控制指令从所述NAND存储单元提取数据，对所提取的数据执行所述操作。此外所述数据处理单元将所述操作的结果返回到所述主机。
在又一个示例中，一种用于操作三维(3D)存储器件上的逻辑电路的方法，包括：从输入/输出(I/O)接口接收用于对存储在3D存储器件中的数据执行操作的控制指令。该方法还包括基于所述控制指令，与所述3D存储器件处在同一芯片上的逻辑电路从所述3D存储器件提取所述数据。该方法进一步包括由所述逻辑电路对所提取的数据执行所述操作和由所述逻辑电路将所述操作的结果返回I/O接口。
附图说明
被并入本文并形成说明书一部分的附图阐明本公开的实施例，并且与说明书一起进一步用以解释本公开的原理并使相关领域的技术人员能够实现并使用本公开。
图1A示出了根据一些实施例的带有数据处理电路的示例性3D存储器件的横截面示意图；
图1B示出了根据一些实施例的带有数据处理电路的另一示例性3D存储器件的横截面示意图；
图2示出了根据一些实施例的具有外围电路和数据处理电路的示例性半导体结构的平面示意图；
图3示出了根据一些实施例的带有数据处理电路的示例性3D存储器件的横截面；
图4示出了根据一些实施例的带有数据处理电路的另一示例性3D存储器件的横截面；
图5A至图5C示出了根据一些实施例的用于形成具有外围电路和数据处理电路的示例性半导体结构的制造工艺；
图6A和图6B示出了根据一些实施例的用于形成具有3D NAND存储串的示例性半导体结构的制造工艺；
图7A和图7B示出了根据一些实施例的用于形成带有数据处理电路的示例性3D存储器件的制造工艺；
图8示出了根据一些实施例的具有3D存储器件的示例性系统的示意框图，该3D存储器件带有数据处理电路；
图9示出了根据一些实施例的具有3D存储器件的示例性系统的示意框图，该3D存储器件带有数据处理电路；
图10是根据一些实施例的用于操作带有数据处理电路的3D存储器件的示例性方法的流程图；
图11是根据一些实施例的用于形成带有数字处理电路的3D存储器件的示例性方法的流程图。
将参考附图来描述本公开的实施例。
具体实施方式
尽管讨论了具体配置和布置，但应该理解，这么做仅仅出于说明的目的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可使用其他的配置和布置。对于相关领域的技术人员将是显而易见的，本公开还可用于各种其他应用中。
应注意，说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用表示所描述的实施例可包括特定的特征、结构、或特性，但是未必每个实施例都包括该特定的特征、结构、或特性。而且，这样的短语未必指代同一个实施例。此外，当结合实施例描述特定的特征、结构、或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构、或特性将在相关领域的技术人员的知识范围内。
一般而言，可至少部分地从上下文中的使用来理解术语。例如，至少部分地取决于上下文，本文所使用的术语“一个或多个”可用来以单数意义描述任何特征、结构、或特性，或者可用来以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，再一次，诸如“一个”或“所述(该)”的术语可被理解来传达单数用法或传达复数用法。另外，还是至少部分地取决于上下文，术语“基于”可被理解为未必旨在传达一组排他性因素，相反可以允许存在其他的未必明确表述的因素。
应该容易理解，本公开中“在……之上”、“在……上方”和“在……正上方”应以最宽泛的方式来解释，使得“在……之上”不仅意味着“直接在某物上”，而且包括其间具有中间特征或层的“在某物上”的含义，并且“在……上方”或“在……正上方”不仅意味着“在某物上方”或“在某物正上方”的含义，而且还可包括其间没有中间特征或层的“在某物上方”或“在某物正上方”的含义(即，直接在某物上)。
此外，为了便于描述如图所示的一个元件或特征与另一个(或多个)元件或特征的关系，可在本文中使用诸如“在……之下”、“在……下方”、“下端”、“在……上方”、“上端”等空间相对术语。除了图中所述的方向外，空间相对术语旨在涵盖器件在使用中或操作中的不同方向。所述装置可以其他方式定向(旋转90度或沿其他方向)并且同样可相应地解释本文中使用的空间相对描述词。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可被图案化。添加在衬底顶部上的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料形成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可在整个下方结构或上方结构延伸，或者可以具有比下方或上方结构的范围小的范围。此外，层可以是均质或非均质连续结构的区域且厚度小于该连续结构的厚度。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一对水平平面之间。层可以横向延伸、垂直延伸和/或沿锥形表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或过孔接触部)以及一个或多个介电层。
如本文所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设定的部件或工艺操作的特征或参数的期望值或目标值、以及高于和/或低于期望值的值的范围。该值的范围可以是由于制造工艺或公差的轻微变化而引起。如本文所使用的，术语“约”表示可基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可表示给定量的值，该给给定量的值例如在该值的10％-30％内变化(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“3D存储器件”是指在横向取向的衬底上具有垂直取向的存储单元晶体管的串(在本文中称为“存储串”，例如NAND存储串)的半导体设备，使得存储串相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”表示名义上垂直于衬底的横向表面。
在传统的3D存储器件中，在同一平面上存储阵列器件外部形成的外围电路会占据器件芯片的大量面积，从而导致低阵列效率、大管芯尺寸、和高成本。而且，与处理存储阵列器件相关联的热预算限制外围电路的性能要求，使得难以实现3D存储器件的高输入/输出(I/O)速度。此外，传统的3D存储器件依赖于外部设备(例如与存储器件不在同一芯管芯上)以执行数据处理操作。结果是，存储在3D存储器件上的数据在由外部数据处理设备处理之前需要通过I/O接口(例如数据总线)被加载到外部数据处理设备中，对I/O接口造成沉重负担，尤其是当数据量很大时。因此，I/O接口通常成为限制主机系统总吞吐量的瓶颈。
由于诸如体积和成本的考虑，数据处理电路通常不在诸如嵌入式多媒体存储卡(eMMC)或通用闪存存储(UFS)这样的存储封装中形成。在这样的存储封装中通常不能执行管芯上或存储器内数据处理操作。结果是，这些存储封装中高速数据处理会被限制。在另一个示例中，存储器件会使用大量资源(例如数据缓冲器和数据总线)以通过I/O接口将数据发送到外部数据处理设备。这会减慢其他操作。会限制存储器件的整体性能。
依照本公开的各种实施例，提供了一种具有管芯上、存储器内数据处理电路(例如能够执行数据处理操作的逻辑电路)的3D存储器件，该3D存储器件具有提高的I/O速度、吞吐量、和存储密度。管芯上数据处理电路能与3D存储器件的外围电路在同一芯管芯上形成。可在未被外围电路占用的区域放置管芯上处理电路(例如与外围电路相邻的备用空间)，并且因此，不需要形成额外的空间。管芯上数据处理电路能够对存储在3D存储器件的存储单元中的数据进行高速数据处理操作。在一个实施例中，管芯上数据处理电路被配置为对存储在本地存储阵列中的数据执行诸如搜索、加密、和预处理的逻辑操作，并且将操作结果返还给I/O接口，而不是将整个底层数据(underlying data)加载到I/O接口。管芯上数据处理电路因此能改善I/O吞吐量。
图1A示出了根据一些实施例的带有数据处理电路的示例性3D存储器件100的横截面示意图。如本文所使用的，数据处理电路指的是被配置为对底层数据执行诸如搜索、加密、和/或预处理的数据处理操作的逻辑电路。3D存储器件100表示非单片3D存储器件的示例。术语“非单片”意味着能在不同的衬底上单独形成3D存储器件100的部件(例如外围电路/数据处理电路和3D NAND存储器)，然后可联接所述部件以形成3D存储器件。3D存储器件100可包括第一半导体结构102，其包括外围电路和一个或多个数据处理电路。外围电路和数据处理电路都可用先进逻辑工艺(例如，90nm，80nm，65nm，55nm，45nm，40nm，32nm，28nm，22nm，20nm，16nm，14nm，10nm，7nm，5nm，3nm等的技术节点)来实施以实现高速。在一些实施例中，第一半导体结构102中的外围电路和(一个或多个)数据处理电路使用互补金属氧化物半导体(CMOS)技术。
在一些实施例中，外围电路包括用于促进3D存储器件100的操作的任何适当的数字、模拟、和/或混合信号外围电路。例如，外围电路可包括页缓冲器、解码器(例如行解码器和列解码器)、读出放大器，驱动器，电荷泵，电流或电压参考或电路的任何有源或无源部件(例如晶体管，二极管，电阻器或电容器)。数据处理电路与外围电路被集成在同一管芯上，使得能够进行存储器内计算和数据处理。数据处理电路可与外围电路一起被嵌入。外围电路提供了与存储器件100的基于存储的操作更接近的功能，而数据处理电路提供计算能力以对存储在3D存储器件100中的数据实现基于算法的操作。
3D存储器装置100也可包括第二半导体结构104，其包括3D NAND存储串的阵列。也就是说，第二半导体结构104可以是NAND闪存器件，其中以NAND存储串的阵列的形式提供存储单元。在一些实施例中，取决于NAND技术(例如存储堆叠层中的级/层levels/tiers的数量)，3D NAND存储串通常由32至256个NAND存储单元组成。可将3D NAND存储串组织成页，然后将这些页组织成存储块，在该存储块中将每个3D NAND存储串连接到称为位线(BL)的单独线。可通过控制栅极由字线(WL)连接3D NAND存储串中具有相同位置的所有单元。在一些实施例中，存储片包含通过相同位线连接的一定数量的存储块。第二半导体结构104可包括一个或多个存储片，并且需要执行所有读/写/擦除操作的外围电路可包括在第一半导体结构102中。
如图1A中所示，3D存储器件100还包括垂直地在第一半导体结构102和第二半导体结构104之间的键合界面106。如以下详细描述的，第一和第二半导体结构102和104可被单独制造(和在一些实施例中平行制造)使得制造第一和第二半导体结构102和104中的一个的热预算不限制制造第一和第二半导体结构102和104中的另一个的工艺。此外，与电路板上的长距离的片到片数据总线相反，可穿过键合界面106形成大量互连(例如通过混合键合的键合接触部)，以在第一半导体结构102和第二半导体结构104之间形成直接的短的电连接，从而消除芯片界面延迟并实现具有降低的功耗的高速I/O吞吐量。第二半导体结构104中的3D NAND存储串的阵列与第一半导体结构102中的数据处理电路之间的数据传输可通过跨越键合界面106的互连(例如，通过混合键合的键合接触部)来执行。此外，通过垂直集成第一和第二半导体结构102和104，可减小芯片尺寸，并且可增加存储单元密度。
应理解，堆叠的第一和第二半导体结构102和104的相对位置不受限制。图1B示出了根据一些实施例的带有数据处理电路的另一个示例性3D存储器件101的横截面示意图。与图1A中的3D存储器件100不同，图1A中包括3D NAND存储串的阵列的第二半导体结构104位于包括外围电路和数据处理电路的第一半导体结构102的上方，在图1B中的3D存储器件100中，包括外围电路和数据处理电路的第一半导体结构102位于包括3D NAND存储串的阵列的第二半导体结构104上方。然而，在3D存储器件101中，键合界面106垂直地形成在第一和第二半导体结构102和104之间。根据一些实施例，通过键合(例如混合键合)垂直地联接第一和第二半导体结构102和104。可通过跨越键合界面106的互连(例如经由混合键合的键合接触部)执行第二半导体结构104中的3D NAND存储串的阵列与第一半导体结构102中的数据处理电路之间的数据传输。
图2示出了根据一些实施例的具有外围电路和数据处理电路的示例性半导体结构200的平面示意图。半导体结构200可以是第一半导体结构102的一个示例。半导体结构200可包括用于控制和感测3D NAND存储器件的外围电路，该外围电路包括字线驱动器202、页缓冲器204、和任何其他适合的电路。半导体结构200还可包括数据处理电路206，数据处理电路206与外围电路在同一管芯上，并且使用与制造外围电路相同的逻辑工艺来制造。图2示出了外围电路(例如字线驱动器202、页缓冲器204)和数据处理电路206的示例性布局，其中在同一平面上的不同区域中形成外围电路(例如字线驱动器202、页缓冲器204)和数据处理电路206。例如，可在外围电路(例如字线驱动器202、页缓冲器204)之外形成数据处理电路206。应当理解，半导体结构200的布局不限于图2中的示例性布局。在一些实施例中，在同一平面的非重叠区域中形成外围电路(例如字线驱动器202和页缓冲器204)和数据处理电路206。在一些实施例中，在平面上，在不用于形成外围电路的空间中形成数据处理电路206。在一些实施例中，外围电路(例如字线驱动器202和页缓冲器204)和数据处理电路206一个被堆叠在另一个上，即在不同的平面上。例如，可在外围电路(例如字线驱动器202、页缓冲器204)之上或之下形成数据处理电路206(例如逻辑门阵列)以进一步减小芯片尺寸。
图3示出了根据一些实施例的带有数据处理电路的示例性3D存储器件300的横截面。作为以上关于图1A所述的3D存储器件100的一个示例，3D存储器件300是非单片3D存储器件，其包括第一半导体结构302和堆叠在第一半导体结构302之上的第二半导体结构304。在第一和第二半导体结构302和304之间的键合界面306处，第一和第二半导体结构302和304接合。如图3中所示，第一半导体结构302可包括衬底308，该衬底308可包括硅(例如单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、或任何其他适合的材料。
3D存储器件300的第一半导体结构302可包括位于衬底308上方的器件层310。应注意，在图3中添加x和y轴以进一步示出3D存储器件300中部件的空间关系。衬底308包括在x方向上(横向方向或宽度方向)横向延伸的两个横向表面(例如顶表面和底表面)。如本文所使用的，当衬底在y方向上(垂直方向或厚度方向)被置于半导体器件(例如3D存储器件300)的最低平面中时，半导体器件(例如3D存储器件300)的一个部件(例如层或器件)是否位于另一个部件(例如层或器件)“之上”、“上方”、或“下方”，是在y方向上相对于半导体器件的衬底(例如衬底308)来确定的。本公开至始至终应用描述空间关系的相同的注解法。
在一些实施例中，器件层310包括位于衬底308上的外围电路312。器件层310也包括位于衬底308上和外围电路312外部的数据处理电路314。在一些实施例中，外围电路312包括形成用于促进3D存储器件300的操作的任何适合的数字、模拟、和/或混合信号外围电路的多个外围晶体管316，3D存储器件300包括但不限于页缓冲器、解码器(例如行解码器和列解码器)、感测放大器、驱动器、电荷泵、电流或电压参考。外围晶体管316可在衬底308“之上”形成，其中外围晶体管316的全部或一部分在衬底308中(例如在衬底308的顶表面下方)形成和/或直接在衬底308之上形成。隔离区(例如浅沟槽隔离(STI))和掺杂区(例如外围晶体管316的源区和漏区)也可在衬底308中形成。
在一些实施例中，数据处理电路314包括多个晶体管318(例如MOSFET)。在一些实施例中，晶体管318可形成现场可编程门阵列(FPGA)的逻辑门。在一些实施例中，晶体管318可以是能够执行计算、数据操作、和/或逻辑操作的专用集成电路(ASIC)、微控制器单元(MCU)、或其他数据处理电路的一部分。在一些实施例中，在衬底308“之上”形成晶体管318，其中晶体管318的全部或一部分可在衬底308中(例如在衬底308的顶表面下方)形成和/或直接在衬底308之上形成。隔离区(例如浅沟槽隔离(STI))和掺杂区(例如晶体管318的源区和漏区)也可在衬底308中形成。如图3中所示，晶体管318和外围晶体管316可在同一平面例如在衬底308上的不同区域中形成。也就是说，可在衬底308上形成外围电路312的区域之外形成晶体管318。为了便于说明，图3仅描绘了有限数量的晶体管318。电极接触部320可将一个或多个晶体管318连接(例如经由MOSFET的电极)到键合接触部326以促进数据处理电路314和第二半导体结构304中的存储阵列之间穿过键合界面306进行数据通信。应理解，图3中的配置，例如晶体管318的布局和晶体管318与键合接触部326之间的连接不反映晶体管和其他部件之间的实际布局和电连接。
在一些实施例中，3D存储器件300的第一半导体结构302还包括位于器件层310上方的互连层322，以将电信号传输到外围电路312和数据处理电路314以及传输来自外围电路312和数据处理电路314的电信号。互连层322可包括多个互连(本文中也称为“接触部”)，该互连包括横向互连线和垂直互连通路(过孔)接触部。如这里所使用的，术语“互连”可宽泛地包括任何适当类型的互连，比如中道工序(MEOL)互连和后道工序(BEOL)互连。互连层322还可包括一个或多个层间介电(ILD)层(也称为“金属间介电(IMD)层”)，其中可形成互连线和过孔接触部。也就是说，互连层322可包括多个ILD层中的互连线和过孔接触部。互连层322中的互连线和过孔接触部可包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、硅化物、或其任何组合。互连层322中的ILD层可包括介电材料，介电材料包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质、或其任何组合。
如图3中所示，3D存储器件300的第一半导体结构302还可包括位于键合界面306处的和位于互连层322与器件层310(包括外围电路312和数据处理电路314)上方的键合层324。键合层324可包括多个键合接触部326和电隔离键合接触部326的电介质。键合接触部326可包括导电材料，该导电材料包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。可用电介质形成键合层324的剩余区域，该电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。键合层中的键合接触部326和围绕键合接触部326的电介质可被用于混合键合。
类似地，如图3中所示，3D存储器件300的第二半导体结构304也可包括位于键合界面306处和位于第一半导体结构302的键合层324上方的键合层328。键合层328可包括多个键合接触部330和电隔离键合接触部330的电介质。键合接触部330可包括导电材料，该导电材料包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。可用电介质形成键合层328的剩余区域，该电介质包括但不限于氧化硅、氮化硅、氮氧化硅，低k电介质、或其任何组合。键合层328中的键合接触部330和环绕的电介质可被用于混合键合。
如上所述，可在键合界面306处以面对面的方式将第二半导体结构304键合在第一半导体结构302的顶部上。在一些实施例中，键合界面306被设置在键合层324和328之间作为混合键合(也称为“金属/电介质混合键合”)的结果，混合键合是一种直接键合技术(例如在不使用中间层(比如焊料或粘合剂)的情况下在表面之间形成键合)，并且可以同时获得金属-金属键合和电介质-电介质键合。在一些实施例中，键合界面306是键合层324和328汇合并被键合的位置。实际上，键合界面306可以是具有一定厚度的层，其包括第一半导体结构302的键合层324的顶表面和第二半导体结构304的键合层328的底表面。
在一些实施例中，3D存储器件300的第二半导体结构304还包括位于键合层328上方的互连层332以传输电信号。互连层332可包括多个互连，比如MEOL互连和BEOL互连。互连层332还可包括一个或多个ILD层，可在所述多个ILD层中形成互连线和过孔接触部。互连层332中的互连线和过孔接触部可包括导电材料，该导电材料包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。互连层332中的ILD层可包括电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。
在一些实施例中，3D存储器件300的第二半导体结构304包括NAND闪存器件，其中以位于互连层332和键合层328上方的3D NAND存储串338的阵列的形式提供存储单元。根据一些实施例，每个3D NAND存储串338垂直延伸穿过多对层，其中每一对层包括导体层334和介电层336。堆叠并交错的导体层334和介电层336在本文中也称为存储堆叠层333。根据一些实施例，存储堆叠层333中的交错的导体层334和介电层336在垂直方向交替。换句话说，除了存储堆叠层333的顶部或底部的那些之外，每个导体层334可在两侧被两个介电层336紧邻，并且每个介电层336可在两侧被两个导体层334紧邻。导体层334可各自具有相同的厚度或不同的厚度。类似地，介电层336可各自具有相同的厚度或不同的厚度。导体层334可包括导体材料，该导体材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物、或其任何组合。介电层336可包括介电材料，该介电材料包括但不限于氧化硅、氮化硅、氮氧化硅、或其任何组合。
在一些实施例中，每个3D NAND存储串338是“电荷阱”型的NAND存储串，其包括半导体沟道342和存储膜340。在一些实施例中，半导体沟道342包括硅，比如非晶硅、多晶硅、或单晶硅。在一些实施例中，存储膜340是复合介电层，其包括隧穿层、存储层(也称为“电荷阱/存储层”)、和阻挡层。每个3D NAND存储串338可具有圆柱形状(例如，柱形)。根据一些实施例，沿着从柱的中心朝向外表面的方向依序布置半导体沟道342、存储膜340的隧穿层、存储层、和阻挡层。隧穿层可包括氧化硅、氮氧化硅、或其任何组合。存储层可包括氮化硅、氮氧化硅、硅、或其任何组合。阻挡层可包括氧化硅、氮氧化硅、高介电常数(高k)电介质、或其任何组合。在一个示例中，阻挡层可包括氧化硅/氧氮化硅/氧化硅(ONO)的复合层。在另一个示例中，阻挡层可包括高k介电层，比如氧化铝(Al2O3)层、氧化铪(HfO2)层、氧化钽(Ta2O5)层等。
在一些实施例中，3D NAND存储串338还包括多个控制栅极(每个控制栅极是字线的一部分)。存储堆叠层333中的每个导体层334可充当3D NAND存储串338的每个存储单元的控制栅极。在一些实施例中，每个3D NAND存储串338包括在垂直方向上分别位于各自端的两个插塞344和346。插塞344可包括从半导体层348外延生长的半导体材料，例如单晶硅。插塞344可起由3D NAND存储串338的源选择栅极控制的沟道的作用。插塞344可位于3DNAND存储串338的上端并且与半导体沟道342接触。如本文所使用的，当衬底308被置于3D存储器件300的最低平面中时，部件(例如3D NAND存储串338)的“上端”是在y方向上更远离衬底308的端，并且部件(例如3D NAND存储串338)的“下端”是在y方向上更靠近衬底308的端。另一个插塞346可包括半导体材料(例如多晶硅)或导体材料(例如金属)。在一些实施例中，插塞346包括填充有钛/氮化钛(Ti/TiN作为阻挡层)和钨(作为导体)的开孔。在3D存储器件300的制造期间，通过覆盖3D NAND存储串338的上端，插塞346可起蚀刻停止层的作用来防止蚀刻填充在3D NAND存储串338中的电介质，例如氧化硅和氮化硅。在一些实施例中，插塞346起3D NAND存储串338的漏极的作用。
在一些实施例中，第二半导体结构304还包括设置在存储堆叠层333和3D NAND存储串338上方的半导体层348。半导体层348可以是减薄的衬底，在其上形成存储堆叠层333和3D NAND存储串338。在一些实施例中，半导体层348包括单晶硅，插塞344可从其外延生长。在一些实施例中，半导体层348可包括多晶硅、非晶硅、SiGe、GaAs、Ge、或任何其他适当的材料。半导体层348也可包括隔离区和掺杂区(例如起3D NAND存储串338的阵列公共源的作用，未示出)。隔离区(未示出)可跨越半导体层348的整个厚度或部分厚度上延伸以电隔离掺杂区。在一些实施例中，包括氧化硅的衬垫氧化物层被设置在存储堆叠层333和半导体层348之间。
应当理解，3D NAND存储串338不限于“电荷阱”型的3D NAND存储串，并且在其他实施例中可以是“浮栅”型的3D NAND存储串。半导体层348可包括多晶硅作为“浮栅”型的3DNAND存储串的源极。
如图3中所示，3D存储器件300的第二半导体结构304还可包括位于半导体层348上方的衬垫外互连层(pad-out interconnect)350。衬垫外互连层350包括在一个或多个ILD层中的互连，例如接触衬垫352。可在半导体层348的相对两侧形成衬垫外互连层350和互连层332。在一些实施例中，衬垫外互连层350中的互连可在3D存储器件300和外部电路(例如用于衬垫外的目的)之间传输电信号。
在一些实施例中，第二半导体结构304还包括延伸穿过半导体层348的一个或多个接触部354以电连接衬垫外互连层350和互连层332与322。结果是，可通过互连层322与332以及键合接触部326与330将数据处理电路314电连接到3D NAND存储串338的阵列。此外，可通过接触部354和衬垫外互连层350将外围电路312、数据处理电路314、和3D NAND存储串338的阵列电连接到外部电路。
图4示出了根据一些实施例的带有数据处理电路的另一个示例性3D存储器件400的横截面。类似于上面在图3中描述的3D存储器件300，3D存储器件400表示非单片3D存储器件的示例，包括3D NAND存储串的第一半导体结构402和包括外围电路与(一个或多个)数据处理电路的第二半导体结构404在3D存储器件400中分别地形成并且以面对面的方式在键合界面406处键合。与上面在图3中描述的3D存储器件300不同，3D存储器件300中包括外围电路和数据处理电路的第一半导体结构302位于包括3D NAND存储串的第二半导体结构304下方，图4中的3D存储器件400中包括外围电路和(一个或多个)数据处理电路的第二半导体结构404设置在包括3D NAND存储串的第一半导体结构402上方。应当理解，3D存储器件300和400中的类似结构(例如材料、制造工艺、功能等)的细节在以下不再累述。
3D存储器件400的第一半导体结构402可包括衬底408和存储堆叠层410，存储堆叠层410包括位于衬底408上方的交错的导体层412和介电层414。在一些实施例中，3D NAND存储串416的阵列中的每个存储串垂直延伸穿过位于衬底408上方的存储堆叠层410中的交错的导体层412和介电层414。每个3D NAND存储串416可包括半导体沟道420和存储膜418。每个3D NAND存储串416还包括分别在其下端和上端包括两个插塞422和424。3D NAND存储串416可以是“电荷阱”型的3D NAND存储串或“浮栅”型的3D NAND存储串。在一些实施例中，在存储堆叠层410和衬底408之间设置包括氧化硅的衬垫氧化物层。
在一些实施例中，3D存储器件400的第一半导体结构402也包括位于存储堆叠层410和3D NAND存储串416上方的互连层426以将电信号传输到3D NAND存储串416和传输来自3D NAND存储串416的电信号。互连层426可包括多个互连，其包括互连线和过孔接触部。在一些实施例中，互连层426中的互连也包括局部互连，比如位线接触部和字线接触部。在一些实施例中，3D存储器件400的第一半导体结构402还包括位于键合界面406处并位于互连层426和存储堆叠层410上方的键合层428。键合层428可包括多个键合接触部430和围绕且电隔离键合接触部430的电介质。
如图4中所示，3D存储器件400的第二半导体结构404包括位于键合界面406处并位于键合层428上方的另一个键合层432。键合层432可包括多个键合接触部434和围绕且电隔离键合接触部434的电介质。在一些实施例中，3D存储器件400的第二半导体结构404也包括位于键合层432上方互连层436以传输电信号。互连层436可包括多个互连，其包括互连线和过孔接触。
3D存储器件400的第二半导体结构404还可包括位于互连层436和键合层432上方的器件层438。在一些实施例中，器件层438包括位于互连层436和键合层432上方的外围电路442，与位于互连层436和键合层432上方而且在外围电路442外部的数据处理电路444。在一些实施例中，外围电路442包括形成任何适合的数字、模拟、和/或混合信号外围电路的多个外围晶体管446，用于促进3D存储器件400的操作，3D存储器件400包括但不限于页缓冲器、解码器(例如行解码器和列解码器)、检测放大器(sense amplifier)、驱动器、电荷泵、电流或电压参考。可在半导体层440“之上”形成外围晶体管446，其中在半导体层440中形成和/或直接在半导体层440之上形成外围晶体管446的全部或一部分。也可在半导体层440中也形成隔离区(例如浅沟槽隔离(STI))和掺杂区(例如外围晶体管446的源区和漏区)。
在一些实施例中，数据处理电路444包括多个晶体管448(例如MOSFET)。在一些实施例中，晶体管448可形成FPGA的逻辑门。在一些实施例中，晶体管448可以是能够执行计算、数据操作、和/或逻辑操作的ASIC、MCU、或其他数据处理电路的一部分。在一些实施例中，在半导体层440“之上”形成晶体管448，其中在半导体层440中形成和/或直接在半导体层440上形成晶体管448的全部或一部分。也可在半导体层440中形成隔离区(例如，浅沟槽隔离(STI))和掺杂区(例如，晶体管448的源区和漏区)。如图4中所示，可在同一平面上的不同区域中形成晶体管448和外围晶体管446，例如在半导体层440上形成。也就是说，可在半导体层440上形成外围电路442的区域之外形成晶体管448。为了便于说明，图4仅描绘了有限数量的晶体管448。电极接触450可将一个或多个晶体管448连接(例如经由MOSFET的电极)到键合接触部434，以促进数据处理电路444和第一半导体结构402中的存储阵列之间通过键合界面406进行数据通信。应理解，图4中的配置，例如晶体管的布局以及晶体管448和键合接触部434之间的连接，不反映晶体管和其他部件之间的实际布局和电连接。
在一些实施例中，第二半导体结构404还包括设置在器件层438上方的半导体层440。半导体层440可以是减薄的衬底，在其上形成外围晶体管446和晶体管448。在一些实施例中，半导体层440包括单晶硅。在一些实施例中，半导体层440可包括多晶硅、非晶硅、SiGe、GaAs、Ge、或任何其他适合的材料。半导体层440也可包括隔离区和掺杂区。
如图4中所示，3D存储器件400的第二半导体结构404还可包括位于半导体层440上方的衬垫外互连层452。衬垫外互连层452包括一个或多个ILD层中的互连，例如接触衬垫454。在一些实施例中，衬垫外互连层452中的互连可在3D存储器件400和外部电路(例如用于衬垫外目的)之间传输电信号。在一些实施例中，第二半导体结构404还包括一个或多个延伸穿过半导体层440的接触部456，以电连接衬垫外互连层452和互连层436和426。结果是，可通过互连层426和436以及键合接触部430和434将数据处理电路444电连接到3D NAND存储串416的阵列。此外，外围电路442、数据处理电路444、和3D NAND存储串416的阵列可通过接触部456和衬垫外互连层452电连接到外部电路。
图5A至图5C示出了根据一些实施例的形成具有外围电路和数据处理电路的示例性半导体结构的制造工艺。图6A和图6B示出了根据一些实施例的形成带有3D NAND存储串的示例性半导体结构的制造工艺。图7A和图7B示出了根据一些实施例的形成带有数据处理电路的示例性3D存储器件的制造工艺。图11是根据一些实施例的用于形成带有数字处理电路的3D存储器件的示例性方法1100的流程图。图5A至图5C、图6A和图6B、图7A和图7B、以及图11中描绘的3D存储器件的示例包括图3中描绘的3D存储器件300和图4中描绘的3D存储器件400。将一起描述图5A至图5C、图6A和图6B、图7A和图7B、以及图11。应当理解，方法1100中示出的操作不是详尽无遗的，并且可在任何所示的操作之前、之后、或之间执行其他操作。
如图5A至图5C所描绘的，形成了包括外围电路、数据处理电路、和包括多个第一键合接触部的第一键合层的第一半导体结构。如图6A和图6B所描绘的，形成了包括3D NAND存储串的阵列和包括多个第二键合接触部的第二键合层的第二半导体结构。如图7A和图7B所描绘的，以面对面的方式键合第一半导体结构和第二半导体结构，使得第一键合接触部在键合界面处与第二键合接触部接触。
参考图11，方法1100开始于操作1102，其中在第一衬底上形成外围电路和数据处理电路。第一衬底可以是硅衬底。在一些实施例中，为了形成外围电路和数据处理电路，在第一衬底上形成多个晶体管。如图5A所示，在硅衬底502上形成多个晶体管(例如用于形成数据处理电路的外围晶体管504和逻辑晶体管506)。晶体管504和506可通过多种工艺形成，包括但不限于光刻、干/湿刻蚀、薄膜沉积、热生长、注入、化学机械抛光(CMP)、和任何其他适当的工艺。在一些实施例中，通过离子注入和/或热扩散在硅衬底502中形成掺杂区，其起到例如晶体管504和506的源区和/或漏区的作用。在一些实施例中，还通过湿/干刻蚀和薄膜沉积在硅衬底502中形成隔离区(例如STIs)。
如图5B中所示，也形成用于连接逻辑晶体管506的电极接触部507。由此形成包括外围电路(具有外围晶体管504)和数据处理电路(具有逻辑晶体管506)的器件层510。
如图11中所示，方法1100进行到操作1104，其中在外围电路和数据处理电路之上形成第一互连层。第一互连层可包括一个或多个ILD层中的第一多个互连。如图5C中所示，互连层512可在包括外围电路(具有外围晶体管504)和数据处理电路(具有逻辑晶体管506)的器件层510上方形成。互连层512可包括多个ILD层中的MEOL和/或BEOL的互连以与器件层510进行电连接。在一些实施例中，互连层512包括在多个工艺中形成的多个ILD层和互连。例如，互连层512中的互连可包括通过一种或多种薄膜沉积工艺沉积的导电材料，薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀、或其任何组合。形成互连的制造工艺也可包括光刻、CMP、湿/干蚀刻、或任何其他适当的工艺。ILD层可包括通过一种或多种薄膜沉积工艺沉积的介电材料，薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。图5C中所示的ILD层和互连可统称为互连层512。
如图11所示，方法1100进行到操作1106，其中在第一互连层上方形成第一键合层。第一键合层可包括多个第一键合接触部。如图5C中所示，在互连层512上方形成键合层514。键合层514可包括由电介质围绕的多个键合接触部516。在一些实施例中，通过一种或多种薄膜沉积工艺在互连层512的顶表面上沉积介电层，薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。然后，可使用图案化工艺(例如介电层中的介电材料的光刻和干/湿刻蚀)通过穿过该介电层首先图案化接触孔形成穿过该介电层并与互连层512中的互连接触的键合接触部516。可使用导体(例如铜)填充该接触孔。在一些实施例中，填充接触孔包括在沉积导体之前沉积阻挡层、粘附层、和/或晶种层。
如图11所示，方法1100进行到操作1108，其中在第二衬底上方形成存储堆叠层。第二衬底可以是硅衬底。如图6A中所示，在硅衬底602上方形成交错的牺牲层(未示出)和介电层608。交错的牺牲层和介电层608可形成介电堆叠层(未示出)。在一些实施例中，每个牺牲层包括氮化硅层，并且每个介电层608包括氧化硅层。交错的牺牲层和介电层608可通过一种或多种薄膜沉积工艺形成，薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。在一些实施例中，存储堆叠层604可通过栅极替换工艺形成，例如使用对介电层608有选择性的牺牲层的湿/干刻蚀，并且用导体层606填充所得到的凹槽来用导电层606替换牺牲层。结果是，存储堆叠层604可包括交错的导体层606和介电层608。在一些实施例中，每个导体层606包括金属层，比如钨层。应当理解的是，在其他实施例中，可通过交替地沉积导电层(例如掺杂的多晶硅层)和介电层(例如氧化硅层)来形成存储堆叠层604而无需栅极替换工艺。在一些实施例中，在存储堆叠层604和硅衬底602之间形成包括氧化硅的衬垫氧化物层。
如图11中所示，方法1100进行到操作1110，其中形成垂直延伸穿过存储堆叠层的3D NAND存储串的阵列。如图6A中所示，在硅衬底602上方形成3D NAND存储串610，每个3DNAND存储串610垂直延伸穿过存储堆叠层604的交错的导电层606和介电层608。在一些实施例中，形成3D NAND存储串610的制造工艺包括使用干蚀刻/和/或湿蚀刻(比如深反应离子蚀刻(DRIE))形成穿过存储堆叠层604并进入硅衬底602的沟道孔，然后在该沟道孔的下部从硅衬底602外延生长插塞612。在一些实施例中，形成3D NAND存储串610的制造工艺也包括随后使用诸如ALD、CVD、PVD、或其任何组合的薄膜沉积工艺用多个层填充沟道孔，所述多个层比如存储膜614(例如隧穿层、存储层、和阻挡层)和半导体层616。在一些实施例中，形成3D NAND存储串610的制造工艺还包括通过蚀刻3D NAND存储串610的上端处的凹槽，并在沟道孔的上部中形成另一个插塞618，随后使用诸如ALD、CVD、PVD、或其任何组合的薄膜沉积工艺用半导体材料填充该凹槽。
如图11中所示，方法1100进行到操作1112，其中在3D NAND存储串阵列上方形成第二互连层。第二互连层可包括一个或多个ILD层中的第二多个互连。如图6B中所示，可在存储堆叠层604和3D NAND存储串610的阵列上方形成互连层620。互连层620可以包括多个ILD层中的MEOL和/或BEOL的互连以与3D NAND存储串610进行电连接。在一些实施例中，互连层620包括在多个工艺中形成的多个ILD层和互连。例如，互连层620中的互连可包括通过一种或多种薄膜沉积工艺沉积的导电材料，薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、无电镀、或其任何组合。形成互连的制造工艺还可包括光刻、CMP、湿/干刻蚀或任何其他适合的工艺。ILD层可包括通过一种或多种薄膜沉积工艺沉积的介电材料，薄膜沉积工艺沉积包括但不限于CVD、PVD、ALD、或其任何组合。图6B中所示的ILD层和互连可统称为互连层620。
如图11中所示，方法1100进行到操作1114，其中在第二互连层上方形成第二键合层。第二键合层可包括多个第二键合接触部。如图6B中所示，在互连层620上方形成键合层622。键合层622可包括由电介质围绕的多个键合接触部624。在一些实施例中，通过一个或多个薄膜沉积工艺在互连层620的顶表面上沉积介电层，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、或其任何组合。然后，可使用图案化工艺(例如介电层中的介电材料的光刻和干/湿刻蚀)通过首先穿过介电层图案化接触孔，形成穿过该介电层并与互连层620中互连接触的键合接触部624。可用导体(例如铜)填充该接触孔。在一些实施例中，填充接触孔包括在沉积导体之前沉积阻挡层、粘附层、和/或晶种层。
如图11中所示，方法1100进行到操作1116，其中以面对面的方式键合第一衬底和第二衬底，使得第一键合接触部在键合界面处与第二键合接触部接触。键合可以是混合键合。在一些实施例中，在键合后，其上形成有外围电路和数据处理电路的第一衬底(例如第一半导体结构)被设置在其上形成3D NAND存储串的第二衬底(例如，第二半导体结构)上方。在一些实施例中，在键合后，其上形成3D NAND存储串的第二衬底(例如，第二半导体结构)被设置在其上形成有外围电路和数据处理电路的第一衬底(例如，第一半导体结构)上方。
如图7A中所示，硅衬底602和在其上形成的部件(例如，3D NAND存储串610)被翻转颠倒。面向下的键合层622与面向上的键合层514键合在一起，即以面对面的方式键合，从而形成键合界面702(如图7B所示)。在一些实施例中，在键合之前将处理过程(例如等离子体处理、湿处理、和/或热处理)应用到键合界面。尽管未在图7A中示出，但硅衬底502和在其上形成的部件(例如器件层510)可被翻转颠倒，并且面向下的键合层514可与面向上的键合层622键合，即以面对面的方式键合，从而形成键合界面702。在键合之后，键合层622中的键合接触部624与键合层514中的键合接触部516彼此对齐并彼此接触，使得器件层510(例如其中的外围电路和数据处理电路)可以电连接到3D NAND存储串610。应当理解，在键合的器件中，3D NAND存储串610可在器件层510(例如其中的外围电路和数据处理电路)上方或下方。然而，如图7B所示，在键合之后，可在3D NAND存储串610和器件层510(例如其中的外围电路和数据处理电路)之间形成键合界面702。
如图11中所示，方法1100进行到操作1118，其中将第一衬底或第二衬底减薄来形成半导体层。在一些实施例中，在键合之后在第二半导体结构的第二衬底上方的第一半导体结构的第一衬底被减薄以形成半导体层。在一些实施例中，在键合之后在第一半导体结构的第一衬底上方的第二半导体结构的第二衬底被减薄以形成半导体层。
如图7B所示，在键合的3D存储器件顶部的衬底(例如，如图7A所示的硅衬底402)被减薄，使得减薄的顶部衬底可充当半导体层704，例如单晶硅层。减薄的衬底的厚度可在约200nm和约5μm之间，比如在200nm和5μm之间，或者在约150nm和约50μm之间，比如在150nm和50μm之间。硅衬底402可通过包括但不限于晶片研磨、干刻蚀、湿刻蚀、CMP、任何其他适合的工艺、或其组合的工艺来减薄。应当理解，当硅衬底502是键合的3D存储器件顶部上的衬底时，可以通过减薄硅衬底502以形成另一个半导体层。
如图11中所示，方法1100进行到操作1120，其中在半导体层上方形成衬垫外互连层。如图7B中所示，在半导体层704(减薄的顶部衬底)上方形成衬垫外互连层706。衬垫互连层706可包括形成在一个或多个ILD层中的互连，比如衬垫接触部708。衬垫接触部708可包括导电材料，该导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物、或其任何组合。ILD层可包括介电材料，该介电材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质、或其任何组合。在一些实施例中，在键合和减薄之后，例如通过湿/干刻蚀然后沉积导电材料来形成垂直延伸穿过半导体层704的接触部710。接触部710可以与衬垫外互连层706中的互连接触。
图8示出了根据一些实施例的具有3D存储器件的示例性系统850的示意框图，该3D存储器件带有管芯上数据处理系统。图9示出了根据一些实施例的具有3D存储器件的示例性系统920的示意框图，该3D存储器件带有管芯上数据处理电路。图10是根据一些实施例的用于操作具有管芯上数据处理电路的3D存储器件的示例性方法1000的流程图。与图10一起描述图9中所示的示例性系统。应当理解，方法1000中示出的操作不是详尽无遗的，并且可在任何所示的操作之前、之后、或之间执行其他操作。此外，可同时执行一些操作，或者以与图10中所示不同的顺序执行操作。
图8示出了根据一些实施例的具有管芯上处理电路的系统850。系统850可具有主机810、I/O接口802(简称为“I/O”)、数据处理电路804、页缓冲器806、和3D NAND存储器(也称为3D NAND存储阵列)808。在一些实施例中，如上面详细描述的，数据处理电路804与页缓冲器806和3D NAND存储器808在同一芯管芯上形成。在一些实施例中，数据处理电路804、页面缓冲器806、和3D NAND存储器808形成3D存储器件800。数据处理电路804可被称为管芯上数据处理电路，存储器内计算电路，NAND上(on-NAND)数据处理电路等。数据(例如程序数据和控制指令)可在主机810和I/O接口802之间、I/O接口802和数据处理电路804之间、数据处理电路804和页缓冲器806之间、和3D NAND存储器808和页缓冲器806之间双向传输。取决于数据处理电路804的功能，可启用或禁用主机810和页缓冲器806之间通过I/O接口802的数据传输812。例如，当数据处理电路804在3D存储器件800中本地执行数据处理操作并将操作的结果返还或中继到主机810时，可绕过或禁用数据传输812。当数据处理电路804不用于在3D存储器件800中本地执行数据处理操作时，数据传输812可以是主机810和页缓冲器806之间的双向数据传输。也就是说，当调用数据处理电路804的数据处理能力时，可以在3D存储器件800内执行对存储在3D NAND存储器808中的底层数据的大部分数据处理操作。结果是，由于仅通过I/O接口802传输操作结果，可减轻由于从3D存储器件800向主机810传输底层数据而对I/O接口802施加的负担。另一方面，当未调用数据处理电路804的数据处理能力时，主机810可绕过数据处理电路804，通过I/O接口802和页缓冲器806访问存储在3D NAND存储器808中的数据。
数据处理电路804和3D NAND存储器808之间的数据传输814允许数据处理电路804直接访问存储在3D NAND存储器808中的数据。在一些实施例中，数据传输814允许数据处理电路804基于存储在3D NAND存储器808中的程序来执行操作。可由主机810将程序写入3DNAND存储器808中(例如，通过数据传输812)。在一些实施例中，数据处理电路804可包括基于存储在3D NAND存储器808中的程序可编程的FPGA。例如，可基于存储在3D NAND存储器808中的程序，数据处理电路804可被编程和或/重新编程来执行各种或不同的操作。
主机810可以是生成数据和/或指令的任何适当的设备，比如一个或多个处理器。在一些实施例中，主机810包括中央处理单元(CPU)、图形处理器(例如图形处理单元(GPU))、应用处理器(AP)、通用处理器(例如APU，加速处理单元；GPGPU，GPU上的通用计算)或任何其他适当的处理器。I/O接口802可以是作为外围电路一部分的、高速的、高吞吐量的输入/输出电路。在一些实施例中，主机810包括系统控制器(例如控制系统850的各种操作的控制器)和/或存储器控制器(例如控制3D存储器件800的各种操作的控制器)。由主机810生成的任何适当类型的数据和/或指令可通过I/O接口802传送到3D存储器件800的数据处理电路804。例如，主机810可生成用于对存储在3D NAND存储器808中的数据执行某些操作的指令，并将该指令传送到数据处理电路804。数据处理电路804可以站上和存储器内的方式本地执行操作，并仅将操作的结果返还到主机810，而不是通过I/O接口802将用于这些操作的所有底层数据加载到主机810。主机810和3D存储器件800可以是任何适当设备的一部分，例如虚拟现实(VR)/增强现实(AR)设备(例如VR耳机等)、手持设备(例如非智能手机或智能手机、平板电脑等)、可穿戴设备(例如眼镜、腕表等)、汽车控制站、游戏控制台、电视机、笔记本电脑、台式计算机、上网本、多媒体中心、机顶盒、全球定位系统(GPS)、打印机、或任何其他适当的设备。
在一些实施例中，数据处理电路804包括多个晶体管(例如逻辑晶体管)。在图3、图4、和图5A至图5C的描述中可找到数据处理电路804的细节，因此，在此不再累述。可将数据处理电路804连接到页缓冲器806，页缓冲器806包括连接到3D NAND存储器808中的各个页的多个缓冲区。
数据处理电路804可被当作3D存储器件800的存储器内计算单元使用以通过例如减少占用I/O接口802的带宽的数据量以提高数据操作的速度，从而提高系统850的总吞吐量。图9示出了系统920，其中数据处理电路804被配置为对存储在3D存储器件800中的数据执行操作。为了便于描述，在图9中省略了I/O接口802。
在一些实施例中，数据以页的形式存储在3D NAND存储器808中，并且数据处理电路804可以页面为单位提取来自3D NAND存储器808的数据。如图9中所示，3D NAND存储器808可被描绘为多个存储片908(即908-1，……，908-M，M是正整数)，每个存储片表示由字线和交叉存储串形成的存储器单元。存储片908可包括多页的存储单元。在操作中，存储在3DNAND存储器808的一页中的数据可一批地加载或缓存到页缓冲器806中，然后可以作为一个数据单元由数据处理电路804提取。在一些实施例中，可以同时将多页数据加载/缓存到一个或多个页缓冲器中。在其他实施例中，可以将多页数据按顺序加载/缓存到一个或多个页缓冲器中(例如一批之后立即另一批)。数据处理电路804可以并行的方式(例如同时提取多页数据)或以串行的方式(例如在提取一页数据之后立即提取另一页数据)从页缓冲器806提取缓存的数据。在以页为单位提取数据之后，数据处理电路804可同时对提取到的数据执行操作(例如同时处理多页数据)。在一些实施例中，数据处理电路804可按顺序对提取到的数据执行操作(例如在处理一页数据之后立即处理另一页数据)。
在一些实施例中，数据处理电路804可直接通过数据传输814访问存储在3D NAND存储器808中的数据。在这种情况下，存储在3D NAND存储器808中的数据可直接加载到数据处理电路804中。例如，3D NAND存储器808可存储数据处理电路804(例如数据处理电路804可以包括FPGA、MCU、ASIC等)可执行或可配置的程序代码。程序代码可通过数据传输814加载到数据处理电路804。可以基于程序代码对数据处理电路804进行编程来对存储在3DNAND存储器808中的数据执行操作。在一些实施例中，可使用不同的程序代码对数据处理电路804重新编程来执行不同的操作。
参考图10，方法1000开始于操作1002，其中3D存储器件800接收来自主机810的控制指令。控制指令可由主机810发出来用于对存储在3D存储器件800中(例如存储在3D NAND存储器808中)的数据执行某些操作。例如，控制指令可包括执行搜索操作来从存储在3D存储器件800中的数据库中搜索某些(一个或多个)记录。常规地，需要将数据库的底层数据发送到主机810，其中主机810将对数据执行搜索操作。当数据量很大时，传输整个数据库的底层数据会给I/O接口802带来沉重的负担，限制了整个系统的吞吐量。利用由数据处理电路804提供的管芯上、存储器内计算和数据处理能力，可在存储器中执行大部分搜索操作，而不给I/O接口802带来负担。一旦搜索操作完成，只需要通过I/O接口802将搜索结果传输到主机810。因此，这种存储器内计算功能可大大降低I/O接口802上的数据传输负担。另外，因为数据处理电路804可穿过混合键合连接到3D NAND存储阵列808，所以由于数据处理电路804和3D NAND存储阵列808之间的短而直接的物理连接，可实现高数据传输速率。由数据处理电路804提供的存储器内计算能力可用于在3D存储器件800内执行各种操作，比如上面讨论的搜索操作、数据加密、和数据预处理操作。
在操作1004，数据处理电路804可基于控制指令从3D NAND存储阵列808中提取数据。如上面结合图8和图9所讨论的那样，数据处理电路804可以页为单位提取存储在3DNAND存储阵列808中的原始数据，并且可同时或按顺序提取存储在多个页中的数据。以搜索操作为例，主机810可指导数据处理电路804执行搜索操作来从存储在3D NAND存储器808中的数据中搜索某些记录。数据处理电路804可基于例如存储在3D NAND存储阵列808中的搜索程序来在3D存储器件800内执行搜索操作，而不是将原始数据发送到主机810。换句话说，数据处理电路804可被编程为使用本地存储在3D NAND存储阵列808中的程序代码来执行搜索操作以对存储在3D存储器件800中的原始数据执行搜索操作。存储在3D存储器件800的页中的数据可由数据处理电路804批量提取，例如一次一页。在一些实施例中，可以并行执行数据提取，使得可将多页数据加载到数据处理电路804中以便同时处理。在其他实施例中，可按顺序执行数据提取，使得数据处理电路804一次提取一页。
在操作1006，数据处理电路804可对提取到的数据执行错误检查和纠正(ECC)操作。例如数据处理电路804可包括内置ECC控制器来执行ECC操作。在一些实施例中，内置ECC控制器可与数据处理电路804的其他部件(例如逻辑晶体管)一起形成。在一些实施例中，ECC控制器可基于例如存储在3D NAND存储阵列808中的程序代码，通过对数据处理电路804进行编程来实现。在另一个示例中，数据处理电路804可连接到外部ECC控制器。外部ECC控制器可以是外围电路312/442的一部分。在一些实施例中，外部ECC控制器可在3D存储器件800外部并连接到数据处理电路804。应注意，在一些应用中可以省略ECC操作。
在操作1008，数据处理电路804可在存储器内本地地对提取到的数据执行操作。在搜索操作示例中，数据处理电路804可遍历从3D NAND存储阵列808的页提取到的原始数据来搜索满足搜索标准的记录。因为由于上面讨论的混合键合技术，数据处理电路804和3DNAND存储阵列808之间的数据传输可以实现高速，所以可以非常有效地执行搜索操作，而不会给为系统850的部件之间的一般数据传输而设计的I/O接口802增加负担。在另一示例中，数据处理电路804可对存储在3D NAND存储阵列808中的数据执行数据加密/解密，并将加密/解密的数据存储回3D存储器件800的存储单元。加密的/解密的数据可以替换原始数据或存储在不同的存储器单元中。类似地，数据处理电路804可执行数据压缩/解压缩、数据预处理/预调整、图像渲染、特征学习/模型训练、或需要对大量数据进行逻辑计算的任何其他操作。
在操作1010，数据处理电路804可经由I/O接口802将操作的结果返还给主机810。例如，搜索操作的结果可包括满足该搜索标准的一个或多个记录。在另一示例中，加密操作的结果可以包括确认码、密钥、校验和等。在任何情况下，这些操作所针对的底层数据不需要经由I/O接口802传输到主机810，减轻了I/O接口802承载大量数据流量的负担。
3D NAND存储器808可包括多级单元(MLC)NAND存储器件，其中一定数量的多个页对应于存储在存储单元中的一定数量的比特。在一些实施例中，3D NAND存储器808包括封装在无RAM应用环境中的三级单元(TLC)NAND存储器件中，例如eMMC或UFS。
在一些实施例中，3D存储器件包括3D NAND存储阵列和在同一芯上耦合到所述3DNAND存储阵列的管芯上数据处理电路。其中管芯上数据处理电路被配置为从输入/输出(I/O)接口接收用于对存储在3D NAND存储阵列中的数据执行操作的控制指令。管芯上数据处理电路还配置为基于所述控制指令从所述3D NAND存储阵列提取所述数据以及对所提取的数据执行操作。此外，管芯上数据处理电路被配置为将所述操作的结果返回给I/O接口。
在一些实施例中，所述3D NAND存储阵列包括多个页。所述管芯上数据处理电路被配置为以页为单位从所述3D NAND阵列提取数据。
在一些实施例中，所述管芯上数据处理电路被配置为对同时从多个页中提取到的数据执行所述操作。
在一些实施例中，所述管芯上数据处理电路被配置为对按顺序从多个页中提取到的数据执行所述操作。
在一些实施例中，所述管芯上数据处理电路被编程为基于存储在所述3D NAND存储阵列中的程序代码来执行所述操作。
在一些实施例中，所述管芯上数据处理电路包括现场可编程门阵列
(FPGA)、微控制器单元(MCU)或专用集成电路(ASIC)中的至少一个。
在一些实施例中，3D存储器件还包括：控制器，被配置为对所提取的数据执行错误检查和纠错(ECC)。
在一些实施例中，所述3D存储器件被封装在嵌入式多媒体存储卡(eMMC)
或通用闪存存储(UFS)中的至少一个中。
在一些实施例中，3D存储器件还包括被配置为执行所述3D存储器件的数据存储操作的外围电路，所述外围电路和所述管芯上数据处理电路占据所述3D存储器件的非重叠空间。
在一些实施例中，操作三维(3D)存储器件上的数据处理单元的系统包括主机和具有多个NAND存储单元并且被耦合到所述主机的存储单元。所述数据处理单元被耦合到同一芯片上的存储单元，所述数据处理单元被配置为从所述主机接收用于对存储在所述NAND存储单元中的数据执行操作的控制指令。所述数据处理单元基于所述控制指令从所述NAND存储单元提取数据，对所提取的数据执行所述操作。此外所述数据处理单元将所述操作的结果返回到所述主机。
在一些实施例中，所述NAND存储单元被排列成多页。所述数据处理单元被配置为以页为单位从所述NAND存储单元提取所述数据。
在一些实施例中，所述数据处理单元被配置为对同时从多个页中提取到的数据执行所述操作。
在一些实施例中，所述管芯上数据处理电路被配置为对按顺序从多个页中提取的数据执行所述操作。
在一些实施例中，所述数据处理单元被编程为基于存储在所述NAND存储单元中的程序代码来执行所述操作。
在一些实施例中，所述数据处理单元包括现场可编程门阵列(FPGA)、微控制器单元(MCU)、或专用集成电路(ASIC)中的至少一个。
在一些实施例中，所述系统还包括控制器，该控制器被配置为对所提取的数据执行错误检查和纠错(ECC)。
在一些实施例中，所述的系统还包括外围电路，该外围电路被配置为执行所述存储单元的数据存储操作，所述外围电路和所述数据处理单元占据所述存储单元的非重叠空间。
在一些实施例中，一种用于操作三维(3D)存储器件上的逻辑电路的方法包括从输入/输出(I/O)接口接收用于对存储在3D存储器件中的数据执行操作的控制指令。该方法还包括基于所述控制指令，与所述3D存储器件处在同一芯片上的逻辑电路从所述3D存储器件提取所述数据并由所述逻辑电路对所提取的数据执行所述操作。此外，该方法还包括由所述逻辑电路将所述操作的结果返回I/O接口。
在一些实施例中，所述3D存储器件包括多个页，所述方法包括由所述逻辑电路以页为单位从所述3D存储器件提取所述数据。
在一些实施例中，所述的方法包括对同时从多个页提取到的数据执行所述操作。
在一些实施例中，所述方法包括对按顺序从多个页提取到的数据执行所述操作。
在一些实施例中，所述的方法还包括：由与所述3D存储器件处在同一芯片上的控制器对提取到的数据执行错误检查和校错(ECC)。
在一些实施例中，所述逻辑电路包括现场可编程门阵列(FPGA)，微控制器单元(MCU)、或专用集成电路(ASIC)中的至少一个。
在一些实施例中，所述的方法还包括由所述外围电路执行所述3D存储器件的存储操作，所述外围电路和所述逻辑电路占据所述3D存储器件的非重叠空间。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，在不脱离本公开的总体构思的情况下，本领域技术人员不需要过多的试验就能够通过应用本领域技术的知识容易地针对各种应用修改和/或调整这样的具体实施例。因此，基于本文提出的教导和指引，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于描述的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能性构建块描述了本公开的实施例，该功能性构建块阐明了指定的功能及其关系的实现方式。在本文中出于方便描述的目的任意地定义了这些功能性构建块的边界。可定义替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可阐述发明人所设想的本公开的一个或多个示例性实施例，但并非所有示例性实施例，并且因此，发明内容和摘要部分并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物来定义。

Claims (24)

1.一种三维(3D)存储器件，包括：
3D NAND存储阵列；和
管芯上数据处理电路，在同一芯上耦合到所述3D NAND存储阵列，其中所述管芯上数据处理电路被配置为：
从输入/输出(I/O)接口接收用于对存储在所述3D NAND存储阵列中的数据执行操作的控制指令；
基于所述控制指令从所述3D NAND存储阵列提取所述数据；
对所提取的数据执行所述操作；和
将所述操作的结果返回给所述I/O接口。
2.根据权利要求1所述的3D存储器件，其中：
所述3D NAND存储阵列包括多个页；和
所述管芯上数据处理电路被配置为以页为单位从所述3D NAND阵列提取数据。
3.根据权利要求2所述的3D存储器件，其中所述管芯上数据处理电路被配置为对同时从多个页中提取到的数据执行所述操作。
4.根据权利要求2所述的3D存储器件，其中所述管芯上数据处理电路被配置为对按顺序从多个页中提取到的数据执行所述操作。
5.根据权利要求1至4中任意一项所述的3D存储器件，其中所述管芯上数据处理电路被编程为基于存储在所述3D NAND存储阵列中的程序代码来执行所述操作。
6.根据权利要求1至5中任意一项所述的3D存储器件，其中所述管芯上数据处理电路包括现场可编程门阵列(FPGA)、微控制器单元(MCU)或专用集成电路(ASIC)中的至少一个。
7.根据权利要求1至6中任意一项所述的3D存储器件，还包括：
控制器，被配置为对所提取的数据执行错误检查和纠错(ECC)。
8.根据权利要求1至7中任意一项所述的3D存储器件，其中所述3D存储器件被封装在嵌入式多媒体存储卡(eMMC)或通用闪存存储(UFS)中的至少一个中。
9.根据权利要求1至8中任意一项所述的3D存储器件，还包括：
外围电路，被配置为执行所述3D存储器件的数据存储操作，所述外围电路和所述管芯上数据处理电路占据所述3D存储器件的非重叠空间。
10.一种用于操作三维(3D)存储器件上的数据处理单元的系统，包括：
主机；和
存储单元，具有多个NAND存储单元并且被耦合到所述主机；
其中将所述数据处理单元被耦合到同一芯片上的所述存储单元，所述数据处理单元被配置为：
从所述主机接收用于对存储在所述NAND存储单元中的数据执行操作的控制指令；
基于所述控制指令从所述NAND存储单元提取所述数据；
对所提取的数据执行所述操作；和
将所述操作的结果返回到所述主机。
11.根据权利要求10所述的系统，其中：
所述NAND存储单元被排列成多页；和
所述数据处理单元被配置为以页为单位从所述NAND存储单元提取所述数据。
12.根据权利要求11所述的系统，其中所述数据处理单元被配置为对同时从多个页中提取到的数据执行所述操作。
13.根据权利要求12所述的系统，其中所述管芯上数据处理电路被配置为对按顺序从多个页中提取的数据执行所述操作。
14.根据权利要求10至13中任意一项所述的系统，其中所述数据处理单元被编程为基于存储在所述NAND存储单元中的程序代码来执行所述操作。
15.根据权利要求10至14中任意一项所述的系统，其中所述数据处理单元包括现场可编程门阵列(FPGA)、微控制器单元(MCU)、或专用集成电路(ASIC)中的至少一个。
16.根据权利要求10至15中任意一项所述的系统，还包括：
控制器，被配置为对所提取的数据执行错误检查和纠错(ECC)。
17.根据权利要求1至8中任意一项所述的系统，还包括：
外围电路，被配置为执行所述存储单元的数据存储操作，所述外围电路和所述数据处理单元占据所述存储单元的非重叠空间。
18.一种用于操作三维(3D)存储器件上的逻辑电路的方法，包括：
从输入/输出(I/O)接口接收用于对存储在3D存储器件中的数据执行操作的控制指令；
基于所述控制指令，与所述3D存储器件处在同一芯片上的逻辑电路从所述3D存储器件提取所述数据；
由所述逻辑电路对所提取的数据执行所述操作；和
由所述逻辑电路将所述操作的结果返回I/O接口。
19.根据权利要求18所述的方法，其中：
所述3D存储器件包括多个页；和
所述方法包括：
由所述逻辑电路以页为单位从所述3D存储器件提取所述数据。
20.根据权利要求19所述的方法，包括对同时从多个页提取到的数据执行所述操作。
21.根据权利要求19所述的方法，包括对按顺序从多个页提取到的数据执行所述操作。
22.根据权利要求18至21中任意一项所述的方法，还包括：
由与所述3D存储器件处在同一芯片上的控制器对提取到的数据执行错误检查和校错(ECC)。
23.根据权利要求18至22中任意一项所述的方法，其中所述逻辑电路包括现场可编程门阵列(FPGA)，微控制器单元(MCU)、或专用集成电路(ASIC)中的至少一个。
24.根据权利要求18至23中任意一项所述的方法，还包括：
由所述外围电路执行所述3D存储器件的存储操作，所述外围电路和所述逻辑电路占据所述3D存储器件的非重叠空间。
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