CN101208775B - 形成堆叠电容器动态随机存取存储器单元的方法 - Google Patents

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Abstract

本发明包含一种半导体构造，其包含若干排接触插塞和若干排平行底板。插塞间距大约是板间距的两倍。本发明包含一种形成半导体构造的方法。在衬底上形成多个导电层，所述多个层相对于第一、第二和第三排接触插塞大体上垂直。蚀刻开口，其穿过所述多个导电层内的所述导电层的每一者。所述开口横向设置在所述第一与第二排接触插塞之间。蚀刻所述开口之后，在所述多个导电层上沉积介电材料，且在所述介电材料上沉积第二导电材料。本发明包含一种电子系统，其包含处理器和与所述处理器可操作地相关联的存储器。存储器装置具有包含双间距电容器的存储器阵列。

Description

形成堆叠电容器动态随机存取存储器单元的方法
技术领域
本发明涉及半导体构造、动态随机存取存储器(DRAM)阵列、存储器单元和电子系统。本发明另外涉及形成存储器阵列的方法和形成半导体构造的方法。
背景技术
存储器单元和高密度动态随机存取存储器(DRAM)及其它电路的其它电路形体尺寸的缩减是半导体制造中的持续目标。DRAM装置包括存储器单元阵列，每一存储器单元含有存取晶体管和电容器。DRAM内形成有电连接(即，电容器与晶体管之间)的区域通常称为有源区域。存储器阵列内的有源区域通常在大体水平方向上以蜿蜒方式交织在所述阵列上(见图2)。阵列内的位线通常也相对于有源区域以反向蜿蜒方式水平地交织在所述阵列上，其中阵列的字线相对于有源区域和位线大体上垂直延伸。
在常规存储器单元和DRAM构造中，电容器通常形成为遵循有源区的蜿蜒交织。用于产生此类常规电容器构造的掩膜和蚀刻工艺，尤其在高密度DRAM阵列的最小光刻尺寸的情况下可能出现问题。因此，需要开发出替代的电容器构造和产生替代的电容器构造的方法。
发明内容
在一个方面，本发明包含一种半导体构造，其包含第一接触插塞和第二接触插塞，且具有第一底板和第二底板。所述第二接触插塞在第一方向上具有插塞宽度，并沿着第一方向与第一接触插塞间隔第一距离。第一距离与插塞宽度的总和界定插塞间距。第一底板与第一接触插塞电接触并在第一方向上具有板宽度。第一和第二底板在第一方向上相对于彼此间隔第二距离。第二距离与板宽度的总和界定板间距。插塞间距约为板间距的两倍。
在一个方面，本发明包含一种半导体构造，其具有接触插塞，其中第一底板与接触插塞的上表面电接触。底板相对于上表面垂直向上延伸到第一高度。所述构造包含与第一底板间隔一距离的第二底板，且具有绝缘支撑结构，所述绝缘支撑结构在上表面与第一高度之间的第二高度处跨越第一与第二底板之间的距离。
在一个方面，本发明包含一种DRAM阵列，其包含第一排接触插塞和与所述第一排接触插塞间隔第一距离的第二排接触插塞。所述阵列额外包含与所述第二排接触插塞间隔第二距离的第三排接触插塞，所述第二距离大于第一距离。第一多个底板存在于所述阵列中，其中每一底板与第二排接触插塞内的单个接触插塞电接触，每一底板跨越第二距离。
在一个方面，本发明包含一种存储器单元，其包含耦合到电容器的晶体管，所述电容器具有电连接到衬底内的接触插塞的单个垂直底板。所述单个垂直底板在第一邻近电容器的第一底板与第二邻近电容器的第二底板之间水平对准。所述单个垂直底板在和第一邻近电容器相关联的第一邻近接触插塞与和第二邻近电容器相关联的第二邻近接触插塞之间通过。
在一个方面，本发明包含一种形成存储器阵列的方法，其包含在衬底内提供多个接触插塞，其中所述插塞排列成第一排和与所述第一排分离一间隙的第二排。形成一排个别电容器板，其相对于彼此大体平行并跨越所述间隙。所述排电容器板包含第一组和第二组电容器板。所述第一组的每一部件与第一排中的接触插塞相关联，且所述第二组的每一部件与第二排中的接触插塞相关联。第二排的电容器板各插入在第一组的部件之间。
在一个方面，本发明包含一种形成DRAM阵列的方法，其包含在衬底中形成多个接触插塞，使得所述多个接触插塞包含第一排和与所述第一排分离第一距离的第二排，以及与所述第二排分离第二距离的第三排，其中所述第二距离大于第一距离。第一、第二和第三排插塞大体上平行。所述方法包含形成相对于第一、第二和第三排插塞大体垂直的多个导电层。导电层的每一者延伸越过第一、第二和第三排。在第一与第二排插塞之间穿过导电层的每一者形成开口以形成多个个别导电板，所述导电板跨越第二与第三排插塞之间的第二距离。
在一个方面，本发明包含一种形成半导体构造的方法。所述方法包含提供具有第一、第二和第三排接触插塞的衬底。在衬底上形成多个导电层，所述多个层相对于第一、第二和第三排大体上垂直。所述多个导电层由第一组导电层和第二组导电层组成。所述第一组导电层每一者与第三排所包括的个别接触插塞电接触，并与第一和第二排所包括的接触插塞电隔离。所述第二组导电层每一者与第一排中的接触插塞以及第二排中的接触插塞电接触。蚀刻出开口，其穿过所述多个导电层内的导电层的每一者。所述开口横向设置在第一与第二排接触插塞之间。蚀刻出开口之后，在所述多个导电层上沉积介电材料，且在介电材料上沉积第二导电材料。
在一个方面，本发明包含一种电子系统，其包含处理器和与所述处理器可操作地相关联的存储器装置。所述存储器装置具有存储器阵列，所述存储器阵列包含第一排接触插塞、与所述第一排接触插塞间隔第一距离的第二排接触插塞，以及与所述第二排接触插塞间隔第二距离的第三排接触插塞，其中所述第二距离大于第一距离。所述阵列额外包含跨越第二距离的多个底部电容器板(bottom capacitor plate)。第二排插塞所包括的接触插塞的每一者电连接到所述底部电容器板中的单个底部电容器板。
附图说明
下文参看以下附图描述本发明的优选实施例。
图1是根据现有技术描绘一对示范性存储器阵列的简化示意图。
图2是示范性6F2存储器阵列的电路布局的简化平面图。
图3是根据本发明的一个方面处于预先处理阶段的半导体晶片碎片的示意横截面图。
图4是处于图3的处理阶段之后的处理阶段的图3晶片碎片的视图。
图5是处于图4的处理阶段之后的处理阶段的图3晶片碎片的视图。
图6是处于图5的处理阶段之后的处理阶段的图3晶片碎片的视图。
图7是处于图6的处理阶段之后的处理阶段的图3晶片碎片的视图。
图8是处于图7中描绘的处理阶段的图3晶片碎片的俯视图。图7所示的横截面是沿图8的线7-7截取的。
图9是处于图7的处理阶段之后的处理阶段的图3晶片碎片的横截面侧视图。
图10是处于图9的处理阶段之后的处理阶段的图3晶片碎片的视图。
图11是处于图10的处理阶段之后的处理阶段的图3晶片碎片的视图。
图12是处于图11的处理阶段之后的处理阶段的图3晶片碎片的视图。
图13是处于图12的处理阶段之后的处理阶段的图3晶片碎片的视图。
图14是处于图13的处理阶段之后的处理阶段的图3晶片碎片的视图。
图15是处于图14的处理阶段之后的处理阶段的图3晶片碎片的视图。
图16是处于图15的处理阶段之后的处理阶段的图3晶片碎片的视图。
图17是处于图16的处理阶段之后的处理阶段的图3晶片碎片的视图。
图18是处于图17所示的处理阶段的图3晶片碎片的俯视图。图17中描绘的横截面是沿图18的线17-17截取的。
图19是处于图18的处理阶段之后的处理阶段的图3晶片碎片的俯视图。
图20是处于图19的处理阶段之后的处理阶段的图3晶片碎片的横截面图。
图21是处于图20的处理阶段之后的处理阶段的图3晶片碎片的视图。
图22是处于图21的处理阶段之后的处理阶段的图3晶片碎片的视图。
图23是处于图7的处理阶段之后的替代处理阶段的图3晶片碎片的视图。
图24是处于图23的处理阶段之后的处理阶段的图3晶片碎片的视图。
图25是图24晶片碎片的俯视图，其中图24所示的视图是从线24-24截取的。
图26是处于图25的处理阶段之后的处理阶段的图3晶片碎片的俯视图。
图27是处于图26的处理阶段之后的处理阶段的图3晶片碎片的横截面侧视图。
图28是处于图27的处理阶段之后的处理阶段的图3晶片碎片的视图。
图29是处于图9的处理阶段之后的替代处理阶段的图3晶片碎片的视图。
图30是处于图29的处理阶段之后的处理阶段的图3晶片碎片的视图。
图31是处于图30的处理阶段之后的处理阶段的图3晶片碎片的视图。
图32是图31晶片碎片的俯视图，其中图31是沿线31-31截取的。
图33是处于图31的处理阶段之后的处理阶段的图3晶片碎片的横截面侧视图。
图34是图33晶片碎片的俯视图，其中图33是沿线33-33截取的。
图35是处于图33的处理阶段之后的处理阶段的图3晶片碎片的横截面侧视图。
图36是处于图35的处理阶段之后的处理阶段的图3晶片碎片的视图。
图37是处于图36的处理阶段之后的处理阶段的图3晶片碎片的视图。
图38是处于图37的处理阶段之后的处理阶段的图3晶片碎片的视图。
图39是说明本发明的示范性应用的计算机的图解视图。
图40是展示图39计算机的母板的特定部件的框图。
图41是根据本发明的示范性方面的电子系统的高级框图。
图42是根据本发明一方面的示范性存储器装置的简化框图。
具体实施方式
参看图1，根据常规技术描绘简化示意图，其描述一对存储器阵列10、10′，每一存储器阵列使用包含存取晶体管14和电容器16的存储器单元12。将了解，可利用其它类型的存取装置代替所描绘的晶体管。
存储器阵列10、10′各耦合到各自位线18、18′和各自字线20、20′。位线展示为耦合到读出放大器22、22′。读出放大器可包括通常形成在存储器阵列10、10′的外围外部的外围电路，且其可包含为支持存储器阵列10、10′而使用的电路。
参看图2，其展示包含半导电衬底31的6F2存储器阵列30的电路布局的一部分的简化视图。为了帮助解释所附权利要求书，术语“半导电衬底”和“半导体衬底”定义为指代包括半导电材料的任何构造，所述半导电材料包含(但不限于)例如半导体晶片(单独或呈上面包括其它材料的组合件的形式)的块状半导电材料，和半导电材料层(单独或呈包括其它材料的组合件的形式)。术语“衬底”是指任何支撑结构，包含(但不限于)上文描述的半导电衬底。
相对于衬底31形成多个连续有源区域32。出于清楚的目的，所说明的每一连续有源区域展示为在衬底31的边界外部延伸。连续有源区域32通常为非线性，在存储器阵列上遵循蜿蜒路径。所说明的个别连续有源区域在呈现图2的页面上大体水平延伸，且如图2中所描绘向上弯曲或耸出。多个埋入位线18展示为在阵列30上大体水平延伸的阴影区域。每一位线还在存储器阵列30上遵循蜿蜒路径，其中位线的蜿蜒交织相对于有源区域的交织处于相反方向上。
相对于有源区域32在衬底31上形成多个导电线20、34。在所说明的实例中，所述导电线中的六个用标号20表示，且所述导电线中的两个用标号34表示。可看到，一对导电线20在导电线34的任一侧。如图2所示，导电线20和34大体垂直延伸(相对于有源区域的大体水平方向大体上垂直)。
有源区域32和导电线20、34组成或界定上面将形成多个存储器单元的阵列。在特定实例中且如本发明的示范性方面中所描述，所述阵列可组成动态随机存取存储器(DRAM)阵列。
根据所描绘的存储器阵列由单个存储器单元消耗的个别区域由虚线轮廓表示的标号12说明。此区域可视为或描述为相对于尺寸“F”。在所说明的实例中，F等于存储器阵列的“最小间距”的一半。本文档中使用的术语“间距”希望采用其常规用法，且定义为装置或部件的一个边缘与下一邻近装置或部件的相应相同边缘之间的距离。因此，参看所描绘的存储器阵列12，术语“最小间距”将约等于线宽度(例如，线20、24)加上在阵列内处于重复图案中的线与下一邻近线之间的线的一侧上紧密邻近于所述线的空间的宽度的最小距离。如图所示，单个存储器单元为约3F宽乘约2F深，因此提供约6F2的单个存储器单元的消耗区域。
在如图2中描绘的常规存储器阵列的示范性实施方案中，选定的个别导电线可提供相对于邻近存储器单元的电隔离。举例来说，如所描绘的示范性线20充当相对于个别存储器单元12的字线。通过插入导电线34来提供邻近对的存储器单元之间的电隔离，所述导电线34在操作中可与接地或适宜的负电压连接。或者，可利用场氧化物隔离技术。
图2中描绘的存储器阵列30另外包含表示为矩形的电容器容器36和表示为圆的位线接触件38。容器电容器通常可形成在电容器容器36内，且经由存储节点接触件40耦合到有源区域。在特定方面，存储节点接触件可包括延伸到有源区域的节点部分的导电材料。
虽然图2中未明确展示图1的存取装置14，但此存取装置可包含位线接触件38和邻近字线20及邻近存储节点接触件40。
参看图2注意到，所描绘的常规电容器容器36的间距大体上等同于存储器单元间距。换句话说，每一电容器容器的宽度(在页面上的垂直方向上)加上紧密邻近的电容器容器之间的空间的宽度(在页面上的垂直方向上)大体上等同于图案间距“P”，其中P对应于线宽度“W”加上紧密邻近所述线的空间“S”的宽度，如图2中所描绘。相比之下，可利用本发明的方法来产生电容器图案使得电容器间距约等同于存储器阵列图案的间距的一半。下文描述的方法允许产生在小区域中具有高电容的电容器。根据本发明的构造可以是存储器单元，例如DRAM单元，或具有6F2单元布局的存储器阵列，然而，应了解，本发明涵盖根据本发明的技术和构造用于替代单元图案布局(例如，4F2或8F2布局)的修改。
大体上参看图3-图38描述根据本发明形成的方法和所得的构造。可利用所描述的方法来产生存储节点板和电容器代替图2中描绘的全间距电容器。尽管在未具体描绘和参考图2中描绘的阵列的部件的每一者的情况下描述本发明，但应了解，根据本发明的构造和方法可包含如上文参看图2描述的部件，从而用根据本发明的电容器替代了所描绘的常规示范性容器型电容器。为了便于描述和清楚起见，图2所示的阵列中存在的额外部件未在描述本发明的方法的图式的每一者中重复。
首先参看图3，描绘晶片碎片50，其通常具有衬底52，衬底52上形成有绝缘材料层54。图案化掩膜材料56形成在材料54上使得图案化掩膜56中具有多个开口58。绝缘材料54可以是(例如)适当的氧化物或氮化物材料，且在特定实例中将包括氮化硅。图案化掩膜56可(例如)通过在绝缘材料54上沉积例如光致抗蚀剂的掩膜材料，并通过(例如)利用光刻图案化技术对掩膜材料进行图案化以形成其间具有开口58的块状物而形成。掩膜材料层的图案化提供界定多个图案化开口58的单个掩膜，所述图案化开口58经排列以界定接触开口的图案。
参看图4，蚀刻出接触开口，或另外通过使图案化掩膜中的开口延伸穿过绝缘材料54以暴露对应于衬底的有源区域部分的衬底表面60来形成接触开口。通常，衬底52将包括埋入位线(未图示)，在形成开口58之前在衬底处理过程中形成位线接触件使得开口58将特定地用作电容器接触开口。
参看图5，通过(例如)抗蚀剂剥离来去除掩膜材料56。参看图6，在衬底52上形成导电材料层44。优选地，层44形成在电容器接触开口内并处于绝缘层54的上表面上方。此材料优选地与每一开口底部的相关联的有源区域部分电连通。层62的示范性材料包含导电掺杂的多晶硅。
参看图7，去除层62的材料，直到足以隔离第一绝缘材料54中形成的开口内的导电材料插塞64的程度。从层62处去除材料可通过如所说明有效地隔离插塞64的任何适宜的方法来实现。此类方法可包含(例如)相对于绝缘材料54的上表面的抗蚀剂回蚀(resist etch-back)、定时蚀刻或平坦化。根据本发明的优选方面，选择性地去除层62的材料，直到足以形成与材料54的上表面大体共面的插塞64的上表面65的程度。
接下来参看图8，其描绘处于图7中描绘的处理阶段的阵列50的俯视图。图7所示的横截面图是沿图8的线7-7截取的。俯视图中所示的插塞64的所说明的对准是优选布局。所示的碎片视图说明表示为排A的第一排插塞64和表示为排B的第二排插塞，所述排B大体上平行于排A并与排A分离空间或间隙E。排A中存在的插塞的每一者与排B中的插塞在页面上所示的垂直方向上大体对准。所示的碎片还说明表示为排C的第三排和表示为排D的第四排，其彼此分离空间或间隙G。排C和D优选地经图案化以与排A和B大体相同，但排C和D中存在的插塞的每一者在图纸上所示的水平方向上相对于排A和B中存在的插塞偏移。在图案的连续部分(未图示)中，第五和第六排将相对于排C和D移位使得第五和第六排中的插塞将与第一和第二排A和B中存在的插塞大体垂直对准。
如图8中所说明，可将图案化插塞布局描述为具有插塞间距P，其定义为第一方向上(如图纸上所说明的水平方向)插塞W的宽度与给定插塞和同一排内的邻近插塞之间的空间的距离S的总和。在优选实施例中，排C和D中存在的插塞相对于排A和B中存在的插塞的水平位移约为P的一半(1/2间距位移)。
如图8中进一步说明，第二方向上(图纸上的垂直方向)的插塞间隔在具有大体对准的插塞的邻近排的插塞之间，相对于对应于具有相对于彼此偏移的插塞的邻近排之间的空间或间隙H的较宽间隔(表示为d2)来说较窄(表示为d1)。或者说，第一排A中的插塞与第二排B中存在的插塞在第一方向上分离距离d1，且第三排C中存在的插塞与第二排B中存在的插塞在第一方向上分离第二距离d2，其中第一方向表示为图纸上的垂直方向。第三排C中存在的插塞与第四排D中存在的插塞在垂直方向上对准并分离距离d1。根据所示的优选插塞布局，优选地可执行上文描述的图案化掩膜和处理以产生并维持所描绘的半间距偏移图案。然而，应了解，本发明涵盖对所描述的方法进行修改以用于替代设计图案中。
在图案化和插塞形成之后，可利用各种替代处理来形成根据本发明的电容器结构。参看图9-图22描述第一处理方面。参看图9，可(例如)通过在插塞阵列上沉积额外绝缘材料而增加绝缘体材料54以覆盖在插塞64上。额外绝缘材料可在插塞的上表面65上形成为约100埃到约500埃的厚度，且可以是用于绝缘体54的下部区的相同材料，或可与之不同。适当的绝缘材料包含上文参考初始材料54的形成而论述的那些绝缘材料。
参看图10，在晶片碎片50的插塞阵列上形成绝缘材料76。绝缘材料76可包括如图10中描绘的材料层66、68、70、72和74的复合物，或者可替代地包括包含一种或一种以上绝缘材料(未图示)的单个层。在绝缘材料76是层的复合物的情况下，层数目可如所描绘为5，或者可小于或大于5。类似地，交替层的相对厚度可不同于所示的示范性复合物。
在特定方面且对于具有板间支撑部件(下文描述)的电容器结构，可为优选的是，复合物绝缘体材料76含有具有不同成分的层使得复合物中存在的层的一者或一者以上可相对于复合物76的其它层或材料被选择性地去除。在示范性复合物中，可提供交替的材料层。举例来说，层66、70和74可包括第一材料，例如氧化物材料，比如硼磷硅玻璃(BPSG)。插入的交替层68和70可为(例如)氮化物材料，例如Si3N4。复合物中层的厚度和/或相对厚度不限于特定值。
绝缘层76的示范性厚度可为约5000埃到约30,000埃。在特定应用中，可为优选的是，将层76提供成在示范性厚度范围的上界内以允许增加电容器板高度和增加电容(下文论述)。可通过(例如)沉积第一氧化物层到约5000埃的厚度，之后沉积第一氮化物层到约200埃的厚度来形成交替层的示范性复合物。可在第一氮化物层上沉积约5000埃的第二氧化物层，之后是约200埃厚的第二氮化物层，以及约5000埃的第三氧化物层。可执行交替层的持续沉积来实现所需厚度。
参看图11，在绝缘层76的上表面上沉积例如光致抗蚀剂的可图案化材料层78，并通过(例如)光刻图案化技术对可图案化材料层78进行图案化以形成多个图案开口80。如所属领域的技术人员将了解，可通过(例如)使用间隔件技术产生掩膜以具有经各向异性蚀刻的间隔件而将掩膜78形成为具有亚光刻部件。开口80优选地提供成双间距的(每插塞间距有两个开口)并相对于每一接触插塞64垂直对准且居中，其中替代开口80相对于给定排中的插塞64之间的水平间隔垂直对准且居中。开口80优选地形成为沟槽，其相对于插塞排大体垂直延伸使得在绝缘材料76的整个上表面上形成一系列大体平行的沟槽。
参看图12，开口/沟槽80延伸到绝缘复合物材料76中。可利用(例如)干式蚀刻技术来延伸开口。可利用单一蚀刻化学处理来执行延伸，或者所述延伸可利用多种蚀刻化学处理。单一蚀刻化学处理可用于本发明的其中材料76是单一同质层的方面。另外，可利用对于复合物层中的材料具有选择性的蚀刻化学处理来进行单一蚀刻化学处理蚀刻。举例来说，可利用对于以基本上相同速率蚀刻BPSG和氮化硅可能具有选择性的单一蚀刻化学处理。利用这种单一蚀刻化学处理，可允许蚀刻持续到到达材料76的下部区(例如，BPSG层66)中为止。接着可能利用第二蚀刻化学处理，其将继续蚀刻BPSG但在到达材料54(即，氮化硅)时停止以产生例如图12中描绘的结构。
参看图13，可进行额外的干式蚀刻(例如，定时蚀刻)以延伸波纹开口从而暴露插塞64的上表面65。注意到，可能相对于设置在所说明的导电插塞之间的区域中的邻近沟槽发生某些过蚀刻。在替代处理过程中，可利用具有不同选择性的多种蚀刻化学处理来独立且循序地蚀刻由材料76组成的层复合物中的个别层。沟槽形成之后，如图14所示通过(例如)抗蚀剂剥离而去除掩膜材料78，从而产生由多个绝缘柱状物分离的多个大体平行的沟槽80。
参看图15，沉积导电材料82以填充波纹沟槽，藉此形成多个导电层84。导电材料82可以是(例如)TiN，或在优选方面可以是导电掺杂的多晶硅或半球状颗粒多晶硅(HSG)。
为了使个别导电层84彼此电隔离，可从绝缘材料76的水平上表面上去除材料82。可通过(例如)化学机械抛光(CMP)或干式回蚀技术来去除导电材料。参看图16，在本发明的特定方面，上覆导电材料82的去除可利用干式回蚀，其可去除绝缘材料76的上表面以下的导电材料使得导电层84相对于表面开口凹进。此凹进处的形成在后续处理阶段期间，例如在本发明的其中将利用无掩膜CMP技术(下文论述)的方面可为有利的。
接下来参看图17，可在绝缘材料76上以及开口80的凹进部分内形成绝缘上部层86。材料86优选地可为氮化物材料，且可称为上部氮化物层。图18展示俯视图，其俯视穿过材料86并将上部氮化物以下的部件描绘为虚线。图17中描绘的横截面图是沿图18的线17-17截取的。如所说明，如上文描述的根据本发明的处理可产生多个连续且大体平行的导电层84。总设计间距或“插塞间距”表示为P。可优选地提供导电线84使得“板间距”约为P/2，或更优选地大体等同于P/2。出于描述的目的，利用术语“板间距”来表示导电板或导电层设计间隔，且定义为板(或层)宽度与邻近板(或层)之间的空间距离的总和。
如图18中所说明，在板间距是总设计间距P的一半的情况下，插塞阵列中每重复图案存在两个导电层。这种每图案间距的双导电层可称为双间距导电层。如所说明，导电层84优选地相对于接触插塞64的上表面在中心对准。交替导电线表示为“a”，而插入的交替线表示为“b”。线“a”优选地形成为通过排C和D中的插塞64的上表面上的中心处，且通过排A和B中存在的邻近插塞之间的中心处。插入的交替导电层“b”相反地在通过插塞排A和B中的插塞64的上表面上的中心处，同时通过排C和D中存在的邻近插塞之间的中心处。
参看图19，进行额外处理以穿过上部氮化物材料86并穿过导电材料82和绝缘材料76形成多个沟槽88，藉此暴露这些沟槽底部的材料54。可通过(例如)在氮化物材料86上形成蚀刻掩膜并穿过氮化物材料86、导电材料82和绝缘材料76进行各向异性蚀刻来实现形成沟槽88。
如图19的左手部分(其中为了便于描述和清楚起见展示材料86被切除)所示，形成沟槽88使得沟槽相对于导电层的长轴大体上垂直而横切导电层的每一者。藉此，沟槽88的形成使形成多排平行的个别导电板90的导电层的每一者分离。个别板90每一者与单个接触插塞64电接触，并藉此可充当个别存储器单元中的存储板或底部电容器板。
分离以形成个别板90的过程产生了个别排大体平行的底板，其中所述底板的每一者跨越邻近偏移排之间的距离d2，如图19中所说明。举例来说，所描绘的中心排板中的交替底板“b”每一者与第二排B中的接触插塞电接触，且每一者跨越排B与C之间的距离d2。如进一步说明，底板“b”的每一者插入在两个邻近的交替板“a”之间，所述交替板“a”的每一者与第三排插塞C内的单个接触插塞64相关联。
尽管不限于特定尺寸，但电容器板90的每一者优选地可具有相对于彼此大体等同的尺寸。在示范性阵列中，板90可具有与板宽度的十倍一样长或更长的板长度。在特定应用中，板90可具有约0.5F的板宽度和约5F到约5的板长度。在一些应用中，板90可具有至少约为插塞间距的两倍的板长度。
接下来参看图20，其说明具有多个垂直存储板90的排，其中交替板与给定排内的接触插塞64电接触。形成个别板后，可通过(例如)去除绝缘材料76的全部或一部分而使晶片碎片50经受进一步处理。在绝缘材料76包括层的复合物的情况下，去除材料可包括去除特定层，而保留复合物中存在的其它层。举例来说，且如图20中所描绘，可从导电板90之间去除或大体上去除BPSG层66、70、74，而保留导电板之间的氮化物部分。
沟槽88的存在(图19所示)可允许从侧部实现湿式各向同性蚀刻以去除绝缘材料76的所有或大体上所有氧化物材料层，从而在导电板90之间产生开口94。这种湿式各向同性蚀刻对于氮化硅具有选择性使得氮化硅支撑结构92保留在底板90之间。支撑结构92在后续处理期间可有利地为电容器板提供支撑。在后续处理期间上部氮化物层86的存在提供了额外支撑。另外应注意，上部氮化物层还可存在于外围表面(未图示)中且可在后续处理期间保护外围。
参看图21，在个别第一电容器板结构90上形成一层介电材料96。在板结构90包括多晶硅的情况下，可执行适当退火处理以在形成电容器介电层之前将至少一些多晶硅转化成球状颗粒多晶硅(HSG)。沉积适当介电材料之后，在个别板90之间以及晶片碎片50的上表面上沉积单元板(cell plate)材料98。单元板材料98可优选地为(例如)导电掺杂多晶硅。
参看图22，可利用化学机械抛光或掩膜式蚀刻来去除外围(未图示)中的单元板导体材料98，且还可去除阵列内的单元板材料98的上部部分。优选地，执行CMP或蚀刻使得单元板材料被去除到水平高度99，而保留设置在个别底板90上的上部氮化物材料86部分以免损坏或破坏电路。图22所示的所得结构允许单元板材料98充当第二电容器板。第二电容器板(单元板)可操作地与个别第一电容器板90相关联在一起，其充当根据本发明优选实施例的个别存储器单元中的存储电容器。
如下描述根据本发明用于产生双间距电容器结构的替代方法和处理。参看图23，其展示从图7和图8中描绘的处理阶段继续的替代方法。在此替代处理过程中，在插塞64的阵列上沉积导电材料100使得导电材料与接触插塞的上表面65电接触。导电材料100接着经受减蚀刻(subtractive etching)以形成由开口102分离的个别导电层104，其延伸到绝缘层54的上表面。因此，个别导电层104彼此电分离。用于产生多个导电层的减蚀刻优选地利用掩膜和图案化技术来产生如上所述的双间距导电层图案。参看图25，所得的层图案优选地包括多个大体平行的导电层104，其具有如相对于先前实施例中的导电层描述的间隔和图案。然而，图25中描绘的结构与先前处理所产生的结构不同之处在于，当初始形成导电层后绝缘材料54暴露在这些导电层之间。
参看图26，执行额外处理以在第一排A与第二排B之间以及第三排C与第四排D之间产生沟槽106，从而在第二排B与第三排C之间的间隙H上留下若干排跨越距离d2的个别电容器板108。沟槽106的形成可利用适当蚀刻技术，且可包括在导电层104之间沉积适当材料，使用光刻技术形成图案化掩膜，并将图案转印到下伏材料中。
将导电层分离为个别存储节点板108之后，在个别板上以及衬底上沉积介电材料层110。随后，在晶片碎片50上沉积单元板材料112，从而大体上填充邻近存储节点板108之间的开口。沉积单元板材料112通常可包括形成此材料以覆盖衬底使得此材料的厚度存在于介电材料110上方。因此，沉积单元板材料之后，可进行掩膜和图案化处理以从外围区域(未图示)去除单元板材料并形成如图28中描述的独立的单元板。
参看图29-图38描述用于产生双间距板电容器的另一替代处理。参看图29，其展示相对于图9所示的处理而对晶片碎片50进行的继续处理。对图9所示的结构的进一步处理包含在绝缘层54上形成第二绝缘层120。材料120可为(例如)例如BPSG的氧化物材料或任何其它适当绝缘材料。掩膜材料122提供在绝缘层120上并经图案化以形成具有开口124的“单间距”掩膜图案，使得掩膜图案重复的单位间距与插塞图案间距(上文所述)基本上相同。图案化掩膜中的开口124具有表示为l1的开口长度。
参看图31，开口124延伸到材料120中以形成具有初始沟槽宽度l1的沟槽。优选地，沟槽124延伸到材料54中藉此使接触插塞64的表面65暴露在每一插塞的一部分上。所述延伸所述开口以形成沟槽124可利用蚀刻技术，例如干式各向异性蚀刻。形成多个沟槽之后，可通过(例如)抗蚀剂剥离从所得的绝缘材料柱状物120上去除掩膜材料122。参看图32，展示图31中描绘的结构的所得俯视图(其中图31是沿图32的线31-31截取的横截面)。图案化和沟槽形成可优选地产生单间距开口，其如所说明暴露电容器插塞64的每一者的上表面65的一半。
随后加宽初始具有开口宽度l1的开口124以形成具有如图33中说明的开口宽度l2的开口。图34中展示图33中描绘的结构的俯视图。如图34中所指示，优选地通过加宽开口124来暴露上表面65的每一者的额外部分。可利用适当蚀刻技术(例如，各向同性湿式蚀刻或干式蚀刻技术)来实现开口的加宽。
接下来参看图35，在衬底52上沉积导电材料130以至少部分填充加宽的开口124。随后对导电材料130进行各向异性蚀刻以在单独导电层134之间形成窄沟槽132，如图36中所描绘。优选地进行各向异性蚀刻以形成单独间隔件状导电层，从而延伸开口32以暴露这些开口底部的材料54。接着执行进一步处理以产生如图37中描绘的单独个别存储节点板。额外处理可包含(例如)用(例如)氧化物材料填充导电层之间的空间，在衬底上形成图案化掩膜，和蚀刻出越过交替的绝缘和导电层的沟槽以将导电层分离为个别电容器板(类似于上文参看图19和图26描述的处理)。
参看图38，形成个别电容器底板(capacitor bottom plate)之后，可通过(例如)湿式各向同性蚀刻来去除板之间的绝缘材料，且可在个别板上形成介电层96。可在电容器电介质上沉积单元多晶硅材料98，随后进行掩膜和蚀刻以从外围去除单元多晶硅并形成如图38中说明的单独单元板。
如本文描述的双间距电容器的形成可允许形成高电容存储板，而避免常规电容形成过程的存在问题的掩膜和图案化事件。可利用本发明的电容器代替存储器单元、DRAM阵列和电路(例如图1和2中描绘的示范性电路)中的常规型电容器。
图39大体上(以实例方式而不是限制的方式)说明根据本发明一方面的计算机系统400的实施例。计算机系统400包含监视器401或其它通信输出装置、键盘402或其它通信输入装置，以及母板404。母板404可承载微处理器406或其它数据处理单元，以及至少一个存储器装置408。存储器装置408可包括上文描述的本发明的各方面。存储器装置408可包括存储器单元阵列，且此阵列可与寻址电路耦合以便存取阵列中的个别存储器单元。此外，存储器单元阵列可耦合到读取电路以便从存储器单元读取数据。可利用寻址和读取电路在存储器装置408与处理器406之间传递信息。此在图40所示的母板404的框图中说明。在该框图中，寻址电路说明为410且读取电路说明为412。计算机系统400的各种组件(包含处理器406)可包括先前在本发明中描述的存储器构造中的一者或一者以上。
处理器装置406可对应于处理器模块，且与所述模块一起利用的相关联的存储器可包括本发明的教示。
存储器装置408可对应于存储器模块。举例来说，单列直插式存储器模块(SIMM)和双列直插式存储器模块(DIMM)可用于利用本发明教示的实施方案中。存储器装置可并入到提供从装置的存储器单元进行读取和向其中进行写入的不同方法的多种设计的任一者中。一个此类方法是页模式操作。DRAM中的页模式操作由存取存储器单元阵列的行并随机存取阵列的不同列的方法界定。存储在行与列交叉处的数据可在存取所述列时被读取和输出。
一种替代类型的装置是扩展数据输出(EDO)存储器，其允许存储在存储器阵列地址处的数据在所寻址的列已关闭之后可用作输出。此存储器可通过在不缩短存储器输出数据在存储器总线上可用的时间的情况下实现较短存取信号来提高某些通信速度。其它替代类型的装置包含SDRAM、DDR SDRAM、SLDRAM、VRAM和直接RDRAM，以及例如SRAM或快闪存储器的其它装置。
存储器装置408可包括根据本发明的一个或一个以上方面形成的存储器。
图41说明本发明的示范性电子系统700的各个实施例的高级组织的简化框图。系统700可对应于(例如)计算机系统、处理控制系统，或使用处理器和相关联的存储器的任何其它系统。电子系统700具有功能元件，包含处理器或算术/逻辑单元(ALU)702、控制单元704、存储器装置单元706和输入/输出(I/O)装置708。通常，电子系统700将具有一组本地指令，其指定处理器702将对数据执行的操作以及处理器702、存储器装置单元706和I/O装置708之间的其它交互作用。控制单元704通过持续循环通过致使从存储器装置706提取指令并执行的一组操作来协调处理器702、存储器装置706和I/O装置708的所有操作。在各种实施例中，存储器装置706包含(但不限于)随机存取存储器(RAM)装置、只读存储器(ROM)装置和例如软盘驱动器和紧密磁盘CD-ROM驱动器的外围装置。所属领域的一般技术人员在阅读并领会本发明之后将了解，所说明的电子组件的任一者能够经制造而包含根据本发明的各方面的存储器构造。
图42是示范性电子系统800的各种实施例的高级组织的简化框图。系统800包含存储器装置802，其具有存储器单元阵列804、地址解码器806、行存取电路808、列存取电路810、用于控制操作的读取/写入控制电路812，以及输入/输出电路814。存储器装置802进一步包含功率电路816和传感器820，例如用于确定存储器单元处于低阈值导电状态还是处于高阈值非导电状态的电流传感器。所说明的功率电路816包含电源电路880、用于提供参考电压的电路882、用于向第一字线提供脉冲的电路884、用于向第二字线提供脉冲的电路886，以及用于向位线提供脉冲的电路888。系统800还包含处理器822或用于存储器存取的存储器控制器。
存储器装置802经由布线或金属化线从处理器822接收控制信号。存储器装置802用于存储经由I/O线存取的数据。所属领域的技术人员将了解，可提供额外电路和控制信号，且存储器装置802已经简化以帮助集中于本发明。处理器822或存储器装置802中的至少一者可包含本发明中先前描述的类型的存储器构造。
本发明所说明的各种系统希望提供对本发明的电路和结构的各种应用的大体理解，且不希望作为对使用根据本发明各方面的存储器单元的电子系统的所有元件和特征的完整描述。所属领域的一般技术人员将了解，各种电子系统可制造在单个封装处理单元中，或甚至制造在单个半导体芯片上，以便缩短处理器与存储器装置之间的通信时间。
存储器单元的应用可包含用于存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和专用模块中的电子系统，且可包含多层、多芯片模块。此类电路可进一步作为多种电子系统的子组件，例如时钟、电视、手机、个人计算机、机动车、工业控制系统、飞机和其它装置。
注意到，本发明中利用相对高度关系来描述各种部件彼此之间的位置(例如，利用了向上、向下等)。应了解，此类术语仅用于表达组件之间的相对关系，且不指示组件相对于外部参考系的关系。因此，举例来说，本文描述为相对于另一部件向上突出的部件可能实际上在相对于所述部件的外部参考系中呈现为向下朝观察者延伸。

Claims (18)

1.一种存储器构造，其包括：
第一接触插塞；
第二接触插塞，其在第一方向上具有插塞宽度并在所述第一方向上与所述第一接触插塞间隔第一距离，所述第一距离与所述插塞宽度的总和界定插塞间距；
第一底板，其与所述第一接触插塞电接触，所述第一底板在所述第一方向上具有板宽度，所述第一底板的顶面和底面具有大致相等且在所述第一方向与所述板宽度相等的宽度；以及
第二底板，其在所述第一方向上与所述第一底板间隔第二距离，所述第二距离与所述板宽度的总和界定板间距，所述插塞间距约为所述板间距的两倍；使用所述第一接触插塞与所述第二接触插塞作为存储器阵列图案，使用所述第一底板与所述第二底板作为电容器的电极板。
2.根据权利要求1所述的存储器构造，其中所述第二底板相对于所述第一和第二接触插塞电隔离。
3.根据权利要求1所述的存储器构造，其中所述第二底板具有大体上等同于所述第一底板的尺寸。
4.根据权利要求3所述的存储器构造，其进一步包括与所述第二接触插塞电接触的第三底板，所述第三底板具有大体上等同于所述第一底板的尺寸。
5.根据权利要求4所述的存储器构造，其中所述第一、第二和第三底板在垂直于所述第一方向的第二方向上具有一长度，且其中所述长度至少约为所述插塞间距的两倍。
6.根据权利要求1所述的存储器构造，其进一步包括设置在所述第一与第二底板之间的导电单元板。
7.根据权利要求6所述的存储器构造，其中所述单元板通过介电层与所述第一和第二底板的每一者分离。
8.一种形成存储器阵列的方法，其包括：
在衬底内提供多个接触插塞，所述多个接触插塞排列成第一排和与所述第一排分离一间隙的第二排，所述接触插塞在具有插塞间距的给定排内；
形成一排个别电容器板，所述个别电容器板相对于彼此大体平行并跨越所述间隙，所述一排个别电容器板包括第一组电容器板和第二组电容器板，所述第一组的
每一部件与所述第一排中的接触插塞相关联，且所述第二组的每一部件与所述第二排中的接触插塞相关联并插入在所述第一组的两个邻近的部件之间，所述电容器板具有大致等于所述插塞间距一半的板间距。
9.根据权利要求8所述的方法，其中所述多个接触插塞是第一多个接触插塞，且所述一排个别电容器板是第一排个别电容器板，且所述方法进一步包括：
提供第二多个接触插塞，所述第二多个接触插塞包括第三排和第四排接触插塞；
形成相对于彼此大体平行的第二排个别电容器板，所述第二排个别电容器板包括第三组电容器板和第四组电容器板，所述第三组的每一部件与所述第三排中的接触插塞相关联，且所述第四组的每一部件与所述第四排中的接触插塞相关联并插入在所述第三组的两个邻近的部件之间。
10.根据权利要求9所述的方法，其中同时形成所述第一和第二排个别电容器板。
11.根据权利要求9所述的方法，其中所述形成所述第一排和所述第二排个别电容器板包括：
形成单排导电板；以及
穿过所述单排导电板蚀刻出沟槽，所述沟槽横向设置在所述第二和第三排接触插塞之间并通过所述导电板的每一者。
12.根据权利要求11所述的方法，其中所述导电板包括多晶硅。
13.根据权利要求11所述的方法，其中所述形成所述导电板包括：
在所述衬底上形成绝缘材料；
蚀刻所述绝缘材料以形成多个沟槽；以及
在所述沟槽内沉积导电材料。
14.根据权利要求13所述的方法，其中形成所述绝缘材料包括：
在所述衬底上沉积第一绝缘层；
在所述第一绝缘层上沉积第二绝缘层；以及
在所述第二绝缘层上沉积第三绝缘层。
15.根据权利要求14所述的方法，其中所述第二绝缘层包括氮化硅。
16.根据权利要求14所述的方法，其中将所述第二绝缘层的一部分保持在最终结构中的所述第一排个别电容器板和所述第二排个别电容器板的个别电容器板之间。
17.根据权利要求11所述的方法，其中形成所述导电板包括：
在所述衬底上沉积绝缘材料层；
蚀刻所述绝缘材料以形成多个第一沟槽；
加宽所述第一沟槽；
在所述第一沟槽内沉积导电材料；以及
蚀刻所述导电材料以形成多个第二沟槽。
18.根据权利要求11所述的方法，其中形成所述导电板包括：
在所述衬底上沉积导电材料；以及
蚀刻所述导电材料以形成穿过所述导电材料的多个沟槽。
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