JP3359644B2 - 集積半導体メモリ装置の製造方法 - Google Patents

集積半導体メモリ装置の製造方法

Info

Publication number
JP3359644B2
JP3359644B2 JP51610398A JP51610398A JP3359644B2 JP 3359644 B2 JP3359644 B2 JP 3359644B2 JP 51610398 A JP51610398 A JP 51610398A JP 51610398 A JP51610398 A JP 51610398A JP 3359644 B2 JP3359644 B2 JP 3359644B2
Authority
JP
Japan
Prior art keywords
electrode
memory
contact
contact connection
electrode plates
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP51610398A
Other languages
English (en)
Other versions
JP2000503812A (ja
Inventor
シンドラー ギュンター
ハルトナー ヴァルター
マズレ―エスペヨ カルロス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Publication of JP2000503812A publication Critical patent/JP2000503812A/ja
Application granted granted Critical
Publication of JP3359644B2 publication Critical patent/JP3359644B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 上記のようなメモリは例えばMueller,“Bauelemente
der Halbleiterelektronik",Springer 1991年第４版、
第256頁以下から公知である。ここで記載されているの
は、つぎのようなメモリコンデンサを有するメモリセル
である。すなわちこのメモリコンデンサの電極の１つは
ほぼ平坦な板で形成されかつメモリ装置の主面に平行に
配置されている。メモリコンデンサの容量は周知のよう
にコンデンサの面積に依存する。集積密度が上昇し、ひ
いてはこれに伴ってメモリ装置が小さくなるにつれてメ
モリコンデンサの容量が可能な限り減少することがない
ようにするために、上記の文献は、メモリコンデンサを
トレンチコンデンサとして形成することが提案されてい
る。このトレンチコンデンサは、メモリ装置の主面にな
べ形状に設けられている。このメモリコンデンサの実現
手法は、先に述べたものに比べて格段に実現コストが高
い。
集積密度が上昇した場合にも所定のコンデンサ面積を
維持するための別の手法は、US5290726から公知であ
る。ここでは、メモリコンデンサをフィン積層形コンデ
ンサとして実現することが記載されている。このフィン
積層形コンデンサは、メモリセルの選択トランジスタの
上に設けられている。この実現形態ではメモリコンデン
サの第１電極は、相並びかつ上下に重なった複数のフィ
ンガー部を有する横断面を有している。これは電極面積
ひいてはコンデンサ面積を、第１電極を板状に形成する
手法に比して大きくするためである。このようなメモリ
コンデンサの実現方法は、選択トランジスタの上にその
最小面の内側にコンデンサを実現することができる所定
の最小面を前提とする。集積密度が上昇するのに伴っ
て、コンデンサを実現するために必要な最小面を用意す
ることは困難となっている。さらに上記のコンデンサ構
造は製造方法が極めて繁雑である。
EP0657935A2からも半導体メモリ装置およびこのよう
な半導体メモリ装置の製造方法がすでに公知である。こ
のメモリ装置の特徴はメモリコンデンサにある。ここで
は複数の第１電極は、電極板として形成され、間隔が開
けられて上下に重なっており、かつ半導体メモリ装置の
上側の主面に対して平行に設けられている。これらの電
極板はそれぞれ、接続接触プラグによってメモリセルの
選択トランジスタと電気的に接続されている。ここの図
3Bによれば、それぞれの接触接続プラグは、それぞれの
電極板への距離に応じて種々異なる長さで形成されてい
る。
JP03−153974AおよびJP−179759Aにもまた板状の電極
を有する、メモリコンデンサを備えた半導体メモリ装置
が記載されている。
本発明の課題は、集積密度が上昇しても、十分に大き
いコンデンサ面積ないしは、十分に大きな容量を容易に
提供する集積半導体メモリ装置の製造方法を提供するこ
とである。
上記の課題は、請求項１に記載された特徴部分の構成
によって解決される。
本発明による製造方法の発展形態は、請求項１を参照
する従属請求項に記載されている。
本発明による、集積半導体メモリ装置の製造方法は、
つぎの方法ステップを有する。
ａ） メモリ装置のメモリセルに対する選択トランジス
タと、半導体基体の主面上に設けられていて、メモリセ
ルの選択トランジスタのそれぞれ１つと電気的に接続さ
れている、アクセス用の接触接続点とを備えた半導体基
体を準備するステップと、 ｂ） すべての電極層と絶縁層とをデポジットし、引き
続き接触接続プラグに対する孔を前記のそれぞれの接触
接続点上にエッチングし、前記孔を導電性材料によって
充填し、前記電極板は、突き出した突出部において前記
導電性材料によって接触接続し、前記接触接続プラグの
上端部の上に絶縁層をデポジットするステップと、 ｃ） 前記半導体基体の主面に対して垂直に配置される
溝を、電極材料から成るすべての層を貫通してエッチン
グするステップと、 ｄ） 電極材料から成る複数層の間に絶縁材料をつぎの
ように等方性エッチングするステップ、すなわち前記接
触接続プラグを前記絶縁層で取り囲まんだままで、前記
の電極材料から成る複数層を、電極板の形状で前記溝の
中に突出するように等方性エッチングするステップと、 ｅ） 誘電体層を前記電極板上に同じ形にデポジットす
るステップと、 ｆ） メモリコンデンサ用の第２電極を形成するため
に、前記溝を少なくとも１つの導電性材料によって充填
するステップとを有する。
この製造方法では、まずすべての電極層と絶縁層をデ
ポジットし、引き続き接触接続プラグに対する孔をそれ
ぞれの接触接続点の上にエッチングし、導電性材料を充
填する。この場合には接触接続プラグはすべて同じ長さ
であり横から、電極板の突き出した突出部と電気接続し
ていることになる。相異なる上下に重なって配置された
電極板に相互に位置をずらされて配置された突出部によ
って、それぞれ１つの接触接続プラグだけが１つの電極
板に接触接続する。メモリコンデンサの対向電極、すな
わち第２電極との短絡を回避するために、接触接続プラ
グの上端部の上にもう一層絶縁層をデポジットし、接触
接続プラグの端部を覆う必要がある。
この製造方法は、接触接続孔のエッチングを、すべて
の接触接続プラグに対して１回だけ行えばよいという利
点を有する。これはプロセスの簡易化を意味している。
本発明の方法の発展形態では、誘電体層として高ε材
料または強誘電体材料を使用することができる。この場
合には電極は、少なくともこの誘電体対向側に例えばP
t,Ru,Ir,Pdなどの希金属または例えばIrO2,RuO2,LaSrCo
Oxなどの酸化物を有するか、または電極全体がこれらの
材料から構成される必要がある。対向電極に対しては、
上に挙げた材料のうちの１つを誘電体の上に同じ形で薄
い層としてまずデポジットし、残りの溝に別の導電性の
材料例えばポリシリコンを充填することが考えられる。
上記のように製造された集積半導体装置では、メモリ
セルの１つのグループの第１電極はそれぞれ、電極板か
ら形成され、隔てられ互いに上下に重なって、かつ半導
体メモリ装置の主面に対して平行である。さらにこれら
の第１電極板はそれぞれ、１つの接触接続プラグによっ
てこのグループのメモリセルの選択トランジスタと電気
的に接続されている。ここでメモリセルのグループの接
触接続プラグはそれぞれ、それぞれの電極板に対する間
隔に応じて異なる長さに形成されている。
したがって電極板は、隔てられ上下に重なってサンド
イッチ状に形成されている。ここでこれらの電極板のそ
れぞれ別々に１つの接触接続プラグを介してメモリセル
の選択トランジスタと接続されている。電極板をサンド
イッチ状に構成することにより極めて簡単に、電極板が
半導体基体の上で隣接するメモリセルのセル面に突き出
すことができ、これにより所要の大きさの電極面積が得
られ、ひいてはメモリコンデンサの容量を増加させるこ
とができる。
ここで接触接続プラグは有利にはそれぞれ、メモリセ
ルの選択トランジスタのソース領域と電気的に接触接続
しており、この接触接続プラグは電極板の板平面に対し
て実質的に垂直である。
本発明の範囲内では、隣接するメモリセルのただ１つ
のセル面に電極板が突き出すだけで既に十分であるが、
電極板を大きく選択して、この電極板が複数のメモリセ
ルに突き出すようにすることによって、メモリコンデン
サの容量を増すことができる。
さらにメモリセルのグループはそれぞれ、上下に重な
ってまたは相互に並んでされたｎ個のメモリセルを有す
るように構成されている。これらのメモリセルは、ｎ個
の接触接続プラグのうちのそれぞれ１つを介して、上下
に配置されたｎ個の電極板と電気的に接触接続される。
ここでｎは２より大きい自然数、例えばｎ＝４である。
集積半導体メモリ装置の１つのメモリアレイにおけるメ
モリセルの個数は通例２の乗数であり、有利にはｎ＝2m
となるように選択する。ここでｍは自然数であり、1,2,
3,4,…である。
また本発明では接触接続プラグは絶縁層によって取り
囲まれており、この絶縁層から電極板が共通に１つの方
向に突き出している。
本発明によって製造されたメモリ装置の別の実施例で
は、メモリセルの１つのグループのそれぞれの第１電極
の、上下に配置された電極板はそれぞれ、メモリセルの
別のグループのそれぞれの電極の、上下に配置された第
１電極と所定の間隔で対向して配置されている。これに
よってメモリセルの２つのグループの、対向する第１電
極の間に、第２電極として使用される対向電極を配置す
ることができる。ここでこの対向電極と、メモリセルの
それぞれの第１電極を形成する電極板との間に誘電体層
が配置される。
上記のように製造された、本発明の集積半導体メモリ
装置の実質的な利点は、メモリコンデンサが、メモリセ
ルの基本面に限定されないことである。メモリコンデン
サはむしろ、複数のメモリセルに対してまとめられ、上
下に配置される。したがってｎ個のメモリセルをまとめ
た場合には、それぞれのメモリコンデンサならびにこの
メモリコンデンサの電気線路に対して、ｎ＊セル面の基
本面が使用される。
本発明を以下実施例に基づき図面を用いて詳しく説明
する。
図１は、メモリアレイを備えた集積半導体メモリ装置
に対する配置図を示す。ここでは、メモリセルのメモリ
コンデンサの電極板は、隣接するメモリセル面に突き出
している。
図２は集積半導体メモリ装置を、集積化された選択ト
ランジスタを備えた半導体基体の上主面の高さ、および
上下に配置された電極板のそれぞれの高さで切った種々
異なる概略断面図である。
図３は、図１の複数のメモリセルに対する、電極板お
よび接触接続プラグの構成を３次元に概略的に示す図で
ある。
図４は、本発明に従って形成された、集積半導体メモ
リ装置におけるメモリコンデンサの断面図である。
以下の図では特にことわらない限り同じ参照符号は、
同じ部分、同じ意味を示している。
図１には、本発明による製造方法にしたがって製造さ
れた集積半導体メモリ装置の実施例が示されている。図
１は、メモリアレイの平面図である。このメモリアレイ
は、類似に形成された多数（ここでは128）のメモリセ
ル１を有している。図示のメモリアレイではそれぞれの
メモリセル１は、幅4Fとセル高さ2Fのセル面を有する。
したがって１つのメモリセルのセル面積は計8F2であ
る。図示のようにそれぞれのメモリセルは、それぞれ４
つのメモリセル１を有するグループA,Bにまとめられて
いる。ここで図示のメモリアレイは、グループＡおよび
グルーブＢを備えた、計16個の同一のグループ対を有す
る。（注:Fはいわゆる「フィーチャサイズ」を表してい
る。これは集積回路において製造可能な最小の構造であ
る。Ｆは使用した技術に依存し、ほとんどの場合には写
真平板の解像度によって決定される。したがってＦは使
用した、集積回路の製造技術に固有な単位長さのであ
る。） 図１に示した実施例では、グループＡのメモリセル１
にはそれぞれ、セル面の左半面に後述する接触接続プラ
グ14,24,34および44が設けられておりそれぞれのグルー
プＢのメモリセル１にはそれぞれ、セル面の右半面に接
触接続プラグ14,24,34および44が設けられている。これ
らの接触接続プラグ14,24,34および44は、集積メモリ装
置の半導体基体の主面から、図１を見る人の側に延びて
いる。これらの接触接続プラグはそれぞれ、メモリセル
のメモリコンデンサの第１電極を形成する電極板を接触
接続するために使用されている。これらの接触接続プラ
グ14,24,34および44は、それぞれの電極板に対する電気
的接続部を除いて、絶縁層16によって取り囲まれてい
る。図１の概略図が示すように、絶縁層16はそれぞれ、
上から見た場合にはすでに接触接続プラグ14,24,34およ
び44が配置されている、メモリセルのセル面の半分を占
めている。
図１には、第１電極板12が示されている。この第１電
極12は、メモリセル１のそれぞれのグループの例えば接
触接続プラグ14と電気的に接続されている。この電極板
12はそれぞれ、グループＡないしはＢに所属するメモリ
セル１のセル面の、まだ何もない半面にまで延びてい
る。しかし電極板12は隣接するセル面の外枠にまでには
突き出していない。これによって、このメモリアレイを
上から見た場合には、メモリセル１のグループA,Bの個
々の電極板12の間には、間隙９が残る。この間隙９は、
絶縁層と対向電極とを挿入するために必要であり、図４
に関連してさらに後述する。
電極板12は、図１の実施例では、この電極板がそれぞ
れ1Fの大きさを有するとすると31F2の面積を有する。こ
の値は当然、より多くのメモリセル１をグループＡない
しはＢにまとめて、電極板12を別のメモリセル１の相応
に多くのセル面に延在させれば、増やすことができる。
しかしこの場合には、上下に重なり合う電極板も相応に
増やす必要がある。
図２にはより分かり易くするために、図１のメモリア
レイの５つの異なる断面a,b,c,dおよびｅを示してい
る。それぞれの断面は、メモリ装置の主面に平行に、メ
モリセル１の２つの対向するグループＡないしはＢに対
して示したものである。矩形のセル面は参照符号10で示
されている。図2aは、接触接続点７の高さにおいて示し
た断面である。この接触接続点７は、選択トランジスタ
が埋め込まれている半導体基体の主面に存在する。この
接触接続点７はそれぞれ、このような選択トランジスタ
のソース領域と電気的に接続されている。
図2bは、第１電極板12の高さにおける断面図を示して
いる。これは既に図１で説明した。しかしこの図2bで
は、接触接続プラグ14が電極板12と電気的に接続されて
いることがよく分かる。この電極板12はこのためにＬ字
形に形成されている。残りの接触接続プラグ24,34およ
び44は、接触接続プラグ14よりも長く形成されているた
めに見ることができる。参照符号16は、ここでも接触接
続プラグ14,24,34および44を取り囲む絶縁層を示してい
る。
図2c,2dおよび2eには、電極板22,32および42の高さに
おける断面図が示されている。電極板22および32は同様
に、鼻のような形状でそれぞれの接触接続プラグ24,34
および44の方向に突き出しており、それと電気的に接触
接続している。それぞれの断面図から分かることは、接
触接続プラグ16が最も長いことである。これは接触接続
点から最も離れた電極板42と接触接続するためである。
接触接続プラグ14,24,34および44は、図2aの接触接続点
７をそれぞれ、電極板12,22,32および42のうちのただ１
つと接続している。
図３には接触接続プラグ14,24,34および44、絶縁層16
ならびに電極板12,22,32および42の構成が３次元的に概
略的に示されている。この図から分かるように、電極板
12,22,32および42は、電極板12,22,32および42は相互に
平行に配向され、相互に隔てられ、絶縁層16から突き出
している。接触接続プラグ14,24,34および44は、絶縁層
16に埋め込まれている。また「舌の形状をした接触接続
部」ないしは鼻の形状をした、電極板12,22,32および42
の突出部12a,22a,32aおよび42aも絶縁層16に埋め込まれ
ている。
本発明による、半導体メモリ装置の製造方法では、ま
ずすべての電極層および絶縁層がデポジットされ、引き
続き接触接続プラグ用の孔をそれぞれの接触接続点上に
エッチングし、導電性材料を充填する。ここではすべて
の接触接続プラグの長さは同じである。このことは図３
では破線で示した接触接続プラグ14'についてのみ示さ
れている。この接触接続プラグ14'は、電極板12の舌の
形状をした接触接続部ないしは鼻の形状の突出部12aだ
けによって接触接続している。
図４は、本発明による集積半導体メモリ装置の一部の
断面図を示している。ここで断面は電極板12,22,32およ
び42の板平面に垂直に切ったものである。この図からわ
かるように、メモリセル１のグループＡおよびＢの電極
板12,22,32および42は対を成しており、端面が離間され
て対向している。電極板12,22,32および42のむき出しの
面は一様に誘電体層52に取り囲まれている。この誘電体
層52は断面で見ると、メアンダ状に電極板12,22,32およ
び42を取り囲んでいる。残りの中間部は導電層によって
充填されている。この導電層は、対向電極ひいてはメモ
リセルに対する第２電極として使用されている。この対
向電極50は例えば集積半導体メモリ装置の基準電位と接
続されている。
図４では接触接続プラグ14,24,34および44は前後に配
置されている。この断面図では最も短い接触接続プラグ
14だけを見ることができる。この接触接続プラグ14は、
別の接触接続プラグ24,34および44と同様に選択トラン
ジスタのソース領域２と接触接続している。ソース領域
２の隣りには、ビットライン５と電気的に接触接続して
いるドレイン領域３が存在する。ドレイン領域３とソー
ス領域２との間には、図示していないゲート領域ならび
に、集積メモリセルには必須のワードライン４がある。
図４の集積メモリコンデンサの構造は、つぎの方法ス
テップによって製造することができる。集積半導体メモ
リ装置の最終の導体路面の上面に、複数層の電極材料例
えば金属または高濃度にドーピングされた、シリコンま
たはガリウム砒素などの電極材料と、絶縁材料とをデポ
ジットする。それぞれの層は例えば相互に等間隔に隔て
られている。付加的には電気的な接続用に孔をそれぞれ
の接触接続点７の上にエッチングし、引き続き導電性の
材料を充填し、接触接続プラグ14,24,34および44を形成
する。引き続きすべての電極板12,22,32および42を通る
垂直な溝（図４の破線で示した溝の線11を参照）をエッ
チングする。絶縁材料16の等方性エッチングによって、
電極板12,22,32および42の電極材料は、薄い板状で溝の
中へ突き出る。引き続き誘電体層52を形成するために誘
電体を、電極板12,22,32および42の上に同じ形に施す。
このためには例えばCVDプロセスが有利である。つぎの
ステップでは、対向電極50を形成するための導電性材料
によって溝を充填する。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 カルロス マズレ―エスペヨ ドイツ連邦共和国 Ｄ―85604 ツォル ネディング グリューンラントシュトラ ーセ ４ (56)参考文献 特開 平４−61159（ＪＰ，Ａ) 特開 平７−161832（ＪＰ，Ａ) 特開 平３−38061（ＪＰ，Ａ) 特開 平３−153074（ＪＰ，Ａ) 特開 平５−335510（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 27/108

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】メモリコンデンサを有する集積半導体メモ
    リ装置の製造方法において、 つぎの方法ステップを有する、すなわち ａ） メモリ装置のメモリセル（１）に対する選択トラ
    ンジスタと、半導体基体の主平面（８）上に設けられて
    いて、前記メモリセル（１）の前記選択トランジスタの
    それぞれ１つと電気的に接続されているアクセス用の接
    触接続点（７）とを備えた半導体基体を準備し、 ｂ） 相互に上下に重なりかつ相互に異なる電極板（1
    2,22,32,42）の複数の層および絶縁材料（16）をデポジ
    ットし、ここで前記電極板（12,22,32,42）はそれぞ
    れ、該電極板が所属する接触接続点（７）の方向に突き
    出した突出部（12a,22a,32a,42a）を有し、 ｃ） 電極材料と絶縁材料（16）とから成る全体の層を
    貫通してエッチングし、それぞれの接触接続点（７）の
    上に主平面（８）までに至る孔を形成し、該孔を導電性
    材料により充填して、接触接続プラグ（14,24,34,44）
    が形成されるようにし、ここで前記電極板（12,22,32,4
    2）、該電極板の前記突出部（12a,22a,32a,42a）におい
    て前記導電性材料によって接触接続されており、 ｄ） 前記接触接続プラグ（14,24,34,44）の上端部の
    上に絶縁層をデポジットし、 ｅ） 電極材料と絶縁材料（16）とから成る全体の層を
    貫通してエッチングし、前記半導体基体の主平面（８）
    にまで設けられる溝を形成し、 ｆ） 電極材料から成る複数層の間の前記絶縁材料（1
    6）をつぎのように等方性エッチングし、すなわち前記
    接触接続プラグ（14,24,34,44）を前記絶縁材料（16）
    により取り囲んだまま、前記電極材料から成る複数層
    を、電極板（12,22,32,42）の形状で前記溝の中に突き
    出させるように等方性エッチングし、 ｇ） 誘電体層（52）を前記電極板（12,22,32,42）上
    にコンフォーマルにデポジットし、 ｈ） メモリコンデンサ用の第２電極（50）を形成する
    ために、前記溝を少なくとも１つの導電性材料によって
    充填するステップを有することを特徴とする製造方法。
  2. 【請求項２】誘電体層（52）として高ε材料または強誘
    電体材料を使用し、 前記電極板（12,22,32,42）は、少なくとも前記誘電体
    層（52）対向側に希金属または酸化物を有し、 または前記電極板（12,22,32,42）は、前記電極板（12,
    22,32,42）全体は前記希金属または酸化物から成る、 請求項１に記載の方法。
  3. 【請求項３】前記第２電極（50）を形成するためにまず
    前記の材料のうちの１つをコンフォーマルに薄い層とし
    て前記誘電体層（52）にデポジットし、 残りの溝を、別の導電性材料によって充填する、 請求項２に記載の方法。
JP51610398A 1996-09-30 1997-09-05 集積半導体メモリ装置の製造方法 Expired - Fee Related JP3359644B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE19640271.9 1996-09-30
DE19640271A DE19640271C1 (de) 1996-09-30 1996-09-30 Verfahren zur Herstellung einer integrierten Halbleiterspeicheranordnung
PCT/DE1997/001965 WO1998015000A1 (de) 1996-09-30 1997-09-05 Dram-kondensator mit gestapelten elektroden und verfahren zur herstellung desselben

Publications (2)

Publication Number Publication Date
JP2000503812A JP2000503812A (ja) 2000-03-28
JP3359644B2 true JP3359644B2 (ja) 2002-12-24

Family

ID=7807421

Family Applications (1)

Application Number Title Priority Date Filing Date
JP51610398A Expired - Fee Related JP3359644B2 (ja) 1996-09-30 1997-09-05 集積半導体メモリ装置の製造方法

Country Status (8)

Country Link
US (1) US6197633B1 (ja)
EP (1) EP0931339B1 (ja)
JP (1) JP3359644B2 (ja)
KR (1) KR100326493B1 (ja)
CN (1) CN1160777C (ja)
DE (2) DE19640271C1 (ja)
TW (1) TW364201B (ja)
WO (1) WO1998015000A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8154847B2 (en) * 2008-09-12 2012-04-10 Mediatek Inc. Capacitor structure
KR101652878B1 (ko) * 2010-02-22 2016-09-01 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP2012221965A (ja) 2011-04-04 2012-11-12 Elpida Memory Inc 半導体記憶装置及びその製造方法
JP2018157106A (ja) * 2017-03-17 2018-10-04 東芝メモリ株式会社 記憶装置および容量素子
KR102423766B1 (ko) 2017-07-26 2022-07-21 삼성전자주식회사 3차원 반도체 소자

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0815207B2 (ja) * 1986-02-04 1996-02-14 富士通株式会社 半導体記憶装置
JPH0338061A (ja) * 1989-07-05 1991-02-19 Fujitsu Ltd 半導体記憶装置
JPH03153074A (ja) * 1989-11-10 1991-07-01 Mitsubishi Electric Corp 半導体装置
KR930007192B1 (ko) * 1990-06-29 1993-07-31 삼성전자 주식회사 디램셀의 적층형캐패시터 및 제조방법
KR920017248A (ko) * 1991-02-18 1992-09-26 문정환 반도체 메모리 소자의 커패시터 제조방법
US5240871A (en) * 1991-09-06 1993-08-31 Micron Technology, Inc. Corrugated storage contact capacitor and method for forming a corrugated storage contact capacitor
US5631184A (en) * 1992-03-13 1997-05-20 Fujitsu Limited Method of producing a semiconductor device having a fin type capacitor
JPH06217959A (ja) * 1993-01-26 1994-08-09 Toshiba Corp 磁気共鳴イメージングにおける位相エンコード量調整法
JPH07161832A (ja) * 1993-12-08 1995-06-23 Oki Electric Ind Co Ltd 半導体記憶装置およびその製造方法
US5744833A (en) * 1996-08-16 1998-04-28 United Microelectronics Corporation Semiconductor memory device having tree-type capacitor

Also Published As

Publication number Publication date
TW364201B (en) 1999-07-11
EP0931339A1 (de) 1999-07-28
CN1231762A (zh) 1999-10-13
EP0931339B1 (de) 2003-03-12
DE19640271C1 (de) 1998-03-05
US6197633B1 (en) 2001-03-06
DE59709521D1 (de) 2003-04-17
CN1160777C (zh) 2004-08-04
JP2000503812A (ja) 2000-03-28
WO1998015000A1 (de) 1998-04-09
KR100326493B1 (ko) 2002-03-12
KR20000048524A (ko) 2000-07-25

Similar Documents

Publication Publication Date Title
US5274258A (en) High density semiconductor memory device (MBC cell)
US5798544A (en) Semiconductor memory device having trench isolation regions and bit lines formed thereover
US20070012984A1 (en) Semiconductor device incorporating an electrical contact to an internal conductive layer and method for making the same
TW201826268A (zh) 個別地包含一電容器及一垂直延伸電晶體之記憶體單元陣列，形成記憶體單元陣列之一層之方法及形成個別地包含一電容器及一垂直延伸電晶體之記憶體單元陣列之方法
US10885956B2 (en) Dynamic random access memory array, semiconductor layout structure and fabrication method thereof
JPH05175451A (ja) スタック型ｈ字形セルキャパシタおよびその製造方法
JPH0629483A (ja) スタック型ｉセルキャパシタおよびその製造方法
KR100609182B1 (ko) Ｄｒａｍ 셀 장치 및 그 제조 방법
KR19990072517A (ko) 메모리셀장치및그제조방법
US11690223B2 (en) 3D memory device and manufacturing method thereof
JP3359644B2 (ja) 集積半導体メモリ装置の製造方法
US5321648A (en) Stacked V-cell capacitor using a disposable outer digit line spacer
KR100743294B1 (ko) 집적 회로 구성과 그의 생성 방법
US6664158B2 (en) Ferroelectric memory configuration and a method for producing the configuration
TW506121B (en) Circuit-arrangement with at least one capacitor and at least one transistor connected with the capacitor
CN1236993A (zh) 动态随机存取存储器单元电容器及其制造方法
CN219437502U (zh) 半导体器件
CN216435901U (zh) 半导体存储装置
US11930631B2 (en) Semiconductor memory device and method of fabricating the same
CN218941671U (zh) 半导体器件
JP3147163B2 (ja) 半導体装置およびその製造方法
JPH02113570A (ja) 半導体メモリ装置及びその製造方法
US6521937B1 (en) Memory cell device including overlapping capacitors
JP2674218B2 (ja) 半導体記憶装置
CN116801613A (zh) 半导体器件及其制作方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071011

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081011

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091011

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101011

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111011

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121011

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131011

Year of fee payment: 11

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350