CN209544351U - 一种半导体结构 - Google Patents

Abstract

本实用新型提出一种半导体结构，涉及半导体生产技术领域，该半导体结构包括堆叠为一体的第一晶圆和第二晶圆；其中，所述第一晶圆包括电容区域和非电容区域；所述第二晶圆包括阵列区域和控制区域；所述电容区域和所述阵列区域相对应，所述非电容区域和控制区域相对应；所述第一晶圆和第二晶圆电连接。本实用新型提供的技术方案中的半导体结构由两个晶圆堆叠而成，相比较现有技术，可以提高半导体结构在晶圆上的密度和生产速度。

Description

一种半导体结构

技术领域

本实用新型涉及半导体生产技术领域，尤其涉及一种半导体结构。

背景技术

DRAM(Dynamic Random Access Memory，动态随机存取存储器)等存储器芯片以及其它半导体器件的结构多为平面结构，通过改善工艺技术、电路设计、编程算法和制造过程，半导体器件可以被缩放到较小尺寸。然而，随着半导体器件的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。

随着电子设备及存储器朝着小型化和薄型化发展，对存储器芯片的体积和厚度也有了更高的要求。

此外，采用平面工艺和制造技术制作DRAM等存储器芯片时，由于工艺顺序的限制，生产周期较长，生产速度较慢。

因而，如何提高存储器芯片等半导体芯片在晶圆上的密度和生产速度是当前需要解决的问题。

需要说明的是，在上述背景技术部分实用新型的信息仅用于加强对本实用新型的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

实用新型内容

本实用新型的目的在于提供一种半导体结构，至少在一定程度上提高半导体结构的在晶圆上的密度和生产速度。

本实用新型的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本实用新型的实践而习得。

根据本实用新型实施例，提供一种半导体结构，包括堆叠为一体的第一晶圆和第二晶圆；其中，所述第一晶圆包括电容区域和非电容区域；所述第二晶圆包括阵列区域和控制区域；所述电容区域和所述阵列区域相对应，所述非电容区域和控制区域相对应；所述第一晶圆和第二晶圆电连接。

在一种实施例中，所述第一晶圆的电容区域包括电容结构，所述非电容区域包括第一导电互连结构。

在一种实施例中，所述第二晶圆的阵列区域包括有源区，所述第二晶圆的控制区域包括第二导电互连结构和控制结构，且所述第二导电互连结构和所述控制结构电连接。

在一种实施例中，所述电容结构包括：位于所述电容区域的第二电极；设置于所述第二电极上的介电层；设置于所述介电层上的第一电极。

在一种实施例中，所述电容区域设置有隔离层，所述第二电极设置于所述隔离层上。

在一种实施例中，所述电容结构包括：位于所述电容区域的第一电极；设置于所述第一电极上的介电层；设置于所述介电层上的第二电极。

在一种实施例中，所述电容区域设置有隔离层，所述第一电极设置于所述隔离层上。

在一种实施例中，所述第一晶圆的第一电极与所述第二晶圆的有源区电连接，所述第一晶圆的第一导电互连结构与所述第二晶圆的第二导电互连结构电连接。

在一种实施例中，所述第一晶圆的第一导电互连结构包括顶部导电层、第一导电插塞、第二导电插塞；所述第一导电插塞连接顶部导电层和第二电极，所述第二导电插塞连接顶部导电层和第二导电互连结构；所述第一导电插塞的数量至少为1，所述第二导电插塞的数量至少为1。

在一种实施例中，所述第一晶圆第一导电互连结构包括顶部导电层、第一导电插塞、第二导电插塞和中部互连结构；所述第二导电插塞包括第一第二导电插塞和第二第二导电插塞；所述第一导电插塞连接顶部导电层和第二电极，所述第一第二导电插塞连接顶部导电层和中部互连结构，所述第二第二导电插塞连接中部互连结构和第二导电互连结构；所述第一导电插塞的数量至少为1，所述第一第二导电插塞的数量至少为1，所述第二第二导电插塞的数量至少为1。

在一种实施例中，所述中部互连结构包括至少一层中部导电层，多于一层的中部导电层之间通过第三导电插塞连接；所述第三导电插塞的数量至少为1。

在一种实施例中，所述第二导电互连结构至少含有两层下部导电层，下部导电层之间通过第四导电插塞连接；所述第四导电插塞的数量至少为1。

在一种实施例中，所述第一晶圆的第一电极与所述第二晶圆的有源区通过第五导电插塞电连接，所述第五导电插塞的数量至少为1。

在一种实施例中，所述第一晶圆包括第一衬底，所述电容结构位于所述第一衬底中，所述第一导电互连结构与所述第一衬底相连；所述第一衬底中包含第一介电材料。

在一种实施例中，所述第一衬底为掺杂衬底。

在一种实施例中，所述电容区域还包括电容连接构件，所述电容连接构件连接所述电容结构的第二电极。

在一种实施例中，所述电容连接构件与所述第一导电互连结构或者所述第二导电互连结构连接。

在一种实施例中，所述第二导电互连结构中的下部导电层之间的正投影部分重叠。

在一种实施例中，所述第一导电互连结构包括第一导电层，所述第一导电层暴露于所述第一晶圆的与所述第二晶圆接触的表面；所述第二导电互连结构包括第二导电层，所述第二导电层暴露于所述第二晶圆的与所述第一晶圆接触的表面；所述第一导电层与所述第二导电层连接。

在一种实施例中，所述控制结构包括晶体管结构，所述晶体管结构包括源极、漏极和栅极。

在一种实施例中，所述有源区中具有埋伏栅极结构、第五导电插塞和位线插塞；所述位线插塞位于所述有源区中部上方，所述第五导电插塞位于所述有源区两端上方，所述第五导电插塞暴露于所述第二晶圆的与所述第一晶圆接触的表面。

本实用新型实施例提供的技术方案可以包括以下有益效果：

本实用新型一种示例性实施例所提供的技术方案中半导体结构由两个晶圆堆叠而成，相比较现有技术，提高了半导体结构在晶圆上的密度，使得第一晶圆和第二晶圆可以同时生产，因而也提高了半导体结构的生产速度。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本实用新型。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本实用新型的实施例，并与说明书一起用于解释本实用新型的原理。显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示意性示出了本实用新型一种实施例中的半导体结构的剖面示意图；

图2a示意性示出了本实用新型一种实施例中的电容区域的剖面示意图；

图2b示意性示出了本实用新型另一种实施例中的电容区域的剖面示意图；

图3示意性示出了本实用新型实施例中的第二晶圆的剖面示意图；

图4示意性示出了本实用新型实施例中的第一晶圆的剖面示意图；

图5a示意性示出了本实用新型又一种实施例中的电容区域的剖面示意图；

图5b示意性示出了本实用新型又一种实施例中的电容区域的剖面示意图；

图6示意性示出了本实用新型另一种实施例中的半导体结构的剖面示意图；

图7a示意性示出了本实用新型又一种实施例中的半导体结构的剖面示意图；

图7b示意性示出了本实用新型又一种实施例中的半导体结构的剖面示意图；

图7c示意性示出了本实用新型又一种实施例中的半导体结构的剖面示意图；

图7d示意性示出了本实用新型又一种实施例中的半导体结构的剖面示意图；

图8示意性示出了本实用新型又一种实施例中的半导体结构的剖面示意图；

图9示意性示出了本实用新型又一种实施例中的半导体结构的剖面示意图。

具体实施方式

现在将参考附图更全面地描述示例性实施方式。然而，示例性实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本实用新型将更加全面和完整，并将示例性实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的模块翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。

在相关技术的DRAM结构中，由于制作DRAM结构时在同一个晶圆上采用多个不同的工序，由于不同部分的制作不能同时进行，造成生产过程时间较长。此外，采用平面工艺制造出DRAM结构时，单位面积晶圆上的器件数量较小。

通过堆叠半导体晶圆形成的堆叠晶圆结构，可以充当单个器件，从而以与常规平面工艺相比，具有更小的占用面积，实现性能提高。

这里，以DRAM芯片作为半导体芯片的实施例进行说明，但是半导体芯片并不局限于DRAM芯片。

本公开实施例提供一种具有堆叠晶圆结构的半导体结构。这样，这两个或多个晶圆可以在不同的生产线上同时进行生产，并通过键合以及后道工序形成半导体结构，可以起到缩短生产时间的技术效果。下面结合附图对本公开示例实施方式进行详细说明。

图1示意性示出了本公开的示例性实施方式的半导体结构的剖面示意图，参考图1，本实用新型实施例提供的半导体结构400包括堆叠为一体的第一晶圆和第二晶圆。其中，第一晶圆包括电容区域和非电容区域。如图3所示，第二晶圆具有阵列区域320和控制区域330。如图1所示，阵列区域320和电容区域相对应，第一晶圆和第二晶圆电连接。

在本方案中，形成一种堆叠晶圆结构的半导体结构，相比于在平面结构上制作半导体结构，该方案可以增大半导体结构在晶圆上的密度。

此外，组成堆叠结构的两个晶圆可以同时进行生产，之后进行键合，相比较在平面结构中在一个晶圆上依次执行各种工序制作半导体结构，节省了生产时间，提高了生产效率。

如图2a所示，电容区域具有电容结构220，电容结构220包括第一电极223和第二电极221。电容结构的第一电极223与阵列区域320电连接。

第二晶圆的阵列区域包括有源区，第二晶圆的控制区域包括第二导电互连结构和控制结构，且第二导电互连结构和控制结构电连接。

如图3所示，有源区中具有埋伏栅极结构321、第五导电插塞和位线插塞322；位线插塞322位于有源区中部上方，第五导电插塞位于有源区两端上方，包括第五导电插塞424和第五导电插塞425。第五导电插塞暴露于第二晶圆的与第一晶圆接触的表面。位线插塞322上方设置有位线323。

第五导电插塞与电容的第一电极电连接。第五导电插塞的数量与电容的数量相同，且每个第五导电插塞与一个电容一一对应。

所述控制结构包括晶体管结构331，所述晶体管结构包括源极、漏极和栅极。

所述第一晶圆的第一电极223与所述第二晶圆的有源区电连接，所述第一晶圆的第一导电互连结构与所述第二晶圆的第二导电互连结构电连接。

在本公开示例性实施例中，所述第一晶圆上电容结构周围包含第一介电材料，所述第一介电材料为衬底材料。

如图4所示，第一晶圆200包括第一衬底210，电容结构位于第一衬底210中。第一衬底210中包含第一介电材料。第一衬底210可以为掺杂衬底。

所述第一晶圆的第一导电互连结构周围包含有第二介电材料，所述第二介电材料与第一介电材料可以相同，也可以不相同。

第二晶圆的第二衬底310的材质与第一晶圆的第一衬底210的材质相同，均可以为硅衬底材料。

在本公开示例性实施例中，非电容区域包括第一导电互连结构。第一导电互连结构可以完全位于非电容区域。该结构可以减少半导体结构的厚度。

也可以采用如图4所示的形式，第一导电互连结构的顶层金属层的一部分位于电容区域，另一部分位于非电容区域。

如图8所示，半导体结构700中，所述第一晶圆的第一导电互连结构包括顶部导电层410、第一导电插塞411、第二导电插塞4113；所述第一导电插塞411连接顶部导电层410和第二电极221，所述第二导电插塞4113连接顶部导电层410和第二导电互连结构；所述第一导电插塞的数量与电容结构的数量相同，所述第二导电插塞的数量至少为1。

如图6和图7a所示，所述第一晶圆的第一导电互连结构包括顶部导电层410、第一导电插塞411、第二导电插塞4112和中部互连结构；所述第二导电插塞包括第一第二导电插塞4114和第二第二导电插塞431；所述第一导电插塞411连接顶部导电层和第二电极，所述第一第二导电插塞4114连接顶部导电层和中部互连结构，所述第二第二导电插塞431连接中部互连结构和第二导电互连结构；所述第一导电插塞的数量至少为1，所述第一第二导电插塞的数量至少为1，所述第二第二导电插塞的数量至少为1。

如图7a所示，半导体结构600中，中部互连结构包括一层中部导电层430。如图1和图6所示，所述中部互连结构可以包括两层中部导电层，中部导电层之间通过第三导电插塞431连接；所述第三导电插塞的数量至少为1。

如图1和图3所示，所述第二导电互连结构至少含有两层下部导电层，即下部导电层333和下部导电层334，下部导电层之间即下部导电层333和下部导电层334通过第四导电插336连接；所述第四导电插塞的数量至少为1。下部导电层333和控制结构332通过第四导电插塞332连接。

在以上方案中，由于第一导电互连结构和第二导电互连结构的各个导电互连层的大小、数量以及其位于晶圆内部的位置可以调整，例如，可以设置所述第二导电互连结构中的下部导电层之间的正投影部分重叠，这样就给半导体结构内部提供了较大的布局空间，提高了半导体结构在晶圆上的密度。

在另一种实施例中，如图7b所示，半导体结构6100中，第一导电互连结构与第一衬底210相连。第一衬底210可以为硅晶圆衬底或其他半导体材料衬底。电容结构220的第二电极与第一衬底210连接，第一导电互连结构的顶部导电层410与第一衬底210连接。

第一衬底210可以为掺杂的衬底。掺杂的目的是增加第一衬底210的导电率，掺杂的离子不做限制，如硼离子，砷离子，磷离子等。掺杂的步骤实施的时间不做限制，可以在形成第一晶圆的时候进行，如在形成电容结构220之前对第一衬底210进行掺杂，也可以在键合之后形成的堆叠晶圆上利用光刻工艺定义掺杂的区域，对第一衬底210进行掺杂。

之后，利用掺杂后第一衬底210自身的导电性能，将电容结构220的第二电极相连，便于给予相同的电位，例如第一衬底210通过顶部导电层410与零电位相连，使得第一衬底210中的电容结构220都能储存相同的电荷量。该工艺可以大大减少工艺步骤，节约成本，同时节约半导体结构所占的空间。

在本公开示例性实施例中，电容区域还包括电容连接构件，电容连接构件连接电容结构的第二电极。电容连接构件可以与第一导电互连结构连接，或者与第二导电互连结构连接。

如图7c所示，半导体结构6200中，电容连接构件412与第一导电互连结构的顶部导电层410连接。利用电容连接构件直接连接电容结构的第二电极，省去通过导电插塞连接第二电极的常规做法，可以减少导电互连结构在纵向上占据的空间，增加第一导电互连结构的密度。

如图7d所示，半导体结构6300中，电容连接构件225与第二导电互连结构的下部导电层333连接。

在键合的堆叠晶圆中，电容连接构件与第二导电互连结构连接，可以避免在电容器顶部形成连接第二电极的电容连接构件，增大半导体结构的密度，从而减少半导体结构占用的体积。

在本公开示例性实施例中，所述第一介质层和所述第二介质层的材料可以为氧化物、氮化物、硅化物、碳化物或无定形碳之一或其任意组合。

在本公开示例性实施例中，所述第一导电互连结构和所述第二导电互连结构材料可以为铜、铝、锡或钨之一或其任意组合。

蚀刻去除第一晶圆的非电容区域后，第一晶圆上出现缺口。在该缺口处逐层沉积介质层材料、导电插塞材料和导电层材料后，就可以形成第二金属互连层和第一金属互连层，实现与控制区域与晶圆外部的连接。

在一种实施例中，如图2a所示，第一晶圆200包括第一衬底210，电容结构220包括：位于电容区域的第一电极223；设置于第一电极上的介电层222；设置于介电层222上的第二电极221。

如图2a所示，第一电极和介电层的截面为U形，第一电极形成于第一衬底中，介电层形成于第一电极的内壁上，第二电极为位于介电质内壁的圆柱状结构。

在另一种实施例中，如图2b所示，电容结构220包括：位于电容区域的隔离层224；设置于隔离层上的第一电极223；设置于第一电极上的介电层222；设置于介电层222上的第二电极221。

如图2b所示，隔离层为无底的圆筒状结构，第一电极和介电层的截面为U形，第一电极形成于隔离层的内壁上，介电层形成于第一电极的内壁上，第二电极为位于介电质内壁的圆柱状结构。

第一晶圆200的形成与第二晶圆300的形成可以同时在不同的机台进行，这样可以节约半导体结构的生产时间。

第一晶圆200和第二晶圆300键合后，形成半导体结构400。键合工序使得第一晶圆200和第二晶圆300能够结合，并形成高密度互连的堆叠晶圆结构。

在另一种实施例中，电容区域的布局与图2b中的电容区域布局有所不同。

如图5a所示，电容结构520包括位于电容区域的第一电极522；设置于第一电极上的介电层521；设置于介电层上的第二电极523。

如图5a所示，第二电极和介电层的截面为U形，第二电极形成于隔离层的内壁上，介电层形成于第二电极的内壁上，第一电极为位于介电质内壁的圆柱状结构。

在另一种实施例中，如图5b所示，电容结构520包括位于电容区域的隔离层510；设置于隔离层上的第一电极522；设置于第一电极上的介电层521；设置于介电层上的第二电极523。

如图5b所示，隔离层为无底的圆筒状结构，第二电极和介电层的截面为U形，第二电极形成于隔离层的内壁上，介电层形成于第二电极的内壁上，第一电极为位于介电质内壁的圆柱状结构。

如图5b所示的电容区域与如图2b所示的电容区域相比，电容结构中的U形电极的开口方向不同，从而，包括如图5b中的电容区域半导体结构500如图6所示，包括如图2b中的电容区域半导体结构400如图1所示，半导体结构500与半导体结构400不相同。

如图9所示，在一种半导体结构800中，所述第一导电互连结构包括第一导电层720，所述第一导电层720暴露于所述第一晶圆的与所述第二晶圆接触的表面；所述第二导电互连结构包括第二导电层710，所述第二导电层710暴露于所述第二晶圆的与所述第一晶圆接触的表面；所述第一导电层720与所述第二导电层710连接。

采用导电互连线和导电互连线连接的方式实现晶圆间的连接时，可以增大连接的工艺窗口，降低制作难度。

如图1所示，第一导电互连结构的最下层为第二第二导电插塞431，第二导电互连结构的最上层为下部导电层333，第二第二导电插塞431和下部导电层333连接。

此外，还存在第一导电互连结构的最下层为导电层，第二导电互连结构的最上层导电插塞的情况，这时候，第一导电互连结构的最下层的导电层，与第二导电互连结构的最上层的导电插塞连接。

本实用新型示例性实施例所提供的半导体结构是一种由第一晶圆和第二晶圆键合而成的堆叠结构，相比较现有技术，提高了半导体结构在晶圆上的密度，使得第一晶圆和第二晶圆可以同时生产，因而也提高了半导体结构的生产速度。

本领域技术人员在考虑说明书及实践这里公开的实用新型后，将容易想到本实用新型的其它实施方案。本申请旨在涵盖本实用新型的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本实用新型的一般性原理并包括本实用新型未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本实用新型的真正范围和精神由下面的权利要求指出。

应当理解的是，本实用新型并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本实用新型的范围仅由所附的权利要求来限制。

Claims (21)

1.一种半导体结构，其特征在于，包括堆叠为一体的第一晶圆和第二晶圆；其中，

所述第一晶圆包括电容区域和非电容区域；

所述第二晶圆包括阵列区域和控制区域；

所述电容区域和所述阵列区域相对应，所述非电容区域和控制区域相对应；

所述第一晶圆和第二晶圆电连接。

2.根据权利要求1所述的半导体结构，其特征在于，所述第一晶圆的电容区域包括电容结构，所述非电容区域包括第一导电互连结构。

3.根据权利要求2所述的半导体结构，其特征在于，所述第二晶圆的阵列区域包括有源区，所述第二晶圆的控制区域包括第二导电互连结构和控制结构，且所述第二导电互连结构和所述控制结构电连接。

4.根据权利要求3所述的半导体结构，其特征在于，所述电容结构包括：

位于所述电容区域的第二电极；

设置于所述第二电极上的介电层；

设置于所述介电层上的第一电极。

5.根据权利要求4所述的半导体结构，其特征在于，所述电容区域设置有隔离层，所述第二电极设置于所述隔离层上。

6.根据权利要求3所述的半导体结构，其特征在于，所述电容结构包括：

位于所述电容区域的第一电极；

设置于所述第一电极上的介电层；

设置于所述介电层上的第二电极。

7.根据权利要求6所述的半导体结构，其特征在于，所述电容区域设置有隔离层，所述第一电极设置于所述隔离层上。

8.根据权利要求4或6所述的半导体结构，其特征在于，所述第一晶圆的第一电极与所述第二晶圆的有源区电连接，所述第一晶圆的第一导电互连结构与所述第二晶圆的第二导电互连结构电连接。

9.根据权利要求8所述的半导体结构，其特征在于，所述第一晶圆的第一导电互连结构包括顶部导电层、第一导电插塞、第二导电插塞；

所述第一导电插塞连接顶部导电层和第二电极，所述第二导电插塞连接顶部导电层和第二导电互连结构；

所述第一导电插塞的数量至少为1，所述第二导电插塞的数量至少为1。

10.根据权利要求8所述的半导体结构，其特征在于，所述第一晶圆第一导电互连结构包括顶部导电层、第一导电插塞、第二导电插塞和中部互连结构；

所述第二导电插塞包括第一第二导电插塞和第二第二导电插塞；

所述第一导电插塞连接顶部导电层和第二电极，所述第一第二导电插塞连接顶部导电层和中部互连结构，所述第二第二导电插塞连接中部互连结构和第二导电互连结构；

所述第一导电插塞的数量至少为1，所述第一第二导电插塞的数量至少为1，所述第二第二导电插塞的数量至少为1。

11.根据权利要求10所述的半导体结构，其特征在于，所述中部互连结构包括至少一层中部导电层，多于一层的中部导电层之间通过第三导电插塞连接；

所述第三导电插塞的数量至少为1。

12.根据权利要求11所述的半导体结构，其特征在于，所述第二导电互连结构至少含有两层下部导电层，下部导电层之间通过第四导电插塞连接；

所述第四导电插塞的数量至少为1。

13.根据权利要求12所述的半导体结构，其特征在于，所述第一晶圆的第一电极与所述第二晶圆的有源区通过第五导电插塞电连接，所述第五导电插塞的数量至少为1。

14.根据权利要求12所述的半导体结构，其特征在于，

所述第一晶圆包括第一衬底，所述电容结构位于所述第一衬底中，所述第一导电互连结构与所述第一衬底相连；

所述第一衬底中包含第一介电材料。

15.根据权利要求14所述的半导体结构，其特征在于，所述第一衬底为掺杂衬底。

16.根据权利要求15所述的半导体结构，其特征在于，所述电容区域还包括电容连接构件，所述电容连接构件连接所述电容结构的第二电极。

17.根据权利要求16所述的半导体结构，其特征在于，所述电容连接构件与所述第一导电互连结构或者所述第二导电互连结构连接。

18.根据权利要求17所述的半导体结构，其特征在于，所述第二导电互连结构中的下部导电层之间的正投影部分重叠。

19.根据权利要求18所述的半导体结构，其特征在于，

所述第一导电互连结构包括第一导电层，所述第一导电层暴露于所述第一晶圆的与所述第二晶圆接触的表面；

所述第二导电互连结构包括第二导电层，所述第二导电层暴露于所述第二晶圆的与所述第一晶圆接触的表面；

所述第一导电层与所述第二导电层连接。

20.根据权利要求19所述的半导体结构，其特征在于，

所述控制结构包括晶体管结构，所述晶体管结构包括源极、漏极和栅极。

21.根据权利要求20所述的半导体结构，其特征在于，

所述有源区中具有埋伏栅极结构、第五导电插塞和位线插塞；

所述位线插塞位于所述有源区中部上方，所述第五导电插塞位于所述有源区两端上方，所述第五导电插塞暴露于所述第二晶圆的与所述第一晶圆接触的表面。