CN111755388B - 半导体结构的制作方法 - Google Patents

Abstract

本发明提出一种半导体结构的制作方法，涉及半导体生产技术领域，该方法包括：形成第一晶圆，所述第一晶圆包括电容区域，所述第一晶圆具有第一表面以及与所述第一表面相对的第二表面，所述电容区域位于所述第一表面的一侧；从所述第二表面减薄所述第一晶圆；形成第二晶圆，所述第二晶圆包括阵列区域；将所述第一晶圆和所述第二晶圆键合形成堆叠晶圆，其中所述阵列区域和所述电容区域对应，所述第一晶圆的第一表面朝向所述第二晶圆；在所述堆叠晶圆上形成第一导电互连结构。本发明提供的技术方案通过将第一晶圆和第二晶圆键合，得到一种堆叠的半导体结构，相比较现有技术，可以提高晶圆上半导体结构的密度和生产速度。

Description

半导体结构的制作方法

技术领域

本发明涉及半导体生产技术领域，尤其涉及一种半导体结构的制作方法。

背景技术

随着电子设备市场竞争的持续加剧，特别是移动通信设备的快速更新以及轻薄化发展趋势，对电子设备中使用到的芯片的体积和芯片出货周期提出了更高的要求。

芯片中半导体结构的密度是芯片体积的重要影响因素，如在DRAM(DynamicRandom Access Memory，动态随机存取存储器)等半导体芯片中，高密度的半导体结构可以减少芯片体积，有利于芯片的小型化。另一方面，随着半导体器件的特征尺寸接近下限，芯片的制造工艺变得复杂，由于工艺顺序的限制，芯片的出货周期变长，生产速度变慢。

因而，如何提高半导体芯片中半导体结构的密度和生产速度是当前需要解决的问题。

需要说明的是，在上述背景技术部分发明的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本发明的目的在于提供一种半导体结构的制作方法，至少在一定程度上提高半导体结构的在晶圆上的密度和生产速度。

本发明的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。

根据本发明实施例，提供一种半导体结构的制作方法，包括：形成第一晶圆，所述第一晶圆包括电容区域，所述第一晶圆具有第一表面以及与所述第一表面相对的第二表面，所述电容区域位于所述第一表面的一侧；从所述第二表面减薄所述第一晶圆；形成第二晶圆，所述第二晶圆上包括阵列区域；将所述第一晶圆和所述第二晶圆键合形成堆叠晶圆，其中所述阵列区域和所述电容区域对应，所述第一晶圆的第一表面朝向所述第二晶圆；在所述堆叠晶圆上形成第一导电互连结构。

在一些实施例中，所述将所述第一晶圆和所述第二晶圆键合形成堆叠晶圆，还包括：在惰性气体氛围中，使所述第一晶圆和所述第二晶圆的待键合表面接触，在温度300℃至400℃之间加热2h至4h。

在一些实施例中，在加热所述第一晶圆和所述第二晶圆时，向所述第一晶圆和所述第二晶圆施加压力以挤压所述第一晶圆和所述第二晶圆。

在一些实施例中，在所述电容区域中形成电容结构，所述电容结构包括暴露于所述第一晶圆的所述第一表面的第一电极；在所述阵列区域中形成存储控制结构，所述存储控制结构包括栅极结构、位线连接插塞和电容连接插塞，所述电容连接插塞暴露于所述第二晶圆的表面。

在一些实施例中，所述形成电容结构包括：在所述第一晶圆的所述电容区域中形成第一开孔；在所述第一开孔的内壁上形成第二电极；在所述第二电极上依次形成介电层和第一电极，所述第一电极暴露于所述第一晶圆的所述第一表面。

在一些实施例中，所述形成电容结构的方法还包括：在所述第一开孔的内壁上形成隔离层，所述隔离层位于所述第一开孔的内壁和所述第二电极之间。

在一些实施例中，所述电容连接插塞与所述第一电极连接。

在一些实施例中，在所述电容区域形成电容连接构件，所述电容连接构件连接电容结构的所述第二电极。

在一些实施例中，所述电容连接构件与所述第一导电互连结构连接。

在一些实施例中，所述第一晶圆包括第一衬底，所述电容结构形成于所述第一衬底中，所述第一导电互连结构与所述第一衬底相连。

在一些实施例中，还包括：向所述第一衬底掺杂。

在一些实施例中，所述第一晶圆包括非电容区域，所述第一导电互连结构形成于所述非电容区域中。

在一些实施例中，在所述非电容区域中形成第一导电互连结构的方法，包括：去除所述第一晶圆的部分或全部非电容区域形成缺口；于所述缺口中填充第一介质层；于所述第一介质层中形成第一导电互连结构。

在一些实施例中，所述第二晶圆包括控制区域，第二导电互连结构形成于所述控制区域中。

在一些实施例中，所述第二导电互连结构至少包括两层导电互连线。

在一些实施例中，所述第二导电互连结构与所述第一导电互连结构连接。

在一些实施例中，所述第一导电互连结构包括第一导电插塞，所述第二导电互连结构包括第一导电互连线，所述第一导电插塞与所述第一导电互连线连接。

在一些实施例中，所述第一导电互连结构包括第二导电互连线，所述第二导电互连结构包括第二导电插塞，所述第二导电互连线与所述第二导电插塞连接。

在一些实施例中，所述第一导电互连结构包括第三导电互连线，所述第二导电互连结构包括第四导电互连线，所述第三导电互连线与所述第四导电互连线连接。

本发明实施例提供的技术实施例可以包括以下有益效果：

本发明一种示例性实施例所提供的技术实施例中通过将第一晶圆和第二晶圆键合，得到一种堆叠的半导体结构，相比较现有技术，提高了半导体结构在晶圆上的密度，使得第一晶圆和第二晶圆可以同时生产，因而也提高了半导体结构的生产速度。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示意性示出了本发明一个实施例中的一种半导体结构的制作方法的流程图；

图2a是本发明一个实施例中步骤S101的剖面示意图；

图2b是本发明另一实施例中步骤S101的剖面示意图；

图3至图5是步骤S102至步骤S104的剖面示意图；

图6是去除第一晶圆的非电容区域的剖面示意图；

图7是形成第一介质层并在第一介质层上形成第二开孔后的剖面示意图；

图8a是本发明一种实施例中形成第一导电互连结构的剖面示意图；

图8b是本发明另一种实施例中形成第一导电互连结构的剖面示意图；

图9是本发明又一种实施例中形成第一导电互连结构的剖面示意图；

图10是本发明又一种实施例中形成第一导电互连结构的剖面示意图；

图11是本发明又一种实施例中形成第一导电互连结构的剖面示意图；

图12是本发明又一种实施例中形成第一导电互连结构的剖面示意图。

具体实施方式

现在将参考附图更全面地描述示例性实施方式。然而，示例性实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例性实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的模块翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。

在相关技术的DRAM芯片制作方法中，在单片晶圆上采用多个不同的工序进行DRAM芯片的制作时，由于不同部分的制作不能同时进行，造成生产过程时间较长。此外，采用传统工艺制造出DRAM芯片时，单位体积晶圆上的半导体结构占用空间较大，从而限制芯片体积的缩小。这里，以DRAM芯片作为半导体芯片的实施例进行说明，但是半导体芯片并不局限于DRAM芯片。

本公开实施例提供的半导体结构的制作方法，采用两个或者更多的晶圆进行键合的方式，制作具有堆叠晶圆结构的DRAM芯片。这样，这两个或多个晶圆可以在不同的生产线上同时进行生产，并通过键合以及后道工序形成DRAM芯片，可以起到缩短生产时间的技术效果。下面结合附图对本公开示例实施方式进行详细说明。

图1示意性示出了本公开的示例性实施方式的半导体结构的制作方法的流程图，参考图1，本发明实施例提供的半导体结构的制作方法包括：

步骤S101，形成第一晶圆，第一晶圆包括电容区域，第一晶圆具有第一表面以及与第一表面相对的第二表面，电容区域位于第一表面的一侧。

步骤S102，从第二表面减薄第一晶圆。

步骤S103，形成第二晶圆，第二晶圆上包括阵列区域。

步骤S104，将第一晶圆和第二晶圆键合形成堆叠晶圆，其中阵列区域和电容区域对应，第一晶圆的第一表面朝向第二晶圆。

步骤S105，在堆叠晶圆上形成第一导电互连结构。

采用本实施例，可以形成一种堆叠晶圆结构，相比于在单片晶圆上制造的半导体结构，该实施例可以增大半导体结构在晶圆上的密度。

此外，组成堆叠结构的两个晶圆可以同时进行生产，之后进行键合，相比较在一个晶圆上依次执行各种工序制作，节省了生产时间，提高了生产效率。

步骤S101中，形成第一晶圆，第一晶圆包括电容区域，第一晶圆具有第一表面以及与第一表面相对的第二表面，电容区域位于第一表面的一侧。

作为示例，如图2a所示，第一晶圆2100具有电容区域250，第一表面230以及与第一表面230相对的第二表面240，电容区域250位于第一表面230的一侧。可选的，第一晶圆2100具有非电容区域260。具体的，形成第一晶圆2100的方法包括：提供第一衬底210，在第一衬底210上形成电容结构220。将第一衬底210上电容结构220形成的一侧称为第一晶圆2100的第一表面230，与第一表面230相对的另一表面为第二表面240。将第一表面230一侧中电容结构220聚集的区域称为电容区域250，第一表面230一侧中的其它区域称为非电容区域260。第一衬底210可以为硅晶圆衬底。在图2a中，电容结构220的数量为两个，但在实际应用中并不局限于此。

作为示例，如图2a所示，电容结构220包括第一电极221、介电层222和第二电极223，第一电极221暴露于第一晶圆200的第一表面230。

作为示例，形成电容结构220的时，首先需要在第一晶圆2100的电容区域250中形成第一开孔，具体的，利用光刻刻蚀工艺在第一晶圆2100的电容区域250中形成第一开孔。在第一开孔的内壁上利用沉积工艺形成第二电极223；并在第二电极223上利用沉积工艺依次形成介电层222和第一电极221，第一电极221暴露于第一晶圆2100的第一表面230。其中沉积工艺包括物理气相沉积和化学气相沉积。

在另一实施例中，形成电容结构时，还可以在第一开孔的内壁上形成隔离层，隔离层位于第一开孔的内壁和第二电极之间。如图2b所示，在第一晶圆200的电容区域中形成第一开孔，具体的，利用光刻刻蚀工艺在第一晶圆200的第一表面的电容区域中形成第一开孔。在第一开孔的内壁上形成隔离层224；并在隔离层224上依次形成第二电极223，介电层222和第一电极221，第一电极221暴露于第一晶圆200的第一表面230。

作为示例，如图2b所示，隔离层224、第二电极223、介电层222的截面都为U形，第一电极221为柱状，第一电极221的柱状顶面暴露在第一晶圆200的第一表面。

作为示例，如图2b所示的隔离层224、第二电极223、介电层222和第一电极221可以通过沉积工艺、蚀刻工艺和/或化学机械研磨工艺形成，其中沉积工艺包括物理气相沉积和化学气相沉积。

隔离层224可以为氮化硅层，氧化硅层中的任一种或组合。隔离层224可以隔离开第一衬底210中电容结构220，防止第二电极223与第一衬底210之间发生电泄漏。第一电极221和第二电极223包括氮化钛，铜，钨，铜钨合金，石墨等导电材料。介电层包括氧化铪，氧化锆，氧化铝等高介电常数材料。

作为示例，多个电容结构形成于电容区域中时，多个电容结构可以按照一定形状和一定规则排列于电容区域中，具体的，俯视第一晶圆的第一表面时，电容结构呈圆形或矩形或方形，电容结构的排列方式为四边形排列或者正六边形排列。电容结构的形状以及排列方式不做限制。电容结构的第一电极暴露于第一晶圆的第一表面。

步骤S102，从第二表面减薄第一晶圆。

作为示例，对第一晶圆200的第二表面240即如图3所示的下表面进行减薄后，第一衬底210被减薄，减薄的目的是为了方便在键合后的堆叠晶圆上形成第一导电互连结构，减薄第一晶圆的厚度不做限定，视实际工艺的需要决定。可选的，如图3所示，减薄至暴露出电容结构220的第二电极223。可选的，也可减薄至暴露出电容结构220的隔离层224或者距离电容结构220的隔离层224的一定位置处。

在本公开实施例中，减薄第一晶圆的方法可以为化学机械研磨和刻蚀。该步骤为实现第一晶圆与第二晶圆的键合做准备，可以避免键合后减薄工艺对键合区域的影响，这是因为，如果在第一晶圆与第二晶圆的键合后进行减薄工艺，减薄工艺中键合后的晶圆自身应力的改变会消弱键合区域的牢固性。同时，如果采用化学机械研磨减薄第一晶圆时，研磨产生的机械力会传递至键合区域，也会破坏键合区域的牢固性。

步骤S103，形成第二晶圆，第二晶圆上包括阵列区域。第一晶圆和第二晶圆可以同时在不同的机台中进行生产，这样可以节约DRAM芯片的生产时间。

作为示例，在阵列区域中形成存储控制结构，存储控制结构包括栅极结构、位线连接插塞和电容连接插塞，电容连接插塞暴露于第二晶圆的表面。

具体的，如图4所示，形成第二晶圆300的方法包括：提供第二衬底310，第二衬底310可以为硅晶圆衬底；在第二衬底310上形成有源区(图中未示出)以及栅极结构321；在有源区及栅极结构321上形成介质层335；在介质层335中形成电容连接插塞324、电容连接插塞325、位线连接插塞322以及位于位线连接插塞322上方且与位线连接插塞322连接的位线323。电容连接插塞324、电容连接插塞325及位线连接插塞322与有源区的源或漏极相连。电容连接插塞324和电容连接插塞325的柱状顶面暴露于第二晶圆300的表面。有源区、栅极结构321、电容连接插塞324、电容连接插塞325、位线连接插塞322及位线323形成存储控制结构。存储控制结构所在的区域称为阵列区域340。

作为示例，位线连接插塞322的长度低于电容连接插塞的长度，使得只有电容连接插塞暴露于第二晶圆300的表面。具体的，如图4所示，电容连接插塞324和电容连接插塞325的长度长于位线连接插塞322的长度，阵列区域中只有电容连接插塞324和电容连接插塞325暴露于第二晶圆300的表面。

作为示例，存储控制结构和电容结构为多个时，多个存储控制结构在阵列区域中的排列方式与多个电容结构的排列方式所对应，使得电容连接插塞与电容结构的第一电极较好地对齐键合连接。

作为示例，第二晶圆还包括控制区域，第二导电互连结构形成于控制区域中。可选的，第二导电互连结构至少包括两层导电互连线。具体的，如图4所示，控制区域350中形成有晶体管结构331和第二导电互连结构。晶体管结构331包括源极、漏极和栅极。第二导电互连结构包括第一导电互连线333、第二导电互连线334和第一导电插塞332。第二导电互连线334位于晶体管331的上方，并通过第一导电插塞332与晶体管331的源极和漏极相连，第一导电互连线333位于第二导电互连线334的上方，并通过第一导电插塞332与晶体管331的源极或漏极、栅极以及第二导电互连线334相连。可选的，第一导电互连线通过第一导电插塞仅与第二导电互连线相连，不与晶体管的源极、漏极和栅极相连。

作为示例，第二导电互连结构可以暴露于第二晶圆的表面，也可以不暴露于第二晶圆的表面，如图4，第二导电互连结构不暴露于第二晶圆300的表面。第二导电互连结构不暴露于第二晶圆300的表面时，可以防止第二晶圆300暴露于空气中时，第二导电互连结构表面的自然氧化，进而影响导电性能。在另一示例中，第二导电互连结构暴露于第二晶圆300的表面时，第二晶圆300可以直接与第一晶圆200键合，简化键合时的工艺步骤。

作为示例，第二导电互连结构的材质包括半导体导电材料，金属材料以及金属合金中的一种或组合。具体的，如图4所示，导电插塞332可以为金属钨或者多晶硅，第一导电互连线333和第二导电互连线334可以为铜或铜铝合金。

步骤S104，将第一晶圆和第二晶圆键合形成堆叠晶圆，其中阵列区域和电容区域对应，第一晶圆的第一表面朝向第二晶圆。

作为示例，如图5所示，定义第二晶圆300上的存储控制结构所在的面为第二晶圆300的第三表面。第一晶圆200的第一表面和第二晶圆300的第三表面键合后，形成堆叠晶圆结构。在将第一晶圆和第二晶圆进行键合时，需要将第一表面和第三表面以面对面的方式键合，以使得第二晶圆的阵列区域和第一晶圆的电容区域对应。同时使得第二晶圆阵列区域中存储控制结构的电容连接插塞和第一晶圆电容区域中电容结构的第一电极连接，于堆叠晶圆中形成存储结构。

作为示例，在将两个晶圆键合之前，还包括通过对准工艺将第二晶圆阵列区域中的存储控制结构的电容连接插塞和第一晶圆电容区域中电容结构的第一电极互相对准的步骤，具体对准工艺中通过两片晶圆上的标记点来实现对准。

作为示例，在将第一晶圆和第二晶圆键合时，需要在惰性气体氛围中，使第一晶圆和第二晶圆的待键合表面接触，并在温度300℃至400℃之间加热2h至4h。

作为示例，惰性气体包括He、Ar、N2、Xe或它们的混合气体。

作为示例，加热第一晶圆和第二晶圆时，向第一晶圆和第二晶圆施加压力以挤压第一晶圆和第二晶圆。借助于外力可以使两个结构彼此紧密接触。具体的，将外力施加到接触地第一晶圆和第二晶圆；以然后在能够将电容连接插塞和第一电极键合到一起地条件下加热，来达电容连接插塞和第一电极的键合。

作为示例，加热温度可以为300℃，350℃，也可以为400℃。加热时间可以根据实际情况确定，一般选取2h至4h为宜。

作为示例，当电容连接插塞和第一电极为金属时，在200～400℃下，两个晶圆表面暴露出的金属的表面会活化，再结晶形成金属键，使两片晶圆键合到一起。

作为示例，在金属与金属之间键合时，两个晶圆表面介质层与介质层之间也会键合。例如在SiOx-SiOx或者SiN-SiN或者SiCN-SiCN等介电层之间，以200℃至300℃进行两个晶片之加压，在接触面形成Si-O-Si等共价键，实现两个晶圆之间的键合。其中，介质层与介质层之间的键合温度会比金属键合温度低点，大概在200℃至300℃。

作为示例，晶圆表面暴露的金属表面会比晶圆表面的介质层表面低1nm至5nm，因为在经高温加热时，两个晶圆的金属都会热膨胀。如有没有这个高度差，两个晶圆上的金属键合后，两个晶圆之间会有间隙，这样堆叠后的晶圆应力较差。在两个晶圆上的金属表面与介质层表面设置设定的高度差后，两个晶圆之间不会有间隙。

键合步骤使得第一晶圆200和第二晶圆300能够结合，并形成高密度互连的堆叠晶圆结构。

作为示例，如图5所示，在键合形成的堆叠晶圆中电容连接插塞与第一电极连接，于堆叠晶圆中形成完整的存储结构。完整的存储结构包括两个电容结构220，两个电容连接插塞325和两个栅极结构以及一个位线连接插塞。

作为示例，电容连接插塞与第一电极的数量相同，电容连接插塞与第一电极一一对应。

步骤S105，在堆叠晶圆上形成第一导电互连结构。

作为示例，第一晶圆200包括非电容区域260，第一导电互连结构形成于非电容区域中。

作为示例，第一导电互连结构的形成方法包括：去除第一晶圆的部分或全部非电容区域形成缺口，再于缺口中填充第一介质层，最后于第一介质层中形成第一导电互连结构。

具体的，如图6至图8a所示，蚀刻去除第一晶圆的非电容区域后，堆叠晶圆结构上出现缺口，在该缺口处沉积第一介质层440，在第一介质层440中形成第二开孔450。通过物理气相沉积(Physical Vapor Deposition，PVD)等方式在第二开孔内沉积导电材料，可以形成导电插塞431。利用上述方法，依次形成导电互连线430，另一导电插塞431，导电互连线410，得到如图8a所示的第一导电互连结构。

可选的，第一介质层的材料为氧化物、氮化物、硅化物、碳化物、无定形碳或其任意组合物。可选的，第一介质层可以是不同介质层的层叠结构层。具体的，第一介质层为氮化硅层和氧化硅层的层叠结构层，氮化硅层为刻蚀停止层，氧化硅层为主要的隔离层。

作为示例，在电容区域形成电容连接构件，电容连接构件连接电容结构的第二电极；电容连接构件与第一导电互连结构连接。电容连接构件的作用是将多个电容结构的第二电极相连，便于给予相同的电位，例如电容连接构件与零电位相连，使得与电容连接构件相连的电容结构都能储存相同的电荷量。具体的，电容连接构件的形成方法包括：利用光刻刻蚀工艺在键合后的第一晶圆的电容结构之间形成凹槽，使得暴露出电容结构的第二电极，于凹槽内填充导电材料，形成电容连接构件，电容连接构件连接多个电容器的第二电极。可选的，电容连接构件为线状或板状，电容连接构件的具体形状不做限制。如图8a所示，在半导体结构800中，电容连接构件412连接电容结构220的第二电极，并于第一导电互连结构的导电互连线410连接。利用电容连接构件直接连接电容结构的第二电极，省去通过导电插塞连接第二电极的常规做法，可以减少导电互连结构在纵向上占据的空间，增加半导体结构的密度。

作为示例，第一晶圆包括第一衬底，电容结构形成于第一衬底中，第一导电互连结构与第一衬底相连。如图8b所示，电容结构220形成于第一衬底210中，第一衬底210可以为硅晶圆衬底或其他半导体材料衬底。电容结构220的第二电极与第一衬底210连接，第一导电互连结构的导电互连线410与第一衬底210连接。

形成如8b所示的半导体体结构900的方法还包括：向第一衬底210掺杂的步骤。掺杂的目的是增加第一衬底210的导电率，掺杂的离子不做限制，如硼离子，砷离子，磷离子等。掺杂的步骤实施的时间不做限制，可以在形成第一晶圆的时候进行，如在形成电容结构220之前对第一衬底210进行掺杂，也可以在键合之后形成的堆叠晶圆上利用光刻工艺定义掺杂的区域，对第一衬底210进行掺杂。

之后，利用掺杂后第一衬底210自身的导电性能，将电容结构220的第二电极相连，便于给予相同的电位，例如第一衬底210通过导电互连线410与零电位相连，使得第一衬底210中的电容结构220都能储存相同的电荷量。该工艺可以大大减少工艺步骤，节约成本，同时节约半导体结构所占的空间。

作为示例，第一导电互连结构的形成方法还包括：去除第一晶圆的部分或全部非电容区域形成缺口；于缺口中填充第二介质层，在电容区域上方形成第三介质层；于第二介质层和第三介质层中形成第一导电互连结构。具体的，如图6、图7和图9所示，第一导电互连结构的形成方法包括：蚀刻去除第一晶圆200的非电容区域，非电容区域出现缺口；在缺口处沉积第二介质层(图中未示出)；在第二介质层中形成导电插塞431、导电互连线430和导电互连线420；在电容区域上方形成第三介质层，可选的，非电容区域上方也形成第三介质层(图中未示出)；在第三介质层中形成导电插塞411和导电互连线410。第一导电互连结构中，导电插塞411与导电互连线420相连，导电插塞431与第二晶圆300的控制区域中第二导电互连结构相连，最终实现电容区域与控制区域以及与晶圆外部的连接。

可选的，第二介质层的材料为氧化物、氮化物、硅化物、碳化物、无定形碳或其任意组合物。可选的，第二介质层可以是不同介质层的层叠结构层。具体的，第二介质层为氮化硅层和氧化硅层的层叠结构层，氮化硅层为刻蚀停止层，氧化硅层为主要的隔离层。

可选的，第三介质层的材料为氧化物、氮化物、硅化物、碳化物、无定形碳或其任意组合物。可选的，第三介质层可以是不同介质层的层叠结构层。具体的，第三介质层为氮化硅层和氧化硅层的层叠结构层，氮化硅层为刻蚀停止层，氧化硅层为主要的隔离层。

作为示例，第一导电互连结构和第二导电互连结构的材质包括半导体导电材料，金属材料以及金属合金中的一种或组合。

作为示例，第一导电互连结构包括的导电互连线的层数不做限制。

如图9所示，半导体结构400中，第一导电互连结构包括三层导电互连线，即导电互连线430，导电互连线420和导电互连线410。

如图10所示，半导体结构500中，第一导电互连结构包括两层导电互连线，即导电互连线430和导电互连线410。

如图11所示，半导体结构600中，第一导电互连结构包括一层导电互连线，即导电互连线410。

采用多层导电互连线结构的第一导电互连结构与第二导电互连结构连接时，由于导电互连线的大小以及其位于晶圆内部的位置可以调整，给DRAM芯片内部提供了较大的布局空间，提高了DRAM芯片在晶圆上的密度。

作为示例，第一导电互连结构和第二导电互连结构连接。

其中，第一导电互连结构和第二导电互连结构可以通过导电插塞和导电互连线连接，也可以通过导电互连线和导电互连线连接。

作为示例，第一导电互连结构包括第一导电插塞，第二导电互连结构包括第一导电互连线，第一导电插塞与第一导电互连线连接。具体的，如图11所示，第二晶圆控制区域中的第二导电互连结构包括第一导电互连线3331，在第一晶圆和第二晶圆键合后，在第一晶圆非电容区域的底部形成第一导电插塞4311，第一导电插塞4311位于第一导电互连线3331的上方，第一导电互连线3331与第一导电插塞4311连接。

作为示例，第二导电互连结构包括第二导电插塞，第一导电互连结构包括第二导电互连线，第二导电互连线与第二导电插塞连接。具体的，第二晶圆控制区域中的第二导电互连结构还可以包括第二导电插塞，在第一晶圆和第二晶圆键合后，在第一晶圆非电容区域的底部可以形成第二导电互连线，第二导电互连线位于第二导电插塞的上方，第二导电插塞与第二导电互连线连接。

作为示例，第二导电互连结构包括第四导电互连线，第一导电互连结构包括第三导电互连线，第三导电互连线与第四导电互连线连接。具体地，如图12所示，在半导体结构700中，第二导电互连结构包括第三导电互连线710，在第一晶圆和第二晶圆键合后，在第一晶圆非电容区域的底部形成第四导电互连线720，第三导电互连线710与第四导电互连线720连接。采用导电互连线和导电互连线连接的方式实现晶圆间的连接时，可以增大连接的工艺窗口，降低制作难度。

本发明示例性实施例所提供的半导体结构的制作方法中，通过将第一晶圆和第二晶圆键合，得到一种堆叠结构的半导体结构，相比较现有技术，提高了半导体结构在晶圆上的密度，使得第一晶圆和第二晶圆可以同时生产，因而也提高了半导体结构的生产速度。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施实施例。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求指出。

应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (17)

1.一种半导体结构的制作方法，其特征在于，包括：

形成第一晶圆，所述第一晶圆包括电容区域，所述第一晶圆具有第一表面以及与所述第一表面相对的第二表面，所述电容区域位于所述第一表面的一侧；

从所述第二表面减薄所述第一晶圆；

形成第二晶圆，所述第二晶圆上包括阵列区域；

将所述第一晶圆和所述第二晶圆键合形成堆叠晶圆，其中所述阵列区域和所述电容区域对应，所述第一晶圆的第一表面朝向所述第二晶圆；

在所述堆叠晶圆上形成第一导电互连结构；

其中，所述第一晶圆包括非电容区域，所述第一导电互连结构形成于所述非电容区域中；

在所述非电容区域中形成第一导电互连结构的方法，包括：

去除所述第一晶圆的部分或全部非电容区域形成缺口；

于所述缺口中填充第一介质层；

于所述第一介质层中形成第一导电互连结构，所述第一导电互连结构用于电容区域中电容结构与第二晶圆的电连接。

2.根据权利要求1所述的方法，其特征在于，将所述第一晶圆和所述第二晶圆键合形成堆叠晶圆的方法，包括：

在惰性气体氛围中，使所述第一晶圆和所述第二晶圆的待键合表面接触，在温度300℃至400℃之间加热2h至4h。

3.根据权利要求2所述的方法，其特征在于，在加热所述第一晶圆和所述第二晶圆时，向所述第一晶圆和所述第二晶圆施加压力以挤压所述第一晶圆和所述第二晶圆。

4.根据权利要求1所述的方法，其特征在于，

在所述电容区域中形成电容结构，所述电容结构包括暴露于所述第一晶圆的所述第一表面的第一电极；

在所述阵列区域中形成存储控制结构，所述存储控制结构包括栅极结构、位线连接插塞和电容连接插塞，所述电容连接插塞暴露于所述第二晶圆的表面。

5.根据权利要求4所述的方法，其特征在于，所述形成电容结构的方法包括：

在所述第一晶圆的所述电容区域中形成第一开孔；

在所述第一开孔的内壁上形成第二电极；

在所述第二电极上依次形成介电层和第一电极，所述第一电极暴露于所述第一晶圆的所述第一表面。

6.根据权利要求5所述的方法，其特征在于，所述形成电容结构的方法还包括：

在所述第一开孔的内壁上形成隔离层，所述隔离层位于所述第一开孔的内壁和所述第二电极之间。

7.根据权利要求4所述的方法，其特征在于，

所述电容连接插塞与所述第一电极连接。

8.根据权利要求6所述的方法，其特征在于，还包括：

在所述电容区域形成电容连接构件，所述电容连接构件连接所述电容结构的所述第二电极。

9.根据权利要求8所述的方法，其特征在于，

所述电容连接构件与所述第一导电互连结构连接。

10.根据权利要求4所述的方法，其特征在于，

所述第一晶圆包括第一衬底，所述电容结构形成于所述第一衬底中，所述第一导电互连结构与所述第一衬底相连。

11.根据权利要求10所述的方法，其特征在于，还包括：

向所述第一衬底掺杂。

12.根据权利要求1所述的方法，其特征在于，

所述第二晶圆包括控制区域，第二导电互连结构形成于所述控制区域中。

13.根据权利要求12所述的方法，其特征在于，所述第二导电互连结构至少包括两层导电互连线。

14.根据权利要求12所述的方法，其特征在于，还包括：

所述第二导电互连结构与所述第一导电互连结构连接。

15.根据权利要求14所述的方法，其特征在于，

所述第一导电互连结构包括第一导电插塞，所述第二导电互连结构包括第一导电互连线，所述第一导电插塞与所述第一导电互连线连接。

16.根据权利要求14所述的方法，其特征在于，

所述第一导电互连结构包括第二导电互连线，所述第二导电互连结构包括第二导电插塞，所述第二导电互连线与所述第二导电插塞连接。

17.根据权利要求14所述的方法，其特征在于，

所述第一导电互连结构包括第三导电互连线，所述第二导电互连结构包括第四导电互连线，所述第三导电互连线与所述第四导电互连线连接。

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