CN116761421A - 一种半导体集成电路及其制备方法 - Google Patents
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Abstract
本申请提供了一种半导体集成电路及其制备方法，半导体集成电路包括层叠设置的衬底、外围电路和存储阵列，衬底的一侧设置有所述外围电路，所述外围电路位于所述衬底与所述存储阵列之间，所述衬底中设置有控制所述存储阵列的外围电路；所述存储阵列包括多个存储单元，所述存储单元包括晶体管结构；所述晶体管结构包括：依次层叠设置在所述外围电路远离所述衬底一侧的栅极导线段、源极、第一隔离层、漏极，还包括沟道；所述沟道为中空桶状结构，所述沟道内部为栅极，所述栅极与所述栅极导线段连接。采用本申请提供的堆叠结构，可以在晶体管尺寸不进行缩微的条件下，存储密度直接提升接近一倍，达到传统两到三代技术节点演进的效果。
Description
技术领域
本文涉及但不限于一种半导体集成电路及其制备方法，尤其涉及但不限于一种高密度的动态随机存取存储器(DRAM)。
背景技术
动态随机存取存储器(Dynamic Random Access Memory,DRAM)由存储单元阵列(Cell array)和外围电路部分组成，其中存储单元阵列约占芯片总面积的50％左右。存储单元阵列部分与外围电路部分会采用不同的晶体管结构以实现不同的功能，但由于现有技术都采用外延生长的单晶硅作为沟道材料，导致两种晶体管既要分布在同一水平面上，又要采用不同的工艺流程进行加工。这一结构有两种明显的缺点，一是面积利用率比较小，整片芯片上存储单元阵列的面积只占一半；二是为了在平面加工过程中兼顾两种晶体管的性能要求，导致工艺流程复杂，对工艺条件和材料的限制较多，工艺窗口比较小。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本申请提供了一种半导体集成电路，包括：
层叠设置的衬底、外围电路和存储阵列，
所述存储阵列包括多个存储单元，所述存储单元包括晶体管结构；
所述晶体管结构包括：依次层叠设置在所述外围电路远离所述衬底一侧的栅极导线段、源极、第一隔离层、漏极，还包括沟道；
所述沟道为中空桶状结构，所述沟道内部为栅极，所述栅极与所述栅极导线段连接；所述沟道依次贯穿层叠设置的所述源极、所述第一隔离层至所述漏极的表面，与所述漏极连接，所述沟道被所述源极、所述第一隔离层和所述漏极包围。
在本申请提供的一种实施方式中，所述衬底的一侧设置有所述外围电路，所述外围电路位于所述衬底与所述存储阵列之间，或者在所述衬底中设置有部分或全部的所述外围电路。
在本申请提供的一种实施方式中，所述半导体集成电路还包括第三隔离层，位于所述衬底和所述存储阵列之间；
所述第三隔离层包括通孔，所述外围电路与所述存储阵列通过所述通孔连接。
在本申请提供的一种实施方式中，所述沟道垂直于所述衬底。
在本申请提供的一种实施方式中，所述晶体管结构还包括栅极介电层，位于所述沟道与所述栅极之间。
在本申请提供的一种实施方式中，所述晶体管结构还包括第二隔离层，所述第二隔离层位于所述栅极导线段和未被所述栅极导线段覆盖的第三隔离层表面；
所述第一隔离层位于所述源极和未被所述源极覆盖的所述第二隔离层的表面。
在本申请提供的一种实施方式中，相邻的所述源极的间距不小于水平方向最小特征尺寸；相邻的所述漏极的间距不小于水平方向最小特征尺寸；相邻的所述栅极导线段的间距不小于水平方向最小特征尺寸；所述沟道内的孔径不小于水平方向最小特征尺寸。
在本申请提供的一种实施方式中，所述源极和所述栅极的材质各自独立地选自W、Mo、Al、W和Ta中的任意一种或更多种；
所述沟道的材质选自IGZO、ITO和IZO中的任意一种或更多种；
栅极介电层的材质选自氧化硅和氧化铝中的任意一种或更多种。
在本申请提供的一种实施方式中，所述存储阵列与所述衬底以垂直于所述衬底的方向层叠。
在本申请提供的一种实施方式中，在所述漏极的远离衬底的一侧设置电容器形成1个晶体管1个电容的DRAM结构；或，在所述漏极的远离衬底的一侧设置第二晶体管结构，形成2个晶体管0个电容的DRAM结构；
在本申请提供的一种实施方式中，所述电容或所述第二晶体管结构可以与所述沟道同轴。
在本申请提供的一种实施方式中，所述半导体结构投影在所述衬底的面积为4F2；F为半导体结构水平方向的最小特征尺寸；
在本申请提供的一种实施方式中，所述沟道的内径为最小特征尺寸。
在本申请提供的一种实施方式中，所述介电层、所述第一隔离层、所述第二隔离层和所述第三隔离层的厚度和尺寸可以根据实际需要进行确定。
又一方面，本申请提供了上述的半导体集成电路的制备方法，包括以下步骤：
S10：提供衬底，并设置外围电路；
S20：在所述外围电路的一侧依次层叠设置栅极导线段、源极、第一隔离层；
S21：在所述第一隔离层、所述源极中设置贯通的开孔并使所述开孔止于所述栅极导线段表面；
S22：在所述开孔的内壁上设置环状的沟道；
S23：在所述沟道中设置栅极，所述栅极与所述栅极导线段连接；
S24：在所述栅极表面设置沟道材料，并使所述栅极被所述沟道包围；即所述沟道形成了中空桶装的形状，所述栅极材料在桶状结构内部，所述栅极材料被所述沟道包围；所述沟道垂直于所述衬底或所述沟道与衬底承一定角度；
S30：在所述沟道远离所述衬底一侧的表面设置所述漏极，并使得所述沟道被所述漏极、所述第一隔离层、所述源极、所述栅极和所述栅极导线段包围。
在本申请提供的一种实施方式中，在步骤S30后还包括：
S31：设置存储器件，所述存储器件与所述漏极电连接。
在本申请提供的一种实施方式中，在步骤S20中还包括：
在所述衬底靠近所述栅极导线段的一侧设置第三隔离层；
在栅极导线段和第三隔离层的远离所述衬底的一侧设置第二隔离层。
在本申请提供的一种实施方式中，在步骤S20中还包括：
在所述第三隔离层上设置通孔，所述外围电路与所述存储阵列通过所述通孔连接。
在本申请提供的一种实施方式中，步骤S22中所述的在所述开孔的内壁上设置环状的沟道，包括：
在所述开孔的内壁上设置沟道，再通过各向异性刻蚀去掉覆盖在所述栅极导线段上的所述沟道的材料。
在本申请提供的一种实施方式中，在步骤S23中还包括：设置栅极介电层，所述栅极介电层位于沟道和所述栅极之间；
在步骤S24中还包括：设置栅极介电层，所述栅极介电层位于沟道和所述栅极之间。
本申请提供了一种的新型DRAM存储单元结构，将原本传统DRAM里面与外围电路晶体管处于同一平面的存储阵列结构构建于外围电路正上方，从而大大减小了芯片面积，并且由于工艺流程上不需要兼顾两种晶体管的工艺材料、温度等条件限制，工艺流程得到了简化，工艺窗口得到了提升。
目前主流DRAM产品在十几纳米的技术节点上，晶体管缩微每演进一代，获得的存储密度增长约在20％至30％左右，采用本申请提供的堆叠结构，可以在晶体管尺寸不进行缩微的条件下，存储密度直接提升接近一倍，达到传统两到三代技术节点演进的效果。
本申请的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的其他优点可通过在说明书中所描述的方案来发明实现和获得。
附图说明
附图用来提供对本申请技术方案的理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本申请的技术方案，并不构成对本申请技术方案的限制。
图1为本申请提供的半导体集成电路中的衬底和第一隔离层示意图；
图2为本申请提供的半导体集成电路中的字线结构示意图；
图3为本申请提供的半导体集成电路中的字线和位线结构示意图；
图4为本申请提供的半导体集成电路中的沟道工艺示意图1；
图5为本申请提供的半导体集成电路中的沟道工艺示意图2；
图6为本申请提供的半导体集成电路中的半导体集成电路示意图。
附图标记：1、衬底；101、第三隔离层；102、通孔；103、第二隔离层；104、第一隔离层；
2、字线(栅极导线段)；3、位线(源极)；
4、栅极；401、沟道；402、栅极介电层。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚明白，下文对本申请的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
如图1至6所示，本申请实施例所述的半导体集成电路的制备方法包括以下步骤：
步骤S10：提供衬底1。
示例性地，如图1、2、3和6所示，所述衬底1作为动态随机存储器的支撑部件，用于支撑其他部件，同时，所述衬底中还设置有控制所述存储阵列的外围电路；
示例性地，可以在所述衬底1的一侧的表面上设置所述外围电路。
示例性地，通过标准硅基CMOS工艺形成所述外围电路晶体管结构。所述外围电路的晶体管结构可以选自平面型晶体管结构、埋字线型晶体管结构、鳍式场效应晶体管结构；或其他任何类型已知的硅基晶体管结构。
步骤S10还包括S11：如图1、2、3和6所示，在所述衬底1的一侧设置第三隔离层101，所述第三隔离层101中设置有通孔102，后续使所述外围电路与所述存储阵列通过所述通孔102连接。
示例性地，所述第三隔离层101设置在能够简化所述衬底1与存储阵列连接的一侧；
示例性的，所述第三隔离层101的材料可以为氮化硅和氧化硅中的任意一种或更多种。
S20：如图2和图3所示，在所述第三隔离层101的远离衬底1的一侧沉积第四金属材料，形成第四金属材料层，基于所述第四金属材料层，形成所述字线(栅极导线段)2。
示例性地，通过光刻和刻蚀，基于所述第四金属材料层形成字线(栅极导线段)2，将所述字线结构暴露于晶圆表面并使其平坦化，同时避免所述第三隔离层101被光刻和刻蚀。
示例性地，所述第四金属材料层的材料为TiN、W等。
S21：如图4和图5所示，在所述第三隔离层101的远离衬底1一侧和所述字线2表面设置第二隔离层103；所述第二隔离层103位于字线2和未被字线2覆盖的第三隔离层101的表面；
示例性的，所述第二隔离层103的材质可以为氮化硅和氧化硅中的任意一种或两多种；所述第二隔离层101与所述第三隔离层101的材料可以相同；
示例性地，也可以先在第三隔离层101远离衬底1一侧设置第二隔离层103，再在所述第二隔离层103刻蚀出容纳所述第四金属材料的空间，再沉积所述第四金属材料至所述空间内(如CMP镶嵌工艺)，形成字线2。
S22：如图3、图4和图5所示，在所述第二隔离层103的远离衬底1一侧的表面沉积第三金属材料，形成第三金属材料层，用于形成位线(源极)3。
示例性地，通过光刻和刻蚀，基于所述第三金属材料层形成位线(源极)3，同时避免所述第二隔离层103被光刻和刻蚀。
示例性地，所述第三金属材料为与沟道材料(沟道材料可以为IGZO、ITO、IZO等)接触电阻较小的金属材料，例如W、Mo等。
S23：如图4和图5所示，在所述位线(源极)3和未被所述位线(源极)3覆盖的第二隔离层104的远离衬底1一侧的表面沉积第一隔离层104；
示例性的，所述第一隔离层104的材料可以为氮化硅和氧化硅中的任意一种或更多种。
示例性地，所述第一隔离层104的材料为减小串扰还可以采用低K材料或者引入气隙结构。
S24：如图4和图5所示，形成孔状结构，所述孔状结构依次贯穿所述第一隔离层104、所述位线(源极)3、第二隔离层103，并止于所述字线(栅极导线段)2的远离第一隔离层104的表面或字线(字线)2内；
示例性地，通过光刻和刻蚀，在所述第一隔离层104、所述位线(源极)3内，至第二隔离层103以及字线2中(或字线2的远离第一隔离层104的表面)形成所述孔状结构；
S25：如图4和图5所示，在所述孔状结构的内表面依次设置沟道401(金属氧化物膜层)、栅极介电层402和栅极4，并且所述沟道和栅极介电层402不覆盖所述字线(栅极导线段)2，所述字线(栅极导线段)2与所述栅极4连接。
示例性地，在所述孔状结构的内表面通过沉积依次设置沟道401(金属氧化物膜层)、栅极介电层402和栅极4，填充所述孔状结构。
示例性地，如图4所示，在沉积沟道401和栅极介电层402的过程中，可能会造成沟道401或栅极介电层402覆盖在所述字线(栅极到线段)2的表面；可以通过各向异性刻蚀，将所述字线(栅极导线段)2表面的沟道401(金属氧化物膜层)、栅极介电层402去除，使得栅极4直接与字线(栅极导线段)2连通。
示例性地，所述沟道401(金属氧化物膜层)的材料可以为IGZO、ITO、IZO等。
示例性地，所述栅极介电层402的材料可以为氧化硅、氧化铝和氧化铪等。
示例性地，所述栅极4的材料为Al、W、Ta等。
示例性地，通过CMP工艺将所述第一隔离层104表面和孔状结构表面的赘余物(沟道401的材料和栅极介电层402的材料)去掉，并使所述第一隔离层104表面平坦化。
S26：在所述栅极4的远离衬底1一侧的表面依次覆盖栅极介电层402、沟道401(金属氧化物膜层)；使得所述栅极4的除了与字线2连通部分的外部依次包围有栅极介电层402和沟道401，形成垂直环沟道型晶体管；
S30：如图6所示，在所述未被第一隔离层104覆盖的所述沟道401表面设置漏极和存储器件，所述存储器件可以为另一晶体管，形成2T0C的DRAM结构；或一个电容，形成1T1C的DARM结构；
示例性地，所述晶体管和电容的制备为本领域常规的制备工艺，也可以重复步骤S10至步骤S26制备第二个晶体管。
Claims (15)
1.一种半导体集成电路，包括：
层叠设置的衬底、外围电路和存储阵列，
所述存储阵列包括多个存储单元，所述存储单元包括晶体管结构；
所述晶体管结构包括：依次层叠设置在所述外围电路远离所述衬底一侧的栅极导线段、源极、第一隔离层、漏极，还包括沟道；
所述沟道为中空桶状结构，所述沟道内部为栅极，所述栅极与所述栅极导线段连接；所述沟道依次贯穿层叠设置的所述源极、所述第一隔离层至所述漏极的表面，与所述漏极连接，所述沟道被所述源极、所述第一隔离层和所述漏极包围。
2.根据权利要求1所述的半导体集成电路，其中，所述半导体集成电路还包括第三隔离层，位于所述衬底和所述存储阵列之间；
所述第三隔离层包括通孔，所述外围电路与所述存储阵列通过所述通孔连接。
3.根据权利要求2所述的半导体集成电路，其中，所述沟道垂直于所述衬底。
4.根据权利要求2所述的半导体集成电路，其中，所述晶体管结构还包括栅极介电层，位于所述沟道与所述栅极之间。
5.根据权利要求2所述的半导体集成电路，其中，所述晶体管结构还包括第二隔离层，所述第二隔离层位于所述栅极导线段和未被所述栅极导线段覆盖的第三隔离层表面；
所述第一隔离层位于所述源极和未被所述源极覆盖的所述第二隔离层的表面。
6.根据权利要求1至5中任一项所述的半导体集成电路，其中，相邻的所述源极的间距不小于水平方向最小特征尺寸；相邻的所述漏极的间距不小于水平方向最小特征尺寸；相邻的所述栅极导线段的间距不小于水平方向最小特征尺寸；所述沟道内的孔径不小于水平方向最小特征尺寸。
7.根据权利要求1至5中任一项所述的半导体集成电路，其中，
所述源极和所述栅极的材质各自独立地选自W、Mo、Al、W和Ta中的任意一种或更多种；
所述沟道的材质选自IGZO、ITO和IZO中的任意一种或更多种；
栅极介电层的材质选自氧化硅和氧化铝中的任意一种或更多种。
8.根据权利要求1至5中任一项所述的半导体集成电路，所述存储阵列与所述衬底以垂直于所述衬底的方向层叠。
9.根据权利要求1至5中任一项所述的半导体集成电路，其中，在所述漏极的远离衬底的一侧设置电容器形成1个晶体管1个电容的DRAM结构，或，在所述漏极的远离衬底的一侧设置第二晶体管结构，形成2个晶体管0个电容的DRAM结构；
任选地，所述电容或所述第二晶体管结构与所述沟道同轴。
10.一种权利要求1至9中任一项所述的半导体集成电路的制备方法，其中，包括以下步骤：
S10：提供衬底，并设置外围电路；
S20：在所述外围电路的一侧依次层叠设置栅极导线段、源极、第一隔离层；
S21：在所述第一隔离层、所述源极中设置贯通的开孔并使所述开孔止于所述栅极导线段表面；
S22：在所述开孔的内壁上设置环状的沟道；
S23：在所述沟道中设置栅极，所述栅极与所述栅极导线段连接；
S24：在所述栅极表面设置沟道材料，并使所述栅极被所述沟道包围；
S30：在所述沟道远离所述衬底一侧的表面设置所述漏极，并使得所述沟道被所述漏极、所述第一隔离层、所述源极、所述栅极和所述栅极导线段包围。
11.根据权利要求10所述的半导体集成电路的制备方法，其中，在步骤S30后还包括：
S31：设置存储器件，所述存储器件与所述漏极连接。
12.根据权利要求11所述的半导体集成电路的制备方法，其中，在步骤S20中还包括：
在所述衬底靠近所述栅极导线段的一侧设置第三隔离层；
在栅极导线段和第三隔离层的远离所述衬底的一侧设置第二隔离层。
13.根据权利要求10至12中任一项所述的半导体集成电路的制备方法，其中，在步骤S20中还包括：
在所述第三隔离层上设置通孔，所述外围电路与所述存储阵列通过所述通孔连接。
14.根据权利要求10至12中任一项所述的半导体集成电路的制备方法，其中，步骤S22中所述的在所述开孔的内壁上设置环状的沟道，包括：
在所述开孔的内壁上设置沟道，再通过各向异性刻蚀去掉覆盖在所述栅极导线段上的所述沟道的材料。
15.根据权利要求10至12中任一项所述的半导体集成电路的制备方法，其中，在步骤S23中还包括：设置栅极介电层，所述栅极介电层位于沟道和所述栅极之间；
在步骤S24中还包括：设置栅极介电层，所述栅极介电层位于沟道和所述栅极之间。
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| CN202210202876.9A CN116761421A (zh) | 2022-03-03 | 2022-03-03 | 一种半导体集成电路及其制备方法 |
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2022
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