CN115867035A - 三维存储器及其制备方法 - Google Patents

Abstract

本申请提供了一种三维存储器及其制备方法。该制备方法包括：在衬底上依次形成牺牲层和叠层结构；形成贯穿叠层结构并延伸至牺牲层的沟道结构和栅极缝隙结构、以及贯穿叠层结构并延伸至衬底的虚设沟道结构，其中，沟道结构包括沟道层和功能层；去除衬底和虚设沟道结构的延伸至衬底中的部分；去除牺牲层与沟道结构对应的部分和功能层延伸至牺牲层中的部分，以暴露沟道层；以及形成半导体层以覆盖沟道结构、牺牲层与虚设沟道结构对应的部分、以及牺牲层与栅极缝隙结构对应的部分。本申请提供的三维存储器及其制备方法能够避免栅极层(字线)与半导体层之间短接漏电，从而提高制备完成后的三维存储器的可靠性。

Description

三维存储器及其制备方法

技术领域

本申请涉及半导体技术领域，更具体地，涉及三维存储器及其制备方法。

背景技术

为提高单位面积的存储容量，向纵向方向发展的三维(3D)NAND存储器应运而生，以解决增加单位面积的存储容量的问题。然而，随着堆叠层数的增加，对三维存储器中诸如台阶结构、沟道孔刻蚀以及栅极缝隙刻蚀等制备工艺都会带来相应的挑战，尤其对于实现沟道孔内的沟道层与衬底形成电路回路的工艺过程中。

在一些现有技术中，对于采用深孔刻蚀工艺去除沟道孔底部的ONOPO层的工艺方法，由于存在例如上下两个叠层结构的沟道孔的套刻精度窗口(Overlay Window)存在偏移(shift)，会导致上下叠层结构的结合处的功能(ONO)层侧壁破坏或者沟道孔底部的ONOPO层刻蚀不足，从而使形成于沟道孔内的存储单元短接漏电。

在另一些现有技术中，对于利用栅极缝隙(GLS)去除沟道孔侧壁的功能层的工艺方法，需要在栅极缝隙内多次沉积保护层并配合刻蚀工艺，才能够将预先形成的多晶硅牺牲层以及该多晶硅牺牲层对应的位于沟道孔侧壁的功能层去除。

在上述工艺方法中，随着堆叠层数的增加，对刻蚀工艺带来了极大挑战。为确保达到足够的刻蚀精度，势必会增加制造成本。此外，上述工艺方法也无法满足三维存储器中堆叠层数不断增加的制备要求。

在一些实际应用中，为解决上述技术问题，可采用在衬底上形成沟道结构后，从衬底背侧去除沟道结构内的一部分功能，并重新形成于衬底功能相似的半导体层。然而，由于衬底上/中还形成有例如虚设沟道结构或者栅极缝隙结构等结构，去除衬底的工艺有可能会造成这些结构的破坏，从而使后续形成的半导体层存在与上述结构或者与上述结构间接连接的其它结构短接漏电，从而影响三维存储器的电连接的可靠性。

因此，如何解决三维存储器制备工艺中存在的上述技术问题，是目前本领域技术人员亟待解决的技术问题之一。

发明内容

本申请提供了一种三维存储器的制备方法，该方法包括：在衬底上依次形成牺牲层和叠层结构；形成贯穿叠层结构并延伸至牺牲层的沟道结构和栅极缝隙结构、以及贯穿叠层结构并延伸至衬底的虚设沟道结构，其中，沟道结构包括沟道层和功能层；去除衬底和虚设沟道结构的延伸至衬底中的部分；去除牺牲层与沟道结构对应的部分和功能层延伸至牺牲层中的部分，以暴露所述沟道层；以及形成半导体层以覆盖沟道结构、牺牲层与虚设沟道结构对应的部分、以及牺牲层与栅极缝隙结构对应的部分。

在一些实施方式中，在衬底上依次形成牺牲层和叠层结构的步骤之前，该方法还可包括：在衬底上形成停止层。

在一些实施方式中，去除牺牲层与沟道结构对应的部分和功能层延伸至牺牲层中的部分的步骤之前，该方法可包括：去除停止层与沟道结构对应的部分。

在一些实施方式中，在去除功能层延伸至牺牲层中的部分的同时，可去除停止层与虚设沟道结构对应的部分和停止层与栅极缝隙结构对应的部分，以暴露虚设沟道结构。

在一些实施方式中，去除功能层延伸至牺牲层中的部分之后，该方法可包括：去除停止层与虚设沟道结构对应的部分和停止层与栅极缝隙结构对应的部分，以暴露虚设沟道结构。

在一些实施方式中，在去除停止层与虚设沟道结构对应的部分的同时，可去除虚设沟道结构的靠近牺牲层的一部分，使得虚设沟道结构与牺牲层形成沟槽。

在一些实施方式中，半导体层可延伸至沟槽中。

在一些实施方式中，三维存储器包括延伸至牺牲层的贯穿触点结构，其中，去除停止层与沟道结构对应的部分的步骤可包括：去除停止层与贯穿触点结构对应的部分。

在一些实施方式中，在去除功能层延伸至牺牲层中的部分的同时，可去除牺牲层与贯穿触点结构对应的部分。

在一些实施方式中，牺牲层的材料可包括多晶硅。

在一些实施方式中，停止层的材料可包括氧化硅。

本申请还提供了一种三维存储器，该三维存储器包括：半导体层；牺牲层，位于半导体层中，包括分离的第一牺牲层部分和第二牺牲层部分；叠层结构，位于牺牲层上；沟道结构，贯穿叠层结构并延伸至半导体层中，包括沟道层和功能层，沟道层延伸至半导体层中并与所述半导体层接触；虚设沟道结构，至少部分贯穿叠层结构并延伸至第一牺牲层部分中；以及栅极缝隙结构，贯穿叠层结构并延伸至第二牺牲层部分中。

在一些实施方式中，半导体层可与虚设沟道结构的延伸至第一牺牲层部分相接触。

在一些实施方式中，该三维存储器还可包括：贯穿触点结构，至少部分位于半导体层上，并沿着朝向半导体层的方向延伸。

在一些实施方式中，该三维存储器还包括：多晶硅层，位于叠层结构和半导体层之间；以及氧化层，位于多晶硅层和第一牺牲层部分之间、以及多晶硅层和第二牺牲层部分之间；其中，沟道结构穿过多晶硅层，虚设沟道结构和栅极缝隙结构穿过多晶硅层和氧化层。

在一些实施方式中，牺牲层的材料可包括多晶硅。

根据本申请一些实施方式提供的三维存储器及其制备方法，通过使牺牲层保留在于虚设沟道结构对应的部分以及与栅极缝隙对应的部分，能够避免栅极层(字线)与半导体层之间短接漏电。此外，还能够避免底部选择晶体管的栅极层与半导体层之间短接漏电，从而提高制备完成后的三维存储器的可靠性。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1是根据本申请实施方式的三维存储器的制备方法的流程图；

图2A至图2N是根据本申请实施方式的三维存储器的制备方法的工艺剖面示意图。

图3是根据本申请实施方式的三维存储器的制备方法中去除牺牲层与沟道结构对应的部分的俯视示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。

本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。

本文参考示例性实施方式的示意图来进行描述。本文公开的示例性实施方式不应被解释为限于示出的具体形状和尺寸，而是包括能够实现相同功能的各种等效结构以及由例如制造时产生的形状和尺寸偏差。附图中所示的位置本质上是示意性的，而非旨在对各部件的位置进行限制。

除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属技术领域的普通技术人员的通常理解相同的含义。诸如常用词典中定义的术语应被解释为具有与其在相关领域的语境下的含义一致的含义，并且将不以理想化或过度正式的意义来解释，除非本文明确地如此定义。

如在本文中所使用的，术语“层”指代包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对靠近衬底并且顶侧相对远离衬底。层能够在整个下层结构或上层结构上延伸，或者能够具有小于下层结构或上层结构的范围。此外，层能够是均匀或不均匀连续结构的区域，其厚度小于连续结构的厚度。例如，层能够位于连续结构的顶表面和底表面处或者其之间的任何一组水平平面之间。层能够水平、垂直和/或沿着锥形表面延伸。衬底能够是层，能够在其中包括一个或多个层，和/或能够在其上、其之上和/或在其之下具有一个或多个层。层能够包含多个层。

本申请提供了一种三维存储器的制备方法1000。图1是根据本申请实施方式的三维存储器的制备方法1000的流程图。如图1所示，三维存储器的制备方法1000包括步骤S110至S150。

在一些实施方式中，三维存储器的制备方法可用于制备基于Xtacking架构的三维存储器。其中，基于Xtacking架构的三维存储器可包括用于形成存储单元阵列的第一半导体结构和用于形成外围电路的第二半导体结构，并且在分别制备完成第一半导体结构和第二半导体结构后，将第一半导体结构和第二半导结构键合连接后，在第一半导体结构或者第二半导结构的背侧(即未形成存储单元阵列或者外围电路一侧)形成后段制程结构。根据本申请实施方式提供的三维存储器的制备方法1000中的步骤S110和S120可为形成第一半导体结构的制备工艺，步骤S130至S150可为形成后段制程结构的制备工艺。

图2A至图2N是根据本申请实施方式的三维存储器的制备方法1000的工艺剖面示意图。图3是根据本申请实施方式的三维存储器的制备方法中去除牺牲层与沟道结构对应的部分的俯视示意图。其中，图2A至图2N是根据图3示出的半导体结构沿着剖面线C-C’的剖面示意图。应理解的是，方法1000中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的或者可以是按照不同于图1所示的顺序执行的。下面结合可图2A至图2N进一步描述上述的步骤S110至S150。

S110，在衬底上依次形成牺牲层和叠层结构。

在步骤S110中，如图2A所示，衬底111可包括硅(例如单晶硅、多晶硅)、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓(GaN)、碳化硅(SiC)、玻璃、III-V族化合物半导体以及任何其它适合的材料。在形成第一半导体结构的工艺过程中，衬底111可作为在其上形成的诸如沟道结构、虚设沟道结构以及栅极缝隙结构等的支撑结构，并在第一半导体结构100和第二半导体结构200键合连接后被去除。

停止层112和牺牲层113可依次形成于衬底111上。形成停止层112和牺牲层113的方法可包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、溅镀、热氧化或者其任意组合。示例性地，停止层112的材料可包括氧化硅，牺牲层113的材料可包括多晶硅。至少部分牺牲层113可在后续工艺过程中被去除。其中，停止层112可使衬底111在去除过程中停止于该层。应该理解的是，停止层112以及形成停止层112的步骤可以省略。

在该步骤中，如图2B所示，叠层结构120可形成于牺牲层113上。在一些实施方式中，叠层结构120可包括在垂直于衬底111方向上交替叠置的多个电介质层121和多个栅极牺牲层122。叠层结构120的形成方法可包括诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺。叠层结构120中电介质层121和栅极牺牲层122的堆叠层数可为8层、32层、64层、128层等，叠层结构120的堆叠层数越多，集成度越高，由其形成的存储单元的个数越多，可根据实际存储需求来设计叠层结构120的堆叠层数及堆叠高度，本申请对此不做具体地限定。

在一些实施方式中，电介质层121和栅极牺牲层122可具有不同的刻蚀选择比，栅极牺牲层122可在后续的工艺过程中被去除以形成牺牲间隙，并在牺牲间隙即栅极牺牲层122的空间中填充导电材料以形成栅极层即字线。可选地，电介质层121的材料可包括氧化硅，栅极牺牲层122的材料可包括氮化硅。

应理解的是，虽然本申请采用栅极牺牲层122随后被填充导电材料替代以形成栅极层的实施方式，但本申请中形成栅极层的实现方式不限于此，还可采用例如直接交替叠置电介质层和栅极层的方式来实现。

在一些实施方式中，在形成叠层结构120之前，可采用诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺在牺牲层113上依次形成氧化层114和多晶硅层115，使得氧化层114和多晶硅层115形成于牺牲层113和叠层结构120之间。氧化层114的材料可选用于停止层112相同的材料制备，例如氧化硅。

S120，形成贯穿叠层结构并延伸至牺牲层的沟道结构和栅极缝隙结构以及贯穿、 至少部分叠层结构并延伸至衬底的虚设沟道结构，其中，沟道结构包括沟道层和功能层。

在步骤S120中，如图2C所示，沟道结构130贯穿交替叠置的电介质层121和栅极牺牲层122的叠层结构120，并在垂直于衬底111的方向上延伸至牺牲层113中。沟道结构130可具有圆柱体、圆台体或者棱柱体等的大致轮廓形状，并且可包括由外向内依次设置的功能层131和沟道层132的外壁结构。可选地，功能层131可为由外向内依次设置的阻挡层、电荷捕获层和隧穿层的复合层结构。阻挡层、电荷捕获层和隧穿层的材料可依次为氧化硅、氮化硅和氧化硅，进而形成具有ONO结构的功能层131。沟道层132的材料可包括硅(诸如非晶硅、多晶硅、单晶硅)等半导体材料。可以理解的是，多个沟道结构130可在平行于衬底111的平面上二维阵列布置，并且用于形成多个沟道结构130的区域可被称为核心区A(参考图3)。

在一些实施方式中，沟道结构130可通过光刻和蚀刻工艺以及薄膜沉积工艺形成。示例性地，首先可采用例如光刻和刻蚀工艺(干法或者湿法刻蚀工艺)形成贯穿叠层结构120并延伸至牺牲层113中的沟道孔。进一步地，可采用诸如CVD、PVD、ALD或者其任意组合的薄膜沉积工艺，在沟道孔的内壁依次形成包括阻挡层、电荷捕获层和隧穿层的功能层131以及沟道层132。可选地，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺，在形成有功能层131和沟道层132的沟道孔内填充电介质材料，例如氧化硅。可选地，可通过控制沟道填充工艺，在填充过程中形成一个或多个空气间隙以减轻结构应力。

在一些实施方式中，沟道结构130还可包括位于其远离衬底111的端部的沟道插塞133。沟道插塞133可采用与沟道层132相同的半导体材料制备并与沟道层132相接触。沟道插塞133可起到沟道结构130的漏极的作用。

可以理解的是，沟道结构130中功能层131和沟道层132与叠层结构120中每个栅极牺牲层122(即后续形成的栅极层123)对应的部分以及该栅极牺牲层122共同形成存储单元。栅极层可对应于存储单元的控制端。沟道结构130中的多个存储单元在垂直于衬底111的方向上串联排列，并共享沟道层132。沟道结构130中的存储单元在栅极层的电压控制下，使沟道层132中的大量载流子进入功能层131中的电荷捕获层，或者使功能层131的电荷捕获层中的大量载流子退回沟道层132，从而使存储单元处于编程状态或者擦除状态(未编程状态)。此外，在垂直于衬底111的方向上串联排列的多个存储单元中位于两端的存储单元可作为选择晶体管，用于控制串联排列的多个存储单元的接通或者关断。示例性地，可根据选择晶体管的位置将其称之为顶部选择晶体管或者底部选择晶体管。可选地，顶部选择晶体管可靠近沟道插塞133。

在一些实施方式中，如图2D所示，台阶结构可形成于叠层结构120的边缘，并且可通过对交替叠置的多个电介质层121和多个栅极牺牲层122执行多次“修整-刻蚀(trim-etch)”循环工艺而形成。其中，在平行于衬底111方向上，远离衬底111的一对电介质层121和栅极牺牲层122部分覆盖相邻且靠近衬底111的一对电介质层121和牺牲层132，从而使靠近衬底111的一对电介质层121和栅极牺牲层122中的栅极牺牲层122具有暴露于相邻且远离衬底111的一对电介质层121和栅极牺牲层122的区域。栅极牺牲层122的暴露区域可作为在后续工艺过程中在垂直方向上形成的导电通道的电连接区域。可选地，台阶结构的顶侧可填充有至少一种绝缘材料，例如氧化硅、氮化硅或者氮氧化硅等。可以理解的是，用于形成台阶结构的区域可被称为台阶区B(参考图3)。

在该步骤中，如图2E所示，虚设沟道结构134贯穿至少部分叠层结构120，并在垂直于衬底111的方向上延伸至衬底111中。虚设沟道结构134可与沟道结构130具有相似的轮廓形状。示例性地，形成虚设沟道结构134的工艺方法也与形成沟道结构130的工艺方法相似，值得注意的是，在一些实施方式中，在形成虚设沟道孔之后，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在虚设沟道孔内直接填充至少一种绝缘材料，例如氧化硅，从而使虚设沟道结构134不具有功能层和沟道层。此时，虚设沟道结构134可用于提供机械支撑。可选地，可通过控制沟道填充工艺，在填充过程中形成一个或多个空气间隙以减轻结构应力。

在该步骤中，如图2F所示，栅极缝隙结构141贯穿叠层结构120，并在垂直于衬底111的方向上延伸至牺牲层113中，并且栅极缝隙结构141可沿平行于衬底111的方向延伸，以将多个沟道结构130划分为存储块。具体地，如图3所示，多个沟道结构130交错成行排列，栅极缝隙结构140在平行于沟道结构行的方向延伸，并被相邻的栅极缝隙结构140分割的多行沟道结构可组成沟道结构阵列(也被称为存储单元阵列)，并且这一部分沟道结构阵列可被称为存储块。可选地，在相邻的栅极缝隙结构140之间可包括与其平行地延伸的多条子栅极缝隙结构141(例如五条)，子栅极缝隙结构141将多行沟道结构进一地划分为子存储块。需要说明的是，由于子栅极缝隙结构141和栅极缝隙结构140具有相似的结构，在本申请中将子栅极缝隙结构141和栅极缝隙结构140统称为栅极缝隙结构。可选地，栅极缝隙结构141可包括共源极部分141-1和支撑部分141-2。

下面以栅极缝隙结构141中的支撑部分141-2作为示例，对其形成方法进行详细地描述。在一些实施方式中，再次参考图2F，首先可采用例如光刻和刻蚀工艺(干法或者湿法刻蚀工艺)形成贯穿叠层结构120并延伸至牺牲层113中的栅极缝隙。进一步地，在牺牲层113采用多晶硅材料制备的情况下，可采用例如热氧化工艺将栅极缝隙暴露的牺牲层113和多晶硅层115的一部分转化为氧化硅，从而使栅极缝隙从叠层结构120延伸出来的端部被氧化硅包围。进一步地，可利用该栅极缝隙将叠层结构120中的栅极牺牲层122置换为栅极层123，其中，栅极层123可为复合层结构，具体地，栅极层123可包括导电芯部以及依次至少部分包围导电芯部的粘合层和高介电常数层。导电芯部的材料可包括诸如钨、钴、铜、铝或者其任意组合的导电材料。粘合层的材料可包括诸如钛、氮化钛、钽、氮化钽或者其任意组合，用于粘合导电芯部与高介电常数层并有效地防止导电芯部的导电材料扩散。高介电常数层的材料可包括诸如氧化铝、氧化铪或者其任意组合。可选地，高介电常数层可覆盖于栅极缝隙的内壁。进一步地，可采用诸如CVD、PVD、ALD或者其任意组合的薄膜沉积工艺在栅极缝隙的内依次形成隔离层143和导电层144，以形成栅极缝隙结构141。隔离层143的材料可选用例如氧化硅、氮化硅或者氮氧化硅。导电层144的材料可选用诸如钨、钴、铜、铝或者掺杂的半导体材料等。

可以理解的是，由于本申请以栅极缝隙结构中的支撑部分141-2作为示例进行描述，栅极缝隙结构中的导电层并未与牺牲层113接触，然而在栅极缝隙结构中的共源极部分，栅极缝隙结构中的导电层应与牺牲层113接触，以在后续工艺过程中使导电层与半导体层接触，从而在半导体层作为共源极电耦合区域的情况下，作为共源极的电连接结构。因此，对于栅极缝隙结构中的支撑部分而言，也可在其对应的栅极缝隙内直接填充至少一种绝缘材料。

在一些实施方式中，如图2G所示，衬底111以及位于其上的停止层112、牺牲层113、氧化层114以及多晶硅层115的顶侧可填充有绝缘材料，并且该部分可被成称为外围区。贯穿触点结构151可贯穿外围区对应的绝缘材料并延伸至牺牲层113中。贯穿触点结构151可用于在第一半导体结构100与第二半导体结构200键合连接后，传递两个半导体之间的电信号以及实现两个半导体结构的电信号与外部控制信号的交互。故贯穿硅触点结构151的材料可选用诸如钨、钴、铜、铝或者掺杂的半导体材料等导电材料。

在一些实施方式中，多个导电通道152可在垂直于衬底111的方向上延伸至多个栅极层123的电连接区域，从而使得导电通道152的一端与栅极层123相接触。导电通道152可通过光刻和蚀刻工艺以及薄膜沉积工艺形成，并且导电通道152的材料可包括诸如钨、钴、铜、铝或其任意组合的导电材料。可选地，贯穿触点结构151和导电通道152具有粘合层(或称为金属阻挡层)的外壁结构。

在一些实施方式中，第一互连层160形成于叠层结构120的顶侧，用于传递通往和来自第二半导体结构200的电信号。第一互连层160可包括多个与衬底111平行方向横向延伸的互连线(未示出)和多个沿衬底111的垂直方向延伸的互连通道161。第一互连层160可进一步地包括多个层间电介质(ILD)层，互连线和互连通道161可形成于所述层间电介质层中。换言之，第一互连层160可包括处于多个层间电介质层中的互连线和互连通道161。其中，互连线和互连通道161的材料可包括钨、钴、铜、铝或者其任意组合的导电材料。层间电介质层的材料可包括氧化硅、氮化硅、氮氧化硅、低介电常数材料或者其任意组合的电介质材料。值得注意的是，第一互连层160中的互连线和/或互连通道161可与导电通道152的另一端以及贯穿触点结构151的另一端相接触，从而使得第一互连层160通过导电通道152与栅极层123电连接，通过贯穿触点结构151与第二半导体结构200电连接。

在一些实施方式中，如图2H所示，可将经上述工艺处理后第一半导体结构100与第二半导体结构200通过例如键合的方式连接起来。其中，第二半导体结构200可在上述形成第一半导体结构100的工艺过程中同步形成，从而使第一半导体结构100和第二半导体结构200并行地加工，进而提高生产效率。第二半导体结构200可包括形成于其内部的多个外围器件。外围器件可包括诸如金属氧化物半导体场效应晶体管(MOSFET)、双极型晶体管(BJT)、二极管、电阻器、电感器以及电容器等任何适合的半导体器件。多个外围器件可组成支持多个沟道结构130实现各种功能的数字、模拟和/或数模混合的电路模块。示例性地，电路模块可包括页缓冲器、地址解码器以及读取放大器。

在一些实施方式中，第二半导体结构200可包括第二互连层，用于传递通往和来自第一半导体结构100的电信号。第二互连层可具有与第一互连层相似的结构的形成方法，本申请在此不再赘述。

示例性地，在第一半导体结构100和第二半导体结构200采用键合连接方式的情况下，第一半导体结构100可具有远离衬底111的第一键合面101。第一互连层160中互连线和/或互连通道162可暴露于第一键合面101，并且可作为第一半导体结构100的第一键合触点。相似地，第二半导体结构200可具有第二键合面201。第二互连层中互连线和/或互连通道可暴露于第二键合面201，并且可作为第二半导体结构200的第二键合触点。进一步地，可通过使第一键合触点和第二键合触点对准，使第一半导体结构100被定位在第二半导体结构200上，从而使第一键合触点和第二键合触点在对准的位置处被电连接，进而使第一半导体结构100中的沟道结构130和贯穿触点结构151等结构与第二半导结构200中外围器件电耦合。

S130，去除衬底和虚设沟道结构的延伸至衬底中的部分。

在步骤S130中，可采用例如光刻和刻蚀工艺(干法或者湿法刻蚀工艺)或者机械化学剖光(CMP)工艺从衬底111的背侧(未形成有沟道结构130的一侧)去除衬底111以及虚设沟道结构134的延伸至衬底111中的部分。

在一些实施方式中，如图2I所示，在第一半导体结构100包括由氧化硅制备的停止层112，并且衬底111为硅材料的情况下，可使去除衬底111的工艺停止于停止层112，并暴露停止层112，从而有利于控制去除衬底111的工艺均匀性。进一步地，如图2J所示，可采用例如光刻和刻蚀工艺(干法或者湿法刻蚀工艺)去除停止层112的与沟道结构130对应的部分和与贯穿触点结构151对应的部分，以暴露牺牲层113与沟道结构130对应的部分。经上述工艺处理后，停止层112可包括分离的两个部分112-1和112-2，具体地，停止层的一个部分112-1可与虚设沟道结构134对应，停止层的另一个部分112-2可与栅极缝隙结构141对应。通过采用去除部分停止层112，可有效地保护后续去除牺牲层113的工艺过程中与虚设沟道结构134和栅极缝隙结构141对应的牺牲层113。

应当理解的是，在第一半导体结构100不包括停止层112的情况下，可例如通过控制刻蚀时间或者刻蚀速率等工艺参数来去除衬底111，以暴露牺牲层113。

S140，去除牺牲层与沟道结构对应的部分和功能层延伸至牺牲层中的部分，以暴 露沟道层。

在步骤S140中，首先可采用例如光刻和刻蚀工艺(干法或者湿法刻蚀工艺)从牺牲层113的背侧去除牺牲层113与沟道结构130对应的部分，以暴露沟道结构130延伸至牺牲层113中的部分。在一些实施方式中，如图2K所示，在第一半导体结构100包括停止层112并且牺牲层113选用多晶硅制备的情况下，在去除牺牲层113与沟道结构130对应的部分的工艺过程中，停止层112经过上述工艺处理后保留的两个部分(112-1和112-2)可使去除多晶硅牺牲层113工艺停止于停止层112的两个部分，从而有效地保护停止层112下方且与虚设沟道结构134和栅极缝隙结构141对应的牺牲层113。

在该步骤中，进一步地，可采用例如光刻和刻蚀工艺(干法或者湿法刻蚀工艺)去除功能层131延伸至牺牲层113中的部分，以暴露沟道结构130延伸至牺牲层113中的沟道层132。

在一些实施方式中，如图2L所示，在第一半导体结构100包括停止层112和氧化层114，并且均选用如上文所述的材料进行制备的情况下，由于功能层131可为由氧化硅-氮化硅-氧化硅材料制备的复合层结构，在依次去除氧化硅-氮化硅-氧化硅材料层的工艺过程中，可通过同一次刻蚀工艺将停止层112与虚设沟道结构134对应的部分112-1和停止层112与栅极缝隙结构141对应的部分112-2去除。并且由于虚设沟道结构134为贯穿牺牲层113设置，在去除停止层112后，可暴露虚设沟道结构134的端面。可选地，可通过多次刻蚀工艺先依次去除氧化硅-氮化硅-氧化硅材料层后，再去除停止层112与虚设沟道结构134对应的部分112-1和停止层112与栅极缝隙结构141对应的部分112-2，本申请对此不做具体地限定。

可选地，在去除停止层112与虚设沟道结构134对应的部分112-1的工艺过程中，可进一步地去除虚设沟道结构134的靠近牺牲层113的一部分，使得虚设沟道结构134与牺牲层113-1形成沟槽。

应当理解的是，氧化层114可在该步骤中被去除。经上述工艺处理后，在核心区A内相邻的栅极缝隙结构140/141之间的牺牲层113被去除(参考图3)，其余部分牺牲层113可被保留。具体地，保留的牺牲层113可包括与虚设沟道结构134对应的第一牺牲层部分113-1和与栅极缝隙结构140/141对应的第二牺牲层部分113-2，并且第一牺牲层部分113-1和第二牺牲层部分113-2可作为保护层，以避免栅极层(字线)与后续形成的半导体层之间短接漏电。在靠近牺牲层113的栅极层作为控制底部选择晶体管的栅极层的情况下，采用如上文所述的保留至少部分牺牲层113的制备方法，能够进一步地避免底部选择晶体管的栅极层与后续形成的半导体层之间短接漏电，从而提高制备完成后的三维存储器的电连接可靠性。

在一些实施方式中，可采用例如光刻和刻蚀工艺(干法或者湿法刻蚀工艺)从牺牲层113的背侧去除贯穿触点结构151对应的牺牲层113、氧化层114以及多晶硅层115，以便在后续工艺过程中使绝缘材料包围贯穿触点结构151，从而使多个贯穿触点结构151之间产生电隔离。

S150，形成半导体层以覆盖沟道结构、牺牲层与虚设沟道结构对应的部分、以及牺 牲层与栅极缝隙结构对应的部分。

在步骤S150中，如图2M所示，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在牺牲层113的背侧形成半导体层170，使得半导体层170覆盖并包围沟道结构130、覆盖与虚设沟道结构134对应的第一牺牲层部分113-1的表面以及与栅极缝隙结构141对应的第二牺牲层部分113-2的表面。可选地，可采用例如CMP工艺对沉积的半导体层170的表面进行平坦化处理。

应当理解的是，半导体层170通过与沟道层132接触并实现电连接，从而使沟道结构130与半导体层170形成电路回路。同时，半导体层170可作为多个沟道结构130的共源极电耦合区域。

在一些实施方式中，可采用例如离子注入工艺和激光退火工艺在沟道层132的靠近半导体层170的部分形成掺杂区。该掺杂区在垂直于半导体层170的方向上的高度可大于至少一个栅极层123所在的高度。沟道层132的掺杂区和对应的功能层131可用于形成底部选择晶体管，并且通过调整掺杂区的掺杂浓度可使底部选择晶体管具有不同的阈值电压值。

在一些实施方式中，在形成半导体层170的工艺过程中，可使半导体层170覆盖并包围贯穿触点结构151，并且半导体层170对应于贯穿触点结构151的部分可在后续工艺过程中被去除，并在该部分填充绝缘材料。

在一些实施方式中，如图2N所示，经过上述工艺处理后，该方法还可包括如下步骤。具体地，可采用例如光刻和刻蚀工艺去除在步骤S150中形成的半导体层170与贯穿触点结构151对应的部分。进一步地，可用诸如CVD、PVD、ALD或者其任意组合的薄膜沉积工艺在去除半导体层170与贯穿触点结构151对应的部分形成的空间填充绝缘材料。其中，绝缘材料可包括但限于氧化硅、氮化硅、氮氧化硅或者其它适合的低介电常数材料。进一步地，可采用例如光刻和刻蚀工艺以及薄膜沉积工艺形成与贯穿触点结构151接触的第一触点182以及与半导体层170接触的第二触点183。第一触点182和第二触点183可分别作为贯穿触点结构151和半导体层170的电连接结构。第一触点182和第二触点183的材料可包括诸如钨、钴、铜、铝或者其组合的导电材料。

本申请还提供了一种三维存储器。该三维存储器包括：半导体层；牺牲层，位于半导体层中，包括分离的第一牺牲层部分和第二牺牲层部分；叠层结构，位于牺牲层上；沟道结构，贯穿叠层结构并延伸至半导体层中，包括沟道层和功能层，沟道层延伸至半导体层中并与所述半导体层接触；虚设沟道结构，至少部分贯穿叠层结构并延伸至第一牺牲层部分中；以及栅极缝隙结构，贯穿叠层结构并延伸至第二牺牲层部分中。

由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储装置，因此与其相关或相似的内容不再赘述。

根据本申请实施方式提供的三维存储器及其制备方法，通过使牺牲层保留在于虚设沟道结构对应的部分以及与栅极缝隙对应的部分，能够避免栅极层(字线)与半导体层之间短接漏电。尤其能够避免底部选择晶体管的栅极层与半导体层之间短接漏电，从而提高制备完成后的三维存储器的可靠性。

以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (16)

1.一种三维存储器的制备方法，其特征在于，包括：

在衬底上依次形成牺牲层和叠层结构；

形成贯穿所述叠层结构并延伸至所述牺牲层的沟道结构和栅极缝隙结构、以及贯穿所述叠层结构并延伸至所述衬底的虚设沟道结构，其中，所述沟道结构包括沟道层和功能层；

去除所述衬底和所述虚设沟道结构的延伸至所述衬底中的部分；

去除所述牺牲层与所述沟道结构对应的部分和所述功能层延伸至所述牺牲层中的部分，以暴露所述沟道层；以及

形成半导体层以覆盖所述沟道结构、所述牺牲层与所述虚设沟道结构对应的部分、以及所述牺牲层与所述栅极缝隙结构对应的部分。

2.根据权利要求1所述的制备方法，其特征在于，在衬底上依次形成牺牲层和叠层结构的步骤之前，所述方法还包括：

在所述衬底上形成停止层。

3.根据权利要求2所述的制备方法，其特征在于，去除所述牺牲层与所述沟道结构对应的部分和所述功能层延伸至所述牺牲层中的部分的步骤之前，所述方法包括：

去除所述停止层与所述沟道结构对应的部分。

4.根据权利要求3所述的制备方法，其特征在于，在去除所述功能层延伸至所述牺牲层中的部分的同时，去除所述停止层与所述虚设沟道结构对应的部分和所述停止层与所述栅极缝隙结构对应的部分，以暴露所述虚设沟道结构。

5.根据权利要求3所述的制备方法，其特征在于，去除所述功能层延伸至所述牺牲层中的部分之后，所述方法包括：

去除所述停止层与所述虚设沟道结构对应的部分和所述停止层与所述栅极缝隙结构对应的部分，以暴露所述虚设沟道结构。

6.根据权利要求4或5所述的制备方法，其特征在于，在去除所述停止层与所述虚设沟道结构对应的部分的同时，去除所述虚设沟道结构的靠近所述牺牲层的一部分，使得所述虚设沟道结构与所述牺牲层形成沟槽。

7.根据权利要求6所述的制备方法，其特征在于，所述半导体层延伸至所述沟槽中。

8.根据权利要求3所述的制备方法，其特征在于，所述三维存储器包括延伸至所述牺牲层的贯穿触点结构，其中，去除所述停止层与所述沟道结构对应的部分的步骤包括：

去除所述停止层与所述贯穿触点结构对应的部分。

9.根据权利要求1或8所述的制备方法，其特征在于，在去除所述功能层延伸至所述牺牲层中的部分的同时，去除所述牺牲层与所述贯穿触点结构对应的部分。

10.根据权利要求1或8所述的制备方法，其特征在于，所述牺牲层的材料包括多晶硅。

11.根据权利要求2所述的制备方法，其特征在于，所述停止层的材料包括氧化硅。

12.一种三维存储器，其特征在于，包括：

半导体层；

牺牲层，位于所述半导体层中，包括分离的第一牺牲层部分和第二牺牲层部分；

叠层结构，位于所述牺牲层上；

沟道结构，贯穿所述叠层结构并延伸至所述半导体层中，包括沟道层和功能层，所述沟道层延伸至所述半导体层中并与所述半导体层接触；

虚设沟道结构，至少部分贯穿所述叠层结构并延伸至所述第一牺牲层部分中；以及

栅极缝隙结构，贯穿所述叠层结构并延伸至所述第二牺牲层部分中。

13.根据权利要求12所述的三维存储器，其特征在于，所述半导体层与所述虚设沟道结构的延伸至所述第一牺牲层的部分相接触。

14.根据权利要求12所述的三维存储器，其特征在于，所述三维存储器还包括：

贯穿触点结构，至少部分位于所述半导体层上，并沿着朝向所述半导体层的方向延伸。

15.根据权利要求12所述的三维存储器，其特征在于，所述三维存储器还包括：

多晶硅层，位于所述叠层结构和所述半导体层之间；以及

氧化层，位于所述多晶硅层和所述第一牺牲层部分之间、以及所述多晶硅层和所述第二牺牲层部分之间；

其中，所述沟道结构穿过所述多晶硅层，所述虚设沟道结构和所述栅极缝隙结构穿过所述多晶硅层和所述氧化层。

16.根据权利要求11至15中任一项所述的三维存储器，其特征在于，所述牺牲层的材料包括多晶硅。

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