KR20240018168A - 비휘발성 메모리 소자, 및 이를 포함하는 메모리 시스템 - Google Patents

비휘발성 메모리 소자, 및 이를 포함하는 메모리 시스템 Download PDF

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KR20240018168A
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김승연
김지영
양우성
이재은
송기환
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Abstract

본 발명에 따른 비휘발성 메모리 소자는, 주변 회로를 포함하는 주변 회로 구조체; 및 상기 주변 회로 구조체에 본딩되며, 셀 영역 및 연결 영역을 포함하는 셀 어레이 구조체;를 포함하며, 상기 셀 어레이 구조체는, 교대로 적층된 복수의 게이트 전극 및 복수의 절연층을 포함하며, 상기 연결 영역에서 상기 복수의 게이트 전극이 계단 형상을 가지는 셀 스택; 상기 셀 영역에서 상기 셀 스택을 관통하는 복수의 커패시터 코어 콘택 구조체; 및 상기 연결 영역에서 상기 복수의 게이트 전극과 연결되는 복수의 커패시터 게이트 콘택 구조체;를 포함하며, 상기 복수의 커패시터 코어 콘택 구조체 각각은, 상기 주변 회로와 전기적으로 연결되는 제1 코어 도전체 및 상기 제1 코어 도전체와 상기 복수의 게이트 전극 사이에 개재되는 제1 커버 절연층을 각각 포함한다.

Description

비휘발성 메모리 소자, 및 이를 포함하는 메모리 시스템{Nonvolatile memory device, method of manufacturing the same, and memory system comprising the same}
본 발명은 비휘발성 메모리 소자, 방법, 및 이를 포함하는 메모리 시스템에 관한 것이다. 보다 구체적으로 본 발명은 3차원 비휘발성 메모리 소자, 및 이를 포함하는 메모리 시스템에 관한 것이다.
소비자들은 높은 성능, 작은 크기, 및 저렴한 가격을 가지는 비휘발성 메모리 소자를 요구한다. 따라서 높은 집적도의 비휘발성 메모리 소자를 달성하기 위해, 복수의 메모리 셀이 수직 방향으로 배열되는 3차원 비휘발성 메모리 소자가 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 동작 신뢰성을 가지는 비휘발성 메모리 소자, 및 이를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명에 따른 비휘발성 메모리 소자는, 주변 회로를 포함하는 주변 회로 구조체; 및 상기 주변 회로 구조체에 본딩되며, 셀 영역 및 연결 영역을 포함하는 셀 어레이 구조체;를 포함하며, 상기 셀 어레이 구조체는, 교대로 적층된 복수의 게이트 전극 및 복수의 절연층을 포함하며, 상기 연결 영역에서 상기 복수의 게이트 전극이 계단 형상을 가지는 셀 스택; 상기 셀 영역에서 상기 셀 스택을 관통하는 복수의 커패시터 코어 콘택 구조체; 및 상기 연결 영역에서 상기 복수의 게이트 전극과 연결되는 복수의 커패시터 게이트 콘택 구조체;를 포함하며, 상기 복수의 커패시터 코어 콘택 구조체 각각은, 상기 주변 회로와 전기적으로 연결되는 제1 코어 도전체 및 상기 제1 코어 도전체와 상기 복수의 게이트 전극 사이에 개재되는 제1 커버 절연층을 각각 포함하여, 상기 제1 코어 도전체, 상기 제1 커버 절연층, 및 상기 복수의 게이트 전극이 상기 주변 회로와 연결되는 커패시터를 구성하며, 상기 복수의 커패시터 코어 콘택 구조체 적어도 일부는 전기적으로 연결되는 상기 주변 회로와 수직 방향으로 중첩된다. 본 발명에 따른 비휘발성 메모리 소자는, 주변 회로를 포함하는 주변 회로 구조체; 및
상기 주변 회로 구조체에 본딩되며, 셀 영역 및 연결 영역을 각각 포함하는 메인 셀 블록 및 더미 셀 블록을 포함하는 셀 어레이 구조체;를 포함하며, 상기 셀 어레이 구조체는, 교대로 적층된 복수의 게이트 전극 및 복수의 절연층을 포함하며, 상기 연결 영역에서 상기 복수의 게이트 전극이 계단 형상을 가지는 셀 스택; 상기 셀 블록의 상기 셀 영역에서, 상기 셀 스택을 관통하는 복수의 셀 채널 구조체; 상기 더미 셀 블록의 상기 셀 영역에서 상기 셀 스택을 관통하는 복수의 커패시터 코어 콘택 구조체; 및 상기 더미 셀 블록의 상기 연결 영역에서 상기 복수의 게이트 전극과 연결되는 복수의 커패시터 게이트 콘택 구조체;를 포함하며, 상기 복수의 커패시터 코어 콘택 구조체 각각은, 상기 주변 회로와 전기적으로 연결되는 제1 코어 도전체 및 상기 코어 도전체와 상기 복수의 게이트 전극 사이에 개재되는 제1 커버 절연층을 각각 포함하여, 상기 제1 코어 도전체, 상기 제1 커버 절연층, 및 상기 복수의 게이트 전극이 상기 주변 회로와 연결되는 커패시터를 구성한다.
본 발명에 따른 메모리 시스템은, 주변 회로를 포함하는 주변 회로 구조체; 및 상기 주변 회로 구조체에 본딩되며, 셀 영역 및 연결 영역을 각각 포함하는 메인 셀 블록 및 더미 셀 블록을 포함하는 셀 어레이 구조체;를 포함하는 비휘발성 메모리 소자; 및 상기 비휘발성 메모리 소자와 전기적으로 연결되며, 상기 비휘발성 메모리 소자를 제어하는 메모리 컨트롤러를 포함하고, 상기 셀 어레이 구조체는, 교대로 적층된 복수의 게이트 전극 및 복수의 절연층을 포함하며, 상기 연결 영역에서 상기 복수의 게이트 전극이 계단 형상을 가지는 셀 스택; 상기 셀 블록의 상기 셀 영역에서, 상기 셀 스택을 관통하며 복수의 메모리 셀을 포함하는 메모리 셀 스트링이 각각 이루어지는 복수의 셀 채널 구조체; 상기 더미 셀 블록의 상기 셀 영역에서 상기 셀 스택을 관통하는 복수의 커패시터 코어 콘택 구조체; 상기 더미 셀 블록의 상기 연결 영역에서 상기 복수의 게이트 전극과 연결되는 복수의 커패시터 게이트 콘택 구조체; 및 상기 셀 블록의 상기 연결 영역, 상기 더미 셀 블록의 상기 셀 영역, 및 상기 더미 셀 블록의 상기 연결 영역 중 적어도 하나의 영역에 배치되고, 상기 셀 스택을 관통하는 복수의 더미 채널 구조체;를 포함하며, 상기 복수의 커패시터 코어 콘택 구조체 각각은, 상기 주변 회로와 전기적으로 연결되는 제1 코어 도전체 및 상기 코어 도전체와 상기 복수의 게이트 전극 사이에 개재되는 제1 커버 절연층을 각각 포함하여, 상기 제1 코어 도전체, 상기 제1 커버 절연층, 및 상기 복수의 게이트 전극이 상기 주변 회로와 연결되는 커패시터를 구성하고, 상기 더미 셀 블록의 상기 셀 영역에서, 상기 복수의 커패시터 코어 콘택 구조체 각각은 상기 복수의 더미 채널 구조체 중 일부개에 의하여 포위된다.
본 발명에 따른 비휘발성 메모리 소자, 및 이를 포함하는 메모리 시스템은, 는 주변 회로에 연결되는 커패시터를 구성하는 커패시터 코어 콘택 구조체들 중 적어도 일부분이 주변 회로와 수직 방향으로 중첩되므로, 주변 회로와 주변 회로에 연결되는 커패시터 사이의 전기적 연결 경로가 최소화될 수 있고 연결 자유도가 증가될 수 있다. 따라서 주변 회로에 연결되는 커패시터의 효율이 증가하여, 주변 회로에 공급되는 전원에 노이즈가 발생하는 것을 방지할 수 있어, 본 발명에 따른 비휘발성 메모리 소자는 동작 신뢰성을 가질 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자의 블록도이다.
도 2는 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자의 개략적인 사시도이다.
도 3은 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자의 메모리 셀 어레이의 등가 회로도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자의 개략적인 레이아웃이다.
도 5a는 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자의 평면도이고, 도 5b 및 도 5c는 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자의 사시도들이다.
도 6은 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자의 평면도이다.
도 7a 및 도 7b는 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자의 단면도들이다.
도 8a 내지 도 8c는 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자가 포함하는 셀 채널 구조체를 나타내는 확대 단면도들이다.
도 9 및 도 10은 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자의 평면도들이다.
도 11a 및 도 11b는 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자의 단면도들이다.
도 12 및 도 13은 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자의 평면도들이다.
도 14는 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자를 포함하는 메모리 시스템을 개략적으로 나타나는 도면이다.
도 15는 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자를 포함하는 메모리 시스템을 개략적으로 나타내는 사시도이다.
도 16은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 1은 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자의 블록도이다.
도 1을 참조하면, 비휘발성 메모리 소자(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 메모리 셀 어레이(20)는 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)을 포함한다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 각각 복수의 메모리 셀을 포함할 수 있다. 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 비트 라인(BL), 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 데이터 입출력 회로(36), 및 제어 로직(38)을 포함할 수 있다. 일부 실시 예에서, 주변 회로(30)는 입출력 인터페이스, 컬럼 로직, 전압 생성부, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더, 증폭 회로 등을 더 포함할 수 있다.
메모리 셀 어레이(20)는 비트 라인(BL)을 통해 페이지 버퍼(34)에 연결될 수 있고, 워드 라인(WL), 스트링 선택 라인(SSL), 및 그라운드 선택 라인(GSL)을 통해 로우 디코더(32)에 연결될 수 있다. 메모리 셀 어레이(20)에서, 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)에 포함된 복수의 메모리 셀은 각각 플래시 메모리 셀일 수 있다. 메모리 셀 어레이(20)는 3 차원 메모리 셀 어레이를 포함할 수 있다. 상기 3 차원 메모리 셀 어레이는 수직 방향으로 연장되는 복수의 낸드(NAND) 스트링을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 복수의 워드 라인(WL)에 연결된 복수의 메모리 셀을 포함할 수 있다.
주변 회로(30)는 비휘발성 메모리 소자(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 수신할 수 있고, 비휘발성 메모리 소자(10)의 외부에 있는 장치와 데이터(DATA)를 송수신할 수 있다.
로우 디코더(32)는 외부로부터의 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록의 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(32)는 선택된 메모리 셀 블록의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(34)는 비트 라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(34)는 프로그램 동작 시에는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인(BL)에 인가할 수 있으며, 독출 동작 시에는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다. 페이지 버퍼(34)는 제어 로직(38)으로부터 제공되는 제어 신호(PCTL)에 따라 동작할 수 있다.
데이터 입출력 회로(36)는 데이터 라인들(DLs)을 통해 페이지 버퍼(34)와 연결될 수 있다. 데이터 입출력 회로(36)는 프로그램 동작 시 메모리 콘트롤러(도시 생략)로부터 데이터(DATA)를 수신하고, 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼(34)에 제공할 수 있다. 데이터 입출력 회로(36)는 독출 동작시 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼(34)에 저장된 독출 데이터(DATA)를 상기 메모리 콘트롤러에 제공할 수 있다.
데이터 입출력 회로(36)는 입력되는 어드레스 또는 명령어를 제어 로직(38) 또는 로우 디코더(32)에 전달할 수 있다. 주변 회로(30)는 ESD(Electro Static Discharge) 회로 및 풀-업/풀-다운 드라이버(pull-up/pull-down driver)를 더 포함할 수 있다.
제어 로직(38)은 상기 메모리 콘트롤러로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 제어 로직(38)은 로우 어드레스(R_ADDR)를 로우 디코더(32)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(36)에 제공할 수 있다. 제어 로직(38)은 제어 신호(CTRL)에 응답하여 비휘발성 메모리 소자(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들면, 제어 로직(38)은 프로그램 동작 또는 소거 동작 등의 메모리 동작 수행 시 워드 라인(WL) 및 비트 라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
도 2는 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자의 개략적인 사시도이다.
도 2를 참조하면, 비휘발성 메모리 소자(10)는 수직 방향(Z 방향)으로 서로 오버랩되어 있는 셀 어레이 구조체(CS) 및 주변 회로 구조체(PS)를 포함한다. 셀 어레이 구조체(CS)는 도 1을 참조하여 설명한 메모리 셀 어레이(20)를 포함할 수 있다. 주변 회로 구조체(PS)는 도 1을 참조하여 설명한 주변 회로(30)를 포함할 수 있다.
셀 어레이 구조체(CS)는 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)을 포함할 수 있다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 각각 3 차원적으로 배열된 메모리 셀들을 포함할 수 있다.
도 3은 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자의 메모리 셀 어레이의 등가 회로도이다.
도 3을 참조하면, 메모리 셀 어레이(MCA)는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 복수의 메모리 셀 스트링(MS) 각각은 수직 방향(Z 방향)을 따라서 연장될 수 있다. 메모리 셀 어레이(MCA)는 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 복수의 비트 라인(BL: BL1, BL2, …, BLm), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함할 수 있다. 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn) 각각은 제1 수평 방향(X 방향)을 따라서 연장될 수 있고, 복수의 비트 라인(BL: BL1, BL2, …, BLm) 각각은 제1 수평 방향(X 방향)에 직교인 제2 수평 방향(Y 방향)을 따라서 연장될 수 있다. 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL) 각각은 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)과 동일한 방향, 예를 들면 제1 수평 방향(X 방향)을 따라서 연장될 수 있다. 복수의 비트 라인(BL: BL1, BL2, …, BLm) 및 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링(MS)이 형성될 수 있다. 도 3에는 복수의 메모리 셀 스트링(MS)이 각각 2 개의 스트링 선택 라인(SSL)을 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예들 들면, 복수의 메모리 셀 스트링(MS)은 각각 1 개의 스트링 선택 라인(SSL)을 포함할 수도 있다.
복수의 메모리 셀 스트링(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트 라인(BL: BL1, BL2, …, BLm)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역일 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 각각 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)에 연결될 수 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자가 포함하는 셀 어레이 구조체의 개략적인 레이아웃이다.
도 4를 참조하면, 셀 어레이 구조체(CS)는 복수의 메모리 셀 블록(BLK1, BLK2, BLK3, BLK4)을 포함한다. 복수의 메모리 셀 블록(BLK1, BLK2, BLK3, BLK4)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)을 따라서 행 및 열을 이루며 배열될 수 있다. 제1 수평 방향(X 방향)은 도 3에 보인 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn) 각각의 연장 방향일 수 있고, 제2 수평 방향(Y 방향)은 도 3에 보인 복수의 비트 라인(BL: BL1, BL2, …, BLm) 각각의 연장 방향일 수 있다. 복수의 메모리 셀 블록(BLK1, BLK2, BLK3, BLK4)은 각각 복수의 메모리 셀을 포함할 수 있다.
복수의 메모리 셀 블록(BLK1, BLK2, BLK3, BLK4) 각각은 메인 셀 블록(MBK) 및 더미 셀 블록(DBK)을 포함할 수 있다. 일부 실시 예에서, 복수의 메모리 셀 블록(BLK1, BLK2, BLK3, BLK4) 각각은, 하나의 메인 셀 블록(MBK), 및 하나의 메인 셀 블록(MBK)의 양측에 배치되는 한 쌍의 더미 셀 블록(DBK)을 포함할 수 있다. 한 쌍의 더미 셀 블록(DBK)은 하나의 메인 셀 블록(MBK)의 제2 수평 방향(Y 방향)으로 양측에서, 제1 수평 방향(X 방향)을 따라서 연장될 수 있다. 예를 들면, 더미 셀 블록(DBK)은 도 3에 보인 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn) 각각의 연장 방향을 따라서 연장될 수 있다.
도 5a는 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자의 평면도이고, 도 5b 및 도 5c는 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자의 사시도들이다.
도 5a를 참조하면, 비휘발성 메모리 소자(1)는 메인 셀 블록(MBK) 및 더미 셀 블록(DBK)을 포함할 수 있다. 메인 셀 블록(MBK) 및 더미 셀 블록(DBK)은 도 4에 보인 복수의 메모리 셀 블록(BLK1, BLK2, BLK3, BLK4) 각각이 포함하는 메인 셀 블록(MBK) 및 더미 셀 블록(DBK)일 수 있다. 메인 셀 블록(MBK) 및 더미 셀 블록(DBK) 각각은 셀 영역(CELL) 및 연결 영역(EXT)을 포함할 수 있다.
메인 셀 블록(MBK) 및 더미 셀 블록(DBK) 각각은 기판(110) 상에 적층된 복수의 게이트 전극(GL1, GL2, GL3)을 포함할 수 있다. 도 5a 및 도 5b에는 기판(110) 상에 3개의 게이트 전극, 즉 제1 게이트 전극(GL1), 제2 게이트 전극(GL2), 및 제3 게이트 전극(GL3)이 적층된 것으로 도시되었으나, 이는 도시의 편의를 위한 예시적인 것으로, 이에 한정되지 않는다. 예를 들면, 메인 셀 블록(MBK) 및 더미 셀 블록(DBK) 각각은 기판(110) 상에 순차적으로 적층되는 수십 내지 수백 개의 게이트 전극을 포함할 수 있다.
복수의 게이트 전극(GL1, GL2, GL3)은 도 3에 보인 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)일 수 있다. 복수의 게이트 전극(GL1, GL2, GL3)은 기판(110) 상으로부터 순차적으로 적층되는 제1 게이트 전극(GL1), 제2 게이트 전극(GL2), 및 제3 게이트 전극(GL3)을 포함할 수 있다. 제1 게이트 전극(GL1), 제2 게이트 전극(GL2), 및 제3 게이트 전극(GL3) 각각은 제1 수평 방향(X 방향)을 따라서 연장될 수 있다. 복수의 게이트 전극(GL1, GL2, GL3) 중 하측에 위치하는 게이트 전극은 상측에 위치하는 게이트 전극보다 제1 수평 방향(X 방향)으로 연장 길이가 클 수 있다. 예를 들면, 제1 게이트 전극(GL1)의 연장 길이는 제2 게이트 전극(GL2)의 연장 길이보다 클 수 있고, 제2 게이트 전극(GL2)의 연장 길이는 제3 게이트 전극(GL3)의 연장 길이보다 클 수 있다.
셀 영역(CELL)은, 복수의 게이트 전극(GL1, GL2, GL3) 각각의 중심 부분, 즉, 복수의 게이트 전극(GL1, GL2, GL3) 각각 중 제1 수평 방향(X 방향)으로 양단의 일부분을 제외한 부분이 수직 방향으로 모두 중첩되는 부분일 수 있다. 예를 들면, 셀 영역(CELL)은 복수의 게이트 전극(GL1, GL2, GL3) 중 최상단의 게이트 전극, 예를 들면 제3 게이트 전극(GL3) 중 제1 수평 방향(X 방향)으로 양단의 일부분을 제외한 부분 및 그와 수직 방향으로 중첩되는 복수의 게이트 전극(GL1, GL2, GL3) 중 나머지 게이트 전극들, 예를 들면 제2 게이트 전극(GL2) 및 제1 게이트 전극(GL1) 각각의 부분을 포함할 수 있다.
연결 영역(EXT)은 셀 영역(CELL)의 제1 수평 방향(X 방향)으로 양측 또는 일측에 위치하며 계단 형상을 가지는 복수의 게이트 전극(GL1, GL2, GL3)의 부분들을 포함할 수 있다. 예를 들면, 연결 영역(EXT)은 셀 영역(CELL)으로부터 멀어지며 내려가는 계단 형상을 가질 수 있다.
복수의 게이트 전극(GL1, GL2, GL3) 중 최상단의 적어도 1개의 게이트 전극은 스트링 선택 라인 컷 영역(SSLC)에 의해 평면적으로 두 개의 부분들로 분리될 수 있다. 예를 들면, 복수의 게이트 전극(GL1, GL2, GL3) 중 최상단의 1개 또는 2개의 게이트 전극은 스트링 선택 라인 컷 영역(SSLC)에 의해 평면적으로 두 개의 부분들로 분리될 수 있다. 스트링 선택 컷 영역(SSLC)은 복수의 게이트 전극(GL1, GL2, GL3) 중 최상단의 적어도 1개의 게이트 전극, 예를 들면, 제3 게이트 전극(GL3)을 관통하여 제1 수평 방향(X 방향)을 따라 연장될 수 있다. 일부 실시 예에서, 복수의 게이트 전극(GL1, GL2, GL3) 중 최상단의 적어도 1개의 게이트 전극, 예를 들면, 제3 게이트 전극(GL3)은 스트링 선택 라인 컷 영역(SSLC)에 의해 평면적으로 두 개의 부분들로 분리될 수 있고, 상기 두 개의 부분들은 스트링 선택 라인 컷 영역(SSLC)을 사이에 두고 제2 수평 방향(Y 방향)으로 이격되어 배치될 수 있다. 상기 스트링 선택 라인 컷 영역(SSLC)에는 절연 물질이 채워질 수 있다. 상기 스트링 선택 라인 컷 영역(SSLC)에 의해 평면적으로 분리된 상기 두 개의 부분들은 도 3에 보인 스트링 선택 라인(SSL)을 구성할 수 있다.
메인 셀 블록(MBK)의 셀 영역(CELL)에는 복수의 셀 채널 구조체(RCHS)가 배치될 수 있다. 메인 셀 블록(MBK)의 연결 영역(EXT)에는 복수의 셀 콘택 구조체(MCS)가 배치될 수 있다. 더미 셀 블록(DBK)의 셀 영역(CELL)에는 복수의 커패시터 코어 콘택 구조체(CPS)가 배치될 수 있다. 더미 셀 블록(DBK)의 연결 영역(EXT)에는 복수의 커패시터 게이트 콘택 구조체(CMCS)가 배치될 수 있다. 메인 셀 블록(MBK)의 연결 영역(EXT), 더미 셀 블록(DBK)의 셀 영역(CELL), 및 더미 셀 블록(DBK)의 연결 영역(EXT) 중 적어도 하나의 영역에는 복수의 더미 채널 구조체(DCHS)가 배치될 수 있다. 일부 실시 예에서, 메인 셀 블록(MBK)의 연결 영역(EXT), 더미 셀 블록(DBK)의 셀 영역(CELL), 및 더미 셀 블록(DBK)의 연결 영역(EXT) 각각에는 복수의 더미 채널 구조체(DCHS)가 배치될 수 있다.
복수의 셀 채널 구조체(RCHS), 복수의 셀 콘택 구조체(MCS), 복수의 더미 채널 구조체(DCHS), 복수의 커패시터 코어 콘택 구조체(CPS) 및 복수의 커패시터 게이트 콘택 구조체(CMCS) 각각은 수평 방향으로 서로 이격될 수 있다.
복수의 셀 콘택 구조체(MCS), 및 복수의 커패시터 코어 콘택 구조체(CPS) 각각은 복수의 게이트 전극(GL1, GL2, GL3)과 전기적으로 절연될 수 있다. 복수의 커패시터 게이트 콘택 구조체(CMCS) 각각은 관통하는 복수의 게이트 전극(GL1, GL2, GL3) 중 어느 하나와 전기적으로 연결될 수 있다. 예를 들면, 복수의 게이트 전극(GL1, GL2, GL3) 각각은 복수의 커패시터 게이트 콘택 구조체(CMCS) 중 적어도 하나와 전기적으로 연결될 수 있다.
일부 실시 예에서, 복수의 셀 채널 구조체(RCHS)는 복수의 제1 수평 방향(X 방향) 또는 제2 수평 방향(Y 방향)에 대하여 지그재그로 배열된 벌집 형상(honeycomb)으로 배치될 수 있다. 다른 일부 실시 예에서, 복수의 셀 채널 구조체(RCHS)는 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라 일렬로 배열되는 매트릭스 형태로 배치될 수 있다.
일부 실시 예에서, 메인 셀 블록(MBK)의 연결 영역(EXT)에 배치되는 복수의 셀 콘택 구조체(MCS) 각각의 주위를 따라서 더미 채널 구조체(DCHS)들이 배치될 수 있다. 예를 들면, 하나의 셀 콘택 구조체(MCS)의 주위에는 4개의 더미 채널 구조체(DCHS)들이 배치되어, 4개의 더미 채널 구조체(DCHS)가 하나의 셀 콘택 구조체(MCS)를 포위할 수 있다. 즉, 하나의 셀 콘택 구조체(MCS)는 4개의 더미 채널 구조체(DCHS) 사이의 공간에 배치될 수 있다.
일부 실시 예에서, 더미 셀 블록(DBK)의 셀 영역(CELL)에 배치되는 복수의 커패시터 코어 콘택 구조체(CPS) 각각의 주위를 따라서 더미 채널 구조체(DCHS)들이 배치될 수 있다. 예를 들면, 하나의 커패시터 코어 콘택 구조체(CPS)의 주위에는 4개의 더미 채널 구조체(DCHS)들이 배치되어, 4개의 더미 채널 구조체(DCHS)가 하나의 커패시터 코어 콘택 구조체(CPS)를 포위할 수 있다. 즉, 하나의 커패시터 코어 콘택 구조체(CPS)는 4개의 더미 채널 구조체(DCHS) 사이의 공간에 배치될 수 있다.
일부 실시 예에서, 더미 셀 블록(DBK)의 연결 영역(EXT)에 배치되는 복수의 커패시터 게이트 콘택 구조체(CMCS) 각각의 주위를 따라서 더미 채널 구조체(DCHS)들이 배치될 수 있다. 예를 들면, 하나의 커패시터 게이트 콘택 구조체(CMCS)의 주위에는 4개의 더미 채널 구조체(DCHS)들이 배치되어, 4개의 더미 채널 구조체(DCHS)가 하나의 커패시터 게이트 콘택 구조체(CMCS)를 포위할 수 있다. 즉, 하나의 커패시터 게이트 콘택 구조체(CMCS)는 4개의 더미 채널 구조체(DCHS) 사이의 공간에 배치될 수 있다.
메인 셀 블록(MBK)에서, 복수의 셀 채널 구조체(RCHS) 각각은 제1 수평 폭(W1)을 가질 수 있고, 복수의 더미 채널 구조체(DCHS) 각각은 제2 수평 폭(W2)을 가질 수 있고, 복수의 셀 콘택 구조체(MCS) 각각은 제3 수평 폭(W3)을 가질 수 있다.
더미 셀 블록(DBK)에서, 복수의 커패시터 코어 콘택 구조체(CPS) 각각은 제4 수평 폭(W4)을 가질 수 있고, 복수의 더미 채널 구조체(DCHS) 각각은 제5 수평 폭(W5)을 가질 수 있고, 복수의 커패시터 게이트 콘택 구조체(CMCS) 각각은 제6 수평 폭(W6)을 가질 수 있다.
일부 실시 예에서, 제1 수평 폭(W1)과 제2 수평 폭(W2)은 동일한 값을 가질 수 있다. 메인 셀 블록(MBK)에서, 복수의 셀 채널 구조체(RCHS)와 복수의 더미 채널 구조체(DCHS)는 동일한 수평 폭을 가질 수 있다.
일부 실시 예에서, 셀 채널 구조체(RCHS)와 더미 채널 구조체(DCHS)는 대체로 동일하거나 유사한 구조와 형상을 가질 수 있다. 다른 일부 실시 예에서, 셀 채널 구조체(RCHS)와 더미 채널 구조체(DCHS)는 다른 구조와 형상을 가질 수 있다.
일부 실시 예에서, 제2 수평 폭(W2)과 제5 수평 폭(W5)은 동일한 값을 가질 수 있다. 복수의 더미 채널 구조체(DCHS)는, 메인 셀 블록(MBK)과 더미 셀 블록(DBK)에서 동일한 수평 폭을 가질 수 있다.
일부 실시 예에서, 제3 수평 폭(W3)과 제6 수평 폭(W6)은 동일한 값을 가질 수 있다. 복수의 셀 콘택 구조체(MCS)와 복수의 커패시터 게이트 콘택 구조체(CMCS)는 동일한 수평 폭을 가질 수 있다. 일부 실시 예에서, 셀 콘택 구조체(MCS)와 커패시터 게이트 콘택 구조체(CMCS)는 대체로 동일하거나 유사한 구조와 형상을 가질 수 있다.
일부 실시 예에서, 제4 수평 폭(W4)과 제6 수평 폭(W6)은 동일한 값을 가질 수 있다. 복수의 커패시터 코어 콘택 구조체(CPS)와 복수의 커패시터 게이트 콘택 구조체(CMCS)는 동일한 수평 폭을 가질 수 있다. 일부 실시 예에서, 커패시터 코어 콘택 구조체(CPS)와 커패시터 게이트 콘택 구조체(CMCS)는 대체로 동일하거나 유사한 구조와 형상을 가질 수 있다.
일부 실시 예에서, 제1 수평 폭(W1), 제2 수평 폭(W2), 제3 수평 폭(W3), 제4 수평 폭(W4), 제5 수평 폭(W5), 및 제6 수평 폭(W6) 각각은 동일한 값을 가질 수 있다.
도 5a 및 도 5b를 함께 참조하면, 복수의 셀 채널 구조체(RCHS), 복수의 셀 콘택 구조체(MCS), 복수의 더미 채널 구조체(DCHS), 복수의 커패시터 코어 콘택 구조체(CPS) 및 복수의 커패시터 게이트 콘택 구조체(CMCS) 각각은 복수의 게이트 전극(GL1, GL2, GL3) 중 적어도 일부개의 게이트 전극을 관통할 수 있다. 예를 들면, 메인 셀 블록(MBK)의 셀 영역(CELL)에 배치되는 복수의 셀 채널 구조체(RCHS), 그리고 더미 셀 블록(DBK)의 셀 영역(CELL)에 배치되는 복수의 더미 채널 구조체(DCHS) 및 복수의 커패시터 코어 콘택 구조체(CPS) 각각은 복수의 게이트 전극(GL1, GL2, GL3)을 모두 관통할 수 있다. 예를 들면, 메인 셀 블록(MBK)의 연결 영역(EXT)에 배치되는 복수의 셀 콘택 구조체(MCS), 그리고 더미 셀 블록(DBK)의 연결 영역(EXT)에 배치되는 복수의 커패시터 게이트 콘택 구조체(CMCS), 및 복수의 더미 채널 구조체(DCHS)는, 복수의 게이트 전극(GL1, GL2, GL3) 중 각각이 배치되는 계단 형상의 디딤판 부분으로부터 하측에 위치하는 게이트 전극 또는 게이트 전극들을 관통할 수 있다.
복수의 커패시터 코어 콘택 구조체(CPS)에는 전원 또는 그라운드가 연결될 수 있다. 예를 들면, 복수의 커패시터 코어 콘택 구조체(CPS) 중 일부에는 제1 전원(IVC1)이 연결될 수 있고, 다른 일부에는 제2 전원(IVC2)이 연결될 수 있다. 일부 실시 예에서, 복수의 커패시터 코어 콘택 구조체(CPS) 중 또 다른 일부에는 그라운드(GND)가 연결될 수 있다. 복수의 게이트 전극(GL1, GL2, GL3) 각각에는 그라운드(GND)가 연결될 수 있다.
예를 들면, 제1 전원(IVC1)이 연결되는 커패시터 코어 콘택 구조체(CPS)와 그라운드(GND)와 연결되는 복수의 게이트 전극(GL1, GL2, GL3) 사이에는 제1 커패시터가 구성될 수 있고, 제2 전원(IVC2)이 연결되는 커패시터 코어 콘택 구조체(CPS)와 그라운드(GND)와 연결되는 복수의 게이트 전극(GL1, GL2, GL3) 사이에는 제2 커패시터가 구성될 수 있다.
일부 실시 예에서, 제2 전원(IVC2)은 제1 전원(IVC1)보다 큰 전력을 제공할 수 있다. 예를 들면, 제2 전원(IVC2)은 제1 전원(IVC1)보다 큰 전류 및 큰 전압을 제공할 수 있다. 또는 예를 들면, 제2 전원(IVC2)은 제1 전원(IVC1)과 동일한 전압이 제공되나 큰 전류가 제공될 수 있다. 또는 예를 들면, 제2 전원(IVC2)은 제1 전원(IVC1)과 동일한 전류가 제공되나 큰 전압이 제공될 수 있다.
일부 실시 예에서, 복수의 커패시터 코어 콘택 구조체(CPS) 중 제2 전원(IVC2)과 연결되는 커패시터 코어 콘택 구조체(CPS)의 개수는, 제1 전원(IVC1)과 연결되는 커패시터 코어 콘택 구조체(CPS)의 개수보다 많을 수 있다. 하나의 커패시터 코어 콘택 구조체(CPS)가 구성하는 커패시터의 커패시턴스는 대체로 동일할 수 있다. 하나의 전원에 연결되는 커패시터 코어 콘택 구조체(CPS)들은 병렬 연결될 수 있다. 따라서 하나의 전원에, 상대적으로 많은 개수의 커패시터 코어 콘택 구조체(CPS)가 연결되는 경우, 하나의 전원에는 상대적으로 큰 커패시턴스를 가지는 커패시터가 연결될 수 있다. 예를 들면, 상기 제2 커패시터의 커패시턴스는 상기 제1 커패시터의 커패시턴스보다 클 수 있다.
일부 실시 예에서, 제1 전원(IVC1)이 연결되는 커패시터 코어 콘택 구조체(CPS)와 제2 전원(IVC2)이 연결되는 커패시터 코어 콘택 구조체(CPS) 사이에 배치되는 커패시터 코어 콘택 구조체(CPS)에는 그라운드(GND)가 연결되어, 상기 제1 커패시터와 상기 제2 커패시터 사이의 전기적 간섭을 방지할 수 있다.
도 5a 및 도 5c를 함께 참조하면, 복수의 커패시터 코어 콘택 구조체(CPS)에는 그라운드(GND)가 연결될 수 있다. 복수의 게이트 전극(GL1, GL2, GL3) 각각에는 전원 또는 그라운드가 연결될 수 있다. 예를 들면, 예를 들면, 복수의 게이트 전극(GL1, GL2, GL3) 중 일부에는 제1 전원(IVC1)이 연결될 수 있고, 다른 일부에는 제2 전원(IVC2)이 연결될 수 있다. 일부 실시 예에서, 복수의 게이트 전극(GL1, GL2, GL3) 중 또 다른 일부에는 그라운드(GND)가 연결될 수 있다. 예를 들면, 제1 게이트 전극(GL1)에는 제1 전원(IVC1)이 연결될 수 있고, 제3 게이트 전극(GL3)에는 제2 전원(IVC2)이 연결될 수 있고, 제1 게이트 전극(GL1)과 제3 게이트 전극(GL3) 사이에 개재되는 제2 게이트 전극(GL2)에는 그라운드(GND)가 연결될 수 있다.
예를 들면, 제1 전원(IVC1)이 연결되는 제1 게이트 전극(GL1)과 그라운드(GND)와 연결되는 복수의 커패시터 코어 콘택 구조체(CPS) 사이에는 제1 커패시터가 구성될 수 있고, 제2 전원(IVC2)이 연결되는 제3 게이트 전극(GL3)과 그라운드(GND)와 연결되는 복수의 커패시터 코어 콘택 구조체(CPS) 사이에는 제2 커패시터가 구성될 수 있다.
일부 실시 예에서, 제2 전원(IVC2)은 제1 전원(IVC1)보다 큰 전력을 제공할 수 있다. 예를 들면, 제2 전원(IVC2)은 제1 전원(IVC1)보다 큰 전류 및 큰 전압을 제공할 수 있다. 또는 예를 들면, 제2 전원(IVC2)은 제1 전원(IVC1)과 동일한 전압이 제공되나 큰 전류가 제공될 수 있다. 또는 예를 들면, 제2 전원(IVC2)은 제1 전원(IVC1)과 동일한 전류가 제공되나 큰 전압이 제공될 수 있다.
도 5c에는 제1 전원(IVC1) 및 제2 전원(IVC2)이 1개의 게이트 전극, 즉 제1 게이트 전극(GL1) 및 제3 게이트 전극(GL3)과 연결되는 것으로 도시되었으나, 이는 도시의 편의를 위한 예시적인 것으로, 이에 한정되지 않는다. 예를 들면, 상대적으로 큰 전력을 제공하는 제2 전원(IVC2)과 연결되는 게이트 전극의 개수는 상대적으로 작은 전력을 제공하는 제1 전원(IVC1)과 연결되는 게이트 전극의 개수보다 많을 수 있다.
일부 실시 예에서, 제1 전원(IVC1)이 연결되는 제1 게이트 전극(GL1)과 제2 전원(IVC2)이 연결되는 제3 게이트 전극(GL3) 사이에 배치되는 제2 게이트 전극(GL2)에는 그라운드(GND)가 연결되어, 상기 제1 커패시터와 상기 제2 커패시터 사이의 전기적 간섭을 방지할 수 있다.
도 6은 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자의 평면도이다.
도 6을 참조하면, 비휘발성 메모리 소자(1a)는 메인 셀 블록(MBK) 및 더미 셀 블록(DBK)을 포함할 수 있다. 메인 셀 블록(MBK) 및 더미 셀 블록(DBK) 각각은 셀 영역(CELL) 및 연결 영역(EXT)을 포함할 수 있다. 메인 셀 블록(MBK) 및 더미 셀 블록(DBK) 각각은 기판(110) 상에 적층된 복수의 게이트 전극(GL1, GL2, GL3)을 포함할 수 있다.
메인 셀 블록(MBK)의 셀 영역(CELL)에는 복수의 셀 채널 구조체(RCHS)가 배치될 수 있다. 메인 셀 블록(MBK)의 연결 영역(EXT)에는 복수의 셀 콘택 구조체(MCS)가 배치될 수 있다. 더미 셀 블록(DBK)의 셀 영역(CELL)에는 복수의 커패시터 코어 콘택 구조체(CPS)가 배치될 수 있다. 더미 셀 블록(DBK)의 연결 영역(EXT)에는 복수의 커패시터 게이트 콘택 구조체(CMCS)가 배치될 수 있다. 메인 셀 블록(MBK)의 연결 영역(EXT), 및 더미 셀 블록(DBK)의 연결 영역(EXT) 중 적어도 하나의 영역에는 복수의 더미 채널 구조체(DCHS)가 배치될 수 있다. 일부 실시 예에서, 메인 셀 블록(MBK)의 연결 영역(EXT), 및 더미 셀 블록(DBK)의 연결 영역(EXT) 각각에는 복수의 더미 채널 구조체(DCHS)가 배치될 수 있고, 더미 셀 블록(DBK)의 셀 영역(CELL)에는 더미 채널 구조체(DCHS)가 배치되지 않을 수 있다.
일부 실시 예에서, 복수의 커패시터 코어 콘택 구조체(CPS)는 제1 수평 방향(X 방향) 또는 제2 수평 방향(Y 방향)에 대하여 지그재그로 배열된 벌집 형상으로 배치될 수 있다. 다른 일부 실시 예에서, 복수의 커패시터 코어 콘택 구조체(CPS)는 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각을 따라 일렬로 배열되는 매트릭스 형태로 배치될 수 있다.
일부 실시 예에서, 메인 셀 블록(MBK)의 연결 영역(EXT)에 배치되는 복수의 셀 콘택 구조체(MCS) 각각의 주위를 따라서 더미 채널 구조체(DCHS)들이 배치될 수 있다. 일부 실시 예에서, 더미 셀 블록(DBK)의 셀 영역(CELL)에 배치되는 복수의 커패시터 코어 콘택 구조체(CPS) 각각의 주위에는 다른 커패시터 코어 콘택 구조체(CPS)들이 배치될 수 있다. 예를 들면, 하나의 커패시터 코어 콘택 구조체(CPS)의 주위에는 다른 4개의 커패시터 코어 콘택 구조체(CPS)들이 배치될 수 있다.
비휘발성 메모리 소자(1a)는, 더미 셀 블록(DBK)의 셀 영역(CELL)에 상대적으로 많은 개수의 커패시터 코어 콘택 구조체(CPS)들이 배치될 수 있다. 따라서 더미 셀 블록(DBK)의 셀 영역(CELL)에 배치되는 복수의 커패시터 코어 콘택 구조체(CPS)들은 상대적으로 많은 개수의 커패시터들을 구성하거나, 상대적으로 높은 커패시턴스를 가지는 커패시터를 구성할 수 있다.
도 7a 및 도 7b는 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자의 단면도들이다.
도 7a 및 도 7b를 함께 참조하면, 비휘발성 메모리 소자(100)는 수직 방향(Z 방향)으로 서로 본딩된 주변 회로 구조체(PS)와 셀 어레이 구조체(CS)를 포함한다. 주변 회로 구조체(PS) 및 셀 어레이 구조체(CS)는 제1 구조체 및 제2 구조체라 호칭할 수 있다. 주변 회로 구조체(PS)는 도 1을 참조하여 설명한 주변 회로(30)를 포함할 수 있고, 셀 어레이 구조체(CS)는 도 1을 참조하여 설명한 메모리 셀 어레이(20)를 포함할 수 있다. 평면적 관점에서, 비휘발성 메모리 소자(100)는 메인 셀 블록(MBK) 및 메인 셀 블록(MBK)의 적어도 일측에 배치되는 더미 셀 블록(DBK)을 포함할 수 있다, 일부 실시 예에서, 더미 셀 블록(DBK)은 메인 셀 블록(MBK)의 양측에 배치될 수 있다. 예를 들면, 한 쌍의 더미 셀 블록(DBK)은 하나의 메인 셀 블록(MBK)의 제2 수평 방향(Y 방향)으로 양측에서, 제1 수평 방향(X 방향)을 따라서 연장될 수 있다.
메인 셀 블록(MBK) 및 더미 셀 블록(DBK) 각각의 셀 어레이 구조체(CS)는, 셀 영역(CELL) 및 연결 영역(EXT)을 포함할 수 있다. 메인 셀 블록(MBK)은 도 1을 참조로 설명한 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn) 중 어느 하나일 수 있다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 각각 3 차원적으로 배열된 메모리 셀들을 포함할 수 있다.
주변 회로 구조체(PS)는 기판(110)과, 기판(110) 상의 주변 회로(120), 주변 회로(120)에 전기적으로 연결되는 제1 인터커넥트 구조체(130), 기판(110) 및 주변 회로(120) 상의 제1 절연 구조체(140), 및 제1 절연 구조체(140) 상의 제1 본딩 패드(150)를 포함할 수 있다.
기판(110)은 예를 들어 IV족 반도체 물질, III-V족 반도체 물질 또는 II-VI족 반도체 물질, II-VI족 산화물 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 상기 IV족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 실리콘-게르마늄(Si-Ge)을 포함할 수 있다. 상기 III-V족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 또는 인듐갈륨비소(InGaAs)를 포함할 수 있다. 상기 II-VI족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 또는 황화카드뮴(CdS)을 포함할 수 있다. 기판(110)은 벌크 웨이퍼 또는 에피택시얼 층일 수 있다. 기판(110)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 다른 실시예에서, 기판(110)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다. 기판(110)에는 소자 분리막(112)에 의해 활성 영역(AC)이 정의될 수 있고, 활성 영역(AC) 상에 복수의 주변 회로(120)가 형성될 수 있다. 복수의 주변 회로(120)는 주변 회로 게이트(122)와, 주변 회로 게이트(122)의 양 측의 기판(110) 일부분에 배치되는 소스/드레인 영역(124)을 포함할 수 있다.
제1 인터커넥트 구조체(130)는 복수의 주변 회로 배선층(132)과 복수의 주변 회로 콘택(134)을 포함할 수 있다. 제1 인터커넥트 구조체(130)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 은(Ag), 금(Au), 또는 이들의 조합과 같은 전도성 물질을 포함할 수 있다. 제1 절연 구조체(140)는 기판(110) 상에서 주변 회로(120), 제1 인터커넥트 구조체(130)를 덮을 수 있다. 제1 본딩 패드(150)는 제1 절연 구조체(140) 상에 배치되고 제1 인터커넥트 구조체(130)를 통해 주변 회로(120) 및/또는 기판(110)에 전기적으로 연결될 수 있다. 제1 본딩 패드(150)는 제1 절연 구조체(140)의 상면과 동일 평면에 배치되는 상면을 가질 수 있다.
예시적인 실시예들에서, 제1 절연 구조체(140)는 실리콘 산화물, 실리콘 질화물, 저유전(low-k) 물질, 또는 이들의 조합을 포함할 수 있는 절연 물질을 포함할 수 있다. 상기 저유전 물질은 실리콘 산화물보다 낮은 유전 상수를 가지는 물질이며, 예컨대 PSG(phosphosilicate glass), borophosphosilicate glass(BPSG), fluorosilicate glass(FSG), organosilicate glass(OSG), spin-on-glass(SOG), spin-on-polymer, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 제1 절연 구조체(140)는 약 2.2∼2.4의 초저유전상수(ultra low dielectric constant K)를 가지는 ULK(Ultra Low k) 막을 포함할 수 있다. 상기 ULK 막은 SiOC 또는 SiCOH을 포함할 수 있다. 제1 본딩 패드(150)는 구리(Cu), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 또는 이들의 조합을 포함할 수 있는 전도성 물질을 포함할 수 있다.
셀 어레이 구조체(CS)는 공통 소스 라인 층(210), 공통 소스 라인 층(210) 상에 배치되는 셀 스택(220), 셀 스택(220)에 전기적으로 연결되는 제2 인터커넥트 구조체(240), 셀 스택(220) 및 제2 인터커넥트 구조체(240)를 덮는 제2 절연 구조체(250), 제2 절연 구조체(250) 상의 제2 본딩 패드(260)를 포함할 수 있다. 제2 본딩 패드(260)는 제2 절연 구조체(250)의 하면과 동일 평면에 배치되는 하면을 가질 수 있다. 도 7a 및 도 7b에는 제2 인터커넥트 구조체(240)가 복수의 콘택으로 이루어지는 것으로 도시되었으나 이는 예시적으로 이에 한정되지 않는다. 예를 들면, 제2 인터커넥트 구조체(240)는 복수의 콘택과 복수의 배선층으로 이루어질 수 있다. 제2 인터커넥트 구조체(240) 및 제2 절연 구조체(250) 각각은, 제1 인터커넥트 구조체(130) 및 제1 절연 구조체(140) 각각과 동일하거나 유사한 물질로 이루어질 수 있다.
제2 절연 구조체(250)가 제1 절연 구조체(140)와 접촉하고 제2 본딩 패드(260)가 대응되는 제1 본딩 패드(150)와 접촉함에 의해 셀 어레이 구조체(CS)는 주변 회로 구조체(PS)와 본딩될 수 있다. 예를 들어 주변 회로 구조체(PS)와 셀 어레이 구조체(CS)는 금속-산화물 하이브리드 본딩 방식으로 서로에 본딩될 수 있고, 이에 따라 셀 어레이 구조체(CS)에 포함되는 제2 인터커넥트 구조체(240)가 주변 회로 구조체(PS)에 포함되는 주변 회로(120)에 전기적으로 연결될 수 있다.
셀 스택(220)은 공통 소스 라인 층(210) 상에 교대로 배치된 복수의 게이트 전극(222) 및 복수의 절연층(224)을 포함할 수 있다. 복수의 게이트 전극(222)은 도 5a 내지 도 6에 보인 복수의 게이트 전극(GL1, GL2, GL3)일 수 있다. 복수의 게이트 전극(222)은 텅스텐(W), 구리(Cu), 은(Ag), 금(Au), 알루미늄(Al), 또는 이들의 조합을 포함할 수 있으나 이에 제한되지 않는 전도성 물질을 포함할 수 있다. 복수의 절연층(224)은 실리콘 산화물, 실리콘 질화물, 저유전 물질, 또는 이들의 조합을 포함할 수 있는 절연 물질을 포함할 수 있다.
셀 영역(CELL)에는, 복수의 게이트 전극(222) 및 복수의 절연층(224)을 포함하는 셀 스택(220)을 관통하여 수직 방향으로 연장되는 복수의 셀 채널 구조체(230)가 배치될 수 있다. 복수의 셀 채널 구조체(230)는 도 5a 내지 도 6에 보인 복수의 셀 채널 구조체(RCHS)일 수 있다. 복수의 셀 채널 구조체(230) 각각을 따라서, 복수의 메모리 셀을 포함하는 메모리 셀 스트링(도 3의 MS)이 이루어질 수 있다.
공통 소스 라인 층(210)은 셀 어레이 구조체(CS)에 형성되는 메모리 셀들로 전류를 공급하는 소스 영역으로 기능할 수 있다. 공통 소스 라인 층(210)은 예컨대 IV족 반도체 물질, III-V족 반도체 물질 또는 II-VI족 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 예를 들면, 공통 소스 라인 층(210)은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 또한, 공통 소스 라인 층(210)은 n형 불순물이 도핑된 반도체를 포함할 수 있다. 또한, 공통 소스 라인 층(210)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 일부 실시예에서, 공통 소스 라인 층(210)은 탄소를 함유하지 않는 반도체 물질로 이루어질 수 있다. 예를 들어, 공통 소스 라인 층(210)은 폴리 실리콘을 포함할 수 있다. 일부 실시예에서, 공통 소스 라인 층(210)은 탄소를 함유하지 않는 폴리 실리콘으로 이루어질 수 있다. 일부 예시에서, 공통 소스 라인 층(210)은 n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 공통 소스 라인 층(210)은, 셀 채널 구조체(230)가 복수의 게이트 전극(222) 및 복수의 절연층(224)을 관통하여 공통 소스 라인 층(210)과 접촉하도록 배치될 수 있다. 도 7a에는 공통 소스 라인 층(210)이 셀 영역(CELL) 및 연결 영역(EXT)에 걸쳐서 일체로 형성된 것으로 도시되었으나, 이는 도시의 편의를 위한 예시적인 것으로 이에 한정되지 않는다. 예를 들면, 셀 영역(CELL)과 연결 영역(EXT) 각각에 배치되는 공통 소스 라인 층(210)의 부분은 서로 분리될 수 있다. 또는 예를 들면, 셀 영역(CELL)에 배치되는 공통 소스 라인 층(210)은 서로 이격되도록 분리된 복수개일 수 있다.
예시적인 실시예들에서, 복수의 게이트 전극(222)은 도 3에 보인 메모리 셀 스트링(MS)을 구성하는 적어도 하나의 그라운드 선택 라인(GSL), 워드 라인(WL: WL1, WL2, …, WLn-1, WLn) 및 적어도 하나의 스트링 선택 라인(SSL)에 대응될 수 있다. 예를 들어, 공통 소스 라인 층(210)에 가장 가깝게 배치되는 게이트 전극(222)은 그라운드 선택 라인(GSL)으로 기능하고, 공통 소스 라인 층(210)으로부터 가장 멀게 배치되는 2개의 게이트 전극(222)은 스트링 선택 라인(SSL)으로 기능하며, 나머지 게이트 전극(222)은 워드 라인(WL)으로 기능할 수 있다. 이에 따라 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST)와, 이들 사이의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)가 직렬 연결된 메모리 셀 스트링(MS)이 제공될 수 있다.
예시적인 실시예들에서, 게이트 전극(222) 중 적어도 하나는 더미 워드 라인으로 기능할 수도 있다. 예를 들어, 그라운드 선택 라인(GSL)으로 기능하는 게이트 전극(222)과 공통 소스 라인 층(210) 사이에 추가적인 더미 워드 라인으로 기능하는 적어도 하나의 게이트 전극(222)이 배치될 수 있거나, 그라운드 선택 라인(GSL)으로 기능하는 게이트 전극(222)과 워드 라인(WL)으로 기능하는 게이트 전극(222) 사이에 추가적인 더미 워드 라인으로 기능하는 적어도 하나의 게이트 전극(222)이 배치될 수 있거나, 워드 라인(WL)으로 기능하는 게이트 전극(222)과 스트링 선택 라인(SSL)으로 기능하는 게이트 전극(222) 사이에 추가적인 더미 워드 라인으로 기능하는 적어도 하나의 게이트 전극(222)이 배치될 수 있다.
메인 셀 블록(MBK)의 셀 영역(CELL)에서, 복수의 셀 채널 구조체(230)는 공통 소스 라인 층(210)의 상면으로부터 복수의 게이트 전극(222)과 복수의 절연층(224)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 셀 채널 구조체(230)는 제1 수평 방향(X 방향), 제2 수평 방향(Y 방향) 및 제3 수평 방향(예를 들어, 제1 수평 방향(X 방향)과 제2 수평 방향(Y 방향)에 대한 사선 방향)을 따라 소정의 간격으로 이격되어 배열될 수 있다. 복수의 셀 채널 구조체(230)는 지그재그 형상, 또는 엇갈린(staggered) 형상으로 배열될 수 있다. 복수의 셀 채널 구조체(230) 각각은 도전 플러그(238)를 포함할 수 있다. 도전 플러그(238)는, 공통 소스 라인 층(210)에 대하여 반대되는 복수의 셀 채널 구조체(230) 각각의 일단에 배치될 수 있다.
비트 라인(BL)은 제2 수평 방향(Y 방향)으로 서로 이격되어 연장될 수 있고, 비트 라인 콘택(BLC)에 의해 셀 채널 구조체(230)와 전기적으로 연결될 수 있다. 비트 라인 콘택(BLC)은 도전 플러그(238)와 연결될 수 있다.
연결 영역(EXT)에서 복수의 게이트 전극(222)은 패드부(PAD)를 구성할 수 있다. 일부 실시 예에서, 연결 영역(EXT)에서 복수의 게이트 전극(222)은 공통 소스 라인 층(210)의 상면으로부터 멀어짐에 따라 제1 수평 방향(X 방향)을 따라 더욱 짧은 길이를 갖도록 연장될 수 있다. 다른 일부 실시 예에서, 연결 영역(EXT)에서 복수의 게이트 전극(222)은 공통 소스 라인 층(210)의 상면으로부터 멀어짐에 따라 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)을 따라 더욱 짧은 길이를 갖도록 연장될 수 있다. 패드부(PAD)는 계단 형태로 배치되는 게이트 전극(222)의 부분들을 지칭할 수 있다. 일부 예시적인 실시예들에서, 패드부(PAD)는 제1 수평 방향(X 방향)을 따라 계단 형태를 가질 수 있다. 다른 실시예들에서, 패드부(PAD 방향)는 제1 수평 방향(X) 및 제2 수평 방향(Y 방향) 각각을 따라 계단 형태를 가질 수 있다. 도 7a 및 도 7b에는 패드부(PAD)를 구성하는 복수의 게이트 전극(222)과 셀 영역(CELL)에 배치되는 복수의 게이트 전극(222)이 동일한 두께로 형성된 것이 도시되었으나, 다른 실시예들에서, 패드부(PAD)를 구성하는 복수의 게이트 전극(222)은 셀 영역(CELL) 에 배치되는 복수의 게이트 전극(222)보다 더 큰 두께를 가질 수도 있다.
셀 영역(CELL) 및/또는 연결 영역(EXT)에서 공통 소스 라인 층(210)의 상면으로부터 복수의 게이트 전극(222) 및 복수의 절연층(224)을 관통하여 수직 방향(Z 방향)으로 연장되는 복수의 더미 채널 구조체(도 5a 내지 도 6의 DCHS)가 더 형성될 수 있다. 복수의 더미 채널 구조체(DCHS)는 비휘발성 메모리 소자(100)의 제조 공정에서 게이트 전극(222)의 리닝 또는 휨 등을 방지하고 구조적 안정성을 확보하기 위하여 형성될 수 있다. 일부 실시 예에서, 더미 채널 구조체(DCHS)는 셀 채널 구조체(230)와 대체로 동일하거나 유사한 구조 및 형상을 가질 수 있다. 다른 일부 실시 예에서, 셀 채널 구조체(230)와 더미 채널 구조체(DCHS)는 다른 구조와 형상을 가질 수 있다.
패드부(PAD)를 구성하는 복수의 게이트 전극(222) 상에는 제2 절연 구조체(250)가 배치될 수 있다. 제2 절연 구조체(250)는 복수의 절연층들을 포함할 수 있고, 복수의 절연층들 각각은 패드부(PAD), 셀 스택(220), 비트 라인 콘택(BLC), 및 제2 인터커넥트 구조체(240)를 커버하도록 배치될 수 있다.
메인 셀 블록(MBK)의 연결 영역(EXT)에는 제2 절연 구조체(250)를 관통하여 게이트 전극(222)에 연결되는 복수의 셀 콘택 구조체(MCS)가 배치될 수 있다. 복수의 셀 콘택 구조체(MCS) 각각 상에는 비트 라인 콘택(BLC), 및 비트 라인 콘택(BLC)과 연결되는 비트 라인(BL)이 배치될 수 있고, 비트 라인(BL)은 제2 인터커넥트 구조체(240)에 연결될 수 있다. 일부 실시 예에서, 메인 셀 블록(MBK)의 연결 영역(EXT)에서, 복수의 셀 콘택 구조체(MCS)는 공통 소스 라인 층(210)의 상면으로부터 복수의 게이트 전극(222)과 복수의 절연층(224)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다.
더미 셀 블록(DBK)의 셀 영역(CELL)에서, 복수의 커패시터 코어 콘택 구조체(CPS)는 공통 소스 라인 층(210)의 상면으로부터 복수의 게이트 전극(222)과 복수의 절연층(224)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 더미 셀 블록(DBK)의 연결 영역(EXT)에서, 복수의 커패시터 게이트 콘택 구조체(CMCS)는 공통 소스 라인 층(210)의 상면으로부터 복수의 게이트 전극(222)과 복수의 절연층(224)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다.
일부 실시 예에서, 복수의 셀 콘택 구조체(MCS), 커패시터 코어 콘택 구조체(CPS), 및 커패시터 게이트 콘택 구조체(CMCS)는 대체로 동일하거나 유사한 구조와 형상을 가질 수 있다. 예를 들면, 복수의 셀 콘택 구조체(MCS), 커패시터 코어 콘택 구조체(CPS), 및 커패시터 게이트 콘택 구조체(CMCS) 각각은 코어 도전체(282), 및 코어 도전체(282)의 주위를 포위하는 커버 절연층(284)을 포함할 수 있다. 예를 들면, 커버 절연층(284)은 코어 도전체(282)의 측면을 덮을 수 있다. 커버 절연층(284)은 코어 도전체(282)와 복수의 게이트 전극(222) 사이에 개재될 수 있다. 코어 도전체(282)는 제2 인터커넥트 구조체(240)와 동일하거나 유사한 물질로 이루어질 수 있다. 커버 절연층(284)은 도 8 내지 도 10에 보인 게이트 절연층(232)의 적어도 일부분과 동일하거나 유사한 물질로 이루어질 수 있다.
일부 실시 예에서, 복수의 셀 콘택 구조체(MCS), 및 커패시터 게이트 콘택 구조체(CMCS) 각각은 커버 절연층(284)을 관통하여 코어 도전체(282)와 게이트 전극(222)을 전기적으로 연결하는 연결 도전체(286)를 더 포함할 수 있다. 연결 도전체(286)는 게이트 전극(222)과 동일하거나 유사한 물질로 이루어질 수 있다.
도 7a 및 도 7b에는 연결 도전체(286)가 전기적으로 연결되는 게이트 전극(222)과 동일한 수직 레벨에 위치하는 것으로 도시되었으나, 이는 예시적으로 이에 한정되지 않는다. 일부 실시 예에서, 연결 도전체(286)는, 연결 도전체(286)와 전기적으로 연결되는 게이트 전극(222)의 하면 상에 배치되어, 코어 도전체(282)와 게이트 전극(222)을 전기적으로 연결할 수 있다.
메인 셀 블록(MBK)의 연결 영역(EXT)에 배치되는 복수의 셀 콘택 구조체(MCS)는 메인 셀 블록(MBK)의 셀 영역(CELL)에 배치되는 복수의 게이트 전극(222)과 전기적으로 연결될 수 있다.
더미 셀 블록(DBK)의 연결 영역(EXT)에 배치되는 복수의 커패시터 게이트 콘택 구조체(CMCS)는 더미 셀 블록(DBK)의 셀 영역(CELL)에 배치되는 복수의 게이트 전극(222)과 전기적으로 연결될 수 있다.
더미 셀 블록(DBK)의 셀 영역(CELL)에 배치되는 복수의 게이트 전극(222), 복수의 커패시터 코어 콘택 구조체(CPS) 각각의 코어 도전체(282), 및 복수의 커패시터 코어 콘택 구조체(CPS) 각각의 코어 도전체(282)를 감싸는 커버 절연층(284)은 커패시터를 구성할 수 있다.
복수의 커패시터 코어 콘택 구조체(CPS)의 코어 도전체(282)들에는 전원 또는 그라운드가 연결될 수 있다. 예를 들면, 복수의 커패시터 코어 콘택 구조체(CPS)의 코어 도전체(282)들 중 일부에는 제1 전원(IVC1)이 연결될 수 있고, 다른 일부에는 제2 전원(IVC2)이 연결될 수 있고, 또 다른 일부에는 제3 전원(IVC3)이 연결될 수 있다. 일부 실시 예에서, 도 5b에 보인 것과 같이 복수의 커패시터 코어 콘택 구조체(CPS) 중 또 다른 일부에는 그라운드(GND)가 연결될 수 있다. 복수의 게이트 전극(222) 각각에는 그라운드(GND)가 연결될 수 있다.
예를 들면, 제1 전원(IVC1)이 연결되는 커패시터 코어 콘택 구조체(CPS)의 코어 도전체(282), 그라운드(GND)와 연결되는 복수의 게이트 전극(222), 및 그들 사이에 개재되는 커버 절연층(284)은 제1 커패시터를 구성할 수 있고, 제2 전원(IVC2)이 연결되는 커패시터 코어 콘택 구조체(CPS)의 코어 도전체(282), 그라운드(GND)와 연결되는 복수의 게이트 전극(222), 및 그들 사이에 개재되는 커버 절연층(284)은 제2 커패시터를 구성할 수 있고, 제3 전원(IVC3)이 연결되는 커패시터 코어 콘택 구조체(CPS)의 코어 도전체(282), 그라운드(GND)와 연결되는 복수의 게이트 전극(222), 및 그들 사이에 개재되는 커버 절연층(284)은 제3 커패시터를 구성할 수 있다.
복수의 커패시터 코어 콘택 구조체(CPS) 중, 상기 제1 커패시터, 상기 제2 커패시터, 및 상기 제3 커패시터를 구성하는 코어 콘택 구조체(CPS)를 제1 커패시터 코어 콘택 구조체 그룹, 제2 커패시터 코어 콘택 구조체 그룹, 및 제3 커패시터 코어 콘택 구조체 그룹이라 호칭할 수 있다.
일부 실시 예에서, 제2 전원(IVC2)은 제1 전원(IVC1)보다 큰 전력을 제공할 수 있고, 제1 전원(IVC1)은 제3 전원(IVC3)보다 큰 전력을 제공할 수 있다. 예를 들면, 제2 전원(IVC2)은 제1 전원(IVC1)보다 큰 전류 및 큰 전압을 제공할 수 있고, 제1 전원(IVC1)은 제3 전원(IVC3)보다 큰 전류 및 큰 전압을 제공할 수 있다. 또는 예를 들면, 제2 전원(IVC2)은 제1 전원(IVC1)과 동일한 전압이 제공되나 큰 전류가 제공될 수 있고, 제1 전원(IVC1)은 제3 전원(IVC3)과 동일한 전압이 제공되나 큰 전류가 제공할 수 있다. 또는 예를 들면, 제2 전원(IVC2)은 제1 전원(IVC1)과 동일한 전류가 제공되나 큰 전압이 제공될 수 있고, 제1 전원(IVC1)은 제3 전원(IVC3)과 동일한 전류가 제공되나 큰 전압이 제공될 수 있다.
코어 도전체(282)는 커패시터 콘택(CLC), 커패시터 라인 패턴(CL), 및 제2 인터커넥트 구조체(240)를 통하여 제1 인터커넥트 구조체(130)와 전기적으로 연결될 수 있다. 커패시터 콘택(CLC) 및 커패시터 라인 패턴(CL) 각각은 비트 라인 콘택(BLC) 및 비트 라인(BL) 각각과 동일한 수직 레벨에 위치할 수 있다. 일부 실시 예에서, 커패시터 콘택(CLC)은 비트 라인 콘택(BLC)과 함께 형성되어 동일한 물질로 이루어질 수 있고, 커패시터 라인 패턴(CL)은 비트 라인(BLC)과 함께 형성되어 동일한 물질로 이루어질 수 있다.
일부 실시 예에서, 복수의 커패시터 코어 콘택 구조체(CPS)의 코어 도전체(282) 중 일부개는 커패시터 라인 패턴(CL)을 통하여 서로 전기적으로 연결될 수 있다. 상기 제1 커패시터 코어 콘택 구조체 그룹이 포함하는 커패시터 코어 콘택 구조체(CPS)의 코어 도전체(282)는 커패시터 라인 패턴(CL)을 통하여 서로 전기적으로 연결될 수 있다. 상기 제2 커패시터 코어 콘택 구조체 그룹이 포함하는 커패시터 코어 콘택 구조체(CPS)의 코어 도전체(282)는 커패시터 라인 패턴(CL)을 통하여 서로 전기적으로 연결될 수 있다. 상기 제3 커패시터 코어 콘택 구조체 그룹이 포함하는 커패시터 코어 콘택 구조체(CPS)의 코어 도전체(282)는 커패시터 라인 패턴(CL)을 통하여 서로 전기적으로 연결될 수 있다.
상기 제1 커패시터 코어 콘택 구조체 그룹, 상기 제2 커패시터 코어 콘택 구조체 그룹, 및 상기 제3 커패시터 코어 콘택 구조체 그룹이 포함하는 커패시터 코어 콘택 구조체(CPS)의 코어 도전체(282)와 전기적으로 연결되는 커패시터 라인 패턴(CL) 각각을 제1 커패시터 라인 패턴, 제2 커패시터 라인 패턴, 및 제3 커패시터 라인 패턴이라 호칭할 수 있다.
상기 제1 커패시터 라인 패턴, 상기 제2 커패시터 라인 패턴, 및 상기 제3 커패시터 라인 패턴은 서로 이격될 수 있다. 예를 들면, 상기 제1 커패시터 라인 패턴, 상기 제2 커패시터 라인 패턴, 및 상기 제3 커패시터 라인 패턴은 제2 절연 구조체(250)에 의하여 서로 절연될 수 있다.
제2 인터커넥트 구조체(240)와 제1 인터커넥트 구조체(130)는 서로 접촉하여 본딩된 제2 본딩 패드(260)와 제1 본딩 패드(150)를 통하여 전기적으로 연결될 수 있다.
상기 제2 커패시터 코어 콘택 구조체 그룹이 포함하는 커패시터 코어 콘택 구조체(CPS)의 개수는 상기 제1 커패시터 코어 콘택 구조체 그룹이 포함하는 커패시터 코어 콘택 구조체(CPS)의 개수보다 많을 수 있다. 예를 들면, 복수의 커패시터 코어 콘택 구조체(CPS)의 코어 도전체(282) 중 제2 전원(IVC2)과 전기적으로 연결되는 커패시터 코어 콘택 구조체(CPS)의 코어 도전체(282)의 개수는, 제1 전원(IVC1)과 전기적으로 연결되는 커패시터 코어 콘택 구조체(CPS)의 코어 도전체(282)의 개수보다 많을 수 있다.
상기 제1 커패시터 코어 콘택 구조체 그룹이 포함하는 커패시터 코어 콘택 구조체(CPS)의 개수는 상기 제3 커패시터 코어 콘택 구조체 그룹이 포함하는 커패시터 코어 콘택 구조체(CPS)의 개수보다 많을 수 있다. 예를 들면, 복수의 커패시터 코어 콘택 구조체(CPS)의 코어 도전체(282) 중 제1 전원(IVC1)과 전기적으로 연결되는 커패시터 코어 콘택 구조체(CPS)의 코어 도전체(282)의 개수는, 제3 전원(IVC3)과 전기적으로 연결되는 커패시터 코어 콘택 구조체(CPS)의 코어 도전체(282)의 개수보다 많을 수 있다.
하나의 커패시터 코어 콘택 구조체(CPS)의 코어 도전체(282), 복수의 게이트 전극(222), 및 이들 사이에 개재되는 커버 절연층(284)이 구성하는 커패시터의 커패시턴스는 대체로 동일할 수 있다. 하나의 전원에 연결되는 커패시터 코어 콘택 구조체(CPS)의 코어 도전체(282)들은 병렬 연결될 수 있다. 따라서 하나의 전원에, 상대적으로 많은 개수의 커패시터 코어 콘택 구조체(CPS)의 코어 도전체(282)들이 연결되는 경우, 하나의 전원에는 상대적으로 큰 커패시턴스를 가지는 커패시터가 연결될 수 있다. 예를 들면, 상기 제2 커패시터의 커패시턴스는 상기 제1 커패시터의 커패시턴스보다 클 수 있고, 상기 제1 커패시터의 커패시턴스는 상기 제3 커패시터의 커패시턴스보다 클 수 있다.
일부 실시 예에서, 복수의 커패시터 코어 콘택 구조체(CPS)의 코어 도전체(282) 중 일부개를 전기적으로 연결하는 커패시터 라인 패턴(CL)은 비트 라인(BL)과 다른 방향으로 연장될 수 있다. 예를 들면, 커패시터 라인 패턴(CL)은 제1 수평 방향(X 방향)을 따라서 연장될 수 있고, 비트 라인(BL)은 제2 수평 방향(Y 방향)을 따라서 연장될 수 있다.
하나의 전원이 함께 연결되는 커패시터를 구성하는 커패시터 코어 콘택 구조체(CPS)들은 해당 전원이 연결되는 주변 회로(120)와 전기적으로 연결될 수 있다. 일부 실시 예에서, 하나의 전원이 함께 연결되는 커패시터를 구성하는 커패시터 코어 콘택 구조체(CPS)들의 코어 도전체(282)들은 커패시터 콘택(CLC), 커패시터 라인 패턴(CL), 제2 인터커넥트 구조체(240), 제2 본딩 패드(260), 제1 본딩 패드(150), 및 제1 인터커넥트 구조체(130)를 통하여 해당 전원이 연결되는 주변 회로(120)와 전기적으로 연결될 수 있다. 예를 들면, 커패시터 코어 콘택 구조체(CPS)는 주변 회로(120)의 소스/드레인 영역(124)과 전기적으로 연결될 수 있다.
일부 실시 예에서, 하나의 전원이 함께 연결되는 커패시터를 구성하는 커패시터 코어 콘택 구조체(CPS)들 중 적어도 일부분은 해당 전원이 연결되는 주변 회로(120)와 수직 방향(Z 방향)으로 중첩될 수 있다.
본 발명에 따른 비휘발성 메모리 소자(100)는 주변 회로(120)에 연결되는 커패시터를 구성하는 커패시터 코어 콘택 구조체(CPS)들 중 적어도 일부분이 주변 회로(120)와 수직 방향(Z 방향)으로 중첩되므로, 주변 회로(120)와 주변 회로(120)에 연결되는 커패시터 사이의 전기적 연결 경로가 최소화될 수 있고 연결 자유도가 증가될 수 있다. 따라서 주변 회로(120)에 연결되는 커패시터의 효율이 증가하여, 주변 회로(120)에 공급되는 전원에 노이즈가 발생하는 것을 방지할 수 있다. 따라서 본 발명에 따른 비휘발성 메모리 소자(100)는 동작 신뢰성을 가질 수 있다.
도 8a 내지 도 8c는 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자가 포함하는 셀 채널 구조체를 나타내는 확대 단면도들이다. 구체적으로, 도 8a 내지도 도 8c는 도 7a의 XIII 부분을 나타내는 확대 단면도들이다.
도 8a를 참조하면, 복수의 셀 채널 구조체(230) 각각은 메인 셀 블록(MBK)의 셀 영역(CELL)에서 채널홀(230H) 내에 배치될 수 있다. 복수의 셀 채널 구조체(230) 각각은 게이트 절연층(232), 채널층(234), 매립 절연층(236), 및 도전 플러그(238)를 포함할 수 있다. 채널홀(230H)의 측벽 상에 게이트 절연층(232)과 채널층(234)이 순차적으로 배치될 수 있다. 예를 들어, 게이트 절연층(232)은 채널홀(230H)의 측벽 상에 콘포말하게 배치되고, 채널층(234)이 채널홀(230H)의 측벽과 바닥부 상에 콘포말하게 배치될 수 있다. 채널층(234)은 채널홀(230H)의 바닥부에서 공통 소스 라인 층(210)의 상면과 접촉하도록 배치될 수 있다. 채널층(234) 상에서 채널홀(230H)의 잔류 공간을 채우는 매립 절연층(236)이 배치될 수 있다. 채널홀(230H)의 상측에는 채널층(234)과 접촉하며 채널홀(230H)의 입구를 막는 도전 플러그(도 7a의 238)가 배치될 수 있다. 다른 실시예들에서, 매립 절연층(236)이 생략되고, 채널층(234)이 채널홀(230H)의 잔류 부분을 채우는 필라 형상으로 형성될 수도 있다.
게이트 전극(222)은 텅스텐, 니켈, 코발트, 탄탈륨 등과 같은 금속, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물과 같은 도전성 금속 질화물, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드, 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 게이트 전극(222) 및 절연층(224) 사이에 유전 라이너(249)가 배치될 수도 있고, 유전 라이너(249)는 알루미늄 산화물과 같은 고유전체 물질을 포함할 수 있다.
게이트 절연층(232)은 채널층(234) 외측벽 상에 순차적으로 터널링 유전막(232A), 전하 저장막(232B), 및 블로킹 유전막(232C)을 포함하는 구조를 가질 수 있다. 게이트 절연층(232)을 이루는 터널링 유전막(232A), 전하 저장막(232B), 및 블로킹 유전막(232C)의 상대적인 두께는 도 8a 내지 도 8c에 예시한 바에 한정되지 않으며 다양하게 변형될 수 있다.
터널링 유전막(232A)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 전하 저장막(232B)은 채널층(234)으로부터 터널링 유전막(232A)을 통과한 전자들이 저장될 수 있는 영역으로서, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 블로킹 유전막(232C)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전율이 더 큰 금속 산화물로 이루어질 수 있다. 상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합으로 이루어질 수 있다.
도 8b를 참조하면, 셀 채널 구조체(230)는 채널홀(230H) 바닥부(여기에서, 채널홀(230H)의 공통 소스 라인 층(210)과 인접하게 배치되는 제1 단부를 바닥부로 지칭한다)에 배치되는 콘택 반도체층(234_L) 및 바닥 절연층(232_L)을 더 포함할 수 있다. 채널층(234)은 공통 소스 라인 층(210)과 직접 접촉하지 않으며 채널층(234)이 콘택 반도체층(234_L)을 통해 공통 소스 라인 층(210)에 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 콘택 반도체층(234_L)은 채널홀(230H) 바닥부에 배치되는 공통 소스 라인 층(210)을 시드층으로 하여 선택적 에피택시(selective epitaxy growth, SEG) 공정에 의해 형성된 실리콘 층을 포함할 수 있다.
공통 소스 라인 층(210)과 가장 인접하게 배치되는 최상부 게이트 전극(222_L)과 콘택 반도체층(234_L) 사이에는 바닥 절연층(232_L)이 배치될 수 있다. 예시적인 실시예들에서, 바닥 절연층(232_L)은 실리콘 산화물을 포함할 수 있고, 예를 들어, 콘택 반도체층(234_L)의 측벽 일부분에 대하여 산화 공정을 수행함에 의해 형성될 수 있다.
도 8c를 참조하면, 셀 채널 구조체(230)는 공통 소스 라인 층(210)과 전기적으로 연결되는 대신 채널층(234)의 측벽을 통해 수평 반도체층(214)과 전기적으로 연결되는 구조를 가질 수 있다. 예를 들어, 수평 반도체층(214) 및 지지층(216)이 공통 소스 라인 층(210) 상면 상에 순차적으로 적층될 수 있고, 지지층(116) 상에 절연층(224)과 게이트 전극(222)을 포함하는 셀 스택(220)이 배치될 수 있다.
예시적인 실시예들에서, 수평 반도체층(214)은 불순물이 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘을 포함할 수 있다. 수평 반도체층(214)은 공통 소스 라인 층(210)과 채널층(234)을 서로 연결시키는 공통 소스 영역의 일부분으로 기능할 수 있다. 예를 들어, 지지층(216)은 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 지지층(216)은 수평 반도체층(214) 형성을 위한 희생 물질층(도시 생략)의 제거 공정에서 몰드 스택의 무너짐 또는 쓰러짐을 방지하기 위한 지지층으로 작용할 수 있다.
채널홀(230H) 내벽 및 바닥부 상에 게이트 절연층(232)이 배치될 수 있다. 채널층(234)의 바닥면은 게이트 절연층(232) 상에 배치되어 공통 소스 라인 층(210)과 직접 접촉하지 않으며, 채널층(234)의 바닥부 측벽이 수평 반도체층(214)에 의해 둘러싸일 수 있다.
도 9 및 도 10은 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자의 평면도들이다.
도 9를 참조하면, 비휘발성 메모리 소자(2)는 도 5a에 보인 비휘발성 메모리 소자(1)가 포함하는 복수의 셀 콘택 구조체(MCS) 및 복수의 커패시터 게이트 콘택 구조체(CMCS) 대신에 복수의 셀 콘택 구조체(MCSa) 및 복수의 커패시터 게이트 콘택 구조체(CMCSa)를 가질 수 있다. 일부 실시 예에서, 셀 콘택 구조체(MCSa)와 커패시터 게이트 콘택 구조체(CMCSa)는 대체로 동일하거나 유사한 구조와 형상을 가질 수 있다.
복수의 셀 콘택 구조체(MCSa) 및 복수의 커패시터 게이트 콘택 구조체(CMCSa) 각각은 복수의 게이트 전극(GL1, GL2, GL3) 중 하나의 게이트 전극과 연결될 수 있다. 예를 들면, 메인 셀 블록(MBK)의 연결 영역(EXT)에 배치되는 복수의 셀 콘택 구조체(MCSa), 그리고 더미 셀 블록(DBK)의 연결 영역(EXT)에 배치되는 복수의 커패시터 게이트 콘택 구조체(CMCSa)는, 복수의 게이트 전극(GL1, GL2, GL3) 중 하나의 게이트 전극의 계단 형상의 디딤판 부분에 연결될 수 있다.
도 10을 참조하면, 비휘발성 메모리 소자(2a)는 도 6에 보인 비휘발성 메모리 소자(1a)가 포함하는 복수의 셀 콘택 구조체(MCS) 및 복수의 커패시터 게이트 콘택 구조체(CMCS) 대신에 복수의 셀 콘택 구조체(MCSa) 및 복수의 커패시터 게이트 콘택 구조체(CMCSa)를 가질 수 있다.
도 11a 및 도 11b는 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자의 단면도들이다.
도 11a 및 도 11b를 함께 참조하면, 비휘발성 메모리 소자(200)는 도 7a 및 도 7b에 보인 비휘발성 메모리 소자(100)가 포함하는 복수의 셀 콘택 구조체(MCS) 및 복수의 커패시터 게이트 콘택 구조체(CMCS) 대신에 복수의 셀 콘택 구조체(MCSa) 및 복수의 커패시터 게이트 콘택 구조체(CMCSa)를 가질 수 있다.
메인 셀 블록(MBK)의 연결 영역(EXT)에는 제2 절연 구조체(250)를 관통하여 게이트 전극(222)에 연결되는 복수의 셀 콘택 구조체(MCSa)가 배치될 수 있다. 더미 셀 블록(DBK)의 연결 영역(EXT)에는 제2 절연 구조체(250)를 관통하여 게이트 전극(222)에 연결되는 복수의 캐피시터 게이트 콘택 구조체(CMCSa)가 배치될 수 있다.복수의 셀 콘택 구조체(MCSa) 및 복수의 캐피시터 게이트 콘택 구조체(CMCSa) 각각 상에는 비트 라인 콘택(BLC), 및 비트 라인 콘택(BLC)과 연결되는 비트 라인(BL)이 배치될 수 있고, 비트 라인(BL)은 제2 인터커넥트 구조체(240)에 연결될 수 있다.
복수의 셀 콘택 구조체(MCSa) 및 복수의 커패시터 게이트 콘택 구조체(CMCS) 각각은 복수의 게이트 전극(222) 중 하나의 게이트 전극(222)과 연결될 수 있다. 예를 들면, 메인 셀 블록(MBK)의 연결 영역(EXT)에 배치되는 복수의 셀 콘택 구조체(MCSa), 그리고 더미 셀 블록(DBK)의 연결 영역(EXT)에 배치되는 복수의 커패시터 게이트 콘택 구조체(CMCSa)는, 복수의 게이트 전극(222)의 계단 형상의 디딤판 부분에 연결될 수 있다. 일부 실시 예에서, 메인 셀 블록(MBK)의 연결 영역(EXT)에 배치되는 복수의 셀 콘택 구조체(MCSa), 그리고 더미 셀 블록(DBK)의 연결 영역(EXT)에 배치되는 복수의 커패시터 게이트 콘택 구조체(CMCSa)는, 복수의 게이트 전극(222)의 패드부(PAD) 내로 연장될 수 있다.
일부 실시 예에서, 복수의 셀 콘택 구조체(MCSa), 및 커패시터 게이트 콘택 구조체(CMCSa)는 대체로 동일하거나 유사한 구조와 형상을 가질 수 있다. 예를 들면, 복수의 셀 콘택 구조체(MCSa), 및 커패시터 게이트 콘택 구조체(CMCSa) 각각은 도전성 비아(270)로 이루어질 수 있다. 도전성 비아(270)는 제2 절연 구조체(250)를 관통하여 비트 라인 콘택(BLC)과 복수의 게이트 전극(222) 중 하나의 게이트 전극(222) 사이를 전기적으로 연결할 수 있다. 도전성 비아(270)는 제2 인터커넥트 구조체(240)와 동일하거나 유사한 물질로 이루어질 수 있다.
도 12 및 도 13은 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자의 평면도들이다.
도 12를 참조하면, 비휘발성 메모리 소자(3)는 도 5a에 보인 비휘발성 메모리 소자(1)가 포함하는 복수의 셀 콘택 구조체(MCS), 복수의 커패시터 코어 콘택 구조체(CPS) 및 복수의 커패시터 게이트 콘택 구조체(CMCS) 대신에 복수의 셀 콘택 구조체(MCSb), 복수의 커패시터 코어 콘택 구조체(CPSa) 및 복수의 커패시터 게이트 콘택 구조체(CMCSb)를 가질 수 있다. 일부 실시 예에서, 셀 콘택 구조체(MCSb), 커패시터 코어 콘택 구조체(CPSa), 및 커패시터 게이트 콘택 구조체(CMCSb)는 대체로 동일하거나 유사한 구조와 형상을 가질 수 있다.
메인 셀 블록(MBK)에서, 복수의 셀 채널 구조체(RCHS) 각각은 제1 수평 폭(W1)을 가질 수 있고, 복수의 더미 채널 구조체(DCHS) 각각은 제2 수평 폭(W2)을 가질 수 있고, 복수의 셀 콘택 구조체(MCSb) 각각은 제3 수평 폭(W3a)을 가질 수 있다.
더미 셀 블록(DBK)에서, 복수의 커패시터 코어 콘택 구조체(CPS) 각각은 제4 수평 폭(W4a)을 가질 수 있고, 복수의 더미 채널 구조체(DCHS) 각각은 제5 수평 폭(W5)을 가질 수 있고, 복수의 커패시터 게이트 콘택 구조체(CMCSb) 각각은 제6 수평 폭(W6a)을 가질 수 있다.
일부 실시 예에서, 제1 수평 폭(W1)과 제2 수평 폭(W2)은 동일한 값을 가질 수 있다. 메인 셀 블록(MBK)에서, 복수의 셀 채널 구조체(RCHS)와 복수의 더미 채널 구조체(DCHS)는 동일한 수평 폭을 가질 수 있다.
일부 실시 예에서, 제2 수평 폭(W2)과 제5 수평 폭(W5)은 동일한 값을 가질 수 있다. 복수의 더미 채널 구조체(DCHS)는, 메인 셀 블록(MBK)과 더미 셀 블록(DBK)에서 동일한 수평 폭을 가질 수 있다.
일부 실시 예에서, 제3 수평 폭(W3a)과 제6 수평 폭(W6a)은 동일한 값을 가질 수 있다. 복수의 셀 콘택 구조체(MCSb)와 복수의 커패시터 게이트 콘택 구조체(CMCSb)는 동일한 수평 폭을 가질 수 있다.
일부 실시 예에서, 제4 수평 폭(W4a)과 제6 수평 폭(W6a)은 동일한 값을 가질 수 있다. 복수의 커패시터 코어 콘택 구조체(CPS)와 복수의 커패시터 게이트 콘택 구조체(CMCS)는 동일한 수평 폭을 가질 수 있다.
일부 실시 예에서, 제3 수평 폭(W3a), 제4 수평 폭(W4a), 및 제6 수평 폭(W6a) 각각은 동일한 값을 가질 수 있고, 제1 수평 폭(W1), 제2 수평 폭(W2), 및 제5 수평 폭(W5) 각각은 동일한 값을 가질 수 있다. 일부 실시 예에서, 제3 수평 폭(W3a), 제4 수평 폭(W4a), 및 제6 수평 폭(W6a)은, 제1 수평 폭(W1), 제2 수평 폭(W2), 및 제5 수평 폭(W5)보다 큰 값을 가질 수 있다.
일부 실시 예에서, 셀 콘택 구조체(MCSb), 커패시터 코어 콘택 구조체(CPSa), 및 커패시터 게이트 콘택 구조체(CMCSb) 각각은, 도 7a 및 도 7b에 보인 셀 콘택 구조체(MCS), 커패시터 코어 콘택 구조체(CPS), 및 커패시터 게이트 콘택 구조체(CMCS) 각각과 수평 폭을 제외하고는 대체로 동일하거나 유사한 구조 및 형상을 가질 수 있으므로, 자세한 설명은 생략한다.
도 13을 참조하면, 비휘발성 메모리 소자(4)는 도 12에 보인 비휘발성 메모리 소자(3)가 포함하는 복수의 셀 콘택 구조체(MCSb) 및 복수의 커패시터 게이트 콘택 구조체(CMCSb) 대신에 복수의 셀 콘택 구조체(MCSc) 및 복수의 커패시터 게이트 콘택 구조체(CMCSc)를 가질 수 있다.
셀 콘택 구조체(MCSc) 및 커패시터 게이트 콘택 구조체(CMCSc) 각각은, 도 11a 및 도 11b에 보인 셀 콘택 구조체(MCSa) 및 커패시터 게이트 콘택 구조체(CMCSa) 각각과 수평 폭을 제외하고는 대체로 동일하거나 유사한 구조 및 형상을 가질 수 있으므로, 자세한 설명은 생략한다.
도 14는 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자를 포함하는 메모리 시스템을 개략적으로 나타나는 도면이다.
도 14를 참조하면, 메모리 시스템(1000)은 하나 이상의 메모리 소자(1100), 및 메모리 소자(1100)와 전기적으로 연결되는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 시스템(1000)은 예를 들어 적어도 하나의 메모리 소자(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
메모리 소자(1100)는 비휘발성 메모리 소자일 수 있다. 예를 들면, 메모리 소자(1100)는 도 5a 내지 도 13을 참조하여 설명한 비휘발성 메모리 소자(1, 1a, 100, 2, 2a, 200, 3, 4) 중 하나, 또는 이들의 조합을 포함하는 NAND 플래시 메모리 소자일 수 있다. 메모리 소자(1100)는 제1 구조체(1100F) 및 제1 구조체(1100F) 상의 제2 구조체(1100S)를 포함할 수 있다. 제1 구조체(1100F)는 도 2, 도 7a, 도 7b, 도 11a, 및 도 11b에 도시된 주변 회로 구조체(PS)에 대응할 수 있다. 도 7a, 도 7b, 도 11a, 및 도 11b에 도시된 주변 회로(120)는 로우 디코더(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함할 수 있다.
제2 구조체(1100S)는 도 2, 도 7a, 도 7b, 도 11a, 및 도 11b에 도시된 셀 어레이 구조체(CS)에 대응할 수 있다. 제2 구조체(1100S)는 비트 라인(BL), 공통 소스 라인(CSL), 복수의 워드 라인(WL), 제1 및 제2 스트링 선택 라인(UL1, UL2), 제1 및 제2 접지 선택 라인(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 있는 복수의 메모리 셀 스트링(CSTR)을 포함할 수 있다. 도 7a, 도 7b, 도 11a, 및 도 11b에 도시된 복수의 셀 채널 구조체(230) 및 복수의 게이트 전극(222)은 복수의 메모리 셀 스트링(CSTR)을 형성할 수 있다.
제2 구조체(1100S)에서, 복수의 메모리 셀 스트링(CSTR)은 각각 공통 소스 라인(CSL)에 인접하는 접지 선택 트랜지스터(LT1, LT2), 비트 라인(BL)에 인접하는 스트링 선택 트랜지스터(UT1, UT2), 및 접지 선택 트랜지스터(LT1, LT2)와 스트링 선택 트랜지스터(UT1, UT2)와의 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)를 포함할 수 있다. 접지 선택 트랜지스터(LT1, LT2)의 개수와 스트링 선택 트랜지스터(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다. 도 7a, 도 7b, 도 11a, 및 도 11b에 도시된 복수의 셀 채널 구조체(230) 중 하나와 복수의 게이트 전극(222) 중 하나는 복수의 트랜지스터(LT1, LT2, UT1, UT2, MCT) 중 하나를 형성할 수 있다.
예시적인 실시예들에서, 복수의 접지 선택 라인(LL1, LL2)은 각각 접지 선택 트랜지스터(LT1, LT2)의 게이트 전극에 연결될 수 있다. 워드 라인(WL)은 메모리 셀 트랜지스터(MCT)의 게이트 전극에 연결될 수 있다. 복수의 스트링 선택 라인(UL1, UL2)은 각각 스트링 선택 트랜지스터(UT1, UT2)의 게이트 전극에 연결될 수 있다.
공통 소스 라인(CSL), 복수의 접지 선택 라인(LL1, LL2), 복수의 워드 라인(WL), 및 복수의 스트링 선택 라인(UL1, UL2)은 로우 디코더(1110)에 연결될 수 있다. 복수의 비트 라인(BL)은 페이지 버퍼(1120)에 전기적으로 연결될 수 있다.
메모리 소자(1100)는 로직 회로(1130)와 전기적으로 연결되는 외부 연결 패드(1101)를 통해, 메모리 컨트롤러(1200)와 통신할 수 있다. 외부 연결 패드(1101)는 로직 회로(1130)와 전기적으로 연결될 수 있다.
메모리 컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 일부 실시예들에서, 메모리 시스템(1000)은 복수의 메모리 소자(1100)를 포함할 수 있으며, 이 경우, 메모리 컨트롤러(1200)는 복수의 메모리 소자(1100)를 제어할 수 있다.
프로세서(1210)는 메모리 컨트롤러(1200)를 포함한 메모리 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 메모리 소자(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 메모리 소자(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 메모리 소자(1100)를 제어하기 위한 제어 명령, 메모리 소자(1100)의 복수의 메모리 셀 트랜지스터(MCT)에 기록하고자 하는 데이터, 메모리 소자(1100)의 복수의 메모리 셀 트랜지스터(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 메모리 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 메모리 소자(1100)를 제어할 수 있다.
도 15는 본 발명의 예시적인 실시예들에 따른 비휘발성 메모리 소자를 포함하는 메모리 시스템을 개략적으로 나타내는 사시도이다.
도 15를 참조하면, 본 발명의 예시적인 실시예에 따른 메모리 시스템(2000)은 메인 기판(2001), 메인 기판(2001)에 실장되는 메모리 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001) 상에 형성되는 복수의 배선 패턴(2005)에 의해 메모리 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 메모리 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 메모리 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 메모리 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 메모리 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 메모리 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
메모리 컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 메모리 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 메모리 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 메모리 시스템(2000)에 DRAM(2004)이 포함되는 경우, 메모리 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지(2003a, 2003b)를 포함할 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b)는 각각 복수의 반도체 칩(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 복수의 반도체 칩(2200), 복수의 반도체 칩(2200) 각각의 하면에 배치되는 접착층(2300), 복수의 반도체 칩(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조체(2400), 및 패키지 기판(2100) 상에서 복수의 반도체 칩(2200) 및 연결 구조체(2400)를 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 복수의 패키지 상부 패드(2130)를 포함하는 인쇄회로 기판일 수 있다. 복수의 반도체 칩(2200)은 각각 입출력 패드(2210)를 포함할 수 있다. 복수의 반도체 칩(2200) 각각은 도 5a 내지 도 13을 참조하여 설명한 비휘발성 메모리 소자(1, 1a, 100, 2, 2a, 200, 3, 4) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조체(2400)는 입출력 패드(2210)와 패키지 상부 패드(2130)를 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드(2130)와 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식의 연결 구조체(2400) 대신에, TSV(through silicon via)를 을 포함하는 연결 구조체에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)이 실장되고, 상기 인터포저 기판 상에 형성되는 배선에 의해 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)이 서로 연결될 수도 있다.
도 16은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 개략적으로 나타내는 단면도이다.
도 16을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 복수의 패키지 상부 패드(2130, 도 15 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 복수의 하부 패드(2125), 및 패키지 기판 바디부(2120) 내부에서 복수의 패키지 상부 패드(2130, 도 15 참조)와 복수의 하부 패드(2125)를 전기적으로 연결하는 복수의 내부 배선(2135)을 포함할 수 있다. 도 15에 도시된 바와 같이, 복수의 패키지 상부 패드(2130)는 복수의 연결 구조체(2400)와 전기적으로 연결될 수 있다. 복수의 하부 패드(2125)는 복수의 도전성 범프(2800)를 통해 도 10에 도시된 메모리 시스템(2000)의 메인 기판(2001) 상의 복수의 배선 패턴(2005)에 연결될 수 있다. 복수의 반도체 칩(2200) 각각은 도 5a 내지 도 13을 참조하여 설명한 비휘발성 메모리 소자(1, 1a, 100, 2, 2a, 200, 3, 4) 중 적어도 하나를 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
1, 1a, 100, 2, 2a, 200, 3, 4 : 비휘발성 메모리 소자, PS : 주변 회로 구조체, CS : 셀 어레이 구조체, MBK : 메인 셀 블록, DBK : 더미 셀 블록, CELL : 셀 영역, EXT : 연결 영역, RCHS, 230 : 셀 채널 구조체, MCS, MCSa, MCSb, MCSc : 셀 콘택 구조체, CPS, CPSa : 커패시터 코어 콘택 구조체, CMCS, CMCSa, CMCSb, CMCSc : 커패시터 게이트 콘택 구조체, DCHS : 더미 채널 구조체, 110 : 기판, 120 : 주변 회로, 130 : 제1 인터커넥트 구조체, 140 : 제1 절연 구조체, 150 : 제1 본딩 패드, 210 : 공통 소스 플레이트, 220 : 셀 스택, 222 : 게이트 전극, 224 절연층, 240 : 제2 인터커넥트 구조체, 250 : 제2 절연 구조체, 260 : 제2 본딩 패드, 270 : 도전성 비아, 282 : 코어 도전체, 284 : 커버 절연층, 286 : 연결 도전체

Claims (20)

  1. 주변 회로를 포함하는 주변 회로 구조체; 및
    상기 주변 회로 구조체에 본딩되며, 셀 영역 및 연결 영역을 포함하는 셀 어레이 구조체;를 포함하며,
    상기 셀 어레이 구조체는, 교대로 적층된 복수의 게이트 전극 및 복수의 절연층을 포함하며, 상기 연결 영역에서 상기 복수의 게이트 전극이 계단 형상을 가지는 셀 스택; 상기 셀 영역에서 상기 셀 스택을 관통하는 복수의 커패시터 코어 콘택 구조체; 및 상기 연결 영역에서 상기 복수의 게이트 전극과 연결되는 복수의 커패시터 게이트 콘택 구조체;를 포함하며,
    상기 복수의 커패시터 코어 콘택 구조체 각각은, 상기 주변 회로와 전기적으로 연결되는 제1 코어 도전체 및 상기 제1 코어 도전체와 상기 복수의 게이트 전극 사이에 개재되는 제1 커버 절연층을 각각 포함하여, 상기 제1 코어 도전체, 상기 제1 커버 절연층, 및 상기 복수의 게이트 전극이 상기 주변 회로와 연결되는 커패시터를 구성하며, 상기 복수의 커패시터 코어 콘택 구조체 적어도 일부는 전기적으로 연결되는 상기 주변 회로와 수직 방향으로 중첩되는 비휘발성 메모리 소자.
  2. 제1 항에 있어서,
    상기 셀 어레이 구조체는, 상기 복수의 커패시터 코어 콘택 구조체의 상기 코어 도전체와 전기적으로 연결되는 복수의 커패시터 라인 패턴;을 더 포함하고,
    상기 복수의 커패시터 코어 콘택 구조체는, 상기 복수의 커패시터 코어 콘택 구조체 중 각각 서로 다른 일부개의 상기 커패시터 코어 콘택 구조체를 포함하는 제1 커패시터 코어 콘택 구조체 그룹, 제2 커패시터 코어 콘택 구조체 그룹, 및 제3 커패시터 코어 콘택 구조체 그룹을 포함하고,
    상기 복수의 커패시터 라인 패턴은, 상기 제1 커패시터 코어 콘택 구조체 그룹, 및 상기 제2 커패시터 코어 콘택 구조체 그룹과 전기적으로 연결하며 서로 이격되어 절연되는 제1 커패시터 라인 패턴, 및 제2 커패시터 라인 패턴을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제2 항에 있어서,
    상기 제1 커패시터 코어 콘택 구조체 그룹이 포함하는 상기 커패시터 코어 콘택 구조체의 개수는, 상기 제2 커패시터 코어 콘택 구조체 그룹이 포함하는 상기 커패시터 코어 콘택 구조체의 개수보다 많고,
    상기 제1 커패시터 코어 콘택 구조체 그룹이 포함하는 상기 커패시터 코어 콘택 구조체의 상기 제1 코어 도전체에 연결되는 제1 전원은, 상기 제1 커패시터 코어 콘택 구조체 그룹이 포함하는 상기 커패시터 코어 콘택 구조체의 상기 제1 코어 도전체에 연결되는 제2 전원보다 큰 전력이 제공되는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제1 항에 있어서,
    상기 복수의 커패시터 게이트 콘택 구조체 각각은,
    상기 연결 영역에서 상기 셀 스택을 관통하고,
    제2 코어 도전체, 상기 코어 도전체와 상기 복수의 게이트 전극 사이에 개재되는 제2 커버 절연층, 및 상기 제2 커버 절연층을 관통하여 상기 제2 코어 도전체와 상기 복수의 게이트 전극 중 어느 하나의 게이트 전극을 전기적으로 연결하는 연결 도전체를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제1 항에 있어서,
    상기 복수의 커패시터 게이트 콘택 구조체 각각은, 도전성 비아로 이루어지며,
    상기 복수의 게이트 전극의 계단 형상의 디딤판 부분에 연결되는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제1 항에 있어서,
    상기 셀 어레이 구조체는, 상기 셀 영역, 상기의 연결 영역 중 적어도 하나의 영역에 배치되고, 상기 셀 스택을 관통하는 복수의 더미 채널 구조체;를 더 포함하고,
    상기 셀 영역에서, 상기 복수의 더미 채널 구조체는 상기 복수의 커패시터 코어 콘택 구조체와 이격되고, 상기 복수의 커패시터 코어 콘택 구조체 각각은 상기 복수의 더미 채널 구조체 중 일부개에 의하여 포위되는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제1 항에 있어서,
    상기 복수의 커패시터 코어 콘택 구조체는, 수평 방향에 대하여 지그재그로 배열된 벌집 형상으로 배치되는 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 주변 회로를 포함하는 주변 회로 구조체; 및
    상기 주변 회로 구조체에 본딩되며, 셀 영역 및 연결 영역을 각각 포함하는 메인 셀 블록 및 더미 셀 블록을 포함하는 셀 어레이 구조체;를 포함하며,
    상기 셀 어레이 구조체는,
    교대로 적층된 복수의 게이트 전극 및 복수의 절연층을 포함하며, 상기 연결 영역에서 상기 복수의 게이트 전극이 계단 형상을 가지는 셀 스택;
    상기 셀 블록의 상기 셀 영역에서, 상기 셀 스택을 관통하는 복수의 셀 채널 구조체;
    상기 더미 셀 블록의 상기 셀 영역에서 상기 셀 스택을 관통하는 복수의 커패시터 코어 콘택 구조체; 및
    상기 더미 셀 블록의 상기 연결 영역에서 상기 복수의 게이트 전극과 연결되는 복수의 커패시터 게이트 콘택 구조체;를 포함하며,
    상기 복수의 커패시터 코어 콘택 구조체 각각은, 상기 주변 회로와 전기적으로 연결되는 제1 코어 도전체 및 상기 코어 도전체와 상기 복수의 게이트 전극 사이에 개재되는 제1 커버 절연층을 각각 포함하여, 상기 제1 코어 도전체, 상기 제1 커버 절연층, 및 상기 복수의 게이트 전극이 상기 주변 회로와 연결되는 커패시터를 구성하는 비휘발성 메모리 소자.
  9. 제8 항에 있어서,
    상기 셀 어레이 구조체는,
    상기 복수의 셀 채널 구조체와 전기적으로 연결되는 복수의 비트 라인; 및
    상기 복수의 커패시터 코어 콘택 구조체의 상기 코어 도전체와 전기적으로 연결되며 상기 복수의 비트 라인과 동일한 수직 레벨에 위치하는 복수의 커패시터 라인 패턴;을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제9 항에 있어서,
    상기 복수의 커패시터 코어 콘택 구조체는, 상기 복수의 커패시터 코어 콘택 구조체 중 각각 서로 다른 일부개의 상기 커패시터 코어 콘택 구조체를 포함하는 제1 커패시터 코어 콘택 구조체 그룹, 제2 커패시터 코어 콘택 구조체 그룹, 및 제3 커패시터 코어 콘택 구조체 그룹을 포함하고,
    상기 복수의 커패시터 라인 패턴은, 상기 제1 커패시터 코어 콘택 구조체 그룹, 및 상기 제2 커패시터 코어 콘택 구조체 그룹과 전기적으로 연결하며 서로 이격되어 절연되는 제1 커패시터 라인 패턴, 및 제2 커패시터 라인 패턴을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제10 항에 있어서,
    상기 제1 커패시터 코어 콘택 구조체 그룹이 포함하는 상기 커패시터 코어 콘택 구조체의 개수는, 상기 제2 커패시터 코어 콘택 구조체 그룹이 포함하는 상기 커패시터 코어 콘택 구조체의 개수보다 많고,
    상기 제1 커패시터 코어 콘택 구조체 그룹이 포함하는 상기 커패시터 코어 콘택 구조체의 상기 제1 코어 도전체에 연결되는 제1 전원은, 상기 제1 커패시터 코어 콘택 구조체 그룹이 포함하는 상기 커패시터 코어 콘택 구조체의 상기 제1 코어 도전체에 연결되는 제2 전원보다 큰 전력이 제공되는 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제9 항에 있어서,
    상기 복수의 커패시터 라인 패턴 중 적어도 일부의 연장 방향은, 상기 복수의 비트 라인의 연장 방향과 다른 것을 특징으로 하는 비휘발성 메모리 소자.
  13. 제8 항에 있어서,
    상기 복수의 커패시터 게이트 콘택 구조체 각각은,
    상기 더미 셀 블록의 상기 연결 영역에서 상기 셀 스택을 관통하고,
    제2 코어 도전체, 상기 코어 도전체와 상기 복수의 게이트 전극 사이에 개재되는 제2 커버 절연층, 및 상기 제2 커버 절연층을 관통하여 상기 제2 코어 도전체와 상기 복수의 게이트 전극 중 어느 하나의 게이트 전극을 전기적으로 연결하는 연결 도전체를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  14. 제8 항에 있어서,
    상기 복수의 커패시터 게이트 콘택 구조체 각각은, 도전성 비아로 이루어지며,
    상기 복수의 게이트 전극의 계단 형상의 디딤판 부분에 연결되는 것을 특징으로 하는 비휘발성 메모리 소자.
  15. 제8 항에 있어서,
    상기 복수의 셀 채널 구조체 각각은 제1 수평 폭을 가지고,
    상기 복수의 커패시터 코어 콘택 구조체 각각은, 상기 제1 수평 폭보다 큰 제2 수평 폭을 가지는 것을 특징으로 하는 비휘발성 메모리 소자.
  16. 제15 항에 있어서,
    상기 복수의 커패시터 게이트 콘택 구조체 각각은, 제3 수평 폭을 가지고,
    상기 제3 수평 폭은 상기 제2 수평 폭과 실질적으로 동일한 것을 특징으로 하는 비휘발성 메모리 소자.
  17. 제8 항에 있어서,
    상기 복수의 커패시터 코어 콘택 구조체 중 상기 주변 회로와 전기적으로 연결되는 일부개 중 적어도 일부는, 전기적으로 연결되는 상기 주변 회로와 수직 방향으로 중첩되는 것을 특징으로 하는 비휘발성 메모리 소자.
  18. 주변 회로를 포함하는 주변 회로 구조체; 및 상기 주변 회로 구조체에 본딩되며, 셀 영역 및 연결 영역을 각각 포함하는 메인 셀 블록 및 더미 셀 블록을 포함하는 셀 어레이 구조체;를 포함하는 비휘발성 메모리 소자; 및
    상기 비휘발성 메모리 소자와 전기적으로 연결되며, 상기 비휘발성 메모리 소자를 제어하는 메모리 컨트롤러를 포함하고,
    상기 셀 어레이 구조체는,
    교대로 적층된 복수의 게이트 전극 및 복수의 절연층을 포함하며, 상기 연결 영역에서 상기 복수의 게이트 전극이 계단 형상을 가지는 셀 스택;
    상기 셀 블록의 상기 셀 영역에서, 상기 셀 스택을 관통하며 복수의 메모리 셀을 포함하는 메모리 셀 스트링이 각각 이루어지는 복수의 셀 채널 구조체;
    상기 더미 셀 블록의 상기 셀 영역에서 상기 셀 스택을 관통하는 복수의 커패시터 코어 콘택 구조체;
    상기 더미 셀 블록의 상기 연결 영역에서 상기 복수의 게이트 전극과 연결되는 복수의 커패시터 게이트 콘택 구조체; 및
    상기 셀 블록의 상기 연결 영역, 상기 더미 셀 블록의 상기 셀 영역, 및 상기 더미 셀 블록의 상기 연결 영역 중 적어도 하나의 영역에 배치되고, 상기 셀 스택을 관통하는 복수의 더미 채널 구조체;를 포함하며,
    상기 복수의 커패시터 코어 콘택 구조체 각각은, 상기 주변 회로와 전기적으로 연결되는 제1 코어 도전체 및 상기 코어 도전체와 상기 복수의 게이트 전극 사이에 개재되는 제1 커버 절연층을 각각 포함하여, 상기 제1 코어 도전체, 상기 제1 커버 절연층, 및 상기 복수의 게이트 전극이 상기 주변 회로와 연결되는 커패시터를 구성하고,
    상기 더미 셀 블록의 상기 셀 영역에서, 상기 복수의 커패시터 코어 콘택 구조체 각각은 상기 복수의 더미 채널 구조체 중 일부개에 의하여 포위되는 메모리 시스템.
  19. 제18 항에 있어서,
    상기 셀 어레이 구조체는,
    상기 복수의 셀 채널 구조체와 전기적으로 연결되는 복수의 비트 라인; 및
    상기 복수의 커패시터 코어 콘택 구조체의 상기 코어 도전체와 전기적으로 연결되며 상기 복수의 비트 라인과 동일한 수직 레벨에 위치하는 복수의 커패시터 라인 패턴;을 더 포함하고,
    상기 복수의 커패시터 라인 패턴 중 적어도 일부의 연장 방향은, 상기 복수의 비트 라인의 연장 방향과 다른 것을 특징으로 하는 메모리 시스템.
  20. 제18 항에 있어서,
    상기 복수의 커패시터 코어 콘택 구조체 중 일부개는 상기 복수의 커패시터 라인 패턴 중 적어도 하나를 통하여 서로 전기적으로 연결되는 커패시터 코어 콘택 구조체 그룹을 이루고,
    상기 커패시터 코어 콘택 구조체 그룹의 적어도 일부는, 상기 커패시터 코어 콘택 구조체 그룹이 포함하는 상기 복수의 커패시터 코어 콘택 구조체 중 일부개와 전기적으로 연결되는 상기 주변 회로와 수직 방향으로 중첩되는 것을 특징으로 하는 메모리 시스템.
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