TW202115861A - 具有可程式設計邏輯裝置和動態隨機存取記憶體的接合半導體裝置及其形成方法 - Google Patents

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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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Abstract

一種半導體裝置及其形成方法。在實施例中，一種半導體裝置包括一第一半導體結構，且此第一半導體結構包括一可程式設計邏輯裝置、一靜態隨機存取記憶體(SRAM)單元的陣列以及一第一接合層，其中第一接合層包括多個第一接合接觸部。半導體裝置還包括一第二半導體結構，且此第二半導體結構包括一動態隨機存取記憶體(DRAM)單元的陣列以及一第二接合層，其中第二接合層包括多個第二接合接觸部。半導體裝置又包括一接合介面位於第一接合層和第二接合層之間，其中第一接合接觸部在接合介面處與第二接合接觸部接觸。

Description

具有可程式設計邏輯裝置和動態隨機存取記憶體的接合半導體裝置及其形成方法
本發明係關於一種半導體裝置及其形成方法，且特別係關於一種應用接合技術的半導體裝置及其形成方法。
場可程式設計閘極陣列（FPGA）是包含可程式設計邏輯區塊的陣列，其可重新程式設計積體電路。 場可程式設計閘極陣列（FPGA）晶片的應用受到其靈活性、硬體定時速度和可靠性以及並行性的影響。 場可程式設計閘極陣列（FPGA）為許多類型的電子設備的設計人員帶來了好處，包括智慧能源網、飛行器導航、汽車駕駛員輔助、醫療超聲和資料中心搜尋引擎。 如今，場可程式設計閘極陣列（FPGA）在另一個領域也日益受到關注，即應用於人工智慧（AI）的深度神經網路（DNN），諸如用於機器學習的大量資料的分析中。
本發明揭露了一種半導體裝置的實施例及其形成方法。
在一個示例中，一種半導體裝置包括一第一半導體結構，且此第一半導體結構包括一可程式設計邏輯裝置、一靜態隨機存取記憶體(SRAM)單元的陣列以及一第一接合層，其中第一接合層包括多個第一接合接觸部。半導體裝置還包括一第二半導體結構，且此第二半導體結構包括一動態隨機存取記憶體(DRAM)單元的陣列以及一第二接合層，其中第二接合層包括多個第二接合接觸部。半導體裝置還包括一接合介面位於第一接合層和第二接合層之間，其中第一接合接觸部在接合介面處與第二接合接觸部接觸。
在另一個示例中，揭露了一種用於形成半導體裝置的方法。形成多個第一半導體結構於一第一晶片上，其中第一半導體結構中的至少一個包括一可程式設計邏輯裝置、一靜態隨機存取記憶體 (SRAM)單元的陣列以及一第一接合層，且第一接合層包括多個第一接合接觸部；形成多個第二半導體結構於一第二晶片上，其中第二半導體結構中的至少一個包括一動態隨機存取記憶體(DRAM)單元的陣列以及一第二接合層，且第二接合層包括多個第二接合接觸部；以面對面的方式接合第一晶片和第二晶片，使得第一半導體結構中的至少一個接合到第二半導體結構中的至少一個，其中第一半導體結構的第一接合接觸部在接合介面處與第二半導體結構的第二接合接觸部接觸；以及將所接合的第一晶片和第二晶片切割成多個管芯，其中管芯中的至少一個包括所接合的第一半導體結構和第二半導體結構。
在又一示例中，形成多個第一半導體結構於一第一晶片上，其中第一半導體結構中的至少一個包括一可程式設計邏輯裝置、一靜態隨機存取記憶體 (SRAM)單元的陣列以及一第一接合層，且第一接合層包括多個第一接合接觸部；將第一晶片切割成多個第一管芯，使得第一管芯中的至少一個包括第一半導體結構中的至少一個；形成多個第二半導體結構於一第二晶片上，其中第二半導體結構中的至少一個包括一動態隨機存取記憶體 (DRAM)單元的陣列以及一第二接合層，且第二接合層包括多個第二接合接觸部；將第二晶片切割成多個第二管芯，使得第二管芯中的至少一個包括第二半導體結構中的至少一個；以及以面對面的方式接合第一管芯和第二管芯，使得第一半導體結構接合到第二半導體結構，其中第一半導體結構的第一接合接觸部在接合介面處與第二半導體結構的第二接合接觸部接觸。
儘管本文對具體的裝置配置進行討論，但是應當理解僅僅是為了說明本發明目的。相關領域的技術人員將認識到，在不脫離本發明的精神和範圍的情況下，可以使用其他配置。對於相關領域的技術人員顯而易見的是，本發明還可以用於各種其他應用中。
應當注意，說明書中對“一個實施例”、“實施例”、“示例實施例”、“一些實施例”等的引用指示所描述的實施例可包括特定特徵、結構或特性，但每個實施例可能不一定包括特定的特徵、結構或特性。此外，這些短語不一定指相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其它實施例來影響該特徵、結構和/或特性將在本領域技術人員的知識範圍內。
通常，可以至少部分地根據上下文中的用法來理解術語。例如是如本文所使用的術語“一個或多個”，至少部分取決於上下文，可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，諸如“一個”、“一、”或“該”之類的術語可以仍然至少部分取決於上下文被理解為傳達單數用法或傳達複數用法。另外，術語“基於”可以被理解為不一定旨在傳達一組排他性因素，而是可以替代地，仍然至少部分取決於上下文，允許不一定明確描述的其他因素的存在。
易於理解的是，本發明中的“在……上”、“在……上方”、以及“在……之上”的意思應當被以最寬的方式解釋，使得“在……上”不僅意指“直接在……（某物）上”，而且也包括“在……（某物）上”且其間具有中間特徵或層的意思，並且“在……上方”或“在……之上”不僅意指“在……（某物）上方”或“在……（某物）之上”的意思，而且也可以包括“在……（某物）上方”或“在……（某物）之上”，而其間沒有中間特徵或層（即直接在某物上）的意思。
此外，空間上的相對術語，諸如“在……之下”、“在……下方”、“下部的”、“在……上方”、“上部的”等於此可以用於易於描述，以描述如圖中所示的一個元件或特徵與別的元件（單個或多個）或特徵（單個或多個）的關係。除圖中描繪的方向之外，空間上的相對術語還意圖涵蓋使用或操作中裝置的不同方向。裝置可以另外地方向（旋轉90度或處於其它方向）並且可以同樣地相應解釋於此使用的空間上的相對描述符。
如於此使用，術語“基底”指一種材料，隨後的材料層要增加到此材料上。可以對基底自身進行圖案化。可以對增加到基底頂上的材料進行圖案化，或者增加到基底頂上的材料可以保持未被圖案化。此外，基底可以包括半導體材料，諸如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠、或藍寶石晶片的非導電材料構成。
如於此使用的，術語“層”指包括具有厚度的區域的材料部分。層可以在下覆或上覆結構的整個之上延伸，或可以具有比下覆或上覆結構的廣度小的廣度。此外，層可以是厚度小於同質或異質連續結構的厚度的該連續結構的區域。例如是層可以位於連續結構的頂部表面和底部表面之間的水平面的任何對之間，或位於連續結構的頂部表面和底部表面處的水平面的任何對之間。層可以水平地、垂直地、和/或沿著錐形表面延伸。基底可以是層，可以在其中包括一個或更多層，和/或可以在其上、其上方、和/或其下方具有一個或更多層。層可以包括多個層。例如是互連層可以包括一個或更多導體和接觸層（其中可形成互連線和/或過孔接觸部）和一個或更多介電層。
如於此使用的，術語“大約”指可以基於與半導體裝置相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值可以在例如該值的10-30%之內（例如是該值的±10%、±20%、或±30%）變化。
如本文所使用的，“晶片”是一塊半導體材料，用於將半導體裝置構建在其中和/或在其上，並且可以在被切割分成管芯前進行各種製程。
可程式設計邏輯裝置（Programmable Logic Device, PLD），特別是場可程式設計閘極陣列裝置（Field Programmable Gate Array, 場可程式設計閘極陣列（FPGA））的應用受限於其成本和運作頻率。因此，場可程式設計閘極陣列裝置（Field Programmable Gate Array, 場可程式設計閘極陣列（FPGA））的晶片需要消耗相對大的晶片面積而導致高成本和信號傳輸延遲（諸如來自金屬佈線的電阻-電容（RC）延遲），因而限制了運作頻率。
根據本發明的各種實施例提供一種半導體裝置，其具有集成在接合晶片上的可程式設計核心邏輯裝置、快取記憶體（cache）和主記憶體，以實現更高的運作頻率、更寬的資料頻寬、更低的功耗和更低的成本。本文揭露的半導體裝置可以包括具有可程式設計核心邏輯裝置和靜態隨機存取記憶體(SRAM)（例如作為快取記憶體）的第一半導體結構；以及具有動態隨機存取記憶體(DRAM)（例如作為主記憶體）的第二半導體結構，其中第二半導體結構經由大量的短距離垂直金屬互連而不是週邊分佈的長距離金屬佈線或甚至傳統的矽穿孔（TSV）接合到第一半導體結構。在一些實施例中，可程式設計核心邏輯裝置包括大量的可程式設計邏輯區塊，以提高晶片的面積利用效率，從而降低成本。
如此一來，由於來自可程式設計邏輯裝置晶片和動態隨機存取記憶體(DRAM)晶片中的可程式設計邏輯裝置的製程中較少交互影響以及已知的良好的混合接合良率，故可以以更高良率實現更短製造的週期時間。可程式設計邏輯裝置與動態隨機存取記憶體(DRAM)之間的更短連接距離（諸如從毫米級或釐米級到微米級），可以以更快的資料傳輸速率提高裝置性能，以更寬的頻寬提高可程式設計邏輯裝置核心邏輯效率，並提高系統速度。
第1A圖繪示本發明較佳實施例中半導體裝置的剖面示意圖。一半導體裝置100表示接合晶片的示例。半導體裝置100的元件（例如是可程式設計邏輯裝置（Programmable Logic Device, PLD）/靜態隨機存取記憶體(SRAM)和動態隨機存取記憶體(DRAM)）可以在不同基底上單獨形成，然後被結合以形成接合晶片。半導體裝置100可以包括一第一半導體結構102，此第一半導體結構102包括可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)單元的陣列。在一些實施例中，第一半導體結構102中的可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)單元陣列使用互補式金屬氧化物半導體（Complementary Metal-Oxide-Semiconductor, CMOS）技術。可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)單元陣列均可以以先進的邏輯製程來實現（例如是90 nm（奈米）、65 nm、45 nm、32 nm、28 nm、20 nm、16 nm、14 nm、10 nm、7nm、5nm、3nm、2nm等的技術節點）以獲得高速度。
可程式設計邏輯裝置是用於構建可重新配置的數位電路的電子元件，其在製造時具有未定義的功能，並且在製造後通過使用程式來進行程式設計（重新配置）。可程式設計邏輯裝置可以包括例如可程式設計邏輯陣列（PLA）、可程式設計陣列邏輯（PAL）、通用陣列邏輯（GAL）、複雜可程式設計邏輯裝置（CPLD）和場可程式設計閘極陣列（場可程式設計閘極陣列（FPGA））。
場可程式設計閘極陣列（FPGA）是一種積體電路，其可以由消費者或設計人員在製造後使用硬體描述語言（HDL）進行配置，即“現場可程式設計”。根據一些實施例，場可程式設計閘極陣列（FPGA）包括可程式設計邏輯區塊的陣列和可重新配置的互連的層次結構，此可重新配置的互連允許可程式設計邏輯區塊以不同的配置連接以實現不同的邏輯功能。可程式設計邏輯區塊，也稱為可配置邏輯區塊（CLB）、片或邏輯單元，是場可程式設計閘極陣列（FPGA）的基本邏輯單元，可以由兩個基本元件組成：觸發器和查閱資料表（LUT）。一些場可程式設計閘極陣列（FPGA）還包括固定功能邏輯區塊（例如是乘法器）、記憶體（例如是嵌入式隨機存取記憶體RAM）和輸入/輸出（I/O）區塊。
根據一些實施例，與處理器不同，場可程式設計閘極陣列（FPGA）本質上是真正並行的，因此不同的處理操作不必競爭相同的資源。每個獨立的處理任務可被分配給場可程式設計閘極陣列（FPGA）的專用部分，並且可以不受其它邏輯區塊的任何影響自主地作用。因而，根據一些實施例，當添加更多處理時，應用中的部分性能不受影響。在一些實施例中，與基於處理器的系統相比，場可程式設計閘極陣列（FPGA）的另一個好處是，應用邏輯是在硬體電路中實現的，而不是在作業系統（OS）、驅動程式和應用軟體上執行。
除了可程式設計邏輯裝置之外，其他處理單元（也稱為“邏輯電路”）也可以形成在第一半導體結構102中，諸如第二半導體結構104中的動態隨機存取記憶體(DRAM)的全部或一部分週邊電路。週邊電路（也稱為控制和感測電路）可以包括任何合適的數位、類比和/或混合信號電路用於促進動態隨機存取記憶體(DRAM)的操作。例如，週邊電路可以包括以下中的一個或多個：輸入/​​輸出緩衝器、解碼器（例如是行解碼器和列解碼器）、感測放大器或電路的任何主動或非主動元件（例如是電晶體、二極體、電阻器或電容器）。
靜態隨機存取記憶體(SRAM)被集成在邏輯電路（例如是可程式設計邏輯裝置和週邊電路）的同一基底上，允許更寬的匯流排和更高的操作速度，這也被稱為“管芯上靜態隨機存取記憶體(SRAM)”。靜態隨機存取記憶體(SRAM)的存儲控制器可以部分嵌入週邊電路。在一些實施例中，每個靜態隨機存取記憶體(SRAM)單元包括用於以正電荷或負電荷存儲資料的多個電晶體以及控制對其訪問的一個或多個電晶體。在一個示例中，每個靜態隨機存取記憶體(SRAM)單元具有六個電晶體（例如是金屬氧化物半導體場效電晶體（MOSFET）），例如是四個用於存儲資料的電晶體和兩個用於控制對資料的訪問的電晶體。靜態隨機存取記憶體(SRAM)單元可以不佔據邏輯電路（例如是可程式設計邏輯裝置和週邊電路）的區域中，因此不需要形成額外的空間。管芯上靜態隨機存取記憶體(SRAM)可以使半導體裝置100能夠實現高速操作，用作一個或多個快取記憶體（例如是指令快取記憶體或資料快取記憶體）和/或資料緩衝器。在一些實施例中，靜態隨機存取記憶體(SRAM)用於存儲資料集或在並行任務之間傳遞值。在一些實施例中，靜態隨機存取記憶體(SRAM)被用來支援可程式設計邏輯裝置的重程式設計，諸如場可程式設計閘極陣列（FPGA）的部分重新配置（PR），其在其餘的場可程式設計閘極陣列（FPGA）設計繼續起作用的同時動態地重配置場可程式設計閘極陣列（FPGA）的一部分。
半導體裝置100還可以包括一第二半導體結構104，其包括動態隨機存取記憶體(DRAM)單元的陣列。即，第二半導體結構104可以是動態隨機存取記憶體(DRAM)元件。動態隨機存取記憶體(DRAM)需要定期刷新記憶體單元。可以嵌入用於刷新動態隨機存取記憶體(DRAM)的存儲控制器作為上述週邊電路的另一示例。在一些實施例中，每個動態隨機存取記憶體(DRAM)單元包括用於以正電荷或負電荷存儲資料的電容器以及控制對其訪問的一個或多個電晶體。在一個示例中，每個動態隨機存取記憶體(DRAM)單元是一個電晶體、一個電容器（1T1C）單元。
如第1A圖所示，半導體裝置100還包括垂直位於第一半導體結構102和第二半導體結構104之間的一接合介面106。如下面詳細描述的，可以單獨地製造（並且在一些實施例中是並行的）第一和第二半導體結構102和104，使得製造第一和第二半導體結構102和104中的一個的加熱處理不限制製造第一和第二半導體結構102和104中的另一個的製程。此外，可以經接合介面106形成大量互連（例如是接合接觸部）以在第一半導體結構102和第二半導體結構104之間進行直接的、短距離（例如是微米級）的電連接，與電路板（諸如印刷電路板（PCB））上的長距離（例如是毫米或釐米級）晶片到晶片資料匯流排相反，從而消除了晶片介面延遲，並降低功耗且實現了高速I/O（輸出/輸入）輸送量。第二半導體結構104中的動態隨機存取記憶體(DRAM)與第一半導體結構102中的可程式設計邏輯裝置之間以及第二半導體結構104中的動態隨機存取記憶體(DRAM)與第一半導體結構102中的靜態隨機存取記憶體(SRAM)之間的資料傳輸可以經由跨接合介面106的互連（例如是接合接觸部）來執行。通過垂直連接第一和第二半導體結構102和104，可以減小晶片尺寸，並且可以提高記憶體單元密度。此外，作為“一體化”晶片，通過結合多個離散晶片（例如是可程式設計邏輯裝置和各種記憶體）為單一的接合晶片（例如是半導體裝置100），也可以實現更快的系統速度和更小的電路板（PCB）尺寸。
應當理解，堆疊的第一和第二半導體結構102和104的相對位置不受限制。第1B圖繪示本發明較佳實施例中另一半導體裝置的剖面示意圖。與第1A圖中的半導體裝置100（其中包括動態隨機存取記憶體(DRAM)單元的陣列的第二半導體結構104在包括可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)單元的陣列的第一半導體結構102上方）不同，在第1B圖的一半導體裝置101中，包括可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)單元的陣列的第一半導體結構102在包括動態隨機存取記憶體(DRAM)單元的陣列的第二半導體結構104上方。然而，根據一些實施例，接合介面106垂直形成於半導體裝置101中的第一和第二半導體結構102和104之間，並且第一和第二半導體結構102和104通過接合（例如是混合接合）垂直地結合。第二半導體結構104中的動態隨機存取記憶體(DRAM)和第一半導體結構102中的可程式設計邏輯裝置之間的資料傳輸以及第二半導體結構104中的動態隨機存取記憶體(DRAM)和第一半導體結構102中的靜態隨機存取記憶體(SRAM)之間的資料傳輸可以經由跨接合介面106的互連（例如是接合接觸部）來執行。
第2A圖繪示本發明較佳實施例中具有可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)的半導體結構的平面示意圖。一半導體結構200可以是第一半導體結構102的一個示例。半導體結構200可以在與靜態隨機存取記憶體(SRAM) 204相同的基底上包括一可程式設計邏輯裝置（PLD）202，並使用與靜態隨機存取記憶體(SRAM) 204相同的邏輯製程製造。可程式設計邏輯裝置（PLD）202可以包括PLA、PAL、GAL、CPLD、FPGA中的一個或多個，僅舉幾個例子。根據一些實施例，可程式設計邏輯裝置（PLD）202包括一個或多個場可程式設計閘極陣列（FPGA）核心，每個場可程式設計閘極陣列（FPGA）核心包括以陣列佈置的多個可程式設計邏輯區塊212。例如，每個可程式設計邏輯區塊212可以包括一個或多個LUT。一個或多個可程式設計邏輯區塊212可以被配置為單獨執行並處理任務。在一些實施例中，可程式設計邏輯裝置（PLD）202還包括I/O（輸出/輸入）區塊214。
靜態隨機存取記憶體(SRAM) 204可以設置在可程式設計邏輯裝置（PLD）202外部。例如，第2A圖繪示靜態隨機存取記憶體(SRAM) 204的示例性佈局，其中靜態隨機存取記憶體(SRAM)單元的陣列分佈在半導體結構200中的可程式設計邏輯裝置（PLD）202外部的多個獨立的區域中。也就是說，由靜態隨機存取記憶體(SRAM) 204形成的存儲模組可以被劃分為分佈在半導體結構200中的可程式設計邏輯裝置（PLD）202的外部的較小的記憶體區域。在一個示例中，記憶體區域的分佈可以基於接合接觸部的設計，例如是佔據沒有接合接觸部的面積。在另一個示例中，存儲區域的分佈可以是隨機的。結果，可以圍繞可程式設計邏輯裝置（PLD）202佈置更多的內部記憶體（例如是使用管芯上靜態隨機存取記憶體(SRAM)），而不佔用額外的晶片面積。
第2B圖繪示本發明較佳實施例中具有動態隨機存取記憶體(DRAM)和週邊電路的半導體結構的平面示意圖。一半導體結構201可以是第二半導體結構104的一個示例。半導體結構201可以在與一動態隨機存取記憶體(DRAM) 206的週邊電路相同的基底上包括動態隨機存取記憶體(DRAM) 206。半導體結構201可以包括用於控制和感測動態隨機存取記憶體(DRAM) 206的所有週邊電路，包括：例如是行解碼器208、列解碼器210和任何其他合適的裝置。第2B圖繪示週邊電路（例如是行解碼器208、列解碼器210）和動態隨機存取記憶體(DRAM) 206的示例性佈局，其中週邊電路（例如是行解碼器208、列解碼器210）和動態隨機存取記憶體(DRAM) 206形成在相同平面上的不同區域中。例如，週邊電路（例如是行解碼器208、列解碼器210）可以形成在動態隨機存取記憶體(DRAM) 206的外部。
應當理解，半導體結構200和201的佈局不限於第2A圖和第2B圖中的示例性佈局。在一些實施例中，動態隨機存取記憶體(DRAM) 206的週邊電路的一部分（例如是一個或多個行解碼器208、列解碼器210、以及任何其它合適的裝置）可以在具有可程式設計邏輯裝置（PLD）202和靜態隨機存取記憶體(SRAM) 204的半導體結構201中。即，根據一些其他實施例，動態隨機存取記憶體(DRAM) 206的週邊電路可以分佈在半導體結構200和201二者上。在一些實施例中，至少一些週邊電路（例如是行解碼器208、列解碼器210）和動態隨機存取記憶體(DRAM) 206（例如是動態隨機存取記憶體(DRAM)單元的陣列）堆疊在彼此之上，即在不同平面中。例如，可以在週邊電路的上方或下方形成動態隨機存取記憶體(DRAM) 206（例如是動態隨機存取記憶體(DRAM)單元的陣列），以進一步減小晶片尺寸。類似地，在一些實施例中， 可程式設計邏輯裝置（PLD）202和靜態隨機存取記憶體(SRAM) 204（例如是靜態隨機存取記憶體(SRAM)單元的陣列）的至少一部分堆疊在彼此之上，即在不同平面中。例如，可以在可程式設計邏輯裝置（PLD）202上方或下方形成靜態隨機存取記憶體(SRAM) 204（例如是靜態隨機存取記憶體(SRAM)單元的陣列），以進一步減小晶片尺寸。
第3A圖繪示本發明較佳實施例中具有可程式設計邏輯裝置、靜態隨機存取記憶體(SRAM)和週邊電路的半導體結構的平面示意圖。一半導體結構300可以是第一半導體結構102的一個示例。半導體結構300可以在與靜態隨機存取記憶體(SRAM) 204和週邊電路（例如是行解碼器208、列解碼器210）相同的基底上包括可程式設計邏輯裝置（PLD）202，並且使用與靜態隨機存取記憶體(SRAM) 204和週邊電路相同的邏輯製程來製造。可程式設計邏輯裝置（PLD）202可以包括PLA、PAL、GAL、CPLD、FPGA中的一個或多個，僅舉幾個例子。根據一些實施例，可程式設計邏輯裝置（PLD）202包括一個或多個場可程式設計閘極陣列（FPGA）核心，每個場可程式設計閘極陣列（FPGA）核心包括以陣列佈置的可程式設計邏輯區塊212。例如，每個可程式設計邏輯區塊212可以包括一個或多個LUT。在一些實施例中，可程式設計邏輯裝置（PLD）202還包括I/O（輸出/輸入）區塊214。
靜態隨機存取記憶體(SRAM) 204和週邊電路（例如是行解碼器208、列解碼器210）均可以設置在可程式設計邏輯裝置（PLD）202的外部。例如，第3A圖繪示出了靜態隨機存取記憶體(SRAM) 204的示例性佈局，其中靜態隨機存取記憶體(SRAM)單元的陣列分佈在半導體結構300中的可程式設計邏輯裝置（PLD）202外部的多個獨立的區域中。半導體結構300可以包括用於控制和感測動態隨機存取記憶體(DRAM) 206的所有週邊電路，包括例如行解碼器208、列解碼器210和任何其他合適的裝置。第3A圖繪示出了週邊電路（例如是行解碼器208、列解碼器210）的示例性佈局，其中，週邊電路（例如是行解碼器208、列解碼器210）和靜態隨機存取記憶體(SRAM) 204形成在相同平面上的可程式設計邏輯裝置（PLD）202外部的不同區域中。應當理解，在一些實施例中，至少一些週邊電路（例如是行解碼器208、列解碼器210）、靜態隨機存取記憶體(SRAM) 204（例如是靜態隨機存取記憶體(SRAM)單元的陣列）和可程式設計邏輯裝置（PLD）202堆疊在彼此之上，即在不同的平面中。例如，可以在週邊電路的上方或下方形成靜態隨機存取記憶體(SRAM) 204（例如是靜態隨機存取記憶體(SRAM)單元的陣列），以進一步減小晶片尺寸。
第3B圖繪示本發明較佳實施例中具有動態隨機存取記憶體(DRAM)的半導體結構的平面示意圖。一半導體結構301可以是第二半導體結構104的一個示例。經由將所有週邊電路（例如是行解碼器208、列解碼器210）移離半導體結構301（例如是移至半導體結構300），可以增大半導體結構301中的動態隨機存取記憶體(DRAM) 206的尺寸（例如是動態隨機存取記憶體(DRAM)單元的數量）。
第4A圖繪示本發明較佳實施例中半導體裝置的剖面示意圖。作為以上關於第1A圖描述的半導體裝置100的一個實施例，一半導體裝置400可包括一第一半導體結構402和堆疊在第一半導體結構402上的一第二半導體結構404的接合晶片。根據一些實施例，在第一和第二半導體結構402和404之間的一接合介面406處接合。如第4A圖所示，第一半導體結構402可以包括一基底408，其可以包括矽（例如是單晶矽，c-Si）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、矽覆絕緣（SOI）或任何其他合適的材料。
半導體裝置400的第一半導體結構402可以包括在基底408上方的一裝置層410。值得注意的是，第4A圖中增加了軸x和軸y，以進一步繪示出半導體裝置400中的元件的空間關係。基底408包括沿x方向（橫向或寬度方向）橫向延伸的兩個橫向表面（例如是頂表面和底表面）。如本文所使用的，一個元件（例如是層或裝置）是在半導體裝置（例如是半導體裝置400）的另一元件（例如是層或裝置）“上”、“上方”還是“下方”是當基底在y方向上位於半導體裝置的最低平面中時，在y方向（垂直方向或厚度方向）上相對於半導體裝置的基底（例如基底408）確定的。在全文中，採用了用於描述空間關係的相同概念。
在一些實施例中，裝置層410包括在基底408上的一可程式設計邏輯裝置412以及在基底408上且在可程式設計邏輯裝置412外部的一靜態隨機存取記憶體(SRAM)單元414的陣列。在一些實施例中，裝置層410還包括在基底408上並且在可程式設計邏輯裝置412的外部的一週邊電路416。例如，週邊電路416可以是用於控制和感測半導體裝置400的動態隨機存取記憶體(DRAM)的週邊電路的一部分或全部，以下作詳細描述。在一些實施例中，可程式設計邏輯裝置412包括形成可程式設計邏輯區塊（在某些情況下為任何I/O（輸出/輸入）區塊）的陣列的多個電晶體418，如以上詳細描述的。在一些實施例中，電晶體418還形成於用作例如半導體裝置400的快取記憶體和/或資料緩衝器的靜態隨機存取記憶體(SRAM)單元414的陣列。例如，靜態隨機存取記憶體(SRAM)單元414的陣列可以用作可程式設計邏輯裝置412的資料記憶體和/或內部指令記憶體。靜態隨機存取記憶體(SRAM)單元414的陣列可以分佈在第一半導體結構402中的多個獨立的區域中。在一些實施例中，電晶體418還形成於週邊電路416中，即任何合適的數位、類比和/或混合信號控制和感測電路，用於促進動態隨機存取記憶體(DRAM)的操作，此週邊電路可包括但不限於輸入/輸出緩衝器、解碼器（例如是行解碼器和列解碼器）以及感測放大器。
電晶體418可以形成在基底408“上”，其中電晶體418的全部或一部分形成在基底408中（例如是在基底408的頂表面下方）和/或直接在基底408上。隔離區（例如是淺溝槽隔離（STI））和摻雜區（例如是電晶體418的源極區和汲極區）也可以形成在基底408中。根據一些實施例，電晶體418高速運作，其具有先進的邏輯製程（例如是90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技術節點）。
在一些實施例中，半導體裝置400的第一半導體結構402還包括在裝置層410上方的一互連層420，以將電信號傳輸到可程式設計邏輯裝置412和靜態隨機存取記憶體(SRAM)單元414的陣列（以及週邊電路416，如果有的話），以及傳輸來自可程式設計邏輯裝置412和靜態隨機存取記憶體(SRAM)單元414的陣列（以及週邊電路416，如果有的話）的電信號。互連層420可以包括多個互連結構（在本文中也稱為“接觸部”），包括橫向互連線和垂直互連訪問（過孔）接觸部。如本文所用，術語“互連”可以寬廣地包括任何合適類型的互連，諸如中段（Middle-end of line, MEOL）互連和後端（Back-end of line, BEOL）互連。互連層420還可以包括一個或多個層間介電（ILD）層（也稱為“金屬層間介電（IMD）層”），其中可以形成互連線和過孔接觸部。即，互連層420可以包括多個ILD層中的互連線和過孔接觸部。互連層420中的互連線和過孔接觸部可以包括導電材料，此導電材料包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合。互連層420中的ILD層可以包括介電材料，此介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數（低k）介電層、或者其任何組合。在一些實施例中，裝置層410中的裝置通過互連層420中的互連彼此電連接。例如，靜態隨機存取記憶體(SRAM)單元414的陣列可以通過互連層420電連接至可程式設計邏輯裝置412。
如第4A圖所示，半導體裝置400的第一半導體結構402還可以包括在接合介面406處並且在互連層420和裝置層410（包括可程式設計邏輯裝置412和靜態隨機存取記憶體(SRAM)單元414的陣列）上方的一接合層422。接合層422可以包括多個接合接觸部424和電隔離接合接觸部424的介電層。接合接觸部424可包括導電材料，此導電材料包括但不限於W、Co、Cu、Al、矽化物或其任何組合。接合層422的其餘區域可以由介電層形成，此介電層包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電層或其任何組合。接合層422中的接合接觸部424和所圍繞的介電層可以用於混合接合。
類似地，如第4A圖所示，半導體裝置400的第二半導體結構404還可以包括在接合介面406處並且在第一半導體結構402的接合層422上方的一接合層426。接合層426可以包括多個接合接觸部428和電隔離接合接觸部428的介電層。接合接觸部428可以包括導電材料，此導電材料包括但不限於W、Co、Cu、Al、矽化物或其任何組合。可以用介電層來形成接合層426的其餘區域，此介電層包括但不限於氧化矽、氮化矽、氮氧化矽、低k個介電層或其任何組合。接合層426中的接合接觸部428和所圍繞的介電層可以用於混合接合。根據一些實施例，接合接觸部428在接合介面406處與接合接觸部424接觸。
如上所述，第二半導體結構404可以在接合介面406處以面對面的方式接合在第一半導體結構402的頂部上。在一些實施例中，作為混合接合（也稱為“金屬/介電層混合接合”）的結果，接合介面406設置在接合層422和426之間，混合接合是直接接合技術（例如是在表面之間形成接合，而無需使用中間層，諸如焊料或黏著劑），並且可以同時得到金屬-金屬接合和介電層-介電層接合。在一些實施例中，接合介面406是接合層422和接合層426相遇並接合的地方。實際上，接合介面406可以是具有一定厚度的層，其包括第一半導體結構402的接合層422的頂表面和第二半導體結構404的接合層426的底表面。
在一些實施例中，半導體裝置400的第二半導體結構404還包括在接合層426上方的一互連層430，以傳輸電信號。互連層430可以包括多個互連，諸如中段（MEOL）互連和後段（BEOL）互連。在一些實施例中，互連層430中的互連還包括局部互連，諸如位元線接觸部和字線接觸部。互連層430還可以包括一個或多個ILD層，其中可以形成互連線和過孔接觸部。互連層430中的互連線和過孔接觸部可以包括導電材料，此導電材料包括但不限於W、Co、Cu、Al、矽化物、或其任何組合。互連層430中的ILD層可以包括介電層材料，此介電層材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電層、或其任何組合。
半導體裝置400的第二半導體結構404還可以包括互連層430和接合層426上方的一裝置層432。在一些實施例中，裝置層432包括互連層430和接合層426上方的動態隨機存取記憶體(DRAM)單元450的陣列。在一些實施例中，每個動態隨機存取記憶體(DRAM)單元450包括動態隨機存取記憶體(DRAM)選擇電晶體436和電容器438。動態隨機存取記憶體(DRAM)單元450可以是由一個電晶體和一個電容器組成的1T1C單元。應當理解，動態隨機存取記憶體(DRAM)單元450可以具有任何合適的配置，諸如2T1C單元、3T1C單元等。在一些實施例中，動態隨機存取記憶體(DRAM)選擇電晶體436形成在一半導體層434“上”，其中動態隨機存取記憶體(DRAM)選擇電晶體436的全部或一部分形成在半導體層434中（例如是在半導體層434的頂表面下方）和/或直接在半導體層434上。隔離區（例如是STI）和摻雜區（例如是動態隨機存取記憶體(DRAM)選擇電晶體436的源極區和汲極區）也可以形成在半導體層434中。在一些實施例中，電容器438設置在動態隨機存取記憶體(DRAM)選擇電晶體436下方。根據一些實施例，每個電容器438包括兩個電極，其中之一電連接到相應的動態隨機存取記憶體(DRAM)選擇電晶體436的一個節點。根據一些實施例，每個動態隨機存取記憶體(DRAM)選擇電晶體436的另一個節點電連接到動態隨機存取記憶體(DRAM)的一位線440。每個電容器438的另一個電極可以電連接到一共用板442，例如共用接地。應當理解，動態隨機存取記憶體(DRAM)單元450的結構和配置不限於第4A圖中的示例並且可以包括任何合適的結構和配置。例如，電容器438可以是平面電容器、堆疊電容器、多鰭片電容器、圓柱電容器、溝槽電容器或基底板電容器。
在一些實施例中，第二半導體結構404還包括設置在裝置層432上方的半導體層434。半導體層434可以在動態隨機存取記憶體(DRAM)單元450的陣列上方並與動態隨機存取記憶體(DRAM)單元450的陣列接觸。半導體層434可以是薄化的基底，動態隨機存取記憶體(DRAM)選擇電晶體436形成在此基底上。在一些實施例中，半導體層434包括單晶矽。在一些實施例中，半導體層434可以包括多晶矽、非晶矽、SiGe、GaAs、Ge或任何其他合適的材料。半導體層434還可包括隔離區和摻雜區（例如是作為動態隨機存取記憶體(DRAM)選擇電晶體436的源極和汲極）。
如第4A圖所示，半導體裝置400的第二半導體結構404還可以在半導體層434上方包括一連接墊引出（pad-out）互連層444。連接墊引出互連層444可以在一個或多個ILD層中包括互連，例如是接觸連接墊446。可以在半導體層434的相對側形成連接墊引出互連層444和互連層430。在一些實施例中，連接墊引出互連層444中的互連可以在半導體裝置400和外部電路之間傳輸電信號，例如用於連接墊引出目的。
在一些實施例中，第二半導體結構404還包括一個或多個接觸部448，接觸部448延伸穿過半導體層434以電連接連接墊引出互連層444和互連層430和420。結果，可程式設計邏輯裝置412和靜態隨機存取記憶體(SRAM)單元414的陣列（和週邊電路416，如果有的話）可以通過互連層430和420以及接合接觸部428和424電連接到動態隨機存取記憶體(DRAM)單元450的陣列。此外，可程式設計邏輯裝置412、靜態隨機存取記憶體(SRAM)單元414的陣列和動態隨機存取記憶體(DRAM)單元450的陣列可以經由接觸部448和連接墊引出互連層444電連接到外部電路。
第4B圖繪示本發明較佳實施例中另一半導體裝置的剖面示意圖。作為以上關於第1B圖描述的半導體裝置101的一個示例，一半導體裝置401可包括一第二半導體結構403和堆疊在第二半導體結構403上的一第一半導體結構405的接合晶片。類似於以上在第4A圖中描述的半導體裝置400，半導體裝置401表示接合晶片的示例，其中包括可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)的第一半導體結構405和包括動態隨機存取記憶體(DRAM)的第二半導體結構403獨立形成並在一接合介面407處以面對面的方式接合。與以上在第4A圖中描述的半導體裝置400（其中包括可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)的第一半導體結構402在包括動態隨機存取記憶體(DRAM)的第二半導體結構404下方）不同， 第4B圖中的半導體裝置401包括設置在包括動態隨機存取記憶體(DRAM)的第二半導體結構403上方的包括可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)的第一半導體結構405。應當理解，半導體裝置400和401兩者的結構及製程（例如是材料、製造製程、功能等）的細節不再贅述。
半導體裝置401的第二半導體結構403可以包括一基底409和在基底409上方的一裝置層411。裝置層411可以包括在基底409上的動態隨機存取記憶體(DRAM)單元449的陣列。在一些實施例中，每個動態隨機存取記憶體(DRAM)單元449包括動態隨機存取記憶體(DRAM)選擇電晶體413和電容器415。動態隨機存取記憶體(DRAM)單元449可以是由一個電晶體和一個電容器組成的1T1C單元。應當理解，動態隨機存取記憶體(DRAM)單元449可以具有任何合適的配置，諸如2T1C單元、3T1C單元等。在一些實施例中，動態隨機存取記憶體(DRAM)選擇電晶體413形成在基底409“上”，其中動態隨機存取記憶體(DRAM)選擇電晶體413的全部或一部分形成在基底409中和/或直接在基底409上。在一些實施例中，電容器415設置在動態隨機存取記憶體(DRAM)選擇電晶體413上方。根據一些實施例，每個電容器415包括兩個電極，其中之一電連接到相應的動態隨機存取記憶體(DRAM)選擇電晶體413的一個節點。根據一些實施例，每個動態隨機存取記憶體(DRAM)選擇電晶體413的另一個節點電連接到動態隨機存取記憶體(DRAM)的一位線417。每個電容器415的另一個電極可以電連接到一共用板419，例如共用接地。應當理解，動態隨機存取記憶體(DRAM)單元449的結構和配置不限於第4B圖中的示例，並且可以包括任何合適的結構和配置。
在一些實施例中，半導體裝置401的第二半導體結構403還包括在裝置層411上方的一互連層421，以將電信號傳輸到動態隨機存取記憶體(DRAM)單元449的陣列和傳輸來自動態隨機存取記憶體(DRAM)單元449的陣列的電信號。互連層421可以包括多個互連，包括互連線和過孔接觸部。在一些實施例中，互連層421中的互連還包括局部互連，諸如位元線接觸部和字線接觸部。在一些實施例中，半導體裝置401的第二半導體結構403還包括在接合介面407處並且在互連層421和裝置層411上方的一接合層423。接合層423可以包括多個接合接觸部425以及圍繞並電隔離接合接觸部425的介電層。
如第4B圖所示，半導體裝置401的第一半導體結構405包括在接合介面407處且在接合層423上方的另一接合層451。接合層451可以包括多個接合接觸部427以及圍繞並電隔離接合接觸部427的介電層。根據一些實施例，接合接觸部427在接合介面407處與接合接觸部425接觸。在一些實施例中，半導體裝置401的第一半導體結構405還包括在接合層451上方的一互連層429，以傳輸電信號。互連層429可以包括多個互連，包括互連線和過孔接觸部。
半導體裝置401的第一半導體結構405還可以包括在互連層429和接合層451上方的一裝置層431。在一些實施例中，裝置層431包括在互連層429和接合層451上方的一可程式設計邏輯裝置435，以及在互連層429和接合層451上方且在可程式設計邏輯裝置435外部的靜態隨機存取記憶體(SRAM)單元437的陣列。在一些實施例中，裝置層431還包括在互連層429和接合層451上方且在可程式設計邏輯裝置435外部的一週邊電路439。例如，週邊電路439可以是用於控制和感測動態隨機存取記憶體(DRAM)單元449的陣列的週邊電路的一部分或全部。在一些實施例中，裝置層431中的裝置通過互連層429中的互連彼此電連接。例如，靜態隨機存取記憶體(SRAM)單元437的陣列可以通過互連層429電連接到可程式設計邏輯裝置435。
在一些實施例中，可程式設計邏輯裝置435包括形成可程式設計邏輯區塊（在某些情況下為任何I/O（輸出/輸入）區塊）的陣列的多個電晶體441，如上面詳細描述的。電晶體441可以形成在一半導體層433“上”，其中電晶體441的全部或一部分形成在半導體層433中和/或直接形成在半導體層433上。隔離區（例如是STI）和摻雜區（例如是電晶體441的源極區和汲極區）也可以形成在半導體層433中。電晶體441可以形成靜態隨機存取記憶體(SRAM)單元437的陣列（和週邊電路439，如果有的話）。根據一些實施例，電晶體441為高速運作，具有先進的邏輯製程（例如是90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技術節點）。
在一些實施例中，第一半導體結構405還包括設置在裝置層431上方的半導體層433。半導體層433可以在可程式設計邏輯裝置435和靜態隨機存取記憶體(SRAM)單元437的陣列上方並與可程式設計邏輯裝置435和靜態隨機存取記憶體(SRAM)單元437的陣列接觸。半導體層433可以是薄化的基底，電晶體441形成在此基底上。在一些實施例中，半導體層433包括單晶矽。在一些實施例中，半導體層433可以包括多晶矽、非晶矽、SiGe、GaAs、Ge或任何其他合適的材料。半導體層433還可包括隔離區和摻雜區。
如第4B圖所示，半導體裝置401的第一半導體結構405還可以包括半導體層433上方的一連接墊引出互連層443。連接墊引出互連層443可以在一個或多個ILD層中包括互連結構，例如是接觸連接墊445。在一些實施例中，連接墊引出互連層443中的互連結構可以在半導體裝置401與外部電路之間傳輸電信號，例如是用於連接墊引出目的。在一些實施例中，第一半導體結構405還包括延伸穿過半導體層433的一個或多個接觸部447，以電連接連接墊引出互連層443和互連層429和421。因此，可程式設計邏輯裝置435和靜態隨機存取記憶體(SRAM)單元437的陣列（和週邊電路439，如果有的話）也可以通過互連層429和421以及接合接觸部427和425電連接到動態隨機存取記憶體(DRAM)單元449的陣列。此外，可程式設計邏輯裝置435、靜態隨機存取記憶體(SRAM)單元437的陣列和動態隨機存取記憶體(DRAM)單元449的陣列可以通過接觸部447和連接墊引出互連層443電連接到外部電路。
第5A圖繪示本發明較佳實施例中又一半導體裝置的剖面示意圖。與以上在第4圖中描述的半導體裝置400類似，一半導體裝置500表示接合晶片的示例，此接合晶片包括：具有一可程式設計邏輯裝置512和靜態隨機存取記憶體(SRAM)單元514的陣列的一第一半導體結構502；以及在第一半導體結構502上方的具有動態隨機存取記憶體(DRAM)單元536的陣列的一第二半導體結構504。與以上在第4A圖中描述的半導體裝置400（其中週邊電路416在第一半導體結構402中而不在第二半導體結構404中）不同，一週邊電路538形成在第二半導體結構504中，動態隨機存取記憶體(DRAM)單元536的陣列形成在第二半導體結構504中。與以上在第4A圖中描述的半導體裝置400類似，半導體裝置500的第一和第二半導體結構502和504在一接合介面506處以面對面的方式接合，如第5A圖所示。應當理解，以下不再贅述半導體裝置400和500二者的結構及製程（例如是材料、製造製程、功能等）的細節。
半導體裝置500的第一半導體結構502可以包括在一基底508上方的一裝置層510。在一些實施例中，裝置層510包括在基底508上的可程式設計邏輯裝置512，以及在基底508上且在可程式設計邏輯裝置512外部的靜態隨機存取記憶體(SRAM)單元514的陣列。在一些實施例中，可程式設計邏輯裝置512包括形成可程式設計邏輯區塊（在某些情況下為任何I/O（輸出/輸入）區塊）的陣列的多個電晶體518，如以上詳細描述的。在一些實施例中，電晶體518還形成靜態隨機存取記憶體(SRAM)單元514的陣列，其用作例如半導體裝置500的快取記憶體和/或資料緩衝器。
在一些實施例中，半導體裝置500的第一半導體結構502還包括在裝置層510上方的一互連層520，以向可程式設計邏輯裝置512和靜態隨機存取記憶體(SRAM)單元514的陣列傳輸電信號和傳輸來自可程式設計邏輯裝置512和靜態隨機存取記憶體(SRAM)單元514的陣列的電信號。互連層520可以包括多個互連結構，包括互連線和過孔接觸部。在一些實施例中，半導體裝置500的第一半導體結構502還包括在接合介面506處並且在互連層520和裝置層510（包括可程式設計邏輯裝置512和靜態隨機存取記憶體(SRAM)單元陣列514）上方的一接合層522。接合層522可以包括多個接合接觸部524以及圍繞並電隔離接合接觸部524的介電層。
類似地，如第5A圖所示，半導體裝置500的第二半導體結構504還可以包括在接合介面506處並且在第一半導體結構502的接合層522上方的一接合層526。接合層526可以包括多個接合接觸部528和電隔離接合接觸部528的介電層。根據一些實施例，接合接觸部528在接合介面506處與接合接觸部524接觸。在一些實施例中，半導體裝置500的第二半導體結構504還包括在接合層526上方的一互連層530，以傳輸電信號。互連層530可以包括多個互連結構，包括互連線和過孔接觸部。
半導體裝置500的第二半導體結構504還可以包括在互連層530和接合層526上方的一裝置層532。在一些實施例中，裝置層532包括在互連層530和接合層526上方的動態隨機存取記憶體(DRAM)單元536的陣列。在一些實施例中，每個動態隨機存取記憶體(DRAM)單元536包括動態隨機存取記憶體(DRAM)選擇電晶體540和電容器542。動態隨機存取記憶體(DRAM)單元536可以是由一個電晶體和一個電容器組成的1T1C單元。應當理解，動態隨機存取記憶體(DRAM)單元536可以具有任何合適的配置，諸如2T1C單元、3T1C單元等。在一些實施例中，動態隨機存取記憶體(DRAM)選擇電晶體540形成在一半導體層534“上”，其中動態隨機存取記憶體(DRAM)選擇電晶體540的全部或一部分形成在半導體層534中（例如是在半導體層534的頂表面下方）和/或直接在半導體層534上。隔離區（例如是STI）和摻雜區（例如是動態隨機存取記憶體(DRAM)選擇電晶體540的源極區和汲極區）也可以形成在半導體層534中。在一些實施例中，電容器542設置在動態隨機存取記憶體(DRAM)選擇電晶體540下方。根據一些實施例，每個電容器542包括兩個電極，其中之一電連接到相應的動態隨機存取記憶體(DRAM)選擇電晶體540的一個節點。根據一些實施例，每個動態隨機存取記憶體(DRAM)選擇電晶體540的另一個節點電連接到動態隨機存取記憶體(DRAM)的一位線544。每個電容器542的另一個電極可以電連接到一共用板546，例如共用接地。應當理解，動態隨機存取記憶體(DRAM)單元536的結構和配置不限於第5A圖中的示例並且可以包括任何合適的結構和配置。
在一些實施例中，裝置層532還包括在互連層530和接合層526上方並且在動態隨機存取記憶體(DRAM)單元536的陣列外部的一週邊電路538。例如，週邊電路538可以是用於控制和感測動態隨機存取記憶體(DRAM)單元536的陣列的週邊電路的一部分或全部。在一些實施例中，週邊電路538包括多個電晶體548，且多個電晶體形成任何合適的數位、類比和/或混合信號控制和感測電路，用於促進動態隨機存取記憶體(DRAM)單元536的陣列的操作，其中週邊電路包括但不限於輸入/輸出緩衝器、解碼器（例如是行解碼器和列解碼器）以及感測放大器。週邊電路538和動態隨機存取記憶體(DRAM)單元536的陣列可以通過互連層530的互連電連接。
在一些實施例中，第二半導體結構504還包括設置在裝置層532上方的半導體層534。半導體層534可以在動態隨機存取記憶體(DRAM)單元536的陣列上方並與動態隨機存取記憶體(DRAM)單元536的陣列接觸。半導體層534可以是薄化的基底，電晶體548和動態隨機存取記憶體(DRAM)選擇電晶體540形成在此基底上。在一些實施例中，半導體層534包括單晶矽。在一些實施例中，半導體層534可以包括多晶矽、非晶矽、SiGe、GaAs、Ge或任何其他合適的材料。半導體層534還可以包括隔離區和摻雜區。
如第5A圖所示，半導體裝置500的第二半導體結構504還可以包括半導體層534上方的一連接墊引出互連層550。連接墊引出互連層550在一個或多個層間介電（ILD）層中包括互連結構，例如是接觸連接墊552。在一些實施例中，連接墊引出互連層550中的互連結構可以在半導體裝置500與外部電路之間傳輸電信號，例如是用於連接墊引出目的。在一些實施例中，第二半導體結構504還包括一個或多個接觸部554，其中接觸部554延伸穿過半導體層534以電連接連接墊引出互連層550和互連層530和520。因此，可程式設計邏輯裝置512和靜態隨機存取記憶體(SRAM)單元514的陣列可以經由互連層530和520以及接合接觸部528和524電連接到動態隨機存取記憶體(DRAM)單元536的陣列。此外，可程式設計邏輯裝置512、靜態隨機存取記憶體(SRAM)單元514的陣列和動態隨機存取記憶體(DRAM)單元536的陣列可以經由接觸部554和連接墊引出互連層550電連接到外部電路。
第5B圖繪示本發明較佳實施例中又一半導體裝置的剖面示意圖。作為以上關於第1B圖描述的半導體裝置101的一個示例，一半導體裝置501是包括一第二半導體結構503和堆疊在第二半導體結構503上的一第一半導體結構505的接合晶片。類似於以上在第5A圖中描述的半導體裝置500，半導體裝置501表示接合晶片的示例，其中包括可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)的第一半導體結構505和包括週邊電路和動態隨機存取記憶體(DRAM)的第二半導體結構503單獨個別形成並且在一接合介面507處以面對面的方式接合。不同於以上在第5圖中描述的半導體裝置500（其中包括可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)的第一半導體結構502在包括週邊電路和動態隨機存取記憶體(DRAM)的第二半導體結構504下方），第5B圖中的半導體裝置501包括設置在包括週邊電路和動態隨機存取記憶體(DRAM)的第二半導體結構503上方的包括可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)的第一半導體結構505。應當理解，半導體裝置500和501二者的結構及製程（例如是材料、製造製程、功能等）的細節不再贅述。
半導體裝置501的第二半導體結構503可以包括一基底509和基底509上方的一裝置層511。裝置層511可以包括在基底509上的動態隨機存取記憶體(DRAM)單元513的陣列。在一些實施例中，每個動態隨機存取記憶體(DRAM)單元513包括動態隨機存取記憶體(DRAM)選擇電晶體517和電容器519。動態隨機存取記憶體(DRAM)單元513可以是由一個電晶體和一個電容器組成的1T1C單元。應當理解，動態隨機存取記憶體(DRAM)單元513可以具有任何合適的配置，諸如2T1C單元、3T1C單元等。在一些實施例中，動態隨機存取記憶體(DRAM)選擇電晶體517形成在基底509“上”，其中動態隨機存取記憶體(DRAM)選擇電晶體517的全部或一部分形成在基底509中和/或直接在基底509上。在一些實施例中，電容器519設置在動態隨機存取記憶體(DRAM)選擇電晶體517上方。根據一些實施例，每個電容器519包括兩個電極，其中之一電連接到相應的動態隨機存取記憶體(DRAM)選擇電晶體517的一個節點。根據一些實施例，每個動態隨機存取記憶體(DRAM)選擇電晶體517的另一個節點電連接到動態隨機存取記憶體(DRAM)的一位線521。每個電容器519的另一個電極可以電連接到一共用板523，例如共用接地。應當理解，動態隨機存取記憶體(DRAM)單元513的結構和配置不限於第5B圖中的示例，並且可以包括任何合適的結構和配置。
在一些實施例中，裝置層511還包括在基底509上並且在動態隨機存取記憶體(DRAM)單元513的陣列外部的一週邊電路515。例如，週邊電路515可以是用於控制和感測動態隨機存取記憶體(DRAM)單元513的陣列的週邊電路的一部分或全部。在一些實施例中，週邊電路515包括多個電晶體525，且此些電晶體形成任何合適的數位、類比和/或混合信號控制和感測電路，用於促進動態隨機存取記憶體(DRAM)單元513的陣列的操作，而週邊電路包括但不限於輸入/輸出緩衝器、解碼器（例如是行解碼器和列解碼器）和感測放大器。
在一些實施例中，半導體裝置501的第二半導體結構503還包括在裝置層511上方的一互連層527，以將電信號傳輸到動態隨機存取記憶體(DRAM)單元513的陣列和傳輸來自動態隨機存取記憶體(DRAM)單元513的陣列的電信號。互連層527可以包括多個互連結構，包括互連線和過孔接觸部。在一些實施例中，互連層527中的互連結構還包括局部互連，諸如位元線接觸部和字線接觸部。週邊電路515和動態隨機存取記憶體(DRAM)單元513的陣列可以通過互連層527的互連電連接。在一些實施例中，半導體裝置501的第二半導體結構503還包括在接合介面507處並且在互連層527和裝置層511上方的一接合層529。接合層529可以包括多個接合接觸部531和圍繞並電隔離接合接觸部531的介電層。
如第5B圖所示，半導體裝置501的第一半導體結構505包括在接合介面507處並且在接合層529上方的另一接合層533。接合層533可以包括多個接合接觸部535以及圍繞並電隔離接合接觸部535的介電層。根據一些實施例，接合接觸部535在接合介面507處與接合接觸部531接觸。在一些實施例中，半導體裝置501的第一半導體結構505還包括在接合層533上方的一互連層537，以傳輸電信號。互連層537可以包括多個互連結構，包括互連線和過孔接觸部。
半導體裝置501的第一半導體結構505還可以包括在互連層537和接合層533上方的一裝置層539。在一些實施例中，裝置層539包括在互連層537和接合層533上方的一可程式設計邏輯裝置543，以及在互連層537和接合層533上方並且在可程式設計邏輯裝置543外部的靜態隨機存取記憶體(SRAM)單元545的陣列。在一些實施例中，裝置層539中的裝置通過互連層537中的互連彼此電連接。例如，靜態隨機存取記憶體(SRAM)單元545的陣列可以通過互連層537電連接到可程式設計邏輯裝置543。
在一些實施例中，可程式設計邏輯裝置543包括形成可程式設計邏輯區塊（和在某些情況下的I/O（輸出/輸入）區塊）的陣列的多個電晶體547。電晶體547可以形成在一半導體層541“上”，其中，電晶體547的全部或一部分形成在半導體層541中和/或直接形成在半導體層541上。隔離區（例如是淺溝渠隔離（STI）區）和摻雜區（例如是電晶體547的源極區和汲極區）也可以形成在半導體層541中。電晶體547也可以形成靜態隨機存取記憶體(SRAM)單元545的陣列。根據一些實施例，電晶體547為高速運作且具有先進的邏輯製程（例如是90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等技術節點）。
在一些實施例中，第一半導體結構505還包括設置在裝置層539上方的半導體層541。半導體層541可以在可程式設計邏輯裝置543和靜態隨機存取記憶體(SRAM)單元545的陣列上方並與可程式設計邏輯裝置543和靜態隨機存取記憶體(SRAM)單元545的陣列接觸。半導體層541可以是薄化的基底，電晶體547形成在此基底上。在一些實施例中，半導體層541包括單晶矽。在一些實施例中，半導體層541可以包括多晶矽、非晶矽、SiGe、GaAs、Ge或任何其他合適的材料。半導體層541也可以包括隔離區和摻雜區。
如第5B圖所示，半導體裝置501的第一半導體結構505還可以包括半導體層541上方的一連接墊引出互連層549。連接墊引出互連層549在一個或多個層間介電（ILD）層中包括互連結構，例如是接觸連接墊551。在一些實施例中，連接墊引出互連層549中的互連可以在半導體裝置501和外部電路之間傳輸電信號，例如是出於連接墊引出目的。在一些實施例中，第一半導體結構505還包括一個或多個接觸部553，接觸部553延伸穿過半導體層541以電連接連接墊引出互連層549和互連層537和527。因此，可程式設計邏輯裝置543和靜態隨機存取記憶體(SRAM)單元545的陣列可以通過互連層537和527以及接合接觸部535和531電連接到動態隨機存取記憶體(DRAM)單元513的陣列。此外，可程式設計邏輯裝置543、靜態隨機存取記憶體(SRAM)單元545的陣列和動態隨機存取記憶體(DRAM)單元513的陣列可以通過接觸部553和連接墊引出互連層549電連接到外部電路。
第6A-6B圖繪示本發明較佳實施例中用於形成具有可程式設計邏輯裝置、靜態隨機存取記憶體(SRAM)和週邊電路的半導體結構的製程剖面示意圖。第7A-7C圖繪示本發明較佳實施例中用於形成具有動態隨機存取記憶體(DRAM)和週邊電路的半導體結構的製程剖面示意圖。第8A-8B圖繪示本發明較佳實施例中形成半導體裝置的製程剖面示意圖。第9A-9C圖繪示本發明較佳實施例中對半導體結構進行接合和切割（dicing）的製程示意圖。第10A-10C圖繪示本發明較佳實施例中對半導體結構進行切割和接合的製程示意圖。第11圖繪示本發明較佳實施例中形成半導體裝置的方法流程圖。第12圖繪示本發明較佳實施例中另一形成半導體裝置的方法流程圖。第6A圖、第6B圖、第7A-7C圖、第8A-8B圖、第9A-9C圖、第10A-10C圖、第11圖和第12圖中描繪的半導體裝置的示例包括第4A圖、第4B圖、第5A圖和第5B圖中分別描繪的半導體裝置400、401、500、501，並將一起描述第6A圖、第6B圖、第7A-7C圖、第8A-8B圖、第9A-9C圖、第10A-10C圖、第11圖和第12圖。應當理解，一方法1100和一方法1200中繪示的操作僅為二實施方法，並且也可以在任何所示操作之前、之後或之間執行其他操作。此外，一些操作可以同時執行，或者以與第11圖和第12圖所示不同的順序執行。
如第6A圖和第6B圖中描繪的，形成第一半導體結構，且此第一半導體結構包括可程式設計邏輯裝置、靜態隨機存取記憶體(SRAM)單元的陣列、週邊電路以及包括多個第一接合接觸部的第一接合層。如第7A-7C圖中描繪的，形成第二半導體結構，且此第二半導體結構包括動態隨機存取記憶體(DRAM)單元的陣列、週邊電路以及包括多個第二接合接觸部的第二接合層。如第8A圖和第8B圖中描繪的，第一半導體結構和第二半導體結構以面對面的方式接合，使得第一接合接觸部在接合介面處與第二接合接觸部接觸。
參照第11圖，方法1100在一操作1102處開始，其中在第一晶片上形成多個第一半導體結構。第一半導體結構中的至少一個包括可程式設計邏輯裝置、靜態隨機存取記憶體(SRAM)單元的陣列以及包括多個第一接合接觸部的第一接合層。第一晶片可以是矽晶片。在一些實施例中，為了形成多個第一半導體結構，在第一晶片上形成可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)單元的陣列。在一些實施例中，為了形成可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)單元的陣列，在第一晶片上形成多個電晶體。在一些實施例中，為了形成多個第一半導體結構，還在第一晶片上形成動態隨機存取記憶體(DRAM)單元的陣列的週邊電路。
如第9A圖所示，在一第一晶片902上形成多個第一半導體結構906。第一晶片902可包括由分割線隔開的多個畫面（shot）。根據一些實施例，第一晶片902的每個畫面包括一個或多個第一半導體結構906。第6A圖和第6B圖繪示出了第一半導體結構906的形成的一個示例。
如第6A圖所示，在一矽基底602（作為第一晶片902的一部分，例如是矽晶片）上形成多個電晶體604。電晶體604可以通過多個製程形成。此製程包括但不限於黃光微影、乾/濕蝕刻、薄膜沉積、熱生長、摻雜、化學機械研磨（CMP）、以及任何其他合適的製程。在一些實施例中，通過離子摻雜和/或熱擴散在矽基底602中形成摻雜區，其例如用作電晶體604的源極區和/或汲極區。在一些實施例中，隔離區（例如是淺溝渠隔離（STI）區）也通過乾/濕蝕刻和薄膜沉積形成在矽基底602中。電晶體604可以在矽基底602上形成一裝置層606。在一些實施例中，裝置層606包括一可程式設計邏輯裝置608、靜態隨機存取記憶體(SRAM)單元610的陣列以及一週邊電路612。
方法1100進行到一操作1104，如第11圖所示，其中在可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)單元的陣列上方形成第一互連層。第一互連層可以在一個或多個層間介電（ILD）層中包括第一多個互連結構。如第6B圖所示，可以在包括可程式設計邏輯裝置608和靜態隨機存取記憶體(SRAM)單元610的陣列的裝置層606上方形成一互連層614。互連層614可以包括多個層間介電（ILD）層中的中段（MEOL）和/或後段（BEOL）的互連，以與裝置層606進行電連接。在一些實施例中，互連層614包括多個ILD層和在多個製程中形成於其中的互連結構。例如，互連層614中的互連結構可以包括經由一個或多個薄膜沉積製程沉積的導電材料，且此薄膜沉積製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、電鍍、化學鍍或其任何組合。形成互連結構的製程還可以包括黃光微影、化學機械研磨（CMP）、乾/濕蝕刻或任何其他合適的製程。ILD層可以包括通過一個或多個薄膜沉積製程沉積的介電層材料，且薄膜沉積製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、或其任何組合。可以將第6B圖中所示的ILD層和互連結構統稱為互連層614。
方法1100進行到一操作1106，如第11圖所示，其中在第一互連層上方形成第一接合層。第一接合層可以包括多個第一接合接觸部。如第6B圖所示，在互連層614上方形成一接合層616。接合層616可以包括由介電層圍繞的多個接合接觸部618。在一些實施例中，經由一個或多個薄膜沉積製程將介電層層沉積在互連層614的頂表面上，且此薄膜沉積製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。然後可以經由使用圖案化製程（例如是介電層中的介電層材料的黃光微影和乾/濕蝕刻），首先圖案化介電層以形成穿過介電層的接觸孔，形成接合接觸部618於接觸孔中，以使接合接觸部618穿過介電層並且與互連層614中的互連結構接觸。接觸孔可以填充有導體（例如是銅）。在一些實施例中，填充接觸孔包括在沉積導體之前沉積阻擋層、附著層和/或晶種層。
方法1100進行到一操作1108，如第11圖所示，其中在第二晶片上形成多個第二半導體結構。第二半導體結構中的至少一個包括動態隨機存取記憶體(DRAM)單元的陣列和包括多個第二接合接觸部的第二接合層。第二晶片可以是矽晶片。在一些實施例中，為了形成多個第二半導體結構，在第二晶片上形成動態隨機存取記憶體(DRAM)單元的陣列。在一些實施例中，為了形成動態隨機存取記憶體(DRAM)單元的陣列，多個電晶體形成在第二晶片上，並且多個電容器形成在至少一些電晶體上方並與至少一些電晶體接觸。在一些實施例中，為了形成多個第二半導體結構，還在第二晶片上形成動態隨機存取記憶體(DRAM)單元的陣列的週邊電路。
如第9A圖所示，在一第二晶片904上形成多個第二半導體結構908。第二晶片904可包括由分割線隔開的多個畫面。根據一些實施例，第二晶片904的每個畫面包括一個或多個第二半導體結構908。第7A-7C圖繪示出了第二半導體結構908形成的一個示例。
如第7A圖所示，在一矽基底702上形成多個電晶體704（作為第二晶片904，例如是矽晶片，的一部分）。電晶體704可以經由多個製程形成。此製程包括但不限於黃光微影、乾/濕蝕刻、薄膜沉積、熱生長、摻雜、化學機械研磨（CMP）、以及任何其他合適的製程。在一些實施例中，通過離子摻雜和/或熱擴散在矽基底702中形成摻雜區，其用作例如是電晶體704的源極區和/或汲極區。在一些實施例中，還經由乾/濕蝕刻和薄膜沉積在矽基底702中形成隔離區（例如是淺溝渠隔離（STI）區）。
如第7B圖所示，多個電容器706形成在電晶體704（即，動態隨機存取記憶體(DRAM)選擇電晶體）中的至少一些電晶體上方並與電晶體704（即，動態隨機存取記憶體(DRAM)選擇電晶體）中的至少一些電晶體接觸。每個電容器706可以經由蝕刻微影技術被圖案化以與相應的動態隨機存取記憶體(DRAM)選擇電晶體對準，以形成1T1C記憶體單元，例如是經由將電容器706的一個電極與相應的動態隨機存取記憶體(DRAM)選擇電晶體的一個節點電連接。在一些實施例中，還形成位線707和一共用板709，以電連接動態隨機存取記憶體(DRAM)選擇電晶體和電容器706。電容器706可以通過多個製程形成，且此些製程包括但不限於黃光微影、乾/濕蝕刻、薄膜沉積、熱生長、摻雜、化學機械研磨（CMP）、以及任何其他合適的製程。從而形成包括動態隨機存取記憶體(DRAM)單元710（每個具有動態隨機存取記憶體(DRAM)選擇電晶體和電容器706）的陣列和週邊電路711（具有除了動態隨機存取記憶體(DRAM)選擇電晶體以外的電晶體704）的一裝置層708。
方法1100進行到一操作1110，如第11圖所示，其中在動態隨機存取記憶體(DRAM)單元的陣列上方形成第二互連層。第二互連層可以在一個或多個ILD層中包括第二多個互連結構。如第7C圖所示，可以在動態隨機存取記憶體(DRAM)單元710的陣列上方形成一互連層714。互連層714可以包括多個ILD層中的中段（MEOL）和/或後段（BEOL）的互連，以與動態隨機存取記憶體(DRAM)單元710的陣列（和週邊電路711，如果有的話）進行電連接。在一些實施例中，互連層714包括多個ILD層和以多個形成於其中的互連結構。例如，互連層714中的互連結構可以包括經由一個或多個薄膜沉積製程沉積的導電材料，且此薄膜沉積製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、電鍍、化學鍍或其任何組合。形成互連結構的製程還可以包括黃光微影、化學機械研磨（CMP）、乾/濕蝕刻或任何其他合適的製程。ILD層可以包括通過一個或多個薄膜沉積製程沉積的介電層材料，且此薄膜沉積製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、或其任何組合。可以將第7C圖中所示的ILD層和互連結構統稱為互連層714。
方法1100進行到一操作1112，如第11圖所示，其中在第二互連層上方形成第二接合層。第二接合層可以包括多個第二接合接觸部。如第7C圖所示，在互連層714上方形成一接合層716。接合層716可以包括由介電層圍繞的多個接合接觸部718。在一些實施例中，介電層通過一個或多個薄膜沉積製程沉積在互連層714的頂表面上，且此薄膜沉積製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。然後，可以經由使用圖案化製程（例如是介電層中的介電層材料的黃光微影和乾/濕蝕刻），首先圖案化介電層以形成穿過介電層的接觸孔，形成接合接觸部718於接觸孔中，以使接合接觸部718穿過介電層並且與互連層714中的互連結構接觸。接觸孔可以填充有導體（例如是銅）。在一些實施例中，填充接觸孔包括在沉積導體之前沉積附著層、阻擋層、和/或晶種層。
方法1100進行到一操作1114，如第11圖所示，其中以面對面的方式接合第一晶片和第二晶片，使得第一半導體結構中的至少一個被接合到第二半導體結構的至少一個。第一半導體結構的第一接合接觸部在接合介面處與第二半導體結構的第二接合接觸部接觸。接合可以是混合接合。在一些實施例中，在接合之後，第二半導體結構在第一半導體結構上方。在一些實施例中，在接合之後，第一半導體結構在第二半導體結構上方。
如第9B圖所示，第一晶片902和第二晶片904以面對面的方式接合，使得第一半導體結構906中的至少一個在一接合介面909處接合到第二半導體結構908中的至少一個。雖然如第9B圖所示，在接合之後第一晶片902在第二晶片904上方，但是應當理解，在一些實施例中，在接合之後第二晶片904可以在第一晶片902上方。第8A圖繪示出了接合的第一和第二半導體結構906和908形成的一個示例。
如第8A圖所示，將矽基底702和在其上形成的元件（例如是包括動態隨機存取記憶體(DRAM)單元710的陣列的裝置層712）上下顛倒。面朝下的接合層716與面朝上的接合層616接合，即以面對面的方式接合，從而形成一接合介面802（如第8B圖所示）。在一些實施例中，在接合之前，對接合表面施加例如電漿處理、濕法處理和/或熱處理的處理製程。儘管未在第8A圖中繪示，矽基底602及其上形成的元件（例如是包括可程式設計邏輯裝置608 、靜態隨機存取記憶體(SRAM)單元610的陣列和週邊電路612的裝置層606）可以上下顛倒，並且面朝下的接合層616可以與面朝上的接合層716接合，即以面對面的方式接合，從而形成接合介面802。在接合之後，接合層716中的接合接觸部718和接合層616中的接合接觸部618對準並且彼此接觸，使得裝置層712（例如其中的動態隨機存取記憶體(DRAM)單元710的陣列）可以電連接到裝置層606（例如是其中的可程式設計邏輯裝置608、靜態隨機存取記憶體(SRAM)單元610的陣列以及週邊電路612）。應當理解，在接合晶片中，裝置層606（例如是其中的可程式設計邏輯裝置608、靜態隨機存取記憶體(SRAM)單元610的陣列以及週邊電路612）可以在裝置層712（例如是其中的動態隨機存取記憶體(DRAM)單元710的陣列）上方或下方。然而，在接合之後，可以在裝置層606（例如是其中的可程式設計邏輯裝置608、靜態隨機存取記憶體(SRAM)單元610的陣列以及週邊電路612）和裝置層712（例如是其中的動態隨機存取記憶體(DRAM)單元710的陣列）之間形成接合介面802，如第8B圖所示。應當理解，儘管第8A圖中的裝置層712不包括週邊電路711（如第7C圖所示），但是在一些實施例中，週邊電路711可以被包括為接合晶片中的裝置層712的一部分。還應當理解，儘管第8A圖中的裝置層606包括週邊電路612，但是在一些實施例中，週邊電路612可以不被包括為接合晶片中的裝置層606的一部分。
方法1100進行到一操作1116，如第11圖所示，其中薄化第一晶片或第二晶片以形成半導體層。在一些實施例中，在接合之後在第二半導體結構的第二晶片上方的第一半導體結構的第一晶片被薄化以形成半導體層。在一些實施例中，在接合之後在第一半導體結構的第一晶片上方的第二半導體結構的第二晶片被薄化以形成半導體層。
如第8B圖所示，薄化接合晶片頂部處的基底（例如是第8A圖所示的矽基底702），使得薄化的頂部基底可以用作一半導體層804，例如是單晶矽層。可以經由包括但不限於以下製程來薄化矽基底702：晶片研磨、乾蝕刻、濕蝕刻、化學機械研磨（CMP）、任何其他合適的製程或其任意組合。在一個實施例中，薄化的基底的厚度可以在約1μm與約20μm之間，諸如在1μm與20μm之間（例如1µm、2µm、3µm、4µm、5µm、6µm、7µm、8µm、9µm、10µm、15µm、20µm），例如是使用蝕刻和化學機械研磨（CMP）製程的組合。應當理解，在一些實施例中，經由進一步施加附加蝕刻製程，可以將薄化的基底的厚度進一步減小到1μm以下，例如是在次微米範圍中。應當理解，當矽基底602是接合晶片的頂部處的基底時，可以通過薄化矽基底602來形成另一半導體層。
方法1100進行到一操作1118，如第11圖所示，其中在半導體層上方形成連接墊引出互連層。如第8B圖所示，在半導體層804（薄化的頂部基底）上方形成一連接墊引出互連層806。連接墊引出互連層806可以包括形成在一個或多個ILD層中的互連結構，諸如連接墊接觸部808。連接墊接觸部808可以包括導電材料，且此導電材料包括但不限於W、Co、Cu、Al、摻雜的矽、矽化物或其任何組合。ILD層可以包括介電層材料，且此介電層材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電層或其任何組合。在一些實施例中，在接合和薄化之後，例如經由乾/濕蝕刻，然後沉積導電材料，形成垂直延伸穿過半導體層804的接觸部810。接觸部810可以與連接墊引出互連層806中的互連接觸。
方法1100進行到一操作1120，如第11圖所示，其中將接合的第一和第二晶片切割成多個管芯。管芯中的至少一個包括接合的第一和第二半導體結構。如第9C圖所示，將接合的第一和第二晶片902和904（如第9B圖所示）切割成多個管芯912。管芯912中的至少一個包括接合的第一和第二半導體結構906和908。在一些實施例中，使用晶片鐳射切割和/或機械切割技術沿著切割線，將接合的第一和第二晶片902和904的每個畫面從接合的第一和第二晶片902和904切下，從而成為相應的管芯912。管芯912可以包括接合的第一和第二半導體結構906和908，例如是如第8B圖所示的接合結構。
代替基於如上關於第9A-9C圖和第11圖描述的在切割之前進行晶片級接合的封裝方案，第10A-10C圖和第12圖繪示出了根據一些實施例的基於在切割之後進行管芯級接合的另一封裝方案。第12圖中的方法1200的操作1102、1104和1106在以上關於第11圖中的方法1100進行了描述，因此不再對其進行重複。如第10A圖所示，在一第一晶片1002上形成多個第一半導體結構1006。第一晶片1002可以包括由切割線隔開的多個畫面。根據一些實施例，第一晶片1002的每個畫面包括一個或多個第一半導體結構1006。第6A圖和第6B圖繪示出了第一半導體結構1006形成的一個示例。
方法1200進行到一操作1202，如第12圖所示，其中將第一晶片切割成多個第一管芯，使得第一管芯中的至少一個包括第一半導體結構中的至少一個。如第10B圖所示，將一第一晶片1002（如第10A圖所示）切割成多個管芯1010，使得至少一個管芯1010包括第一半導體結構1006。在一些實施例中，使用晶片鐳射切割和/或機械切割技術沿著切割線，將第一晶片1002的每個畫面從第一晶片切下，從而成為相應的管芯1010。管芯1010可以包括第一半導體結構1006，例如是如第6B圖所示的結構。
以上關於第11圖中的方法1100描述了第12圖中的方法1200的操作1108、1110和1112，因此不再重複贅述。如第10A圖所示，在一第二晶片1004上形成多個第二半導體結構1008。第二晶片1004可以包括由切割線隔開的多個畫面。根據一些實施例，第二晶片1004的每個畫面包括一個或多個第二半導體結構1008。第7A-7C圖繪示出了第二半導體結構1008形成的一個示例。
方法1200進行到一操作1204，如第12圖所示，其中將第二晶片切割成多個第二管芯，使得第二管芯中的至少一個包括第二半導體結構中的至少一個。如第10B圖所示，將第二晶片1004（如第10A圖所示）切割成多個管芯1012，使得至少一個管芯1012包括第二半導體結構1008。在一些實施例中，使用晶片鐳射切割和/或機械切割技術，沿著切割線，將第二晶片1004的每個畫面從第二晶片1004切下，從而成為相應的管芯1012。管芯1012可以包括第二半導體結構1008，例如是如第7C圖所示的結構。
方法1200進行到一操作1206，如第12圖所示，其中以面對面的方式接合第一管芯和第二管芯，使得第一半導體結構接合到第二半導體結構。第一半導體結構的第一接合接觸部在接合介面處與第二半導體結構的第二接合接觸部接觸。如第10C圖所示，以面對面的方式接合包括第一半導體結構1006的管芯1010和包括第二半導體結構1008的管芯1012，使得第一半導體結構1006在一接合介面1014處接合到第二半導體結構1008。雖然如第10C圖所示，在接合之後第一半導體結構1006在第二半導體結構1008上方，但是應當理解，在一些實施例中，在接合之後第二半導體結構1008可以在第一半導體結構1006上方。第8A圖繪示出了接合的第一和第二半導體結構1006和1008形成的一個示例。
方法1200進行到一操作1208，如第12圖所示，其中薄化第一晶片或第二晶片以形成半導體層。在一些實施例中，在接合之後在第二半導體結構的第二晶片上方的第一半導體結構的第一晶片被薄化以形成半導體層。在一些實施例中，在接合之後在第一半導體結構的第一晶片上方的第二半導體結構的第二晶片被薄化以形成半導體層。
如第8B圖所示，薄化接合晶片頂部處的基底（例如是第8A圖所示的矽基底702），使得薄化的頂部基底可以用作半導體層804，例如是單晶矽層。可以經由包括但不限於以下製程薄化矽基底702：晶片研磨、乾蝕刻、濕蝕刻、化學機械研磨（CMP）、任何其他合適的製程或其任意組合。在一個示例中，薄化的基底的厚度可在約1μm與約20μm之間，諸如在1μm與20μm之間（例如1µm、2µm、3µm、4µm、5µm、6µm、7µm、8µm、9µm、10µm、15µm、20µm，下端值由這些值中的任何值界定的任何範圍，或由這些值中的任何兩個定義的任何範圍），例如是使用蝕刻和化學機械研磨（CMP）製程的組合。應當理解，在一些實施例中，經由進一步施加附加的蝕刻製程，可以將薄化的基底的厚度進一步減小到1μm以下，例如在次微米範圍中。應當理解，當矽基底602是接合晶片的頂部處的基底時，可以通過薄化矽基底602來形成另一半導體層。
方法1200進行到一操作1210，如第12圖所示，其中在半導體層上方形成連接墊引出互連層。如第8B圖所示，在半導體層804（薄化的頂部基底）上方形成連接墊引出互連層806。連接墊引出互連層806可以包括形成在一個或多個ILD層中的互連結構，諸如連接墊接觸部808。連接墊接觸部808可以包括導電材料，且此導電材料包括但不限於W、Co、Cu、Al、摻雜的矽、矽化物或其任何組合。ILD層可以包括介電層材料，且此介電層材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電層或其任何組合。在一些實施例中，在接合和薄化之後，例如經由乾/濕蝕刻，然後沉積導電材料，形成垂直延伸穿過半導體層804的接觸部810。接觸部810可以與連接墊引出互連層806中的互連結構接觸。
如上所述，根據一些實施例，具有根據方法1200製造的可程式設計邏輯裝置的半導體裝置在製造時具有未定義的功能，並且需要在製造之後被程式設計以執行其期望的功能。例如，第13圖繪示本發明較佳實施例中用於對具有可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)的半導體裝置進行程式設計的方法流程圖。第13圖中描述的半導體裝置可以是本文描述的任何半導體裝置，包括例如第4A圖、第4B圖、第5A圖和第5B圖中分別描繪的半導體裝置400、401、500、501。
參照第13圖，一方法1300在一操作1302處開始，其中指定將由具有可程式設計邏輯裝置（例如場可程式設計閘極陣列（FPGA））的半導體裝置執行的功能。例如，在這個階段，可以將I/O介面、功能行為和/或不同級別的模組及其內部介面以及系統時鐘定義為功能規範。方法1300進行到一操作1304，如第13圖所示，其中以HDL的形式提供功能規範，諸如VHDL或Verilog。例如，可以創建和模擬HDL中的寄存器傳輸級（RTL）描述。方法1300進行到一操作1306，如第13圖所示，其中綜合了以HDL指定的設計。例如，可以經由邏輯綜合過程來生成用於可程式設計邏輯裝置的位元流/網表，此過程將期望的功能行為的抽象規範轉化（例如在RTL處）為邏輯區塊級的設計。方法1300進行到一操作1308，如第13圖所示，其中邏輯區塊被放置並佈線（互連）在可程式設計邏輯裝置的網格上。例如，可執行自動放置和佈線程式以基於網表生成引出線，該引出線將用於與可程式設計邏輯裝置外部的部分相連。可以通過電子設計自動化（EDA）工具執行操作1302、1304、1306和1308。
方法1300進行到一操作1310，如第13圖所示，其中配置具有可程式設計邏輯裝置的半導體裝置。例如，一旦完成了設計和驗證過程，則可以使用例如使用場可程式設計閘極陣列（FPGA）供應商的專有軟體生成的二進位檔案來配置可程式設計邏輯裝置。在一個示例中，位元流格式的該檔經由介面（例如是序列介面（JTAG））被傳輸/下載到場可程式設計閘極陣列（FPGA）中，或者被傳輸/下載到半導體裝置中的記憶體件（例如是靜態隨機存取記憶體(SRAM)和/或動態隨機存取記憶體(DRAM)）中。應當理解，在一些實施例中，方法1300可進行到一操作1312，如第13圖所示，其中可以以動態方式部分重新配置具有可程式設計邏輯裝置的半導體裝置，而其餘的可程式設計邏輯裝置設計則繼續運作。例如，可以通過將部分位元流下載到半導體裝置中的場可程式設計閘極陣列（FPGA）中來重新配置運行中的場可程式設計閘極陣列（FPGA）設計中的可程式設計邏輯區塊的子集。部分重新配置可以在主動場可程式設計閘極陣列（FPGA）設計內動態更改功能模組。
根據本發明，在一個示例中，一種半導體裝置，包括：一第一半導體結構，包括一可程式設計邏輯裝置、一靜態隨機存取記憶體(SRAM)單元的陣列以及一第一接合層，其中第一接合層包括多個第一接合接觸部；一第二半導體結構，包括一動態隨機存取記憶體(DRAM)單元的陣列以及一第二接合層，其中第二接合層包括多個第二接合接觸部；以及一接合介面，位於第一接合層和第二接合層之間，其中第一接合接觸部在接合介面處與第二接合接觸部接觸。
在一些實施例中，第一半導體結構包括一基底、基底上的可程式設計邏輯裝置、基底上且在可程式設計邏輯裝置外部的靜態隨機存取記憶體(SRAM)單元的陣列、以及在可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)單元的陣列上方的第一接合層。
在一些實施例中，第二半導體結構包括在第一接合層上方的第二接合層、在第二接合層上方的動態隨機存取記憶體(DRAM)單元的陣列、以及在動態隨機存取記憶體(DRAM)單元的陣列上方並與動態隨機存取記憶體(DRAM)單元的陣列接觸的一半導體層。
在一些實施例中，半導體裝置更包含一連接墊引出互連層位於半導體層上方。在一些實施例中，半導體層包括單晶矽。
在一些實施例中，第二半導體結構包括一基底、基底上的動態隨機存取記憶體(DRAM)單元的陣列以及動態隨機存取記憶體(DRAM)單元的陣列上方的第二接合層。
在一些實施例中，第一半導體結構包括在第二接合層上方的第一接合層、在第一接合層上方的可程式設計邏輯裝置、在第一接合層上方且在可程式設計邏輯裝置外部的靜態隨機存取記憶體(SRAM)單元的陣列、以及在可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)單元的陣列上方並與可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)單元的陣列接觸的一半導體層。
在一些實施例中，半導體裝置還包括一連接墊引出互連層位於半導體層上方。在一些實施例中，半導體層包括單晶矽。
在一些實施例中，第一半導體結構還包括動態隨機存取記憶體(DRAM)單元的陣列的一週邊電路。在一些實施例中，第二半導體結構還包括動態隨機存取記憶體(DRAM)單元的陣列的一週邊電路。
在一些實施例中，第一半導體結構包括垂直位於第一接合層和可程式設計邏輯裝置之間的一第一互連層，並且第二半導體結構包括垂直位於第二接合層和動態隨機存取記憶體(DRAM)單元的陣列之間的一第二互連層。
在一些實施例中，可程式設計邏輯裝置經由第一互連層和第二互連層以及第一接合接觸部和第二接合接觸部電連接到動態隨機存取記憶體(DRAM)單元的陣列。
在一些實施例中，靜態隨機存取記憶體(SRAM)單元的陣列經由第一互連層和第二互連層以及第一接合接觸部和第二接合接觸部電連接到動態隨機存取記憶體(DRAM)單元的陣列。
在一些實施例中，可程式設計邏輯裝置包括多個可程式設計邏輯區塊。
在一些實施例中，每個動態隨機存取記憶體(DRAM)單元包括電晶體和電容器。
根據本發明，揭露一種用於形成半導體裝置的方法，包括：形成多個第一半導體結構於一第一晶片上，其中第一半導體結構中的至少一個包括一可程式設計邏輯裝置、一靜態隨機存取記憶體 (SRAM)單元的陣列以及一第一接合層，且第一接合層包括多個第一接合接觸部；形成多個第二半導體結構於一第二晶片上，其中第二半導體結構中的至少一個包括一動態隨機存取記憶體(DRAM)單元的陣列以及一第二接合層，且第二接合層包括多個第二接合接觸部；以面對面的方式接合第一晶片和第二晶片，使得第一半導體結構中的至少一個接合到第二半導體結構中的至少一個，其中第一半導體結構的第一接合接觸部在接合介面處與第二半導體結構的第二接合接觸部接觸；以及將所接合的第一晶片和第二晶片切割成多個管芯，其中管芯中的至少一個包括所接合的第一半導體結構和第二半導體結構。
在一些實施例中，為了形成多個第一半導體結構，在第一晶片上形成可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)單元的陣列；在可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)單元的陣列上方形成一第一互連層；以及在第一互連層上方形成第一接合層。
在一些實施例中，為了形成可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)單元的陣列，在第一晶片上形成多個電晶體。
在一些實施例中，為了形成多個第一半導體結構，在第一晶片上形成動態隨機存取記憶體(DRAM)單元的陣列的週邊電路。
在一些實施例中，為了形成多個第二半導體結構，在第二晶片上形成動態隨機存取記憶體(DRAM)單元的陣列，在動態隨機存取記憶體(DRAM)單元的陣列上方形成一第二互連層，以及在第二互連層上方形成第二接合層。
在一些實施例中，為了形成動態隨機存取記憶體(DRAM)單元的陣列，在第二晶片上形成多個電晶體，以及在電晶體中的至少一些電晶體上方形成與電晶體中的至少一些電晶體接觸的多個電容器。
在一些實施例中，為了形成多個第二半導體結構，在第二晶片上形成動態隨機存取記憶體(DRAM)單元的陣列的週邊電路。
在一些實施例中，在以面對面的方式接合第一晶片和第二晶片之後，第二半導體結構在第一半導體結構上方。在一些實施例中，在以面對面的方式接合第一晶片和第二晶片之後並且在將所接合的第一晶片和第二晶片切割成多個管芯之前，薄化第二晶片以形成一半導體層，以及在半導體層上方形成一連接墊引出互連層。
在一些實施例中，在以面對面的方式接合第一晶片和第二晶片之後，第一半導體結構在第二半導體結構上方。在一些實施例中，在以面對面的方式接合第一晶片和第二晶片之後並且在將所接合的第一晶片和第二晶片切割成多個管芯之前，薄化第一晶片以形成一半導體層，以及在半導體層上方形成一連接墊引出互連層。
在一些實施例中，接合包括混合接合。
根據本發明，揭露了一種用於形成半導體裝置的方法，包括：形成多個第一半導體結構於一第一晶片上，其中第一半導體結構中的至少一個包括一可程式設計邏輯裝置、一靜態隨機存取記憶體 (SRAM)單元的陣列以及一第一接合層，且第一接合層包括多個第一接合接觸部；將第一晶片切割成多個第一管芯，使得第一管芯中的至少一個包括第一半導體結構中的至少一個；形成多個第二半導體結構於一第二晶片上，其中第二半導體結構中的至少一個包括一動態隨機存取記憶體 (DRAM)單元的陣列以及一第二接合層，且第二接合層包括多個第二接合接觸部；將第二晶片切割成多個第二管芯，使得第二管芯中的至少一個包括第二半導體結構中的至少一個；以及以面對面的方式接合第一管芯和第二管芯，使得第一半導體結構接合到第二半導體結構，其中第一半導體結構的第一接合接觸部在接合介面處與第二半導體結構的第二接合接觸部接觸。
在一些實施例中，為了形成多個第一半導體結構，在第一晶片上形成可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)單元的陣列；在可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)單元的陣列上方形成一第一互連層；以及在第一互連層上方形成第一接合層。
在一些實施例中，為了形成可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)單元的陣列，在第一晶片上形成多個電晶體。
在一些實施例中，為了形成多個第一半導體結構，在第一晶片上形成動態隨機存取記憶體(DRAM)單元的陣列的週邊電路。
在一些實施例中，為了形成多個第二半導體結構，在第二晶片上形成動態隨機存取記憶體(DRAM)單元的陣列；在動態隨機存取記憶體(DRAM)單元的陣列上方形成一第二互連層；以及在第二互連層上方形成第二接合層。
在一些實施例中，為了形成動態隨機存取記憶體(DRAM)單元的陣列，在第二晶片上形成多個電晶體，以及在電晶體中的至少一些電晶體上方形成與電晶體中的至少一些電晶體接觸的多個電容器。
在一些實施例中，為了形成多個第二半導體結構，在第二晶片上形成動態隨機存取記憶體(DRAM)單元的陣列的週邊電路。
在一些實施例中，在以面對面的方式接合第一管芯和第二管芯之後，第二半導體結構在第一半導體結構上方。在一些實施例中，在以面對面的方式接合第一管芯和第二管芯之後，薄化第二晶片以形成一半導體層，在半導體層上方形成一連接墊引出互連層。
在一些實施例中，在以面對面的方式接合第一管芯和第二管芯之後，第一半導體結構在第二半導體結構上方。在一些實施例中，在以面對面的方式接合第一管芯和第二管芯之後，薄化第一晶片以形成一半導體層，以及在半導體層上方形成一連接墊引出互連層。
在一些實施例中，接合包括混合接合。
具體實施方式的前述描述將揭示本發明的一般性質，在不脫離本發明的總體概念的情況下，其他人可以通過應用本領域技術範圍內的知識，容易地修改和/或適應這些具體實施方式用於各種應用，而無需過度實驗。因此，基於本文給出的教導和指導，這些改編和修改旨在落入所揭露實施例的等同物的含義和範圍內。應理解，本文中的措辭或術語是出於描述而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據教導和指導來解釋。
以上用於說明指定的功能及其關係的實現的功能構件描述了本發明的實施例。為了便於描述，這裡任意定義了這些功能構件的邊界。當然可以定義替代邊界，只要適當地執行指定的功能及其關係即可。
發明內容和摘要部分可以闡明一個或多個但不是由發明人（一個或多個）預期的本發明的所有實例性實施例，並且因此，其不意在以任何方式限制本發明和所附權利要求。
本發明的廣度和範圍不應受任何上述示例性實施例的限制，而應僅根據所附權利要求及其等同物來限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、101、400、401、500、501:半導體裝置 102、402、405、502、505、906、1006:第一半導體結構 104、403、404、503、504、908、1008:第二半導體結構 106、406、407、506、507、802、909、1014:接合介面 200、201、300、301:半導體結構 202、412、435、512、543、608:可程式設計邏輯裝置（PLD） 204:靜態隨機存取記憶體(SRAM) 206:動態隨機存取記憶體(DRAM) 208:行解碼器 210:列解碼器 212:可程式設計邏輯區塊 214:I/O（輸出/輸入）區塊 408、409、508、509:基底 410、411、431、432、510、511、532、539、606、708、712:裝置層 413、436、517、540:動態隨機存取記憶體(DRAM)選擇電晶體 414、437、514、545、610:靜態隨機存取記憶體(SRAM)單元 415、438、519、542、706:電容器 416、439、515、538、612、711:週邊電路 417、440、544、707:位線 418、441、518、525、547、548、604、704:電晶體 419、442、523、546、709:共用板 420、421、429、430、520、527、530、537、550、614、714:互連層 422、423、426、451、522、526、529、533、616、716:接合層 424、425、427、428、524、528、531、618、718:接合接觸部 433、434、534、541、804:半導體層 443、444、549、550、806:連接墊引出（pad-out）互連層 445、446、552:接觸連接墊 447、448、553、554、810:接觸部 449、450、513、536、710:動態隨機存取記憶體(DRAM)單元 602、702:矽基底 808:連接墊接觸部 902、1002:第一晶片 904、1004:第二晶片 912、1010、1012:管芯 1100、1200、1300:方法 1102、1104、1106、1108、1110、1112、1114、1116、1118、1120、1202、1204、1206、1208、1210、1302、1304、1306、1308、1310、1312:操作 x、y:軸
第1A圖繪示本發明較佳實施例中半導體裝置的剖面示意圖。 第1B圖繪示本發明較佳實施例中另一半導體裝置的剖面示意圖。 第2A圖繪示本發明較佳實施例中具有可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)的半導體結構的平面示意圖。 第2B圖繪示本發明較佳實施例中具有動態隨機存取記憶體(DRAM)和週邊電路的半導體結構的平面示意圖。 第3A圖繪示本發明較佳實施例中具有可程式設計邏輯裝置、靜態隨機存取記憶體(SRAM)和週邊電路的半導體結構的平面示意圖。 第3B圖繪示本發明較佳實施例中具有動態隨機存取記憶體(DRAM)的半導體結構的平面示意圖。 第4A圖繪示本發明較佳實施例中半導體裝置的剖面示意圖。 第4B圖繪示本發明較佳實施例中另一半導體裝置的剖面示意圖。 第5A圖繪示本發明較佳實施例中又一半導體裝置的剖面示意圖。 第5B圖繪示本發明較佳實施例中又一半導體裝置的剖面示意圖。 第6A圖繪示本發明較佳實施例中用於形成具有可程式設計邏輯裝置、靜態隨機存取記憶體(SRAM)和週邊電路的半導體結構的製程剖面示意圖。 第6B圖繪示本發明較佳實施例中用於形成具有可程式設計邏輯裝置、靜態隨機存取記憶體(SRAM)和週邊電路的半導體結構的製程剖面示意圖。 第7A圖繪示本發明較佳實施例中用於形成具有動態隨機存取記憶體(DRAM)和週邊電路的半導體結構的製程剖面示意圖。 第7B圖繪示本發明較佳實施例中用於形成具有動態隨機存取記憶體(DRAM)和週邊電路的半導體結構的製程剖面示意圖。 第7C圖繪示本發明較佳實施例中用於形成具有動態隨機存取記憶體(DRAM)和週邊電路的半導體結構的製程剖面示意圖。 第8A圖繪示本發明較佳實施例中形成半導體裝置的製程剖面示意圖。 第8B圖繪示本發明較佳實施例中形成半導體裝置的製程剖面示意圖。 第9A圖繪示本發明較佳實施例中對半導體結構進行接合和切割（dicing）的製程示意圖。 第9B圖繪示本發明較佳實施例中對半導體結構進行接合和切割（dicing）的製程示意圖。 第9C圖繪示本發明較佳實施例中對半導體結構進行接合和切割（dicing）的製程示意圖。 第10A圖繪示本發明較佳實施例中對半導體結構進行切割和接合的製程示意圖。 第10B圖繪示本發明較佳實施例中對半導體結構進行切割和接合的製程示意圖。 第10C圖繪示本發明較佳實施例中對半導體結構進行切割和接合的製程示意圖。 第11圖繪示本發明較佳實施例中形成半導體裝置的方法流程圖。 第12圖繪示本發明較佳實施例中另一形成半導體裝置的方法流程圖。 第13圖繪示本發明較佳實施例中用於對具有可程式設計邏輯裝置和靜態隨機存取記憶體(SRAM)的半導體裝置進行程式設計的方法流程圖。
400:半導體裝置
402:第一半導體結構
404:第二半導體結構
406:接合介面
408:基底
410、432:裝置層
412:可程式設計邏輯裝置(PLD)
414:靜態隨機存取記憶體(SRAM)單元
416:週邊電路
418:電晶體
420、430:互連層
422、426:接合層
424、428:接合接觸部
434:半導體層
436:動態隨機存取記憶體(DRAM)選擇電晶體
438:電容器
440:位線
442:共用板
444:連接墊引出(pad-out)互連層
446:接觸連接墊
448:接觸部
450:動態隨機存取記憶體(DRAM)單元
x、y:軸

Claims (20)

  1. 一種半導體裝置，包括： 一第一半導體結構，包括一可程式設計邏輯裝置、一靜態隨機存取記憶體(SRAM)單元的陣列以及一第一接合層，其中該第一接合層包括多個第一接合接觸部； 一第二半導體結構，包括一動態隨機存取記憶體(DRAM)單元的陣列以及一第二接合層，其中該第二接合層包括多個第二接合接觸部；以及 一接合介面，位於該第一接合層和該第二接合層之間，其中該些第一接合接觸部在該接合介面處與該些第二接合接觸部接觸。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第一半導體結構包括一基底、該基底上的該可程式設計邏輯裝置、該基底上且在該可程式設計邏輯裝置外部的該靜態隨機存取記憶體(SRAM)單元的陣列、以及在該可程式設計邏輯裝置和該靜態隨機存取記憶體(SRAM)單元的陣列上方的該第一接合層。
  3. 如申請專利範圍第2項所述之半導體裝置，其中該第二半導體結構包括在該第一接合層上方的該第二接合層、在該第二接合層上方的該動態隨機存取記憶體(DRAM)單元的陣列、以及在該動態隨機存取記憶體(DRAM)單元的陣列上方並與該動態隨機存取記憶體(DRAM)單元的陣列接觸的一半導體層。
  4. 如申請專利範圍第3項所述之半導體裝置，更包含： 一連接墊引出互連層，位於該半導體層上方。
  5. 如申請專利範圍第1項所述之半導體裝置，其中該第二半導體結構包括一基底、該基底上的該動態隨機存取記憶體(DRAM)單元的陣列以及該動態隨機存取記憶體(DRAM)單元的陣列上方的該第二接合層。
  6. 如申請專利範圍第5項所述之半導體裝置，其中該第一半導體結構包括在該第二接合層上方的該第一接合層、在該第一接合層上方的該可程式設計邏輯裝置、在該第一接合層上方且在該可程式設計邏輯裝置外部的該靜態隨機存取記憶體(SRAM)單元的陣列、以及在該可程式設計邏輯裝置和該靜態隨機存取記憶體(SRAM)單元的陣列上方並與該可程式設計邏輯裝置和該靜態隨機存取記憶體(SRAM)單元的陣列接觸的一半導體層。
  7. 如申請專利範圍第6項所述之半導體裝置，更包含： 一連接墊引出互連層，位於該半導體層上方。
  8. 如申請專利範圍第1項所述之半導體裝置，其中該第一半導體結構或該第二半導體結構包括該動態隨機存取記憶體(DRAM)單元的陣列的一週邊電路。
  9. 如申請專利範圍第1項所述之半導體裝置，其中該第一半導體結構包括垂直位於該第一接合層和該可程式設計邏輯裝置之間的一第一互連層，並且該第二半導體結構包括垂直位於該第二接合層和該動態隨機存取記憶體(DRAM)單元的陣列之間的一第二互連層；以及 該可程式設計邏輯裝置和該靜態隨機存取記憶體(SRAM)單元的陣列經由該第一互連層和該第二互連層以及該些第一接合接觸部和該些第二接合接觸部電連接到該動態隨機存取記憶體(DRAM)單元的陣列。
  10. 如申請專利範圍第1項所述之半導體裝置，其中該可程式設計邏輯裝置包括多個可程式設計邏輯區塊。
  11. 一種用於形成半導體裝置的方法，包括： 形成多個第一半導體結構於一第一晶片上，其中該些第一半導體結構中的至少一個包括一可程式設計邏輯裝置、一靜態隨機存取記憶體 (SRAM)單元的陣列以及一第一接合層，且該第一接合層包括多個第一接合接觸部； 形成多個第二半導體結構於一第二晶片上，其中該些第二半導體結構中的至少一個包括一動態隨機存取記憶體(DRAM)單元的陣列以及一第二接合層，且該第二接合層包括多個第二接合接觸部； 以面對面的方式接合該第一晶片和該第二晶片，使得該些第一半導體結構中的至少一個接合到該些第二半導體結構中的至少一個，其中該些第一半導體結構的該些第一接合接觸部在接合介面處與該些第二半導體結構的該些第二接合接觸部接觸；以及 將所接合的該第一晶片和該第二晶片切割成多個管芯，其中該些管芯中的至少一個包括所接合的該些第一半導體結構和該些第二半導體結構。
  12. 如申請專利範圍第11項所述之用於形成半導體裝置的方法，其中形成該些第一半導體結構的方法包括： 在該第一晶片上形成該可程式設計邏輯裝置和該靜態隨機存取記憶體(SRAM)單元的陣列； 在該可程式設計邏輯裝置和該靜態隨機存取記憶體(SRAM)單元的陣列上方形成一第一互連層；以及 在該第一互連層上方形成該第一接合層。
  13. 如申請專利範圍第11項所述之用於形成半導體裝置的方法，其中形成該些第二半導體結構的方法包括： 在該第二晶片上形成該動態隨機存取記憶體(DRAM)單元的陣列； 在該動態隨機存取記憶體(DRAM)單元的陣列上方形成一第二互連層；以及 在該第二互連層上方形成該第二接合層。
  14. 如申請專利範圍第11項所述之用於形成半導體裝置的方法，其中以面對面的方式接合該第一晶片和該第二晶片之後，該些第二半導體結構在該些第一半導體結構上方，且更包含： 在以面對面的方式接合該第一晶片和該第二晶片之後並且在將所接合的該第一晶片和該第二晶片切割成多個管芯之前： 薄化該第二晶片以形成一半導體層；以及 在該半導體層上方形成一連接墊引出互連層。
  15. 如申請專利範圍第11項所述之用於形成半導體裝置的方法，其中以面對面的方式接合該第一晶片和該第二晶片之後，該些第一半導體結構在該些第二半導體結構上方，且更包含： 在以面對面的方式接合該第一晶片和該第二晶片之後並且在將所接合的該第一晶片和該第二晶片切割成多個管芯之前： 薄化該第一晶片以形成一半導體層；以及 在該半導體層上方形成一連接墊引出互連層。
  16. 一種用於形成半導體裝置的方法，包括： 形成多個第一半導體結構於一第一晶片上，其中該些第一半導體結構中的至少一個包括一可程式設計邏輯裝置、一靜態隨機存取記憶體 (SRAM)單元的陣列以及一第一接合層，且該第一接合層包括多個第一接合接觸部； 將該第一晶片切割成多個第一管芯，使得該些第一管芯中的至少一個包括該些第一半導體結構中的至少一個； 形成多個第二半導體結構於一第二晶片上，其中該些第二半導體結構中的至少一個包括一動態隨機存取記憶體 (DRAM)單元的陣列以及一第二接合層，且該第二接合層包括多個第二接合接觸部； 將該第二晶片切割成多個第二管芯，使得該些第二管芯中的至少一個包括該些第二半導體結構中的至少一個；以及 以面對面的方式接合該些第一管芯和該些第二管芯，使得該些第一半導體結構接合到該些第二半導體結構，其中該些第一半導體結構的該些第一接合接觸部在接合介面處與該些第二半導體結構的該些第二接合接觸部接觸。
  17. 如申請專利範圍第16項所述之用於形成半導體裝置的方法，其中形成該些第一半導體結構的方法包括： 在該第一晶片上形成該可程式設計邏輯裝置和該靜態隨機存取記憶體(SRAM)單元的陣列； 在該可程式設計邏輯裝置和該靜態隨機存取記憶體(SRAM)單元的陣列上方形成一第一互連層；以及 在該第一互連層上方形成該第一接合層。
  18. 如申請專利範圍第16項所述之用於形成半導體裝置的方法，其中形成該些第二半導體結構的方法包括： 在該第二晶片上形成該動態隨機存取記憶體(DRAM)單元的陣列； 在該動態隨機存取記憶體(DRAM)單元的陣列上方形成一第二互連層；以及 在該第二互連層上方形成該第二接合層。
  19. 如申請專利範圍第16項所述之用於形成半導體裝置的方法，其中以面對面的方式接合該些第一管芯和該些第二管芯之後，該些第二半導體結構在該些第一半導體結構上方，且更包含： 在以面對面的方式接合該些第一管芯和該些第二管芯之後，薄化該第二晶片以形成一半導體層；以及 在該半導體層上方形成一連接墊引出互連層。
  20. 如申請專利範圍第16項所述之用於形成半導體裝置的方法，其中以面對面的方式接合該些第一管芯和該些第二管芯之後，該些第一半導體結構在該些第二半導體結構上方，且更包含： 在以面對面的方式接合該些第一管芯和該些第二管芯之後，薄化該第一晶片以形成一半導體層；以及 在該半導體層上方形成一連接墊引出互連層。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI817693B (zh) * 2022-03-02 2023-10-01 南亞科技股份有限公司 半導體記憶體的製備方法

Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11605630B2 (en) * 2009-10-12 2023-03-14 Monolithic 3D Inc. 3D integrated circuit device and structure with hybrid bonding
US11411036B2 (en) * 2017-04-04 2022-08-09 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic apparatus
US11211328B2 (en) * 2017-10-16 2021-12-28 SK Hynix Inc. Semiconductor memory device of three-dimensional structure
US10903216B2 (en) * 2018-09-07 2021-01-26 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
JP2020145231A (ja) * 2019-03-04 2020-09-10 キオクシア株式会社 半導体装置およびその製造方法
WO2020211272A1 (en) * 2019-04-15 2020-10-22 Yangtze Memory Technologies Co., Ltd. Unified semiconductor devices having processor and heterogeneous memories and methods for forming the same
JP7331119B2 (ja) * 2019-04-15 2023-08-22 長江存儲科技有限責任公司 複数の機能性チップを伴う三次元ｎａｎｄメモリデバイスの集積
CN112614831B (zh) 2019-04-15 2023-08-08 长江存储科技有限责任公司 具有处理器和异构存储器的一体化半导体器件及其形成方法
CN110731012B (zh) 2019-04-15 2021-01-29 长江存储科技有限责任公司 具有处理器和异构存储器的一体化半导体器件及其形成方法
KR20240045345A (ko) 2019-04-15 2024-04-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 프로세서 및 동적 랜덤 액세스 메모리를 갖는 본디드 반도체 장치 및 이를 형성하는 방법
CN111033728A (zh) 2019-04-15 2020-04-17 长江存储科技有限责任公司 具有可编程逻辑器件和动态随机存取存储器的键合半导体器件及其形成方法
CN111727503B (zh) 2019-04-15 2021-04-16 长江存储科技有限责任公司 具有可编程逻辑器件和异构存储器的统一半导体器件及其形成方法
WO2020220556A1 (en) 2019-04-30 2020-11-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with three-dimensional phase-change memory
CN110870062A (zh) 2019-04-30 2020-03-06 长江存储科技有限责任公司 具有可编程逻辑器件和nand闪存的键合半导体器件及其形成方法
KR20210114016A (ko) 2019-04-30 2021-09-17 양쯔 메모리 테크놀로지스 씨오., 엘티디. 프로세서 및 낸드 플래시 메모리를 갖는 접합된 반도체 소자 및 이를 형성하는 방법
JP7328344B2 (ja) 2019-04-30 2023-08-16 長江存儲科技有限責任公司 三次元メモリデバイス
JP7292403B2 (ja) 2019-06-27 2023-06-16 長江存儲科技有限責任公司 新規な３ｄ ｎａｎｄメモリデバイスおよびそれを形成する方法
BR112021022417A2 (pt) 2019-08-23 2022-03-08 Yangtze Memory Tech Co Ltd Dispositivos de memória verticais
CN110770901A (zh) 2019-09-11 2020-02-07 长江存储科技有限责任公司 具有处理器和静态随机存取存储器的键合半导体器件及其形成方法
JP2021044399A (ja) * 2019-09-11 2021-03-18 キオクシア株式会社 半導体装置およびその製造方法
US11195818B2 (en) * 2019-09-12 2021-12-07 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contact for thermal displacement in a multi-wafer stacked integrated circuit
JP2021044477A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体記憶装置
CN112530863B (zh) * 2019-10-12 2023-10-10 长江存储科技有限责任公司 用于裸片对裸片进行键合的方法和结构
WO2021068229A1 (en) * 2019-10-12 2021-04-15 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having hydrogen blocking layer and fabrication methods thereof
CN110854125A (zh) * 2019-10-28 2020-02-28 中国科学院上海微系统与信息技术研究所 一种双衬底三维异质集成芯片及其制备方法
CN110854116A (zh) * 2019-10-28 2020-02-28 中国科学院上海微系统与信息技术研究所 一种三维异质集成芯片及其制备方法
CN110945650A (zh) 2019-11-05 2020-03-31 长江存储科技有限责任公司 具有通过键合而形成的毗连通孔结构的半导体设备和用于形成其的方法
CN110783311B (zh) * 2019-11-11 2021-04-27 合肥恒烁半导体有限公司 一种闪存电路及其制备方法
KR20210061166A (ko) * 2019-11-19 2021-05-27 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210088810A (ko) * 2020-01-06 2021-07-15 에스케이하이닉스 주식회사 3차원 반도체 메모리 장치
US20240096798A1 (en) * 2020-01-20 2024-03-21 Monolithic 3D Inc. 3d semiconductor devices and structures with electronic circuit units
US11488939B2 (en) * 2020-01-20 2022-11-01 Monolithic 3D Inc. 3D semiconductor devices and structures with at least one vertical bus
US11270988B2 (en) * 2020-01-20 2022-03-08 Monolithic 3D Inc. 3D semiconductor device(s) and structure(s) with electronic control units
CN115362436A (zh) * 2020-02-07 2022-11-18 日升存储公司 准易失性系统级存储器
US11527545B2 (en) * 2020-02-12 2022-12-13 Tokyo Electron Limited Architecture design and process for 3D logic and 3D memory
US11282828B2 (en) 2020-02-20 2022-03-22 Tokyo Electron Limited High density architecture design for 3D logic and 3D memory circuits
CN113451314B (zh) * 2020-02-20 2023-10-31 长江存储科技有限责任公司 具有xtacking架构的dram存储器件
CN112352315B (zh) * 2020-04-14 2022-10-11 长江存储科技有限责任公司 具有背面互连结构的三维存储器件
KR20210134141A (ko) * 2020-04-29 2021-11-09 삼성전자주식회사 반도체 장치
WO2021237489A1 (en) 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
EP3942611A4 (en) 2020-05-27 2022-08-24 Yangtze Memory Technologies Co., Ltd. THREE DIMENSIONAL STORAGE DEVICES
CN111801797B (zh) 2020-05-27 2021-05-25 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN114743985A (zh) 2020-05-27 2022-07-12 长江存储科技有限责任公司 三维存储器件
CN113903749A (zh) 2020-05-29 2022-01-07 长江存储科技有限责任公司 垂直存储器件
US11289455B2 (en) * 2020-06-11 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Backside contact to improve thermal dissipation away from semiconductor devices
US11550158B2 (en) * 2020-06-24 2023-01-10 Meta Platforms Technologies, Llc Artificial reality system having system-on-a-chip (SoC) integrated circuit components including stacked SRAM
US11444069B2 (en) * 2020-06-29 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. 3D semiconductor package including memory array
CN113704137A (zh) * 2020-07-30 2021-11-26 西安紫光国芯半导体有限公司 存内计算模块和方法、存内计算网络及构建方法
JP2022035158A (ja) * 2020-08-20 2022-03-04 キオクシア株式会社 半導体記憶装置
CN117936507A (zh) * 2020-09-02 2024-04-26 长江存储科技有限责任公司 用于Xtacking架构的焊盘引出结构
JP2022045192A (ja) * 2020-09-08 2022-03-18 キオクシア株式会社 半導体装置およびその製造方法
CN112164674A (zh) * 2020-09-24 2021-01-01 芯盟科技有限公司 堆叠式高带宽存储器
WO2022077148A1 (en) * 2020-10-12 2022-04-21 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd Multiple integration scheme with asic or fpga chip bonding to 3d crosspoint chip
KR20220060612A (ko) * 2020-11-04 2022-05-12 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
CN112928136B (zh) * 2021-01-29 2023-07-04 长江先进存储产业创新中心有限责任公司 中央处理器及其制造方法
US20220271033A1 (en) * 2021-02-19 2022-08-25 Daniel Chanemougame Inverted top-tier fet for multi-tier gate-on-gate 3-dimension integration (3di)
CN113097383B (zh) * 2021-03-09 2023-07-18 长江先进存储产业创新中心有限责任公司 中央处理器及其制造方法
CN113053900B (zh) * 2021-03-22 2023-01-20 长鑫存储技术有限公司 半导体结构及其制造方法
CN113206098B (zh) * 2021-04-30 2023-04-11 长江存储科技有限责任公司 三维存储器及制造三维存储器的方法
BR112023012725A2 (pt) * 2021-05-12 2023-12-05 Yangtze Memory Tech Co Ltd Dispositivo de memória tridimensional, sistema e método para formar um dispositivo de memória tridimensional
WO2023272638A1 (en) 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
WO2023272614A1 (en) 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US11776925B2 (en) 2021-06-30 2023-10-03 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11996377B2 (en) 2021-06-30 2024-05-28 Micron Technology, Inc. Microelectronic devices and electronic systems
US11785764B2 (en) 2021-06-30 2023-10-10 Micron Technology, Inc. Methods of forming microelectronic devices
US11842990B2 (en) 2021-06-30 2023-12-12 Micron Technology, Inc. Microelectronic devices and electronic systems
WO2023272592A1 (en) * 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN113711356A (zh) * 2021-06-30 2021-11-26 长江存储科技有限责任公司 三维存储器器件及其形成方法
CN115867970A (zh) * 2021-06-30 2023-03-28 长江存储科技有限责任公司 三维存储器装置及其形成方法
BR112023012572A2 (pt) * 2021-06-30 2024-01-16 Yangtze Memory Tech Co Ltd Dispositivos de memória tridimensionais e métodos para a formação dos mesmos
CN113678203A (zh) * 2021-06-30 2021-11-19 长江存储科技有限责任公司 相变存储器装置、系统及其操作方法
WO2023272620A1 (en) * 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
WO2023272584A1 (en) * 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Peripheral circuit having recess gate transistors and method for forming the same
US11810838B2 (en) 2021-06-30 2023-11-07 Micron Technology, Inc. Microelectronic devices, and related electronic systems and methods of forming microelectronic devices
US11930634B2 (en) 2021-06-30 2024-03-12 Micron Technology, Inc. Methods of forming microelectronic devices
KR102483906B1 (ko) * 2021-07-14 2022-12-30 서울시립대학교 산학협력단 Nand 플래시 메모리와 sram이 융합된 nas 메모리 셀 및 이를 이용한 nas 메모리 어레이
US20230022167A1 (en) * 2021-07-22 2023-01-26 Intel Corporation Integrated circuit assemblies with stacked compute logic and memory dies
US20230026052A1 (en) * 2021-07-22 2023-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Atomic layer deposition bonding layer for joining two semiconductor devices
CN116097915A (zh) * 2021-08-31 2023-05-09 长江存储科技有限责任公司 具有垂直晶体管的存储器器件及其形成方法
US11751383B2 (en) 2021-08-31 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
CN113626374A (zh) * 2021-09-02 2021-11-09 西安紫光国芯半导体有限公司 一种堆叠芯片
CN113505091B (zh) * 2021-09-10 2021-12-14 西安紫光国芯半导体有限公司 一种基于sedram的堆叠式器件以及堆叠式系统
WO2023070637A1 (en) * 2021-10-31 2023-05-04 Yangtze Memory Technologies Co., Ltd. Memory devices having vertical transistors and stacked storage units and methods for forming thereof
EP4270478A4 (en) * 2022-03-15 2023-11-22 Changxin Memory Technologies, Inc. MEMORY AND METHOD FOR PRODUCING A MEMORY
US11950409B2 (en) 2022-03-29 2024-04-02 Nanya Technology Corporation Semiconductor device having diode connectedto memory device and circuit including the same
TWI809927B (zh) * 2022-03-29 2023-07-21 南亞科技股份有限公司 具有連接到記憶體元件之二極體的半導體元件及其積體電路
WO2023241433A1 (en) * 2022-06-17 2023-12-21 Yangtze Memory Technologies Co., Ltd. Memory devices and methods for forming the same
WO2023246210A1 (en) * 2022-06-22 2023-12-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
WO2023246209A1 (en) * 2022-06-22 2023-12-28 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2605968B2 (ja) * 1993-04-06 1997-04-30 日本電気株式会社 半導体集積回路およびその形成方法
JPH1070243A (ja) * 1996-05-30 1998-03-10 Toshiba Corp 半導体集積回路装置およびその検査方法およびその検査装置
US7800199B2 (en) * 2003-06-24 2010-09-21 Oh Choonsik Semiconductor circuit
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6551857B2 (en) * 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
JP3871853B2 (ja) 2000-05-26 2007-01-24 株式会社ルネサステクノロジ 半導体装置及びその動作方法
US7402897B2 (en) * 2002-08-08 2008-07-22 Elm Technology Corporation Vertical system integration
US20100190334A1 (en) * 2003-06-24 2010-07-29 Sang-Yun Lee Three-dimensional semiconductor structure and method of manufacturing the same
JP4345705B2 (ja) 2005-04-19 2009-10-14 エルピーダメモリ株式会社 メモリモジュール
SG134187A1 (en) * 2006-01-13 2007-08-29 Tezzaron Semiconductor S Pte L Stacked wafer for 3d integration
KR100762354B1 (ko) * 2006-09-11 2007-10-12 주식회사 네패스 플립칩 반도체 패키지 및 그 제조방법
US8032711B2 (en) 2006-12-22 2011-10-04 Intel Corporation Prefetching from dynamic random access memory to a static random access memory
US9406561B2 (en) * 2009-04-20 2016-08-02 International Business Machines Corporation Three dimensional integrated circuit integration using dielectric bonding first and through via formation last
TWI787503B (zh) * 2010-02-16 2022-12-21 凡 歐貝克 製造３ｄ半導體晶圓的方法
US11121021B2 (en) * 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
KR20120079397A (ko) * 2011-01-04 2012-07-12 삼성전자주식회사 적층형 반도체 장치 및 이의 제조 방법
TWI539597B (zh) * 2011-01-26 2016-06-21 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9432298B1 (en) * 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US20190109049A1 (en) * 2011-06-28 2019-04-11 Monolithic 3D Inc. 3d semiconductor device and system
JP6122290B2 (ja) 2011-12-22 2017-04-26 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 再配線層を有する半導体パッケージ
US9419146B2 (en) * 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9029863B2 (en) * 2012-04-20 2015-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8563403B1 (en) * 2012-06-27 2013-10-22 International Business Machines Corporation Three dimensional integrated circuit integration using alignment via/dielectric bonding first and through via formation last
US9000599B2 (en) * 2013-05-13 2015-04-07 Intel Corporation Multichip integration with through silicon via (TSV) die embedded in package
KR102174336B1 (ko) * 2014-07-08 2020-11-04 삼성전자주식회사 반도체 패키지 및 그 제조 방법
JP6203152B2 (ja) * 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US20180374864A1 (en) * 2014-09-12 2018-12-27 Toshiba Memory Corporation Semiconductor memory device
US9601471B2 (en) 2015-04-23 2017-03-21 Apple Inc. Three layer stack structure
TWI692859B (zh) * 2015-05-15 2020-05-01 日商新力股份有限公司 固體攝像裝置及其製造方法、以及電子機器
US9698790B2 (en) 2015-06-26 2017-07-04 Advanced Micro Devices, Inc. Computer architecture using rapidly reconfigurable circuits and high-bandwidth memory interfaces
CN105789139B (zh) * 2016-03-31 2018-08-28 上海新储集成电路有限公司 一种神经网络芯片的制备方法
US10672743B2 (en) * 2016-10-07 2020-06-02 Xcelsis Corporation 3D Compute circuit with high density z-axis interconnects
KR20180083975A (ko) * 2017-01-13 2018-07-24 삼성전자주식회사 트레이닝 동작을 수행하는 메모리 시스템
CN110199386B (zh) * 2017-01-27 2023-10-03 株式会社半导体能源研究所 电容器、半导体装置及半导体装置的制造方法
JP2018152419A (ja) * 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体記憶装置
US10121743B2 (en) * 2017-03-29 2018-11-06 Qualcomm Incorporated Power distribution networks for a three-dimensional (3D) integrated circuit (IC) (3DIC)
KR102366798B1 (ko) * 2017-06-13 2022-02-25 삼성전자주식회사 반도체 소자
US10453829B2 (en) * 2017-06-16 2019-10-22 Intel Corporation Method and apparatus for reducing capacitance of input/output pins of memory device
US10157653B1 (en) * 2017-06-19 2018-12-18 Sandisk Technologies Llc Vertical selector for three-dimensional memory with planar memory cells
US11101386B2 (en) * 2017-08-04 2021-08-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10957679B2 (en) * 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10163864B1 (en) * 2017-08-16 2018-12-25 Globalfoundries Inc. Vertically stacked wafers and methods of forming same
CN110121779B (zh) * 2017-08-21 2020-09-25 长江存储科技有限责任公司 三维存储器器件及用于形成其的方法
US10290571B2 (en) * 2017-09-18 2019-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with si-substrate-free interposer and method forming same
JP2019057532A (ja) 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体メモリ
EP3698402A1 (en) * 2017-10-20 2020-08-26 XCelsis Corporation 3d compute circuit with high density z-axis interconnects
US10312201B1 (en) * 2017-11-30 2019-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring for hybrid-bond
CN107887395B (zh) * 2017-11-30 2018-12-14 长江存储科技有限责任公司 Nand存储器及其制备方法
CN108063097A (zh) * 2017-12-19 2018-05-22 武汉新芯集成电路制造有限公司 一种三层芯片集成方法
CN108288609B (zh) * 2018-01-30 2020-07-14 德淮半导体有限公司 晶片堆叠结构及其制造方法以及图像感测装置
KR102309462B1 (ko) * 2018-06-28 2021-10-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 차폐층을 가진 3차원 메모리 장치 및 3차원 메모리 장치를 형성하기 위한 방법
KR102514903B1 (ko) 2018-06-29 2023-03-27 양쯔 메모리 테크놀로지스 씨오., 엘티디. 인터포저를 이용하여 장치 칩이 적층된 3차원 메모리 장치
WO2020014976A1 (en) * 2018-07-20 2020-01-23 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
WO2020034063A1 (en) * 2018-08-13 2020-02-20 Yangtze Memory Technologies Co., Ltd. Bonding contacts having capping layer and method for forming the same
CN109417075B (zh) * 2018-09-20 2020-06-26 长江存储科技有限责任公司 多堆叠层三维存储器件
CN109524412A (zh) * 2018-11-14 2019-03-26 长江存储科技有限责任公司 三维存储器及其制造方法
KR102658194B1 (ko) 2018-12-21 2024-04-18 삼성전자주식회사 반도체 장치
JP7331119B2 (ja) * 2019-04-15 2023-08-22 長江存儲科技有限責任公司 複数の機能性チップを伴う三次元ｎａｎｄメモリデバイスの集積
KR20240011867A (ko) * 2019-05-17 2024-01-26 양쯔 메모리 테크놀로지스 씨오., 엘티디. 정적 랜덤 액세스 메모리가 있는 3차원 메모리 디바이스

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI817693B (zh) * 2022-03-02 2023-10-01 南亞科技股份有限公司 半導體記憶體的製備方法

Also Published As

Publication number Publication date
CN114725085A (zh) 2022-07-08
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KR20210111277A (ko) 2021-09-10
JP7209857B2 (ja) 2023-01-20
US20200328186A1 (en) 2020-10-15
KR102601225B1 (ko) 2023-11-10
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