TW202111878A - 具有處理器和靜態隨機存取記憶體的接合半導體裝置及其形成方法 - Google Patents

具有處理器和靜態隨機存取記憶體的接合半導體裝置及其形成方法 Download PDF

Info

Publication number
TW202111878A
TW202111878A TW108143686A TW108143686A TW202111878A TW 202111878 A TW202111878 A TW 202111878A TW 108143686 A TW108143686 A TW 108143686A TW 108143686 A TW108143686 A TW 108143686A TW 202111878 A TW202111878 A TW 202111878A
Authority
TW
Taiwan
Prior art keywords
bonding
semiconductor
layer
wafer
sram
Prior art date
Application number
TW108143686A
Other languages
English (en)
Other versions
TWI750546B (zh
Inventor
峻 劉
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Publication of TW202111878A publication Critical patent/TW202111878A/zh
Application granted granted Critical
Publication of TWI750546B publication Critical patent/TWI750546B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02013—Grinding, lapping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/18—Peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05657—Cobalt [Co] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/271—Manufacture and pre-treatment of the layer connector preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2902—Disposition
    • H01L2224/29026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種半導體裝置及其形成方法。此半導體裝置包含一第一半導體結構、一第二半導體結構以及一接合介面。第一半導體結構包括一處理器和一第一接合層，其中第一接合層包括多個第一接合接觸部。第二半導體結構包括一靜態隨機存取記憶體（SRAM）單元的陣列和一第二接合層，其中第二接合層包括多個第二接合接觸部。接合介面在第一接合層和第二接合層之間，其中第一接合接觸部在接合介面處與第二接合接觸部接觸。

Description

具有處理器和靜態隨機存取記憶體的接合半導體裝置及其形成方法
本發明係關於一種半導體裝置及其形成方法，且特別係關於一種應用接合技術的半導體裝置及其形成方法。
在包括中央處理單元（CPU）和圖形處理單元（GPU）的現代微處理器中，快取記憶體大小對於處理器性能增強起著越來越重要的作用。快取記憶體是更小、更快的記憶體，更接近處理器核心（例如毫米到幾釐米量級的距離），其存儲來自常用主記憶體位置的資料的副本。大多數處理器具有不同的獨立快取記憶體，包括指令和資料快取記憶體，其中資料快取記憶體通常被組織為更多快取記憶體級別的層級（例如，L1、L2、L3、L4等）。快取記憶體通常由密集的靜態隨機存取記憶體（SRAM）單元的陣列形成。
本發明揭露了一種半導體裝置的實施例及其形成方法。
在一個示例中，一種半導體裝置，包含：一第一半導體結構，包括一處理器和一第一接合層，其中第一接合層包括多個第一接合接觸部；一第二半導體結構，包括一靜態隨機存取記憶體（SRAM）單元的陣列和一第二接合層，其中第二接合層包括多個第二接合接觸部；以及一接合介面，在第一接合層和第二接合層之間，其中第一接合接觸部在接合介面處與第二接合接觸部接觸。
在另一個示例中，揭露了一種用於形成半導體裝置的方法。形成多個第一半導體結構於一第一晶片上，其中第一半導體結構中的至少一個包括一處理器和一第一接合層，且第一接合層包括多個第一接合接觸部；形成多個第二半導體結構於一第二晶片上，其中第二半導體結構中的至少一個包括一靜態隨機存取記憶體（SRAM）單元的陣列和一第二接合層，且第二接合層包括多個第二接合接觸部；以面對面的方式接合第一晶片和第二晶片，使得第一半導體結構中的至少一個接合到第二半導體結構中的至少一個，其中第一半導體結構的第一接合接觸部在接合介面處與第二半導體結構的第二接合接觸部接觸；以及將所接合的第一晶片和第二晶片切割成多個管芯，其中管芯中的至少一個包括所接合的第一半導體結構和第二半導體結構。
在又一示例中，揭露了一種用於形成半導體裝置的方法。形成多個第一半導體結構於一第一晶片上，其中第一半導體結構中的至少一個包括一處理器和一第一接合層，且第一接合層包括多個第一接合接觸部；將第一晶片切割成多個第一管芯，使得第一管芯中的至少一個包括第一半導體結構中的至少一個；形成多個第二半導體結構於一第二晶片上，其中第二半導體結構中的至少一個包括一靜態隨機存取記憶體（SRAM）單元的陣列和一第二接合層，且第二接合層包括多個第二接合接觸部；將第二晶片切割成多個第二管芯，使得第二管芯中的至少一個包括第二半導體結構中的至少一個；以及以面對面的方式接合第一管芯和第二管芯，使得第一半導體結構接合到第二半導體結構，其中第一半導體結構的第一接合接觸部在接合介面處與第二半導體結構的第二接合接觸部接觸。
儘管本文對具體的裝置配置進行討論，但是應當理解僅僅是為了說明本發明目的。相關領域的技術人員將認識到，在不脫離本發明的精神和範圍的情況下，可以使用其他配置。對於相關領域的技術人員顯而易見的是，本發明還可以用於各種其他應用中。
應當注意，說明書中對“一個實施例”、“實施例”、“示例實施例”、“一些實施例”等的引用指示所描述的實施例可包括特定特徵、結構或特性，但每個實施例可能不一定包括特定的特徵、結構或特性。此外，這些短語不一定指相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其它實施例來影響該特徵、結構和/或特性將在本領域技術人員的知識範圍內。
通常，可以至少部分地根據上下文中的用法來理解術語。例如，如本文所使用的術語“一個或多個”，至少部分取決於上下文，可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，諸如“一個”、“一、”或“該”之類的術語可以仍然至少部分取決於上下文被理解為傳達單數用法或傳達複數用法。另外，術語“基於”可以被理解為不一定旨在傳達一組排他性因素，而是可以替代地，仍然至少部分取決於上下文，允許不一定明確描述的其他因素的存在。
易於理解的是，本發明中的“在……上”、“在……上方”、以及“在……之上”的意思應當被以最寬的方式解釋，使得“在……上”不僅意指“直接在……（某物）上”，而且也包括“在……（某物）上”且其間具有中間特徵或層的意思，並且“在……上方”或“在……之上”不僅意指“在……（某物）上方”或“在……（某物）之上”的意思，而且也可以包括“在……（某物）上方”或“在……（某物）之上”，而其間沒有中間特徵或層（即直接在某物上）的意思。
此外，空間上的相對術語，諸如“在……之下”、“在……下方”、“下部的”、“在……上方”、“上部的”等於此可以用於易於描述，以描述如圖中所示的一個元件或特徵與別的元件（單個或多個）或特徵（單個或多個）的關係。除圖中描繪的方向之外，空間上的相對術語還意圖涵蓋使用或操作中裝置的不同方向。裝置可以另外地方向（旋轉90度或處於其它方向）並且可以同樣地相應解釋於此使用的空間上的相對描述符。
如於此使用，術語“基底”指一種材料，隨後的材料層要增加到此材料上。可以對基底自身進行圖案化。可以對增加到基底頂上的材料進行圖案化，或者增加到基底頂上的材料可以保持未被圖案化。此外，基底可以包括半導體材料，諸如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠、或藍寶石晶片的非導電材料構成。
如於此使用的，術語“層”指包括具有厚度的區域的材料部分。層可以在下覆或上覆結構的整個之上延伸，或可以具有比下覆或上覆結構的廣度小的廣度。此外，層可以是厚度小於同質或異質連續結構的厚度的該連續結構的區域。例如，層可以位於連續結構的頂部表面和底部表面之間的水平面的任何對之間，或位於連續結構的頂部表面和底部表面處的水平面的任何對之間。層可以水平地、垂直地、和/或沿著錐形表面延伸。基底可以是層，可以在其中包括一個或更多層，和/或可以在其上、其上方、和/或其下方具有一個或更多層。層可以包括多個層。例如，互連層可以包括一個或更多導體和接觸層和一個或更多介電層。
如於此使用的，術語“大約”指可以基於與半導體裝置相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值可以在例如該值的10-30%之內（例如，該值的±10%、±20%、或±30%）變化。
如本文所使用的，“晶片”是一塊半導體材料，用於將半導體裝置構建在其中和/或在其上，並且可以在被切割分成管芯前經歷各種製程。
隨著現代處理器（也被稱為“微處理器”）發展到更高階的世代，快取記憶體大小對於處理器性能增強起著越來越重要的作用。在某些情況下，通常由感測高速靜態隨機存取記憶體（SRAM）單元形成的快取記憶體可以佔用微處理器晶片中的一半或甚至更多的晶片空間。此外，從快取記憶體到處理器核的電阻-電容（RC）延遲可能對於降低性能會變得顯著。因此，互連RC延遲和SRAM產量都支配微處理器性能和產量。然而，由於微處理器的晶片尺寸變得越來越大，在幾釐米的數量級，所以從SRAM快取記憶體到處理器核的RC延遲對於降低性能會變得顯著。
根據本發明的各種實施例提供一種半導體裝置，其具有集成在接合晶片上以實現更好的快取記憶體性能（以更高的效率進行更快的資料傳輸）、更寬的資料頻寬、以及更快的記憶體介面的速度的處理器和SRAM快取記憶體。本文揭露的半導體裝置可以包括具有處理器（例如具有多個處理器核）的第一半導體結構和具有SRAM（例如作為快取記憶體）的第二半導體結構，該第二半導體結構以大量短距離垂直金屬互連，而不是週邊分佈的長距離金屬佈線，或甚至是傳統的穿矽過孔（TSV），接合到第一半導體結構。由於SRAM直接位於處理器核上方或下方，所以處理器核與SRAM之間的互連距離縮短了，例如從釐米級到微米級，因而顯著減小了RC延遲和晶片/電路板尺寸，並提高了資料傳輸速度。此外，由於較少的來自處理器晶片和SRAM晶片的製程的交互影響以及已知良好的混合接合產量，所以可以實現具有更高產量的更短製造週期時間。
第1A圖繪示本發明較佳實施例中半導體裝置的剖面示意圖。一半導體裝置100表示接合晶片的示例。半導體裝置100的元件（例如處理器和SRAM）可以在不同的基底上單獨形成，並且然後被接合以形成接合晶片。半導體裝置100可以包括處理器的一第一半導體結構102。在一些實施例中，第一半導體結構102中的處理器使用互補金屬氧化物半導體（CMOS）技術。處理器可以用先進的邏輯製程（例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技術節點）來實現以獲得高速度。
處理器可以是專用處理器，包括但不限於CPU、GPU、數位訊號處理器（DSP）、張量處理單元（TPU）、視覺處理單元（VPU）、神經處理單元（NPU）、協同處理單元（SPU）、物理處理單元（PPU）和圖像信號處理器（ISP）。處理器也可以是片上系統（SoC），其組合了多個專用處理器，例如應用處理器、基帶處理器等。在半導體裝置100用於移動設備（例如，智慧手機、平板電腦、眼鏡、手錶、虛擬實境/增強現實耳機、膝上型電腦等） 的一些實施例中，應用處理器處理在作業系統環境中運行的應用，並且基帶處理器處理蜂窩通信，諸如第二代（2G）、第三代（3G）、第四代（4G）、第五代（5G）、第六代（6G）蜂窩通信等等。
處理器可以包括：一個或多個處理單元（也被稱為“處理器核”或“核”），其中每一個讀取並執行指令；以及諸如SRAM的高速記憶體形成的一個或多個快取記憶體。在一些實施例中，第一半導體結構102中的處理器不包括靜態隨機存取記憶體（SRAM）單元。換句話說，根據一些實施例，快取記憶體不包括在第一半導體結構102中的處理器中。例如，第一半導體結構102中的處理器可以由（即，僅包括）一個或多個處理器核構成。
除處理器外，其它處理單元（也被稱為“邏輯電路”）也可以形成在第一半導體結構102中，諸如一個或多個控制器、一個或多個介面電路、以及一第二半導體結構104中的SRAM的週邊電路的全部或部分。控制器可以處理嵌入式系統中的特定操作。在半導體裝置100用於移動設備中的一些實施例中，每個控制器可以處理移動設備的特定操作，例如除蜂窩通信之外的通信（例如，藍牙通信、Wi-Fi通信、FM無線電等）、功率管理、顯示驅動、定位和導航、觸控式螢幕、照相機等。因此，半導體裝置100的第一半導體結構102還可以包括藍牙控制器、Wi-Fi控制器、FM無線電控制器、功率控制器、顯示控制器、GPS控制器、觸控式螢幕控制器、照相機控制器等（僅舉幾個例子），其中每一個被配置為控制移動設備中的相應元件的操作。
在一些實施例中，半導體裝置的第一半導體結構102還包括一個或多個介面電路，此一個或多個介面電路被配置成往和從半導體裝置100發送和接收多種類型的信號，諸如資料信號、控制信號、狀態/狀況信號、命令信號等。介面電路可以包括一個或多個匯流排電路（例如匯流排界面單元）和一個或多個輸入/輸出（I/O）電路。在一些實施例中，半導體裝置100的第一半導體結構102進一步包括第二半導體結構104的SRAM的週邊電路的全部或部分。週邊電路（也稱為控制和感測電路）可以包括用於促進SRAM的操作的任何合適的數位、類比和/或混合信號電路。例如週邊電路可以包括I/O緩衝器、解碼器（例如行解碼器和列解碼器）、感測放大器或電路的任何主動或非主動元件（例如電晶體、二極體、電阻器或電容器）中的一個或多個。
半導體裝置100還可以包括第二半導體結構104，第二半導體結構104包括靜態隨機存取記憶體（SRAM）單元的陣列。也就是說，第二半導體結構104可以是SRAM記憶體件。SRAM和邏輯電路（例如，處理器和週邊電路）形成在不同的基底上，並且然後垂直集成在半導體裝置100中，允許更短的互連、更少的RC延遲和更高的資料傳輸速度。SRAM的記憶體控​​制器可以作為週邊電路的部分嵌入第一半導體結構102和/或第二半導體結構104中。在一些實施例中，每個靜態隨機存取記憶體（SRAM）單元包括：多個電晶體，用於作為正或負電荷存儲資料位元；以及一個或多個電晶體，控制對其的存取。在一個示例中，每個靜態隨機存取記憶體（SRAM）單元具有六個電晶體（例如金屬氧化物半導體場效應電晶體（MOSFET）），例如用於存儲資料位元的四個電晶體和用於控制對資料的存取的兩個電晶體。SRAM可以實現半導體裝置100的高速操作，用作一個或多個快取記憶體（例如指令快取記憶體或資料快取記憶體）和/或資料緩衝器。
如第1A圖所示，半導體裝置100還包括垂直位於第一半導體結構102和第二半導體結構104之間的一接合介面106。如下面詳細描述的，第一和第二半導體結構102和104可以單獨製造（並且在一些實施例中並行地），使得製造第一和第二半導體結構102和104中的一個的加熱處理不限制製造第一和第二半導體結構102和104中的另一個的製程。此外，可以穿過接合介面106形成大量互連（例如接合接觸部）以進行第一半導體結構102和第二半導體結構104之間的直接短距離（例如微米級）電連接，與電路板（諸如印刷電路板（PCB））上的長距離（例如毫米或釐米級）晶片到晶片資料匯流排相反，從而消除了晶片介面延遲，並實現了高速I/O輸送量，同時降低了功耗。第二半導體結構104中的SRAM與第一半導體結構102中的處理器之間的資料傳輸可以通過跨接合介面106的互連（例如接合接觸部）來執行。通過垂直集成第一和第二半導體結構102和104，晶片尺寸可以減小，並且可以增大記憶體單元密度。
應當理解，堆疊的第一和第二半導體結構102和104的相對位置不受限制。第1B圖繪示本發明較佳實施例中另一半導體裝置的剖面示意圖。與第1A圖中的半導體裝置100不同（在第1A圖中，包括靜態隨機存取記憶體（SRAM）單元的陣列的第二半導體結構104在包括處理器的第一半導體結構102的上方），在第1B圖的一半導體裝置101中，包括處理器的第一半導體結構102在包括靜態隨機存取記憶體（SRAM）單元的陣列的第二半導體結構104的上方。然而，根據一些實施例，接合介面106垂直形成於半導體裝置101中的第一和第二半導體結構102和104之間，並且第一和第二半導體結構102和104通過接合（例如混合接合）垂直接合。第二半導體結構104中的SRAM與第一半導體結構102中的處理器之間的資料傳輸可以通過跨接合介面106的互連（例如接合接觸部）來執行。
在一些實施例中，第一半導體結構102不包括靜態隨機存取記憶體（SRAM）單元，且第二半導體結構104不包括處理器。也就是說，第一半導體結構102可以是沒有任何記憶體元件（例如SRAM）的專用邏輯結構，並且第二半導體結構可以是沒有任何邏輯元件（例如處理器核）的專用記憶體結構。
第2A圖繪示本發明較佳實施例中具有處理器、週邊電路和介面電路的半導體結構的平面示意圖。一半導體結構200可以是第一半導體結構102的一個示例。半導體結構200可以包括處理器，此處理器在與其他邏輯電路相同的基底上具有多個處理器核202，並且使用與其他邏輯電路相同的邏輯製程來製造。每個處理器核202可以是CPU核、GPU核、DSP核、應用處理器核、基帶處理器核，僅舉幾個例子。其他邏輯電路可以包括介面電路，諸如I/O電路（輸出/輸入）204和匯流排電路206。其他邏輯電路也可以包括用於控制和感測靜態隨機存取記憶體(SRAM) 212的所有週邊電路，包括例如行解碼器208、列解碼器210和任何其他合適的器件。第2A圖繪示一實施佈局，其中處理器核202、介面電路（例如匯流排電路206和I/O電路204）和週邊電路（例如行解碼器208和列解碼器210）形成在相同平面上的不同區域中。例如介面電路（例如匯流排電路206和I/O電路204）和週邊電路（例如行解碼器208和列解碼器210）可以形成在處理器核202外部。
第2B圖繪示本發明較佳實施例中具有靜態隨機存取記憶體的半導體結構的平面示意圖。半導體結構201可以是第二半導體結構104的一個示例。通過將所有週邊電路（例如行解碼器208和列解碼器210）移離半導體結構201（例如至半導體結構200），可以增大半導體結構201中的感測靜態隨機存取記憶體(SRAM) 212的尺寸（例如靜態隨機存取記憶體（SRAM）單元的數量）。
應當理解，半導體結構200和201的佈局不限於第2A圖和第2B圖中的實施例佈局。在一些實施例中，介面電路（例如匯流排電路206和I/O電路204）、週邊電路（例如行解碼器208和列解碼器210）以及處理器核202中的至少一些彼此堆疊，即在不同的平面中。例如，介面電路（例如匯流排電路206和I/O電路204）和週邊電路（例如行解碼器208和列解碼器210）可以形成在處理器核202上方或下方，以進一步減小晶片尺寸。
還應當理解，感測靜態隨機存取記憶體(SRAM) 212的週邊電路的部分或全部（例如行解碼器208，列解碼器210和任何其它合適的元件）可以形成在其中形成感測靜態隨機存取記憶體(SRAM) 212的相同半導體結構中。根據一些其他實施例，感測靜態隨機存取記憶體(SRAM) 212的週邊電路可以分佈在半導體結構200和201中。在一些實施例中，感測靜態隨機存取記憶體(SRAM) 212的週邊電路可以僅形成在其中形成感測靜態隨機存取記憶體(SRAM) 212的相同半導體結構中。例如，第3A圖繪示本發明較佳實施例中具有處理器和介面電路的半導體結構的平面示意圖；第3B圖繪示本發明較佳實施例中具有靜態隨機存取記憶體和週邊電路的半導體結構的平面示意圖。與第3A圖和第3B圖中的半導體結構200和201不同，一半導體結構300包括處理器核202和介面電路（例如匯流排電路206和I/O電路204），但不包括感測靜態隨機存取記憶體(SRAM) 212的任何週邊電路。相反，半導體結構301包括感測靜態隨機存取記憶體(SRAM) 212和感測靜態隨機存取記憶體(SRAM) 212的所有週邊電路（例如行解碼器208、列解碼器210和任何其他合適的器件）。如第3B圖所示，在一些實施例中，感測靜態隨機存取記憶體(SRAM) 212分佈在半導體結構301中的多個單獨區域中。也就是說，由感測靜態隨機存取記憶體(SRAM) 212形成的快取記憶體模組可以被劃分為較小的快取記憶體區域，分佈在半導體結構301中。在一個示例中，快取記憶體區域的分佈可以基於感測靜態隨機存取記憶體(SRAM) 212的接合接觸部和/或週邊電路的設計，例如，佔據沒有接合接觸部和/或週邊電路的區域。在另一示例中，快取記憶體區域的分佈可以是隨機的。結果，可以實現用於感測靜態隨機存取記憶體(SRAM) 212的更寬的設計視窗。
第4圖繪示本發明較佳實施例中半導體裝置的剖面示意圖。作為上面關於第1A圖描述的半導體裝置100的一個例子，一半導體裝置400是包括一第一半導體結構402和堆疊在第一半導體結構402之上的一第二半導體結構404的接合晶片。根據一些實施例，第一和第二半導體結構402和404在其間的一接合介面406處接合。如第4圖所示，第一半導體結構402可以包括一基底408，基底408可以包括矽（例如，單晶矽，c-Si）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）或任何其他合適的材料。
半導體裝置400的第一半導體結構402可以包括基底408上方的一元件層410。值得注意的是，第4圖中增加了軸x和軸y以進一步繪示出半導體裝置400中的元件的空間關係。基底408包括在方向x（橫向方向或寬度方向）上橫向延伸的兩個橫向表面（例如頂表面和底表面）。如本文所使用的，一個元件（例如層或部件）是否在半導體裝置（例如半導體裝置400）的另一個元件（例如層或部件）“上”、“上方”或“下方”是當基底在方向y（垂直方向或厚度方向）上位於半導體裝置的最低平面中時，相對於半導體裝置的基底（例如基底408）在方向y上確定的。在整個本發明中應用了相同概念來描述空間關係。
在一些實施例中，元件層410包括在基底408上的一處理器412和在基底408上且在處理器412的外部的一其它邏輯電路414。在一些實施例中，其它邏輯電路414包括用於往和從半導體裝置400發送和接收信號的介面電路，如上面詳細描述的。在一些實施例中，其他邏輯電路414包括用於控制和感測半導體裝置400的靜態隨機存取記憶體（SRAM）的週邊電路的部分或全部，如上面詳細描述的。在一些實施例中，處理器412包括形成任何合適的專用處理器核和/或SoC核的多個電晶體418，如上面詳細描述的。在一些實施例中，電晶體418還形成其他邏輯電路414，例如用於往和從半導體裝置400發送和接收信號的任何合適的I/O電路或匯流排電路，和/或用於促進靜態隨機存取記憶體（SRAM）的操作的任何合適的數位、類比和/或混合信號控制和感測電路，包括但不限於輸入/輸出緩衝器、解碼器（例如行解碼器和列解碼器）和感測放大器。
電晶體418可以形成在基底408“上”，其中電晶體418的全部或部分形成在基底408中（例如在基底408的頂表面下方）和/或直接在基底408上。隔離區（例如淺溝槽隔離（STI））和摻雜區（例如，電晶體418的源極區和汲極區）也可以形成在基底408中。根據一些實施例，電晶體418是高速的，具有先進的邏輯製程（例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技術節點）。
在一些實施例中，半導體裝置400的第一半導體結構402還包括元件層410上方的一互連層420以往和從處理器412（和其它邏輯電路414，如果有的話）傳輸電信號。互連層420可以包括多個互連（這裡也稱為“接觸部”），包括橫向互連線和垂直互連接入（過孔）接觸部。如本文所使用的，術語“互連”可以廣泛地包括任何合適類型的互連，諸如中間線路（middle-end-of-line,MEOL）互連和後端線路（BEOL）互連。互連層420可以進一步包括一個或多個層間介電（ILD）層（也稱為“金屬間介電（IMD）層”），其中可以形成互連線和接觸插塞。也就是說，互連層420可以包括多個ILD層中的互連線和接觸插塞。互連層420中的互連線和接觸插塞可以包括導電材料，此導電材料包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合。互連層420中的ILD層可以包括介電材料，此介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數（低k）介電質、或者它們的任意組合。在一些實施例中，元件層410中的部件通過互連層420中的互連彼此電連接。例如，其他邏輯電路414可以通過互連層420電連接到處理器412。
如第4圖所示，半導體裝置400的第一半導體結構402還可以包括在接合介面406處和互連層420與元件層410（包括處理器412）上方的一接合層422。接合層422可包括多個接合接觸部424和電隔離接合接觸部424的介電質。接合接觸部424可包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。接合層422的其餘區域可以用介電質形成，此介電質包括但不限於氧化矽、氮化矽、氮氧化矽、低k電介質或其任何組合。接合接觸部424和接合層422中的周圍介電質可用於混合接合。
類似地，如第4圖所示，半導體裝置400的第二半導體結構404還可以包括在接合介面406處和第一半導體結構402的接合層422上方的一接合層426。接合層426可以包括多個接合接觸部428和電隔離接合接觸部428的電介質。接合接觸部428可以包括導電材料，此導電材料包括但不限於W、Co、Cu、Al、矽化物或其任何組合。接合層426的其餘區域可以用電介質形成，該電介質包括但不限於氧化矽、氮化矽、氮氧化矽、低-k電介質、或其任何組合。接合接觸部428和接合層426中的周圍介電質可用於混合接合。根據一些實施例，接合接觸部428在接合介面406處與接合接觸部424接觸。
如上所述，第二半導體結構404可以以面對面的方式在接合介面406處接合在第一半導體結構402的頂部上。在一些實施例中，作為混合接合（也稱為“金屬/介電質混合接合”）的結果，接合介面406設置在接合層422和426之間，混合接合是一種直接接合技術（例如，在不使用中間層（諸如焊料或粘合劑）的情況下在表面之間形成接合）並且可以同時獲得金屬-金屬接合和介電質-介電質接合。在一些實施例中，接合介面406是接合層422和426相遇和接合所在的地方。實際上，接合介面406可以是具有一定厚度的層，其包括第一半導體結構402的接合層422的頂表面和第二半導體結構404的接合層426的底表面。
在一些實施例中，半導體裝置400的第二半導體結構404還包括接合層426上方的一互連層430，以傳輸電信號。互連層430可以包括多個互連，諸如MEOL互連和BEOL互連。在一些實施例中，互連層430中的互連還包括局部互連，諸如位元線接觸部和字線接觸部。互連層430還可以包括一個或多個ILD層，互連線和接觸插塞可以形成在在一個或多個ILD層中。互連層430中的互連線和接觸插塞可以包括導電材料，該導電材料包括但不限於W、Co、Cu、Al、矽化物、或其任意組合。互連層430中的ILD層可以包括介電材料，此介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k電介質、或其任意組合。
半導體裝置400的第二半導體結構404還可以包括在互連層430和接合層426上方的一靜態隨機存取記憶體（SRAM）單元432的陣列。可以使用靜態隨機存取記憶體（SRAM）單元432的陣列作為例如半導體裝置400的快取記憶體和/或資料緩衝器。例如，靜態隨機存取記憶體（SRAM）單元432的陣列可以用作處理器412的內部指令快取記憶體和/或資料快取記憶體。在一些實施例中，每個靜態隨機存取記憶體（SRAM）單元432包括多個電晶體434。在一些實施例中，靜態隨機存取記憶體（SRAM）單元432是6T單元，其由用於存儲一個資料位元的四個電晶體434和用於控制對資料的存取的兩個電晶體434構成。應當理解，靜態隨機存取記憶體（SRAM）單元432可以是任何合適的配置，諸如多於或少於六個電晶體（例如，每位更多或更少的電晶體）。在一些實施例中，電晶體434形成在一半導體層440“上”，其中電晶體434的全部或部分形成在半導體層440中和/或直接形成在半導體層440上。隔離區（例如，淺溝槽隔離（STI））和摻雜區（例如，電晶體434的源極區和汲極區）也可以形成在半導體層440中。在一些實施例中，兩個存取電晶體434（例如控制資料的存取的電晶體434）由字線控制，並且四個存儲電晶體434（例如存儲資料位元的電晶體434）耦合到位線並受到兩個存取電晶體434的控制。
在一些實施例中，第二半導體結構404還包括設置在靜態隨機存取記憶體（SRAM）單元432的陣列上方並與靜態隨機存取記憶體（SRAM）單元432的陣列接觸的半導體層440。半導體層440可以是其上形成有電晶體434的薄基底。在一些實施例中，半導體層440包括單晶矽。在一些實施例中，半導體層440可包括多晶矽、非晶矽、SiGe、GaAs、Ge或任何其他合適的材料。半導體層440還可以包括隔離區和摻雜區（例如，作為電晶體434的源極和汲極）。
如第4圖所示，半導體裝置400的第二半導體結構404還可以包括在半導體層440上方的一墊出（pad-out）互連層444。墊出互連層444可以包括在一個或多個ILD層中的互連，例如接觸焊盤446。墊出互連層444和互連層430可以形成在半導體層440的相對側。在一些實施例中，墊出互連層444中的互連可以在半導體裝置400和外部電路之間傳輸電信號，例如用於墊出目的。在一些實施例中，第二半導體結構404還包括延伸穿過半導體層440以電連接墊出互連層444和互連層430和420的一個或多個接觸部448。結果，處理器412和靜態隨機存取記憶體（SRAM）單元432的陣列（和其他邏輯電路414，如果有的話）可以通過接觸部448和墊出互連層444電連接到外部電路。
此外，處理器412（和其他邏輯電路414，如果有的話）可以通過互連層430和420以及接合接觸部428和424電連接到靜態隨機存取記憶體（SRAM）單元432的陣列。通過垂直集成處理器412和靜態隨機存取記憶體（SRAM）單元432的陣列，與在微處理器晶片的同一平面中橫向佈置處理器412和靜態隨機存取記憶體（SRAM）單元432的陣列相比（微處理器晶片具有釐米級的晶片尺寸），互連距離可以顯著減小。根據一些實施例，處理器412與靜態隨機存取記憶體（SRAM）單元432的陣列之間的垂直距離小於1mm。在一個示例中，處理器412與靜態隨機存取記憶體（SRAM）單元432的陣列之間的垂直距離在1μm和1mm之間（例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、20μm、30μm、40μm、50μm、60μm、70μm、80μm、90μm、100μm、150mm、200μm、250μm、300μm、350μm、400μm、450μm、500μm、550μm、600μm、650μm、700μm、750μm、800μm、850μm、900μm、950μm、1mm，由下端通過任何這些值界定的任何範圍，或由這些值中的任何兩個限定的任何範圍）。
第5圖繪示本發明較佳實施例中另一半導體裝置的剖面示意圖。作為上面關於第1B圖描述的半導體裝置101的一個例子，一半導體裝置500是包括一第二半導體結構504和堆疊在第二半導體結構504上的一第一半導體結構502的接合晶片。類似於上面在第4圖中描述的半導體裝置400，半導體裝置500表示接合晶片的例子，其中包括處理器的第一半導體結構502和包括SRAM的第二半導體結構504單獨形成並以面對面的方式在一接合介面506處接合。與以上第4圖中描述的半導體裝置400（其中包括處理器的第一半導體結構402在包括SRAM第二半導體結構404下方）不同，第5圖中的半導體裝置500包括設置在包括SRAM的第二半導體結構504上方的包括處理器的第一半導體結構502。應當理解，以下不再重複半導體裝置400和500中的類似的結構的細節（例如材料、製造製程、功能等）。
半導體裝置500的第二半導體結構504可以包括一基底508和基底508上的靜態隨機存取記憶體（SRAM）單元510的陣列。在一些實施例中，每個靜態隨機存取記憶體（SRAM）單元510包括多個電晶體512。靜態隨機存取記憶體（SRAM）單元510可以是由四個存儲電晶體和兩個存取電晶體構成的6T單元。應當理解，靜態隨機存取記憶體（SRAM）單元510可以是任何合適的配置，諸如多於或少於六個電晶體（例如，每位更多或更少的電晶體）。在一些實施例中，電晶體512形成在基底508“上”，其中電晶體512的全部或部分形成在基底508中和/或直接形成在基底508上。應當理解，靜態隨機存取記憶體（SRAM）單元510的結構和配置不是限於第5圖中的示例，並且可包括任何合適的結構和配置。
在一些實施例中，半導體裝置500的第二半導體結構504還包括靜態隨機存取記憶體（SRAM）單元510的陣列上方的一互連層514，以往和從靜態隨機存取記憶體（SRAM）單元510的陣列傳輸電信號。互連層514可以包括多個互連，包括互連線和接觸插塞。在一些實施例中，互連層514中的互連還包括局部互連，諸如位元線接觸部和字線接觸部。在一些實施例中，半導體裝置500的第二半導體結構504還包括接合介面506處和互連層514與靜態隨機存取記憶體（SRAM）單元510的陣列上方的接合層516。接合層516可以包括多個接合接觸部518和圍繞並電隔離接合接觸部518的介電質。
如第5圖所示，半導體裝置500的第一半導體結構502包括在接合介面506處和接合層516上方的另一接合層532。接合層532可以包括多個接合接觸部534和圍繞並電隔離接合接觸部534的介電質。根據一些實施例，接合接觸部534在接合介面506處與接合接觸部518接觸。在一些實施例中，半導體裝置500的第一半導體結構502還包括在接合層532上方的一互連層536，以傳輸電信號。互連層536可以包括多個互連，包括互連線和過孔接觸部。
半導體裝置500的第一半導體結構502可以進一步包括互連層536和接合層532上方的一元件層538。在一些實施例中，元件層538包括互連層536和接合層532上方的一處理器540。在一些實施例中，元件層538還包括在互連層536和接合層532上方以及處理器540外部的一其他邏輯電路542。例如，其他邏輯電路542可以包括介面電路和/或用於控制和感測靜態隨機存取記憶體（SRAM）單元510的陣列的週邊電路的部分或全部。在一些實施例中，元件層538中的器件通過互連層536中的互連彼此電連接。例如，其他邏輯電路542可以通過互連層536電連接到處理器540。
在一些實施例中，處理器540包括形成任何合適的專用處理器核和/或SoC核的多個電晶體544。電晶體544可以形成在一半導體層546“上”，其中電晶體544的全部或部分形成在半導體層546中和/或直接形成在半導體層546上。隔離區（例如，STI）和摻雜區（例如，電晶體544的源極區和汲極區）也可以形成在半導體層546中。電晶體544也可以形成其他邏輯電路542。根據一些實施例，電晶體544是高速的，具有先進的邏輯製程（例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等的技術節點）。
在一些實施例中，第一半導體結構502還包括設置在元件層538上方的半導體層546。半導體層546可以在處理器540和其它邏輯電路542上方並與處理器540和其它邏輯電路542接觸。半導體層546可以是其上形成有電晶體544的薄基底。在一些實施例中，半導體層546包括單晶矽。在一些實施例中，半導體層546可以包括多晶矽、非晶矽、SiGe、GaAs、Ge、自對準矽化物（Salicide）、或任何其他合適的材料。半導體層546還可以包括隔離區和摻雜區。
如第5圖所示，半導體裝置500的第一半導體結構502還可以包括在半導體層546上方的一墊出互連層548。墊出互連層548可以包括在一個或多個ILD層中的互連，例如接觸焊盤550。在一些實施例中，墊出互連層548中的互連可以在半導體裝置500和外部電路之間傳輸電信號，例如，用於墊出目的。在一些實施例中，第一半導體結構502還包括延伸穿過半導體層546以電連接墊出互連層548和互連層536和514的一個或多個接觸部552。結果，處理器540和靜態隨機存取記憶體（SRAM）單元510的陣列（以及其他邏輯電路542，如果有的話）可以通過接觸部552和墊出互連層548電連接到外部電路。
此外，處理器540（以及其他邏輯電路542，如果有的話）也可以通過互連層536和514以及接合接觸部534和518電連接到靜態隨機存取記憶體（SRAM）單元510的陣列。通過垂直集成處理器540和靜態隨機存取記憶體（SRAM）單元510的陣列，與在微處理器晶片的同一平面中橫向佈置處理器540和靜態隨機存取記憶體（SRAM）單元510的陣列相比（微處理器晶片具有釐米級的晶片尺寸），互連距離可以顯著減小。根據一些實施例，處理器540與靜態隨機存取記憶體（SRAM）單元510的陣列之間的垂直距離小於1mm。在一個示例中，處理器540與靜態隨機存取記憶體（SRAM）單元510的陣列之間的垂直距離在1μm和1mm之間（例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、20μm、30μm、40μm、50μm、60μm、70μm、80μm、90μm、100μm、150mm、200μm、250μm、300μm、350μm、400μm、450μm、500μm、550μm、600μm、650μm、700μm、750μm、800μm、850μm、900μm、950μm、1mm，由下端通過任何這些值界定的任何範圍，或由這些值中的任何兩個限定的任何範圍）。
第6A圖和第6B圖繪示本發明較佳實施例中形成具有處理器和其他邏輯電路的半導體結構的製程剖面示意圖。第7A圖和第7B圖繪示本發明較佳實施例中形成具有靜態隨機存取記憶體的半導體結構的製程剖面示意圖。第8A圖和第8B圖繪示本發明較佳實施例中形成半導體裝置的製程剖面示意圖。第9A-9C圖繪示本發明較佳實施例中對半導體結構進行接合和切割（dicing）的製程示意圖。第10A-10C圖繪示本發明較佳實施例中對半導體結構進行切割和接合的製程示意圖。第11圖繪示本發明較佳實施例中形成半導體裝置的方法流程圖。第12圖繪示本發明較佳實施例中另一形成半導體裝置的方法流程圖。第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A-9C圖、第10A-10C圖、第11圖和第12圖中描繪的半導體裝置的示例分別包括第4圖和第5圖中描繪的半導體裝置400和500。將一起描述第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A-9C圖、第10A-10C圖、第11圖和第12圖。應當理解，一方法1100和一方法1200中繪示的操作不是窮盡的，並且也可以在任何所示的操作之前、之後或之間執行其他操作可。此外，一些操作可以同時執行，或者以與第11圖和第12圖中所示不同的循序執行。
如第6A圖和第6B圖中所描繪的，形成第一半導體結構，第一半導體結構包括：處理器、其他邏輯電路和包括多個第一接合接觸部的第一接合層。如第7A圖和第7B圖所描繪，形成第二半導體結構，第二半導體結構包括：靜態隨機存取記憶體（SRAM）單元的陣列和包括多個第二接合接觸部的第二接合層。如第8A圖和第8B圖所描繪，第一半導體結構和所述第二半導體結構以面對面方式接合，使得第一接合接觸部與第二接合接觸部在接合介面處接觸。
參照第11圖，方法1100開始於一操作1102，其中在第一晶片上形成多個第一半導體結構。第一半導體結構中的至少一個包括：處理器和包括多個第一接合接觸部的第一接合層。第一晶片可以是矽晶片。在一些實施例中，為了形成多個第一半導體結構，在第一晶片上形成處理器。在一些實施例中，為了形成處理器，在第一晶片上形成多個電晶體。在一些實施例中，為了形成多個第一半導體結構，還在第一晶片上形成靜態隨機存取記憶體（SRAM）單元的陣列的週邊電路。在一些實施例中，為了形成多個第一半導體結構，還在第一晶片上形成介面電路。
如第9A圖所示，多個第一半導體結構906形成在一第一晶片902上。第一晶片902可包括通過劃線分開的多個畫面（shot）。根據一些實施例，第一晶片902的每個畫面包括一個或多個第一半導體結構906。第6A圖和第6B圖繪示出了第一半導體結構906的形成的一個示例。
如第6A圖所示，多個電晶體604形成在一矽基底602上（作為第一晶片902的部分，例如矽晶片）。電晶體604可以通過多個製程形成，此多個製程包括但不限於黃光微影、乾/濕蝕刻、薄膜沉積、熱生長、注入、化學機械研磨（CMP）、以及任何其他合適的製程。在一些實施例中，通過離子摻雜和/或熱擴散在矽基底602中形成摻雜區，其例如用作電晶體604的源極區和/或汲極區。在一些實施例中，通過濕/乾蝕刻和薄膜沉積，還在矽基底602中形成隔離區（例如STI）。電晶體604可以在矽基底602上形成一元件層606。在一些實施例中，元件層606包括一處理器608和一其他邏輯電路610。邏輯電路610可以包括SRAM的週邊電路和介面電路，諸如匯流排電路或I/O電路。
方法1100前進到一操作1104，如第11圖所示，其中在處理器上方形成第一互連層。第一互連層可以包括一個或多個ILD層中的第一多個互連。如第6B圖所示，一互連層614可以形成在包括處理器608和其他邏輯電路610的元件層606上方。一互連層614可以包括多個ILD層中的MEOL和/或BEOL的互連以與元件層606進行電連接。在一些實施例中，互連層614包括在多個製程中形成的多個ILD層和其中的互連。例如，互連層614中的互連可以包括通過一個或多個薄膜沉積製程沉積的導電材料，薄膜沉積製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、電鍍、化學鍍或其任何組合。形成互連的製造製程還可包括黃光微影、CMP、濕/乾蝕刻或任何其他合適的製程。ILD層可以包括通過一個或多個薄膜沉積製程沉積的介電材料，薄膜沉積製程包括但不限於，CVD、PVD、ALD或其任何組合。第6B圖中所示的ILD層和互連可以統稱為互連層614。
方法1100前進到一操作1106，如第11圖所示，其中在第一互連層上方形成第一接合層。第一接合層可以包括多個第一接合接觸部。如第6B圖所示，在互連層614上方形成一接合層616。接合層616可包括由介電質圍繞的多個接合接觸部618。在一些實施例中，通過一個或多個薄膜沉積製程在互連層614的頂表面上沉積介電層，薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。然後，通過使用圖案化製程（例如，介電層中的介電材料的黃光微影和濕/乾蝕刻）首先圖案化穿過介電層的接觸孔，可以形成穿過介電層並且與互連層614中的互連接觸的接合接觸部618。接觸孔可以填充有導體（例如銅）。在一些實施例中，填充接觸孔包括在沉積導體之前沉積阻擋層、附著層和/或晶種層。
方法1100前進到一操作1108，如第11圖所示，其中在第二晶片上形成多個第二半導體結構。第二半導體結構中的至少一個包括靜態隨機存取記憶體（SRAM）單元的陣列和包括多個第二接合接觸部的第二接合層。第二晶片可以是矽晶片。在一些實施例中，為了形成多個第二半導體結構，在第二晶片上形成靜態隨機存取記憶體（SRAM）單元的陣列。在一些實施例中，為了形成靜態隨機存取記憶體（SRAM）單元的陣列，在第二晶片上形成多個電晶體。
如第9A圖所示，多個第二半導體結構908形成在一第二晶片904上。第二晶片904可包括通過劃線分開的多個畫面。根據一些實施例，第二晶片904的每個畫面包括一個或多個第二半導體結構908。第7A圖和第7B圖繪示出了第二半導體結構908的形成的一個示例。
如第7A圖所示，多個電晶體704形成在一矽基底702上（作為第二晶片904，例如矽晶片，的部分）。電晶體704可以通過多個製程形成，多個製程包括但不限於黃光微影、濕/乾蝕刻、薄膜沉積、熱生長、注入、CMP、以及任何其他合適的製程。在一些實施例中，通過離子摻雜和/或熱擴散在矽基底702中形成摻雜區域，其例如用作電晶體704的源極區和/或汲極區。在一些實施例中，通過濕/乾蝕刻和薄膜沉積，還在矽基底702中形成隔離區（例如，STI）。由此形成靜態隨機存取記憶體（SRAM）單元710的陣列（每個具有多個電晶體704）。
方法1100前進到一操作1110，如第11圖所示，其中在靜態隨機存取記憶體（SRAM）單元的陣列上方形成第二互連層。第二互連層可以包括一個或多個ILD層中的第二多個互連。如第7B圖所示，一互連層714可以形成在靜態隨機存取記憶體（SRAM）單元710的陣列上方。互連層714可以包括多個ILD層中的MEOL和/或BEOL的互連以與靜態隨機存取記憶體（SRAM）單元710的陣列進行電連接。在一些實施例中，互連層714包括在多個製程中形成的多個ILD層和其中的互連。例如，互連層714中的互連可以包括通過一個或多個薄膜沉積製程沉積的導電材料，此薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、無電鍍或其任何組合。形成互連的製造製程還可包括黃光微影、濕/乾蝕刻、CMP或任何其他合適的製程。ILD層可包括通過一種或多種薄膜沉積製程沉積的介電材料，此薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。第7B圖中所示的ILD層和互連可以統稱為互連層714。
方法1100前進到一操作1112，如第11圖所示，其中在第二互連層上方形成第二接合層。第二接合層可包括多個第二接合接觸部。如第7B圖所示，在互連層714上方形成一接合層716。接合層716可以包括由介電質圍繞的多個接合接觸部718。在一些實施例中，通過一個或多個薄膜沉積製程在互連層714的頂表面上沉積介電層，此薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。然後，通過使用圖案化製程（例如，介電層中的介電材料的黃光微影和濕/乾蝕刻）首先圖案化穿過介電層的接觸孔，可以形成穿過介電層並且與互連層714中的互連接觸的接合接觸部718。接觸孔可以填充有導體（例如銅）。在一些實施例中，填充接觸孔包括在沉積導體之前沉積附著（膠）層、阻擋層、和/或種子層。
方法1100前進到一操作1114，如第11圖所示，其中以面對面方式接合第一晶片和第二晶片，使得第一半導體結構中的上述至少一個被接合到第二半導體結構的上述至少一個。第一半導體結構的第一接合接觸部在接合介面處與第二半導體結構的第二接合接觸部接觸。接合可以是混合接合。在一些實施例中，在接合之後，第二半導體結構在第一半導體結構上方。在一些實施例中，在接合之後，第一半導體結構在第二半導體結構上方。
如第9B圖所示，第一晶片902和第二晶片904以面對面的方式接合，使得第一半導體結構906中的至少一個在接合介面909處接合到第二半導體結構908中的至少一個。儘管在接合之後第一晶片902位於第二晶片904上方，如第9B圖所示，但是應當理解，在一些實施例中，在接合之後，第二晶片904可以在第一晶片902上方。第8A圖示出了接合的第一和第二半導體結構906和908的形成的一個示例。
如第8A圖所示，矽基底702和在其上形成的元件（例如靜態隨機存取記憶體（SRAM）單元710的陣列）被上下翻轉。面向下的接合層716與面向上的接合層616接合，即以面對面的方式接合，因而形成一接合介面802（如第8B圖所示）。在一些實施例中，在接合之前將處理製程（例如，電漿處理，濕式處理和/或熱處理）施加到接合表面。儘管未在第8A圖中繪示出，但是矽基底602和在其上形成的元件（例如包括處理器608和其他邏輯電路610的元件層606）可以上下翻轉，並且面向下的接合層616可以與面向上的接合層716接合，即以面對面的方式接合，從而形成一接合介面802。接合之後，接合層716中的接合接觸部718和接合層616中的接合接觸部618彼此對準並且彼此接觸，使得靜態隨機存取記憶體（SRAM）單元710的陣列可以電連接到元件層606（例如，處理器608和其他邏輯電路610）。應當理解，在接合晶片中，元件層606（例如，處理器608和其他邏輯電路610）可以在靜態隨機存取記憶體（SRAM）單元710的陣列上方或下方。然而，可以在接合之後在元件層606（例如，處理器608和其他邏輯電路610）和靜態隨機存取記憶體（SRAM）單元710的陣列之間形成接合介面802，如第8B圖所示。
方法1100繼續至一操作1116，如第11圖所示，其中薄化第一晶片或第二晶片以形成半導體層。在一些實施例中，在接合之後位於第二半導體結構的第二晶片上方的第一半導體結構的第一晶片被薄化以形成半導體層。在一些實施例中，在接合之後位於第一半導體結構的第一晶片上方的第二半導體結構的第二晶片被薄化以形成半導體層。
如第8B圖所示，接合晶片的頂部的基底（例如，如第8A圖所示的矽基底702）被薄化，使得薄化的頂部基底可以用作一半導體層804，例如，單晶矽層。薄化的基底的厚度可在大約200nm和大約5μm之間，諸如在200nm和5μm之間，或在大約150nm和大約50μm之間，諸如在150nm和50μm之間。可以通過包括但不限於晶片研磨、乾蝕刻、濕蝕刻、CMP、任何其他合適的製程、或其任何組合的製程來薄化矽基底702。應當理解，當矽基底602是接合晶片頂部的基底時，可以通過薄化矽基底602來形成另一半導體層。
方法1100繼續至一操作1118，如第11圖所示，其中在半導體層上方形成墊出互連層。如第8B圖所示，一墊出互連層806形成在半導體層804（薄化的頂部基底）上方。墊出互連層806可以包括形成在一個或多個ILD層中的互連，諸如焊盤接觸部808。焊盤接觸部808可包括導電材料，該導電材料包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。ILD層可以包括介電材料，此介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k電介質或其任何組合。在一些實施例中，在接合和薄化之後，形成垂直延伸穿過半導體層804的接觸部810，例如通過濕/乾蝕刻，然後沉積導電材料。接觸部810可以與墊出互連層806中的互連接觸。
方法1100前進到一操作1120，如第11圖所示，其中將接合的第一和第二晶片切割成多個管芯。至少一個管芯包括接合的第一和第二半導體結構。如第9C圖所示，將接合的第一和第二晶片902和904（如第9B圖所示）切割成多個管芯912。管芯912中的至少一個包括接合的第一和第二半導體結構906和908。在一些實施例中，接合的第一和第二晶片902和904的每個畫面是使用晶片鐳射切割和/或機械切割技術沿著劃線從接合的第一和第二晶片902和904切割的，因而成為相應的管芯912。管芯912可以包括接合的第一和第二半導體結構906和908，例如，如第8B圖所示的接合結構。
代替如上關於第9A-9C圖和第11圖所述的基於切割之前的晶片級接合的封裝方案，第10A-10C圖和第12圖繪示出了根據一些實施例的基於切割之後的管芯級接合的另一種封裝方案。以上關於第11圖中的方法1100描述了第12圖中的方法1200的操作1102、1104和1106，並且從而不對其進行重複。如第10A圖所示，多個第一半導體結構1006形成在一第一晶片1002上。第一晶片1002可包括通過劃線分開的多個畫面。根據一些實施例，第一晶片1002的每個畫面包括一個或多個第一半導體結構1006。第6A圖和第6B圖繪示出了第一半導體結構1006的形成的一個示例。
方法1200前進到一操作1202，如第12圖所示，其中將第一晶片切割成多個第一管芯，使得第一管芯中的至少一個包括第一半導體結構中的至少一個。如第10B圖所示，將第一晶片1002（如第10A圖所示）切割成多個管芯1010，使得至少一個管芯1010包括第一半導體結構1006。在一些實施例中，使用晶片鐳射切割和/或機械切割技術沿著劃線從第一晶片1002切割第一晶片1002的每個畫面，因而成為相應的管芯1010。管芯1010可以包括第一半導體結構1006，例如，如第6B圖所示的結構。
以上關於第11圖中的方法1100描述了第12圖中的方法1200的操作1108、1110以及1112，並且從而不對其進行重複。如第10A圖所示，多個第二半導體結構1008形成在一第二晶片1004上。第二晶片1004可包括通過劃線分開的多個畫面。根據一些實施例，第二晶片1004的每個畫面包括一個或多個第二半導體結構1008。第7A圖和第7B圖繪示出了第二半導體結構1008的形成的一個示例。
方法1200前進到一操作1204，如第12圖所示，其中將第二晶片切割成多個第二管芯，使得第二管芯中的至少一個包括第二半導體結構中的上述至少一個。如第10B圖所示，將第二晶片1004（如第10A圖所示）切割成多個管芯1012，使得至少一個管芯1012包括第二半導體結構1008。在一些實施例中，使用晶片鐳射切割和/或機械切割技術沿著劃線從第二晶片1004切割第二晶片1004的每個畫面，因而成為相應的管芯1012。管芯1012可以包括第二半導體結構1008，例如，如第7B圖所示的結構。
方法1200前進到一操作1206，如第12圖所示，其中第一管芯和第二管芯以面對面的方式接合，使得第一半導體結構接合到第二半導體結構。第一半導體結構的第一接合接觸部在接合介面處與第二半導體結構的第二接合接觸部接觸。如第10C圖所示，包括第一半導體結構1006的管芯1010和包括第二半導體結構1008的管芯1012以面對面的方式接合，使得第一半導體結構1006在一接合介面1014處接合到第二半導體結構1008。儘管在接合之後第一半導體結構1006在第二半導體結構1008上方，如第10C圖所示，但是應當理解，在一些實施例中，在接合之後，第二半導體結構1008可以在第一半導體結構1006上方。第8A圖繪示出了接合的第一和第二半導體結構1006和1008的形成的一個示例。
方法1200前進到一操作1208，如第12圖所示，其中薄化第一晶片或第二晶片以形成半導體層。在一些實施例中，在接合之後位於第二半導體結構的第二晶片上方的第一半導體結構的第一晶片被薄化以形成半導體層。在一些實施例中，在接合之後位於第一半導體結構的第一晶片上方的第二半導體結構的第二晶片被薄化以形成半導體層。
如第8B圖所示，接合晶片的頂部的基底（例如，第如8A圖所示的矽基底702）被薄化，使得薄化的頂部基底可以用作半導體層804，例如單晶矽層。可以通過包括但不限於晶片研磨、乾蝕刻、濕蝕刻、CMP、任何其他合適的製程或其組合的製程來薄化矽基底702。在一個示例中，薄化的基底的厚度可以在大約1μm以及大約20μm之間，諸如在1μm和20μm（例如，1μm、2μm、3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm、15μm、20μm，由下端通過這些值中的任何一個界定的任何範圍值，或在由這些值中的任意兩個限定的任何範圍中）之間，例如使用蝕刻和CMP製程的組合。應當理解，在一些實施例中，通過進一步應用額外的蝕刻製程，薄化的基底的厚度可以進一步減小到1μm以下，例如，在次微米（μm）範圍中。應當理解，當矽基底602是接合晶片的頂部的基底時，可以通過薄化矽基底602來形成另一半導體層。
方法1200前進到一操作1210，如第12圖所示，其中在半導體層上方形成墊出互連層。如第8B圖所示，墊出互連層806形成在半導體層804（薄化的頂部基底）上方。墊出互連層806可以包括形成在一個或多個ILD層中的互連，例如焊盤接觸部808。焊盤接觸部808可包括導電材料，該導電材料包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。ILD層可包括介電材料，此介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k電介質或其任何組合。在一些實施例中，在接合和薄化之後，形成垂直延伸穿過半導體層804的接觸部810，例如通過濕/乾蝕刻，然後沉積導電材料。接觸部810可以與墊出互連層806中的互連接觸。
根據本發明，一種半導體裝置，包含：一第一半導體結構，包括一處理器和一第一接合層，其中第一接合層包括多個第一接合接觸部；一第二半導體結構，包括一靜態隨機存取記憶體（SRAM）單元的陣列和一第二接合層，其中第二接合層包括多個第二接合接觸部；以及一接合介面，在第一接合層和第二接合層之間，其中第一接合接觸部在接合介面處與第二接合接觸部接觸。
在一些實施例中，第一半導體結構不包括靜態隨機存取記憶體（SRAM）單元，並且第二半導體結構不包括處理器。
在一些實施例中，第一半導體結構包括一基底、基底上的處理器以及處理器上方的第一接合層。
在一些實施例中，第二半導體結構包括第一接合層上方的第二接合層、第二接合層上方的靜態隨機存取記憶體（SRAM）單元的陣列以及在靜態隨機存取記憶體（SRAM）單元的陣列上方並與靜態隨機存取記憶體（SRAM）單元的陣列接觸的一半導體層。
在一些實施例中，半導體裝置更包含一墊出互連層位於半導體層上方，其中半導體層包括單晶矽。
在一些實施例中，第二半導體結構包括一基底、基底上的靜態隨機存取記憶體（SRAM）單元的陣列以及靜態隨機存取記憶體（SRAM）單元的陣列上方的第二接合層。
在一些實施例中，第一半導體結構包括第二接合層上方的第一接合層、第一接合層上方的處理器以及在處理器上方並與處理器接觸的一半導體層。
在一些實施例中，半導體裝置更包含一墊出互連層位於半導體層上方，其中半導體層包括單晶矽。
在一些實施例中，第一半導體結構還包括靜態隨機存取記憶體（SRAM）單元的陣列的週邊電路。在一些實施例中，第一半導體結構還包括介面電路。在一些實施例中，處理器包括多個核。
在一些實施例中，第一半導體結構包括垂直位於第一接合層和處理器之間的一第一互連層，並且第二半導體結構包括垂直位於第二接合層和靜態隨機存取記憶體（SRAM）單元的陣列之間的一第二互連層。
在一些實施例中，處理器經由第一互連層和第二互連層以及第一接合接觸部和第二接合接觸部電連接到靜態隨機存取記憶體（SRAM）單元的陣列。
在一些實施例中，處理器與靜態隨機存取記憶體（SRAM）單元的陣列之間的垂直距離小於1mm。
根據本發明的另一方面，揭露了一種用於形成半導體裝置的方法，包括：形成多個第一半導體結構於一第一晶片上，其中第一半導體結構中的至少一個包括一處理器和一第一接合層，且第一接合層包括多個第一接合接觸部；形成多個第二半導體結構於一第二晶片上，其中第二半導體結構中的至少一個包括一靜態隨機存取記憶體（SRAM）單元的陣列和一第二接合層，且第二接合層包括多個第二接合接觸部；以面對面的方式接合第一晶片和第二晶片，使得第一半導體結構中的至少一個接合到第二半導體結構中的至少一個，其中第一半導體結構的第一接合接觸部在接合介面處與第二半導體結構的第二接合接觸部接觸；以及將所接合的第一晶片和第二晶片切割成多個管芯，其中管芯中的至少一個包括所接合的第一半導體結構和第二半導體結構。
在一些實施例中，為了形成多個第一半導體結構，在第一晶片上形成處理器，在處理器上方形成一第一互連層，以及在第一互連層上方形成第一接合層。在一些實施例中，為了形成處理器，在第一晶片上形成多個電晶體。
在一些實施例中，為了形成多個第一半導體結構，在第一晶片上形成靜態隨機存取記憶體（SRAM）單元的陣列的一週邊電路。在一些實施例中，為了形成多個第一半導體結構，在第一晶片上形成一介面電路。
在一些實施例中，為了形成多個第二半導體結構，在第二晶片上形成靜態隨機存取記憶體（SRAM）單元的陣列，在靜態隨機存取記憶體（SRAM）單元的陣列上方形成一第二互連層，以及在第二互連層上方形成第二接合層。
在一些實施例中，為了形成靜態隨機存取記憶體（SRAM）單元的陣列，在第二晶片上形成多個電晶體。
在一些實施例中，在以面對面的方式接合第一晶片和第二晶片之後，第二半導體結構在第一半導體結構上方，且更包含：在以面對面的方式接合第一晶片和第二晶片之後並且在將所接合的第一晶片和第二晶片切割成多個管芯之前：薄化第二晶片以形成一半導體層；以及在半導體層上方形成一墊出互連層。
在一些實施例中，在以面對面的方式接合第一晶片和第二晶片之後，第一半導體結構在第二半導體結構上方，且更包含：在以面對面的方式接合第一晶片和第二晶片之後並且在將所接合的第一晶片和第二晶片切割成多個管芯之前：薄化第一晶片以形成一半導體層；以及在半導體層上方形成一墊出互連層。
在一些實施例中，接合包括混合接合。
根據本發明的又一方面，揭露了一種用於形成半導體裝置的方法。形成多個第一半導體結構於一第一晶片上，其中第一半導體結構中的至少一個包括一處理器和一第一接合層，且第一接合層包括多個第一接合接觸部；將第一晶片切割成多個第一管芯，使得第一管芯中的至少一個包括第一半導體結構中的至少一個；形成多個第二半導體結構於一第二晶片上，其中第二半導體結構中的至少一個包括一靜態隨機存取記憶體（SRAM）單元的陣列和一第二接合層，且第二接合層包括多個第二接合接觸部；將第二晶片切割成多個第二管芯，使得第二管芯中的至少一個包括第二半導體結構中的至少一個；以及以面對面的方式接合第一管芯和第二管芯，使得第一半導體結構接合到第二半導體結構，其中第一半導體結構的第一接合接觸部在接合介面處與第二半導體結構的第二接合接觸部接觸。
在一些實施例中，為了形成多個第一半導體結構，在第一晶片上形成處理器，在處理器上方形成一第一互連層，以及在第一互連層上方形成第一接合層。在一些實施例中，為了形成處理器，在第一晶片上形成多個電晶體。
在一些實施例中，為了形成多個第一半導體結構，在第一晶片上形成靜態隨機存取記憶體（SRAM）單元的陣列的一週邊電路。在一些實施例中，為了形成多個第一半導體結構，在第一晶片上形成一介面電路。
在一些實施例中，為了形成多個第二半導體結構，在第二晶片上形成靜態隨機存取記憶體（SRAM）單元的陣列，在靜態隨機存取記憶體（SRAM）單元的陣列上方形成一第二互連層，以及在第二互連層上方形成第二接合層。
在一些實施例中，為了形成靜態隨機存取記憶體（SRAM）單元的陣列，在第二晶片上形成多個電晶體。
在一些實施例中，在以面對面的方式接合第一晶片和第二晶片之後，第二半導體結構在第一半導體結構上方。在一些實施例中，在以面對面的方式接合第一晶片和第二晶片之後薄化第二晶片以形成一半導體層，以及在半導體層上方形成一墊出互連層。
在一些實施例中，在以面對面的方式接合第一晶片和第二晶片之後，第一半導體結構在第二半導體結構上方。在一些實施例中，在以面對面的方式接合第一晶片和第二晶片之後薄化第一晶片以形成一半導體層，以及在半導體層上方形成一墊出互連層。
在一些實施例中，接合包括混合接合。
具體實施方式的前述描述將揭示本發明的一般性質，在不脫離本發明的總體概念的情況下，其他人可以通過應用本領域技術範圍內的知識，容易地修改和/或適應這些具體實施方式用於各種應用，而無需過度實驗。因此，基於本文給出的教導和指導，這些改編和修改旨在落入所揭露實施例的等同物的含義和範圍內。應理解，本文中的措辭或術語是出於描述而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據教導和指導來解釋。
以上用於說明指定的功能及其關係的實現的功能構件描述了本發明的實施例。為了便於描述，這裡任意定義了這些功能構件的邊界。當然可以定義替代邊界，只要適當地執行指定的功能及其關係即可。
發明內容和摘要部分可以闡明一個或多個但不是由發明人（一個或多個）預期的本發明的所有實例性實施例，並且因此，其不意在以任何方式限制本發明和所附權利要求。
本發明的廣度和範圍不應受任何上述示例性實施例的限制，而應僅根據所附權利要求及其等同物來限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、101、400、500:半導體裝置 102、402、502、906、1006:第一半導體結構 104、404、504、908、1008:第二半導體結構 106、406、506、532、802、909、1014:接合介面 200、201、300、301、502:半導體結構 202:處理器核 204:I/O電路 206:匯流排電路 208:行解碼器 210:列解碼器 212:感測靜態隨機存取記憶體 408、508:基底 410、538、606:元件層 412、540、608:處理器 414、542、610:其它邏輯電路 418、434、512、544、604、704:電晶體 420、430、444、514、536、614、714:互連層 422、426、516、616、716:接合層 424、428、518、534、618、718:接合接觸部 432、510、710:靜態隨機存取記憶體（SRAM）單元 440、546、804:半導體層 446:接觸焊盤 448、552:接觸部 548、806:墊出互連層 550:接觸焊盤 602、702:矽基底 808:焊盤接觸部 810:接觸部 902、1002:第一晶片 904、1004:第二晶片 912、1010、1012:管芯 1100、1200:方法 1102、1104、1106、1108、1110、1112、1114、1116、1118、1120、1202、1204、1206、1208、1210:操作 x、y:軸
第1A圖繪示本發明較佳實施例中半導體裝置的剖面示意圖。 第1B圖繪示本發明較佳實施例中另一半導體裝置的剖面示意圖。 第2A圖繪示本發明較佳實施例中具有處理器、週邊電路和介面電路的半導體結構的平面示意圖。 第2B圖繪示本發明較佳實施例中具有靜態隨機存取記憶體的半導體結構的平面示意圖。 第3A圖繪示本發明較佳實施例中具有處理器和介面電路的半導體結構的平面示意圖。 第3B圖繪示本發明較佳實施例中具有靜態隨機存取記憶體和週邊電路的半導體結構的平面示意圖。 第4圖繪示本發明較佳實施例中半導體裝置的剖面示意圖。 第5圖繪示本發明較佳實施例中另一半導體裝置的剖面示意圖。 第6A圖繪示本發明較佳實施例中形成具有處理器和其他邏輯電路的半導體結構的製程剖面示意圖。 第6B圖繪示本發明較佳實施例中形成具有處理器和其他邏輯電路的半導體結構的製程剖面示意圖。 第7A圖繪示本發明較佳實施例中形成具有靜態隨機存取記憶體的半導體結構的製程剖面示意圖。 第7B圖繪示本發明較佳實施例中形成具有靜態隨機存取記憶體的半導體結構的製程剖面示意圖。 第8A圖繪示本發明較佳實施例中形成半導體裝置的製程剖面示意圖。 第8B圖繪示本發明較佳實施例中形成半導體裝置的製程剖面示意圖。 第9A圖繪示本發明較佳實施例中對半導體結構進行接合和切割（dicing）的製程示意圖。 第9B圖繪示本發明較佳實施例中對半導體結構進行接合和切割（dicing）的製程示意圖。 第9C圖繪示本發明較佳實施例中對半導體結構進行接合和切割（dicing）的製程示意圖。 第10A圖繪示本發明較佳實施例中對半導體結構進行切割和接合的製程示意圖。 第10B圖繪示本發明較佳實施例中對半導體結構進行切割和接合的製程示意圖。 第10C圖繪示本發明較佳實施例中對半導體結構進行切割和接合的製程示意圖。 第11圖繪示本發明較佳實施例中形成半導體裝置的方法流程圖。 第12圖繪示本發明較佳實施例中另一形成半導體裝置的方法流程圖。
400:半導體裝置
402:第一半導體結構
404:第二半導體結構
406:接合介面
408:基底
410:元件層
412:處理器
414:其它邏輯電路
418、434:電晶體
420、430、444:互連層
422、426:接合層
424、428:接合接觸部
432:靜態隨機存取記憶體(SRAM)單元
440:半導體層
446:接觸焊盤
448:接觸部

Claims (20)

  1. 一種半導體裝置，包含： 一第一半導體結構，包括一處理器和一第一接合層，其中該第一接合層包括多個第一接合接觸部； 一第二半導體結構，包括一靜態隨機存取記憶體（SRAM）單元的陣列和一第二接合層，其中該第二接合層包括多個第二接合接觸部；以及 一接合介面，在該第一接合層和該第二接合層之間，其中該些第一接合接觸部在該接合介面處與該些第二接合接觸部接觸。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第一半導體結構不包括靜態隨機存取記憶體單元，並且該第二半導體結構不包括處理器。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該第一半導體結構包括一基底、該基底上的該處理器以及該處理器上方的該第一接合層 。
  4. 如申請專利範圍第3項所述之半導體裝置，其中該第二半導體結構包括該第一接合層上方的該第二接合層、該第二接合層上方的該靜態隨機存取記憶體（SRAM）單元的陣列以及在該靜態隨機存取記憶體（SRAM）單元的陣列上方並與該靜態隨機存取記憶體（SRAM）單元的陣列接觸的一半導體層。
  5. 如申請專利範圍第4項所述之半導體裝置，更包含： 一墊出互連層，位於該半導體層上方，其中該半導體層包括單晶矽。
  6. 如申請專利範圍第1項所述之半導體裝置，其中該第二半導體結構包括一基底、該基底上的該靜態隨機存取記憶體（SRAM）單元的陣列以及該靜態隨機存取記憶體（SRAM）單元的陣列上方的該第二接合層。
  7. 如申請專利範圍第6項所述之半導體裝置，其中該第一半導體結構包括該第二接合層上方的該第一接合層、該第一接合層上方的該處理器以及在該處理器上方並與該處理器接觸的一半導體層。
  8. 如申請專利範圍第7項所述之半導體裝置，更包含： 一墊出互連層，位於該半導體層上方，其中該半導體層包括單晶矽。
  9. 如申請專利範圍第1項所述之半導體裝置，其中該第一半導體結構更至少包括該靜態隨機存取記憶體（SRAM）單元的陣列的週邊電路或介面電路。
  10. 如申請專利範圍第1項所述之半導體裝置，其中該第一半導體結構包括垂直位於該第一接合層和該處理器之間的一第一互連層，並且該第二半導體結構包括垂直位於該第二接合層和該靜態隨機存取記憶體（SRAM）單元的陣列之間的一第二互連層。
  11. 如申請專利範圍第10項所述之半導體裝置，其中該處理器經由該第一互連層和該第二互連層以及該第一接合接觸部和該第二接合接觸部電連接到該靜態隨機存取記憶體（SRAM）單元的陣列。
  12. 一種用於形成半導體裝置的方法，包括： 形成多個第一半導體結構於一第一晶片上，其中該些第一半導體結構中的至少一個包括一處理器和一第一接合層，且該第一接合層包括多個第一接合接觸部； 形成多個第二半導體結構於一第二晶片上，其中該些第二半導體結構中的至少一個包括一靜態隨機存取記憶體（SRAM）單元的陣列和一第二接合層，且該第二接合層包括多個第二接合接觸部； 以面對面的方式接合該第一晶片和該第二晶片，使得該些第一半導體結構中的至少一個接合到該些第二半導體結構中的至少一個，其中該些第一半導體結構的該些第一接合接觸部在接合介面處與該些第二半導體結構的該些第二接合接觸部接觸；以及 將所接合的該第一晶片和該第二晶片切割成多個管芯，其中該些管芯中的至少一個包括所接合的該些第一半導體結構和該些第二半導體結構。
  13. 如申請專利範圍第12項所述之用於形成半導體裝置的方法，其中形成該些第一半導體結構的方法包括： 在該第一晶片上形成該處理器； 在該處理器上方形成一第一互連層；以及 在該第一互連層上方形成該第一接合層。
  14. 如申請專利範圍第12項所述之用於形成半導體裝置的方法，其中形成該些第一半導體結構的方法還至少包括在該第一晶片上形成該靜態隨機存取記憶體（SRAM）單元的陣列的一週邊電路或在該第一晶片上形成一介面電路。
  15. 如申請專利範圍第12項所述之用於形成半導體裝置的方法，其中形成該些第二半導體結構的方法包括： 在該第二晶片上形成該靜態隨機存取記憶體（SRAM）單元的陣列； 在該靜態隨機存取記憶體（SRAM）單元的陣列上方形成一第二互連層；以及 在該第二互連層上方形成該第二接合層。
  16. 如申請專利範圍第12項所述之用於形成半導體裝置的方法，其中以面對面的方式接合該第一晶片和該第二晶片之後，該些第二半導體結構在該些第一半導體結構上方，且更包含： 在以面對面的方式接合該第一晶片和該第二晶片之後並且在將所接合的該第一晶片和該第二晶片切割成多個管芯之前： 薄化該第二晶片以形成一半導體層；以及 在該半導體層上方形成一墊出互連層。
  17. 如申請專利範圍第12項所述之用於形成半導體裝置的方法，其中以面對面的方式接合該第一晶片和該第二晶片之後，該些第一半導體結構在該些第二半導體結構上方，且更包含： 在以面對面的方式接合該第一晶片和該第二晶片之後並且在將所接合的該第一晶片和該第二晶片切割成多個管芯之前： 薄化該第一晶片以形成一半導體層；以及 在該半導體層上方形成一墊出互連層。
  18. 一種用於形成半導體裝置的方法，包括： 形成多個第一半導體結構於一第一晶片上，其中該些第一半導體結構中的至少一個包括一處理器和一第一接合層，且該第一接合層包括多個第一接合接觸部； 將該第一晶片切割成多個第一管芯，使得該些第一管芯中的至少一個包括該些第一半導體結構中的至少一個； 形成多個第二半導體結構於一第二晶片上，其中該些第二半導體結構中的至少一個包括一靜態隨機存取記憶體（SRAM）單元的陣列和一第二接合層，且該第二接合層包括多個第二接合接觸部； 將該第二晶片切割成多個第二管芯，使得該些第二管芯中的至少一個包括該些第二半導體結構中的至少一個；以及 以面對面的方式接合該些第一管芯和該些第二管芯，使得該些第一半導體結構接合到該些第二半導體結構，其中該些第一半導體結構的該些第一接合接觸部在接合介面處與該些第二半導體結構的該些第二接合接觸部接觸。
  19. 如申請專利範圍第18項所述之用於形成半導體裝置的方法，其中形成該些第一半導體結構的方法包括： 在該第一晶片上形成該處理器； 在該處理器上方形成一第一互連層；以及 在該第一互連層上方形成該第一接合層。
  20. 如申請專利範圍第18項所述之用於形成半導體裝置的方法，其中形成該些第二半導體結構的方法包括： 在該第二晶片上形成該靜態隨機存取記憶體（SRAM）單元的陣列； 在該靜態隨機存取記憶體（SRAM）單元的陣列上方形成一第二互連層；以及 在該第二互連層上方形成該第二接合層。
TW108143686A 2019-09-11 2019-11-29 具有處理器和靜態隨機存取記憶體的接合半導體裝置及其形成方法 TWI750546B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/CN2019/105313 WO2021046744A1 (en) 2019-09-11 2019-09-11 Bonded semiconductor devices having processor and static random-access memory and methods for forming the same
WOPCT/CN2019/105313 2019-09-11

Publications (2)

Publication Number Publication Date
TW202111878A true TW202111878A (zh) 2021-03-16
TWI750546B TWI750546B (zh) 2021-12-21

Family

ID=69341862

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108143686A TWI750546B (zh) 2019-09-11 2019-11-29 具有處理器和靜態隨機存取記憶體的接合半導體裝置及其形成方法

Country Status (4)

Country Link
US (3) US11201157B2 (zh)
CN (1) CN110770901A (zh)
TW (1) TWI750546B (zh)
WO (1) WO2021046744A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110770901A (zh) * 2019-09-11 2020-02-07 长江存储科技有限责任公司 具有处理器和静态随机存取存储器的键合半导体器件及其形成方法
CN113688065A (zh) * 2020-07-30 2021-11-23 西安紫光国芯半导体有限公司 近存计算模块和方法、近存计算网络及构建方法
CN112236859A (zh) * 2020-09-11 2021-01-15 长江存储科技有限责任公司 具有屏蔽结构的半导体器件
CN113053900B (zh) * 2021-03-22 2023-01-20 长鑫存储技术有限公司 半导体结构及其制造方法
CN115411005A (zh) * 2021-05-26 2022-11-29 长鑫存储技术有限公司 半导体结构和半导体结构的制备方法
CN116075928A (zh) * 2021-08-31 2023-05-05 长江存储科技有限责任公司 具有垂直晶体管的存储器器件及其形成方法
TW202327047A (zh) * 2021-12-16 2023-07-01 新加坡商發明與合作實驗室有限公司 高性能運算和高儲存容量的同構/異構積體電路系統
US12009326B2 (en) * 2022-01-26 2024-06-11 Globalfoundries Singapore Pte. Ltd. SRAM bit cells with three-dimensional integration

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6243287B1 (en) * 2000-01-27 2001-06-05 Hewlett-Packard Company Distributed decode system and method for improving static random access memory (SRAM) density
US20070145367A1 (en) 2005-12-27 2007-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit structure
US8563403B1 (en) 2012-06-27 2013-10-22 International Business Machines Corporation Three dimensional integrated circuit integration using alignment via/dielectric bonding first and through via formation last
US20140146589A1 (en) * 2012-11-29 2014-05-29 Samsung Electronics Co., Ltd. Semiconductor memory device with cache function in dram
US20140264915A1 (en) * 2013-03-15 2014-09-18 Chao-Yuan Huang Stacked Integrated Circuit System
JP6259737B2 (ja) 2014-03-14 2018-01-10 東芝メモリ株式会社 半導体装置及びその製造方法
KR102192539B1 (ko) * 2014-05-21 2020-12-18 삼성전자주식회사 반도체 장치 및 이의 프로그램 방법
US20180374864A1 (en) * 2014-09-12 2018-12-27 Toshiba Memory Corporation Semiconductor memory device
US9972603B2 (en) 2015-12-29 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Seal-ring structure for stacking integrated circuits
US10026716B2 (en) * 2016-04-15 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC formation with dies bonded to formed RDLs
US10510592B2 (en) * 2016-07-25 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit (IC) structure for high performance and functional density
JP2018152419A (ja) * 2017-03-10 2018-09-27 東芝メモリ株式会社 半導体記憶装置
CN108695328B (zh) * 2017-04-05 2021-08-17 联华电子股份有限公司 静态随机存取存储器元件及形成方法
CN109285825B (zh) * 2017-07-21 2021-02-05 联华电子股份有限公司 芯片堆叠结构及管芯堆叠结构的制造方法
US10535400B2 (en) * 2017-09-12 2020-01-14 Apple Inc. Level shifting dynamic write driver
US10672456B2 (en) * 2018-02-27 2020-06-02 Micron Technology, Inc. Three dimensional memory devices
US10629592B2 (en) * 2018-05-25 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Through silicon via design for stacking integrated circuits
CN109155301A (zh) * 2018-08-13 2019-01-04 长江存储科技有限责任公司 具有帽盖层的键合触点及其形成方法
CN109449137A (zh) * 2018-11-15 2019-03-08 德淮半导体有限公司 半导体装置及其制造方法
KR102618755B1 (ko) * 2019-01-30 2023-12-27 양쯔 메모리 테크놀로지스 씨오., 엘티디. 더미 접합 콘택트 및 더미 인터커넥트를 사용한 하이브리드 접합
JP7321724B2 (ja) * 2019-03-05 2023-08-07 キヤノン株式会社 半導体装置および機器
WO2020210928A1 (en) * 2019-04-15 2020-10-22 Yangtze Memory Technologies Co., Ltd. Integration of three-dimensional nand memory devices with multiple functional chips
CN110770901A (zh) * 2019-09-11 2020-02-07 长江存储科技有限责任公司 具有处理器和静态随机存取存储器的键合半导体器件及其形成方法

Also Published As

Publication number Publication date
US11201157B2 (en) 2021-12-14
CN110770901A (zh) 2020-02-07
US20220068941A1 (en) 2022-03-03
US20210202495A1 (en) 2021-07-01
TWI750546B (zh) 2021-12-21
WO2021046744A1 (en) 2021-03-18
US11659702B2 (en) 2023-05-23
US20210074709A1 (en) 2021-03-11
US11950399B2 (en) 2024-04-02

Similar Documents

Publication Publication Date Title
TWI735997B (zh) 半導體元件及其形成方法
JP7487213B2 (ja) プロセッサおよびダイナミック・ランダムアクセス・メモリを有する接合半導体デバイスおよびそれを形成する方法
TWI750546B (zh) 具有處理器和靜態隨機存取記憶體的接合半導體裝置及其形成方法
CN110731012B (zh) 具有处理器和异构存储器的一体化半导体器件及其形成方法
CN110720143B (zh) 具有处理器和nand闪存的键合半导体器件及其形成方法
JP7311615B2 (ja) プロセッサおよびｎａｎｄフラッシュメモリを有する接合半導体デバイスならびにそれを形成する方法
CN112510031A (zh) 具有处理器和nand闪存的键合半导体器件及其形成方法
TWI741396B (zh) 具有處理器和異構記憶體的一體化半導體裝置及其形成方法