CN115411005A - 半导体结构和半导体结构的制备方法 - Google Patents

半导体结构和半导体结构的制备方法 Download PDF

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Abstract

本发明提供一种半导体结构和半导体结构的制备方法，涉及半导体制造技术领域，以解决目前的TSV结构的平坦度较低，影响芯片的使用性能的技术问题。该半导体结构包括：多个芯片，多个所述芯片层叠设置；层间介质层，所述层间介质层位于相邻的所述芯片之间；多个导电通孔，多个导电通孔中的至少一个穿设至少两层所述芯片，并电性连接该至少两层所述芯片。本发明一方面能够降低导电通孔的平坦度对半导体结构性能的影响，另一方面能够降低半导体结构的整体尺寸。

Description

半导体结构和半导体结构的制备方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构和半导体结构的制备方法。
背景技术
随着集成电路设计和制造水平的不断发展，在封装技术领域，普通的2D封装结构会带来线路过长的问题，致使电路的运算速度降低且功耗增加，3D封装结构应运而生。3D封装结构可以有效减小线路长度，提高运算速度，降低功耗。
3D封装结构中，主要通过将多个芯片层叠设置，以减小芯片的平面面积。并且，多层芯片(die)之间可以通过硅通孔(Trough-Silicon Via，简称TSV)结构实现不同层间的互连。目前的3D封装结构中，每层芯片内设置有TSV结构，相邻芯片之间设置有互连结构，相邻芯片内的TSV结构均通过互连结构电性连接，实现多层芯片之间的电性导通。
然而，一方面，目前的TSV结构的平坦度较低，影响芯片的使用性能，另一方面，芯片堆叠后的整体尺寸较大。
发明内容
为了解决背景技术中提到的至少一个问题，本发明提供一种半导体结构和半导体结构的制备方法，一方面能够降低导电通孔的平坦度对半导体结构性能的影响，另一方面能够降低半导体结构的整体尺寸。
为了实现上述目的，第一方面，本发明提供一种半导体结构，包括：多个芯片，多个所述芯片层叠设置。
层间介质层，所述层间介质层位于相邻的所述芯片之间。
多个导电通孔，多个导电通孔中的至少一个穿设至少两层所述芯片，并电性连接该至少两层所述芯片。
本发明提供的半导体结构，通过设置层间介质层，一方面可以将相邻芯片之间的间隙填充，另一方面也可以使相邻芯片连接，提高芯片堆叠后的稳定性，通过设置多个导电通孔，可以使多个芯片相互电性连接，通过使导电通孔穿设至少两层芯片，一方面尽可能避免了在相邻芯片的导电通孔上进行平坦化工艺，从而避免了对导电通孔金属层的过度研磨，导致平坦度差的问题，另一方面避免了互连结构和导电通孔键合后在热处理时发生分层或隆起的现象，上述设置降低了导电通孔的平坦度对半导体结构性能的影响。此外，由于相邻芯片之间采用同一个导电通孔电性连接，这样避免了在相邻芯片之间设置互连结构，降低了半导体结构的整体尺寸。
在上述的半导体结构中，可选的是，多个所述导电通孔包括第一导电通孔和第二导电通孔，所述第一导电通孔穿设至少两层所述芯片，所述第二导电通孔仅穿设一层所述芯片。
这样在电性连接多个芯片时，通过设置第一导电通孔和第二导电通孔，一方面可以降低芯片的封装难度，另一方面为芯片的封装工艺提供了更多选择。
在上述的半导体结构中，可选的是，在沿所述芯片的层叠方向上，多个所述导电通孔依次电性连接多个所述芯片，相邻的所述导电通孔之间设置有互连结构。
所述互连结构位于所述层间介质层中。
这样可以通过互连结构将相邻芯片上的导电通孔电性连接，从而将多个芯片电性连接。
在上述的半导体结构中，可选的是，所述第一导电通孔穿设至少两层所述芯片之间的所有所述层间介质层。
这样可以使第一导电通孔穿设所有经过的芯片和层间介质层，直接将穿设的芯片电性连接。
在上述的半导体结构中，可选的是，所述导电通孔包括：
通孔，所述通孔穿设所述芯片。
绝缘层，所述绝缘层位于所述通孔的内壁面上。
阻挡层，所述阻挡层位于所述绝缘层的表面。
导电结构，所述导电结构位于所述阻挡层的表面，且填充所述通孔。
这样可以使导电通孔的导电性能更好，且不会在基底上短路，保证了半导体结构的性能。
在上述的半导体结构中，可选的是，所述绝缘层、所述阻挡层和所述导电结构的端部均与所述通孔的孔口齐平。
这样可以使芯片的表面平坦度较好，易与其他芯片堆叠连接。
在上述的半导体结构中，可选的是，所述第一导电通孔穿设两层所述芯片，以及两层所述芯片之间的所述层间介质层。
或，所述第一导电通孔穿设三层所述芯片，以及每相邻两层所述芯片之间的所述层间介质层。
这样穿设两层芯片可以降低半导体结构的封装难度，穿设三层芯片可以进一步降低半导体结构的整体尺寸。
在上述的半导体结构中，可选的是，所述导电通孔的孔径范围为2-10μm。
和/或，在沿所述芯片的层叠方向上，所述互连结构的厚度范围为60-200μm。
这样一方面可以使导电通孔的导电性能更好，且制备较容易，另一方面可以降低半导体结构的整体尺寸。
在上述的半导体结构中，可选的是，在沿所述芯片的延伸方向上，所述第一导电通孔和所述第二导电通孔间隔设置。
这样使芯片在不同位置具有导电通孔，方便将芯片的不同部位与其他芯片电性连接。
在上述的半导体结构中，可选的是，在多个所述芯片中，所述第一导电通孔穿设部分所述芯片，所述第二导电通孔穿设剩余所述芯片。
所述第一导电通孔与所述第二导电通孔电性连接。
这样通过第一导电通孔和第二导电通孔的结合，在竖直方向上将所有芯片电性连接。
在上述的半导体结构中，可选的是，所述第一导电通孔的延伸方向与所述第二导电通孔的延伸方向位于同一条直线。
这样可以避免第一导电通孔与第二导电通孔相互错位，降低互连结构的尺寸。
在上述的半导体结构中，可选的是，所述第一导电通孔的材料与所述第二导电通孔的材料相同。
所述绝缘层包括氧化层和氮化层中的至少一种。和/或，所述阻挡层包括钽层。和/或，所述导电结构的材料包括铜、钨、银、铝、钛、金和锡中的一种或多种。
这样可以使导电通孔的导电性能更好，且不会在基底上短路，保证了半导体结构的性能，此外还提高了导电通孔用材的多样性，方便导电通孔的设置。
第二方面，本发明提供一种半导体结构的制备方法，包括：
提供多个堆叠设置的芯片，相邻所述芯片之间设置有层间介质层；
在至少两层所述芯片中形成导电通孔，所述导电通孔穿设该至少两层所述芯片。
本发明提供的半导体结构的制备方法，通过设置层间介质层，一方面可以将相邻芯片之间的间隙填充，另一方面也可以使相邻芯片连接，提高芯片堆叠后的稳定性，通过设置多个导电通孔，可以使多个芯片相互电性连接，通过使导电通孔穿设至少两层芯片，一方面尽可能避免了在相邻芯片的导电通孔上进行平坦化工艺，从而避免了对导电通孔金属层的过度研磨，导致平坦度差的问题，另一方面避免了互连结构和导电通孔键合后在热处理时发生分层或隆起的现象，上述设置降低了导电通孔的平坦度对半导体结构性能的影响。此外，由于相邻芯片之间采用同一个导电通孔电性连接，这样避免了在相邻芯片之间设置互连结构，降低了半导体结构的整体尺寸。
在上述的半导体结构的制备方法中，可选的是，所述在至少两层所述芯片中形成导电通孔，所述导电通孔穿设该至少两层所述芯片的步骤中，包括：
在所述芯片的背面形成通孔，所述通孔穿设所述芯片。
在所述通孔的内壁面上形成绝缘层。
在所述绝缘层的表面上形成阻挡层。
在所述阻挡层的表面上形成种子层。
在所述种子层的表面上形成导电层，所述导电层和所述种子层形成导电结构，所述导电结构填充所述通孔。
其中，所述导电结构与所述层间介质层中的互连结构电性连接。
这样可以使导电通孔的导电性能更好，且不会在基底上短路，保证了半导体结构的性能。
在上述的半导体结构的制备方法中，可选的是，所述在所述种子层的表面上形成导电层，所述导电层和所述种子层形成导电结构，所述导电结构填充所述通孔的步骤之后，还包括：
平坦化处理所述导电通孔的表面，所述导电通孔中的所述绝缘层、所述阻挡层和所述导电结构的表面均与所述通孔的孔口齐平。
这样可以使导电通孔和互连结构的电连接更可靠，提高半导体结构的性能。
本发明的构造以及它的其他发明目的及有益效果将会通过结合附图而对优选实施例的描述而更加明显易懂。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术的半导体结构(部分结构)的结构示意图；
图2为本发明实施例提供的第一种半导体结构(部分结构)的结构示意图；
图3为本发明实施例提供的第二种半导体结构(部分结构)的结构示意图；
图4为本发明实施例提供的第三种半导体结构(部分结构)的结构示意图；
图5为本发明实施例提供的第四种半导体结构(部分结构)的结构示意图；
图6为本发明实施例提供的第五种半导体结构(部分结构)的结构示意图；
图7为本发明实施例提供的第六种半导体结构(部分结构)的结构示意图；
图8为本发明实施例提供的第七种半导体结构(部分结构)的结构示意图；
图9A为本发明实施例提供的半导体结构的制备方法的流程示意图；
图9B为本发明实施例提供的导电通孔的制备方法的流程示意图；
图10为本发明实施例提供的芯片在堆叠后的结构示意图；
图11为本发明实施例提供的芯片在沉积重布线层后的结构示意图；
图12为本发明实施例提供的芯片在刻蚀通孔后的结构示意图；
图13为本发明实施例提供的芯片在沉积绝缘层后的结构示意图；
图14为本发明实施例提供的芯片在沉积阻挡层后的结构示意图；
图15为本发明实施例提供的芯片在沉积种子层后的结构示意图；
图16为本发明实施例提供的芯片在沉积导电层后的结构示意图；
图17为本发明实施例提供的芯片在平坦化处理后的结构示意图。
附图标记说明：
100-半导体结构； 10a-第一芯片；
10b-第二芯片； 10c-第三芯片；
10d-第四芯片； 20，2-导电通孔；
201-通孔； 202-绝缘层；
203-阻挡层； 204-种子层；
205-导电层； 21-第一导电通孔；
22-第二导电通孔； 30，3-互连结构；
40-层间介质层； 50-重布线层。
具体实施方式
随着集成电路设计和制造水平的不断发展，在封装技术领域，普通的2D封装结构会带来线路过长的问题，致使电路的运算速度降低且功耗增加，3D封装结构应运而生。3D封装结构可以有效减小线路长度，提高运算速度，降低功耗。3D封装结构中，主要通过将多个芯片层叠设置，以减小芯片的平面面积。并且，多层芯片(die)之间可以通过硅通孔(Trough-Silicon Via，简称TSV)结构实现不同层间的互连。图1为相关技术的半导体结构(部分结构)的结构示意图。如图1所示，目前的3D封装结构中，包括层叠设置的第一芯片10a、第二芯片10b、第三芯片10c和第四芯片10d，每层芯片内设置有导电通孔2(即TSV结构)，相邻芯片之间设置有互连结构3，相邻芯片内的导电通孔2均通过互连结构3电性连接，实现多层芯片之间的电性导通。
然而，目前的TSV结构存在以下问题：一方面，在沉积导电材料后，进行平坦化工艺时，容易过度研磨导电金属，导致TSV结构的平坦度较低，另一方面，TSV结构的导电金属在热处理时发生膨胀，与互连结构3接触的表面会发生分层或隆起，导致TSV结构的平坦度降低，从而影响芯片的使用性能，此外，芯片之间的互连结构3易导致芯片堆叠后整体尺寸增大。
有鉴于此，本发明实施例提供的半导体结构和半导体结构的制备方法，通过设置层间介质层，一方面可以将相邻芯片之间的间隙填充，另一方面也可以使相邻芯片连接，提高芯片堆叠后的稳定性，通过设置多个导电通孔，可以使多个芯片相互电性连接，通过使导电通孔穿设至少两层芯片，一方面尽可能避免了在相邻芯片的导电通孔上进行平坦化工艺，从而避免了对导电通孔金属层的过度研磨，导致平坦度差的问题，另一方面避免了互连结构和导电通孔键合后在热处理时发生分层或隆起的现象，上述设置降低了导电通孔的平坦度对半导体结构性能的影响。此外，由于相邻芯片之间采用同一个导电通孔电性连接，这样避免了在相邻芯片之间设置互连结构，降低了半导体结构的整体尺寸。
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的优选实施例中的附图，对本发明实施例中的技术方案进行更加详细的描述。在附图中，自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。所描述的实施例是本发明一部分实施例，而不是全部的实施例。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。下面结合附图对本发明的实施例进行详细说明。
图2为本发明实施例提供的第一种半导体结构(部分结构)的结构示意图。图3为本发明实施例提供的第二种半导体结构(部分结构)的结构示意图。图4为本发明实施例提供的第三种半导体结构(部分结构)的结构示意图。图5为本发明实施例提供的第四种半导体结构(部分结构)的结构示意图。图6为本发明实施例提供的第五种半导体结构(部分结构)的结构示意图。图7为本发明实施例提供的第六种半导体结构(部分结构)的结构示意图。图8为本发明实施例提供的第七种半导体结构(部分结构)的结构示意图。参照图2-图8所示，一方面，本发明实施例提供一种半导体结构。
如图2所示，该半导体结构100包括：多个芯片、层间介质层(未示出)和多个导电通孔20，具体的，多个芯片层叠设置，层间介质层位于相邻的芯片之间。至少一个导电通孔20穿设至少两层芯片，并电性连接该至少两层芯片。在本发明实施例中，半导体结构100具体包括依次层叠设置的第一芯片10a、第二芯片10b、第三芯片10c和第四芯片10d，通过设置多个导电通孔20，可以使多个芯片相互电性连接，通过使导电通孔20穿设至少两层芯片，一方面尽可能避免了在相邻芯片的导电通孔20上进行平坦化工艺，从而避免了对导电通孔20金属层的过度研磨，导致平坦度差的问题，另一方面避免了互连结构30和导电通孔20键合后在热处理时发生分层或隆起的现象，上述设置降低了导电通孔20的平坦度对半导体结构100存储性能的影响。此外，由于相邻芯片之间采用同一个导电通孔20电性连接，这样避免了在相邻芯片之间设置互连结构30，降低了半导体封装的工艺复杂度和半导体结构100的整体尺寸。
需要说明的是，层间介质层可以是具有熔化效应的非导电粘合剂或非导电带形成，层间介质层可以填充芯片之间的间隙，还可以覆盖每个芯片的侧表面，设置层间介质层，一方面可以将相邻芯片之间的间隙填充，另一方面也可以使相邻芯片连接，提高芯片堆叠后的稳定性。
需要说明的是，芯片可以包括半导体基板和设置在半导体基板上的集成电路层，半导体基板可以包括例如IV族材料晶片或III-V族化合物晶片。此外，根据形成方法，半导体晶片可以是单晶晶片，例如单晶硅晶片。然而，半导体晶片不限于单晶晶片。也就是说，各种晶片例如外延晶片、抛光晶片、退火晶片或绝缘体上硅晶片可以用作半导体基板。此外，多个芯片可以堆叠设置在支撑基板(未示出)上，支撑基板可以由硅、玻璃、陶瓷或塑料制作而成。
需要说明的是，芯片可以是存储器件或非存储器件。存储器件可以包括例如动态随机存取存储器(Dynamic Random Access Memory，DRAM)、静态随机存取存储器(StaticRandom Access Memory，SRAM)、快闪存储器、电可擦可编程只读存储器(ElectricallyErasable Programmable Read-Only Memory，EEPROM)、相变随机存取存储器(PhaseChange Random Access Memory，PRAM)或磁阻随机存取存储器(Magnetoresistive RandomAccess Memory，MRAM)。非存储器件可以是例如逻辑器件(例如微处理器、数字信号处理器或微型控制器)或与其类似的器件。
具体的，多个导电通孔20可以包括第一导电通孔21和第二导电通孔22，第一导电通孔21穿设至少两层芯片，第二导电通孔22仅穿设一层芯片。这样在电性连接多个芯片时，由于第一导电通孔21的设置难度较高，同时设置第一导电通孔21和第二导电通孔22，一方面可以降低芯片的封装难度，另一方面可以使第一导电通孔21和第二导电通孔22具有多种组合方式，为芯片的封装工艺提供了更多选择。
具体的，在沿芯片的层叠方向上，多个导电通孔20依次电性连接多个芯片，相邻的导电通孔20之间设置有互连结构30。互连结构30位于层间介质层中。这样可以通过互连结构30将相邻芯片上的导电通孔20电性连接，从而将多个芯片电性连接。互连结构30可以具有平坦的圆形板形状。在一些示例中，互连结构30也可以具有椭圆形或多边形板形状。具体的，互连结构30具有竖直的尺寸或高度，即，可以是柱状的。互连结构30的材料可以是Al、Cu、Ni、W、Pt或Au。需要说明的是，如图2所示，部分相邻芯片之间可以设置两个互连结构30，每个芯片的导电通孔20分别和相应的互连结构30电性连接，两个互连结构30相互抵接。
具体的，第一导电通孔21穿设至少两层芯片之间的所有层间介质层。这样可以使第一导电通孔21穿设所有经过的芯片和层间介质层，直接将穿设的芯片电性连接。
具体的，导电通孔20包括：通孔，通孔穿设在芯片上；绝缘层，绝缘层位于通孔的内壁面上；阻挡层，阻挡层位于绝缘层的表面；导电结构，导电结构位于阻挡层的表面，且填充通孔。
这样可以使导电通孔20的导电性能更好，且绝缘层可以将导电结构和半导体基板和半导体基板上的电路隔绝，避免短路，保证了半导体结构100的存储性能。
具体的，绝缘层、阻挡层和导电结构的端部均与通孔的孔口齐平。这样可以使芯片的表面平坦度较好，一方面能够保证电性连接的稳定性，另一方面易与其他芯片堆叠连接。
在一种可以实现的实施方式中，如图3、图4和图5所示，第一导电通孔21穿设两层芯片，以及两层芯片之间的层间介质层。具体的，在图3中，导电通孔20只包括第一导电通孔21，在图4和图5中，导电通孔20包括第一导电通孔21和第二导电通孔22，两种设置方式的区别在于：图4的设置方式比较规整，同一个芯片中的导电通孔20的种类均一致。图5中的同一个芯片中的导电通孔20有两种。这种导电通孔20最多穿设两层芯片的设置方式，可以降低半导体结构100的封装难度。
在另一种可以实现的实施方式中，如图6和图7所示，第一导电通孔21穿设三层芯片，以及每相邻两层芯片之间的层间介质层。具体的，在图6中，同一个芯片中的导电通孔20的种类一致，在图7中，同一个芯片中的导电通孔20有两种。这种导电通孔20最多穿设三层芯片的设置方式，可以进一步降低半导体结构100的厚度。
需要说明的是，半导体结构100可以是两个或更多芯片堆叠形成。如图2所示，在同一个半导体结构100中，可以包括穿设一层芯片的导电通孔20、穿设两层芯片的导电通孔20、穿设三层芯片的导电通孔20或穿设多层芯片的导电通孔20，本发明实施例对导电通孔20的穿设层数和排布方式不作限制。
需要说明的是，位于同一竖直方向的第一导电通孔21和第二导电通孔22之间可以设置互连结构30进行电性连接，二者也可以不电性连接，如图8所示，在竖直方向上的相邻导电通孔20之间是否电性连接可以根据实际进行设置，本发明实施例对此不作限制。
在一种可以实现的实施方式中，导电通孔20的孔径范围为2-10μm，该孔径具体可以是2μm、3μm、5μm、6μm、8μm或10μm。导电通孔20的孔径位于上述范围内，一方面可以使导电通孔20的导电性能较好，另一方面方便导电通孔20的制作，此外还可以降低导电通孔20的占用空间，达到降低半导体结构100尺寸的目的。
在一种可以实现的实施方式中，在沿芯片的层叠方向上，互连结构30的厚度范围为60-200μm，该厚度具体可以是60μm、90μm、110μm、130μm、170μm或200μm。互连结构30的厚度位于上述范围内，一方面可以使互连结构30和导电通孔20的电性连接性能稳定，另一方面可以减小互连结构30的占用空间，降低半导体结构100的尺寸。
在一种可以实现的实施方式中，如图2所示，在沿芯片的延伸方向上，第一导电通孔21和第二导电通孔22间隔设置。芯片的延伸方向指芯片平面的方向，这样使芯片在不同位置具有导电通孔20，方便将芯片的不同部位与其他芯片电性连接。
在一种可以实现的实施方式中，如图4所示，在多个芯片中，第一导电通孔21穿设部分芯片，第二导电通孔22穿设剩余芯片。第一导电通孔21与第二导电通孔22电性连接。这样在竖直方向上，通过第一导电通孔21和第二导电通孔22的结合，可以将所有芯片电性连接。
具体的，第一导电通孔21的延伸方向与第二导电通孔22的延伸方向位于同一条直线。这样可以避免第一导电通孔21与第二导电通孔22相互错位，降低互连结构30的整体尺寸。
在一种可以实现的实施方式中，第一导电通孔21的材料与第二导电通孔22的材料相同。具体的，绝缘层可以包括氧化层和氮化层中的至少一种，氧化层和氮化层具体指氧化物或氮化物形成的结构，此外，也可以是聚合物或者聚合物与氧化物或氮化物的结合。阻挡层可以包括钽层，钽层可以是钽形成的结构，此外，阻挡层的材料还可以是Ti、TiN、TaN、Ru、Co、Mn、WN或Ni。导电结构的材料可以包括Cu、W、Ag、Al、Ti、Au和Sn中的一种或多种。这样可以使导电通孔20的导电性能更好，且不会发生短路，保证了半导体结构100的存储性能，此外还提高了导电通孔20用材的多样性，易于导电通孔20的设置。
图9A为本发明实施例提供的半导体结构的制备方法的流程示意图。图9B为本发明实施例提供的导电通孔的制备方法的流程示意图。图10为本发明实施例提供的芯片在堆叠后的结构示意图。图11为本发明实施例提供的芯片在沉积重布线层后的结构示意图。图12为本发明实施例提供的芯片在刻蚀通孔后的结构示意图。图13为本发明实施例提供的芯片在沉积绝缘层后的结构示意图。图14为本发明实施例提供的芯片在沉积阻挡层后的结构示意图。图15为本发明实施例提供的芯片在沉积种子层后的结构示意图。图16为本发明实施例提供的芯片在沉积导电层后的结构示意图。图17为本发明实施例提供的芯片在平坦化处理后的结构示意图。如图9-图17所示，第二方面，本发明实施例提供一种半导体结构的制备方法。
如图9A所示，该半导体结构的制备方法包括以下步骤：
S1：提供多个堆叠设置的芯片，相邻芯片之间设置有层间介质层。如图10所示，首先将第一芯片10a和第二芯片10b进行堆叠，层间介质层40位于相邻芯片之间，然后在芯片的背部进行减薄，减薄完成后，如图11所示，采用光刻和刻蚀工艺形成重布线层50，需要说明的是，互连结构30可以位于重布线层50中。
S2：在至少两层芯片中形成导电通孔，导电通孔穿设该至少两层芯片。在该步骤中，本发明实施例从芯片的背面进行刻蚀，形成通孔201前，应在芯片正面形成互连结构30，这样可以使导电通孔直接落到互连结构30上。
S3：平坦化处理导电通孔的表面，导电通孔中的绝缘层、阻挡层和导电结构的表面均与通孔的孔口齐平。平坦化处理后的结构如图17所示，具体的，可以采用化学机械研磨(Chemical Mechanical Polishing，CMP)工艺进行平坦化处理。这样可以使导电通孔和互连结构30的电连接更可靠，提高半导体结构100的存储性能。
具体的，如图9B所示，导电通孔的制备方法可以包括如下步骤：
S201：在芯片的背面形成通孔，通孔穿设芯片。如图12所示，通孔201穿设第一芯片10a和第二芯片10b。
S202：在通孔的内壁面上形成绝缘层。形成绝缘层后，进一步刻蚀通孔201，将沉积在互连结构30表面的绝缘层202去除，只保留通孔201侧壁上的绝缘层202，裸露互连结构30的表面，以便后续沉积阻挡层203。沉积绝缘层202且去除多余绝缘层202后的结构如图13所示，绝缘层202可以包括氧化物、氮化物或聚合物中的一种或多种。
S203：在绝缘层的表面上形成阻挡层。形成阻挡层203后，进一步刻蚀通孔201，将沉积在互连结构30表面的阻挡层203去除，只保留通孔201侧壁上的阻挡层203，裸露互连结构30的表面，以便后续沉积种子层204。沉积阻挡层203后且去除多余阻挡层后的结构如图14所示，阻挡层203的材料可以包括Ti、TiN、Ta、TaN、Ru、Co、Mn、WN或Ni中的一种或多种。
S204：在阻挡层的表面上形成种子层。沉积种子层204后的结构如图15所示，沉积种子层204有利于后续生长导电层205，种子层204的材料可以是Cu、W、Ag、Al、Ti、Au或Sn。
S205：在种子层的表面上形成导电层，导电层和种子层形成导电结构，导电结构填充通孔。导电层205可以采用电镀进行沉积，沉积导电层205后的结构如图16所示，导电结构与层间介质层40中的互连结构30电性连接。导电层205的材料可以是Cu、W、Ag、Al、Ti、Au或Sn。
本发明实施例提供的半导体结构的制备方法，通过设置层间介质层40，一方面可以将相邻芯片之间的间隙填充，另一方面也可以使相邻芯片连接，提高芯片堆叠后的稳定性，通过设置多个导电通孔20，可以使多个芯片相互电性连接，通过使导电通孔20穿设至少两层芯片，一方面尽可能避免了在相邻芯片的导电通孔20上进行平坦化工艺，从而避免了对导电通孔20金属层的过度研磨，导致平坦度差的问题，另一方面避免了互连结构30和导电通孔20键合后在热处理时发生分层或隆起的现象，上述设置降低了导电通孔20的平坦度对半导体结构100性能的影响。此外，由于相邻芯片之间采用同一个导电通孔20电性连接，这样避免了在相邻芯片之间设置互连结构30，降低了半导体结构100的整体尺寸。
在本发明实施例的描述中，需要理解的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应作广义理解，例如，可以使固定连接，也可以是通过中间媒介间接相连，可以是两个元件内部的连通或者两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。术语“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或者位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或者暗示所指的装置或者元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。在本发明的描述中，“多个”的含义是两个或两个以上，除非是另有精确具体地规定。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例例如能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (15)

1.一种半导体结构，其特征在于，包括：
多个芯片，多个所述芯片层叠设置；
层间介质层，所述层间介质层位于相邻的所述芯片之间；
多个导电通孔，多个导电通孔中的至少一个穿设至少两层所述芯片，并电性连接该至少两层所述芯片。
2.根据权利要求1所述的半导体结构，其特征在于，多个所述导电通孔包括第一导电通孔和第二导电通孔，所述第一导电通孔穿设至少两层所述芯片，所述第二导电通孔仅穿设一层所述芯片。
3.根据权利要求2所述的半导体结构，其特征在于，在沿所述芯片的层叠方向上，多个所述导电通孔依次电性连接多个所述芯片，相邻的所述导电通孔之间设置有互连结构；
所述互连结构位于所述层间介质层中。
4.根据权利要求3所述的半导体结构，其特征在于，所述第一导电通孔穿设至少两层所述芯片之间的所有所述层间介质层。
5.根据权利要求2-4中任一项所述的半导体结构，其特征在于，所述导电通孔包括：
通孔，所述通孔穿设所述芯片；
绝缘层，所述绝缘层位于所述通孔的内壁面上；
阻挡层，所述阻挡层位于所述绝缘层的表面；
导电结构，所述导电结构位于所述阻挡层的表面，且填充所述通孔。
6.根据权利要求5所述的半导体结构，其特征在于，所述绝缘层、所述阻挡层和所述导电结构的端部均与所述通孔的孔口齐平。
7.根据权利要求2-4中任一项所述的半导体结构，其特征在于，所述第一导电通孔穿设两层所述芯片，以及两层所述芯片之间的所述层间介质层；
或，所述第一导电通孔穿设三层所述芯片，以及每相邻两层所述芯片之间的所述层间介质层。
8.根据权利要求3或4所述的半导体结构，其特征在于，所述导电通孔的孔径范围为2-10μm；
和/或，在沿所述芯片的层叠方向上，所述互连结构的厚度范围为60-200μm。
9.根据权利要求2-4中任一项所述的半导体结构，其特征在于，在沿所述芯片的延伸方向上，所述第一导电通孔和所述第二导电通孔间隔设置。
10.根据权利要求2-4中任一项所述的半导体结构，其特征在于，在多个所述芯片中，所述第一导电通孔穿设部分所述芯片，所述第二导电通孔穿设剩余所述芯片；
所述第一导电通孔与所述第二导电通孔电性连接。
11.根据权利要求10所述的半导体结构，其特征在于，所述第一导电通孔的延伸方向与所述第二导电通孔的延伸方向位于同一条直线。
12.根据权利要求5所述的半导体结构，其特征在于，所述第一导电通孔的材料与所述第二导电通孔的材料相同；
所述绝缘层包括氧化层和氮化层中的至少一种；和/或，所述阻挡层包括钽层；和/或，所述导电结构的材料包括铜、钨、银、铝、钛、金和锡中的一种或多种。
13.一种半导体结构的制备方法，其特征在于，包括：
提供多个堆叠设置的芯片，相邻所述芯片之间设置有层间介质层；
在至少两层所述芯片中形成导电通孔，所述导电通孔穿设该至少两层所述芯片。
14.根据权利要求13所述的半导体结构的制备方法，其特征在于，所述在至少两层所述芯片中形成导电通孔，所述导电通孔穿设该至少两层所述芯片的步骤中，包括：
在所述芯片的背面形成通孔，所述通孔穿设所述芯片；
在所述通孔的内壁面上形成绝缘层；
在所述绝缘层的表面上形成阻挡层；
在所述阻挡层的表面上形成种子层；
在所述种子层的表面上形成导电层，所述导电层和所述种子层形成导电结构，所述导电结构填充所述通孔；
其中，所述导电结构与所述层间介质层中的互连结构电性连接。
15.根据权利要求14所述的半导体结构的制备方法，其特征在于，所述在所述种子层的表面上形成导电层，所述导电层和所述种子层形成导电结构，所述导电结构填充所述通孔的步骤之后，还包括：
平坦化处理所述导电通孔的表面，所述导电通孔中的所述绝缘层、所述阻挡层和所述导电结构的表面均与所述通孔的孔口齐平。
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