TWI734319B - 鍵合的三維記憶體元件及其製作方法 - Google Patents

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TWI734319B TW108147733A TW108147733A TWI734319B TW I734319 B TWI734319 B TW I734319B TW 108147733 A TW108147733 A TW 108147733A TW 108147733 A TW108147733 A TW 108147733A TW I734319 B TWI734319 B TW I734319B
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黃詩琪
劉威
巴特爾 謝倫
胡思平
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Abstract

鍵合的3D記憶體元件，包括第一半導體結構以及第二半導體結構。該第一半導體結構包括複數個第一NAND記憶體串、複數個第一位元線(BL)以及一第一鍵合層，其中該些第一BL中的至少一個電性連接至該些第一NAND記憶體串中的相應的一個，該第一鍵合層包括分別電性連接至該些第一BL的複數個第一位元線鍵合接觸點。該第二半導體結構包括複數個第二NAND記憶體串、複數個第二BL以及一第二鍵合層，其中該些第二BL中的至少一個電性連接至該些第二NAND記憶體串中的相應的一個，該第二鍵合層包括分別電性連接至該些第二BL的複數個第二位元線鍵合接觸點。

Description

鍵合的三維記憶體元件及其製作方法
本發明是關於三維(3D)記憶體元件及其製作方法，特別是關於鍵合的三維(3D)記憶體元件及其製作方法。
隨著製程技術、電路設計、程式設計演算法和製造製程的進步，半導體元件例如記憶體元件的尺寸已逐漸微縮至更小的尺寸，以獲得更高的集密度。然而，隨著半導體元件的特徵尺寸越接近製程下限，習知的平面半導體製程和製造技術變得具有挑戰性且成本昂貴，而且已接近平面式記憶體元件的儲存密度上限。
三維(three dimensional,3D)記憶體元件架構可以解決平面式記憶體的密度限制。三維(3D)記憶體元件架構包括記憶體陣列和用於控制記憶體陣列信號的讀取和接收的外圍元件。
本發明目的在於提供一種三維(3D)記憶體元件及其製作方法。
根據本發明一實施例之三維(3D)記憶體元件，包括一第一半導體結 構，該第一半導體結構包括複數個第一NAND記憶體串、複數個第一位元線(BL)，該複數個第一BL中的至少一個電性連接至該複數個第一NAND記憶體串中的相應的一個，以及一第一鍵合層，該第一鍵合層包括分別電性連接至該複數個第一BL的複數個第一位元線鍵合接觸點。該3D記憶體元件還包括一第二半導體結構，該第二半導體結構包括複數個第二NAND記憶體串、複數個第二BL，該複數個第二BL中的至少一個電性連接至該複數個第二NAND記憶體串中的相應的一個，以及一第二鍵合層，該第二鍵合層包括分別電性連接至該複數個第二BL的複數個第二位元線鍵合接觸點。該3D記憶體元件還可以包括一鍵合介面，位於該第一鍵合層和該第二鍵合層之間，其中該複數個第一位元線鍵合接觸點在該鍵合介面處與該複數個第二位元線鍵合接觸點發生接觸，使得該複數個第一NAND記憶體串中的至少一個分別電性連接至該複數個第二NAND記憶體串中的至少一個。
根據本發明一實施例之三維(3D)記憶體元件，包括具有多對鍵合的半導體結構的一堆疊結構，其中該多對鍵合的半導體結構分別包括一第一半導體結構，該第一半導體結構包括複數個第一NAND記憶體串、電性連接至相應的該複數個第一NAND記憶體串的複數個第一位元線(BL)，以及包括分別電性連接至該複數個第一BL的複數個第一位元線鍵合接觸點的一第一鍵合層。該多對鍵合的半導體結構還分別包括一第二半導體結構，該第二半導體結構包括複數個第二NAND記憶體串、電性連接至相應的該複數個第二NAND記憶體串的複數個第二BL，以及包括分別電性連接至該複數個第二BL的複數個第二位元線鍵合接觸點的第二鍵合層。該多對鍵合的半導體結構還分別包括位於該第一鍵合層和該第二鍵合層之間的一鍵合介面，其中該複數個第一位元線鍵合接觸點在該鍵合介面處與該複數個第二位元線鍵合接觸點發生接觸，使得該複數個第一 NAND記憶體串中的至少一個電性連接至該複數個第二NAND記憶體串中的至少一個。該三維(3D)記憶體元件還包括鍵合並且電性連接至該堆疊結構的一第三半導體結構，其中該第三半導體結構包括至少一對鍵合的半導體結構的一週邊電路。
根據本發明一實施例之3D記憶體元件的製作方法包括下述步驟。首先，在一第一基底上形成複數個第一NAND記憶體串以及包括電性連接至複數個第一位元線(BL)的複數個第一位元線鍵合接觸點的一第一鍵合層，以形成第一半導體結構。在一第二基底上形成複數個第二NAND記憶體串以及包括電性連接至複數個第二BL的複數個第二位元線鍵合接觸點的一第二鍵合層，以形成第二半導體結構。使該第一半導體結構和該第二半導體結構以面對面的方式鍵合，使得(i)該第一半導體結構被鍵合至該第二半導體結構，並且(ii)該複數個第一BL藉由在一鍵合介面處鍵合的該複數個第一位元線鍵合接觸點和該複數個第二位元線鍵合接觸點而與對應之該複數個第二BL對準並且電性連接。
根據本發明一實施例之三維(3D)記憶體元件的製作方法包括交替地鍵合複數個第一半導體結構和複數個第二半導體結構，以形成具有多對鍵合的半導體結構的一堆疊結構，其中至少一對鍵合的半導體結構的BL通過鍵合而電性連接。在一些實施例中，是使一該第二半導體結構與一該第一半導體以面對面的方式鍵合，從而形成一對鍵合的半導體結構，其中該第二半導體結構位於該第一半導體結構上方。在一些實施例中，所述形成3D記憶體元件的方法還包括使另一該第一半導體結構與一對鍵合的半導體結構鍵合，其中該另一第一半導體結構朝上；以及使另一該第二半導體結構與該另一第一半導體結構以面對面的方式鍵合，從而形成另一對鍵合的半導體結構，其中該對鍵合的半導體結 構和該另一對鍵合的半導體結構以背對背的方式鍵合。
根據本發明再一實施例之三維(3D)記憶體元件包括第一半導體結構、第二半導體結構和第三半導體結構。該第一半導體結構包括：複數個第一NAND記憶體串；複數個第一BL，其中該複數個第一BL的至少其中之一電性連接至該複數個第一NAND記憶體串中的相應的一個；以及具有分別電性連接至該複數個第一BL的複數個第一位元線鍵合接觸點的一第一鍵合層。該第二半導體結構包括：複數個第二NAND記憶體串；複數個第二BL，其中該複數個第二BL的至少其中之一電性連接至該複數個第二NAND記憶體串中的相應的一個；以及具有分別電性連接至該複數個第二BL的複數個第二位元線鍵合接觸點的一第二鍵合層。該第三半導體結構位於該第一鍵合層和該第二鍵合層之間並且包括該複數個第一NAND記憶體串和該複數個第二NAND記憶體串的至少其中之一的週邊電路，該複數個第一NAND記憶體串的至少其中之一通過該第三半導體結構電性連接至該複數個第二NAND記憶體串的至少其中之一並且電性連接至該第三半導體結構。
100,101,200,300,301,400,900,1000,1100:3D記憶體元件
132,136,514,516:3DNAND記憶體串
102,502,504,526,902,1002,1102:基底
108,118,506,510:記憶體堆疊層
104,105,106,107,540,560,840,860:半導體層
130,166,574:互連
110,111,116,119,120,121:互連層
210,211,216,219,220,221:互連層
310,311,316,319,320,321:互連層
508,512,550:互連層
108-1,118-1,506-1,510-1:導體層
150,174,524-1,524-2:字元線接觸點
1032-1,1032-2,1036-1,1036-2,1132-1,1132-2,1136-1,1136-2:字元線鍵合接觸點
108-2,118-2,506-2,510-2:介電層
134,138:位元線
1124-1,1124-2,1126-1,1126-2:位元線鍵合接觸點
924-1,924-2,926-1,926-2:位元線鍵合接觸點
148,149,154,248,249,542,810,818,348a,348b,349a,349b:穿矽通孔(TSV)
172,572:接觸焊墊
124,576,922,1022,1122:焊墊引出互連層
912,916,1012,1016,1112,1116:第一半導體結構
242,243,342b,343b,620-1,728-1,808-1:第一字元線鍵合接觸點
522-1:第一位元線
142,143,342a,343a,518-1,718-1,804-1:第一位元線鍵合接觸點
357,340a,340b,520-1,622-1,730-1,806-1:第一導電線路
140,141,240,241,720-1:第一導電線路
112,113,212,213,312,313,538,838:第一鍵合層
914,918,1014,1018,1114,1118:第二半導體結構
215,244,315b,344b,620-2,814-2,728-2:第二字元線鍵合接觸點
522-2:第二位元線
115,144,315a,344a,518-2,718-2,816-2:第二位元線鍵合接觸點
347,346a,346b,520-2,622-2,730-2,806-2:第二導電線路
146,147,246,247,720-2:第二導電線路
114,165,214,265,314,365,536,836:第二鍵合層
920,1020,1120:第三半導體結構
170:隔離區
168:電晶體
122,548:器件層
822:導電線路
126,127,164,179,226,264,279,326,327,364,379,570,580,670,870:鍵合介面
1034-1,1034-2,1034-3,1034-4:鍵合介面
1134-1,1134-2,1134-3,1134-4:鍵合介面
934-1,934-2,934-3,934-4:鍵合介面
117,145,158,160,217,245,258,260,317,345,358,360,544,554:鍵合接觸點
804-2,808-2,814-1,816-1:鍵合接觸點
162,163,180,181,262,263,280,281,362,363,380,381:鍵合層
546,552,852,854:鍵合層
1200,1201:堆疊結構
1300,1400:方法
1302、1304、1306、1308、1310:步驟
1402、1404、1406、1408、1410:步驟
x,y,z:方向
所附圖式提供對於此實施例更深入的了解，並納入此說明書成為其中一部分。這些圖式與描述，用來說明一些實施例的原理。圖式中相應或在功能上或結構上相似的元件可以用相同的符號標示。圖式中：第1A圖示出了根據本發明一些實施例之具有通過鍵合來路由並電性連接的位元線(BL)的示例性鍵合的3D記憶體元件的剖面的示意圖。
第1B圖示出了根據本發明一些實施例之具有通過鍵合來繞線並電性連接的BL的另一示例性鍵合的3D記憶體元件的剖面的示意圖。
第2A圖示出了根據本發明一些實施例之具有通過鍵合來繞線並電性連接的字元線(WL)的示例性鍵合的3D記憶體元件的剖面的示意圖。
第2B圖示出了根據本發明一些實施例之具有通過鍵合來繞線並電性連接的WL的另一示例性鍵合的3D記憶體元件的剖面的示意圖。
第3A圖示出了根據本發明一些實施例之具有通過鍵合來繞線並電性連接的BL和WL的示例性鍵合的3D記憶體元件的剖面的示意圖。
第3B圖示出了根據本發明一些實施例之具有通過鍵合來繞線並電性連接的BL和WL的另一示例性鍵合的3D記憶體元件的剖面的示意圖。
第4圖示出了根據本發明一些實施例之示例性鍵合的3D記憶體元件的平面圖。
第5A圖至第5F圖示出了根據本發明一些實施例之用來形成具有一對鍵合的半導體結構並且具有通過鍵合來繞線並電性連接的BL的3D記憶體元件的示例性製作方法。
第6A圖和第6B圖示出了根據本發明一些實施例之用來形成具有一對鍵合的半導體結構具有通過鍵合來繞線並電性連接的WL的鍵合的3D記憶體元件的示例性製作方法的部分。
第7A圖和第7B圖示出了根據本發明一些實施例之用來形成具有一對鍵合的半導體結構具有通過鍵合來繞線並電性連接的BL和WL的鍵合的3D記憶體元件的示例性製作方法的部分。
第8A圖和第8B圖示出了根據本發明一些實施例之用來形成具有一對鍵合的半導體結構具有通過鍵合來繞線並電性連接的BL和WL的另一鍵合的3D記憶體元件的示例性製作方法的部分。
第9圖、第10圖和第11圖各示出了根據本發明一些實施例之具有多對鍵合的半導體結構的示例性鍵合的3D記憶體元件。
第12A圖和第12B圖各者示出了根據本發明一些實施例之具有多對鍵合的半導體結構的示例性鍵合的3D記憶體元件的示意圖。
第13圖示出了根據本發明一些實施例之用來形成具有一對鍵合的半導體結構的鍵合的3D記憶體元件的示例性製作方法的步驟流程圖。
第14圖示出了根據本發明一些實施例之用來形成具有多對鍵合的半導體結構的鍵合的3D記憶體元件的示例性製作方法的步驟流程圖。
第15圖示出了根據本發明一些實施例之具有被繞線並電性連接的BL的示例性的一對鍵合的半導體結構的示意圖。
下文將參考附圖說明本發明的實施例。
接下來文中實施例的具體配置和佈置僅是為了便於說明本發明的目的，並非用來限制本發明。相關領域的技術人員應可理解，在不脫離本發明的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本發明還可以應用在其他應用中。
應注意到，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但是未必每個實施例都包括該特定的特徵、結構或特性。另外，這種短語也未必是指向相同的一實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地藉由上下文中的用法來理解文中使用的術語。例如，至少部分取決於上下文，本文所使用的術語「一個或多個」可以用於以單數意義描述任何特徵、結構或特性，或者也可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分取決於上下文，例如「一種」、「一個」、「該」或「所述」等術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語「基於」、「根據」並不限於被理解為表達一組排他性的因素，而是可以允許未明確描述的其他因素存在，其同樣至少部分地取決於上下文。
應當容易理解的是，本發明中的「在…上」、「在…之上」和「在…上方」的含義應以最寬廣的方式來解釋，使得「在……上」並不限於指向「直接在某物上」，其也可包括其間具有中間特徵或層的「在某物上」的含義。並同理，「在……之上」或「在……上方」並不限於「在某物之上」或「在某物上方」的含義，其也可包括其間沒有中間特徵或層的「直接位在某物之上」或「直接位在某物上方」的含義。
此外，為了便於描述，可以在本文使用例如「在…之下」、「在…下方」、「下」、「在…之上」、「上」等空間相對術語來描述如圖所示的一個元件或特徵與另一個(或多個)元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋元件在使用或步驟中的不同取向。該元件可以以其他方式定向(旋轉90度或在其他取向)並且同樣可以對應地解釋本文使用的空間相關描述詞。
如本文所使用的，術語「基底」是指在其上製作元件及/或設置後續材料層的材料。基底本身可以被圖案化。設置在基底頂部的材料可以被圖案化 或可以保持未圖案化。此外，基底可以包括各種半導體材料，例如矽，鍺、砷化鎵、磷化銦等。可替換地，基底可以由非導電材料形成，例如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在整個下方或上方結構上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，「層」可以是厚度小於連續結構的厚度的均質或非均質之連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間的區域或在連續結構的頂表面和底表面處的任何一對水平平面之間的區域。層可以水平、垂直及/或沿著錐形表面延伸。基底可以是層，基底中可包括一層或多層，及/或可以在其上、上方及/或其下具有一層或多層。文中術語「一層」可以包括一個或多個層。例如，互連層可以包括一個或多個導體和接觸層(其中形成有互連及/或通孔接觸)以及一個或多個介電層。
如文中所使用的，術語「標稱/標稱上」、「名義/名義上」是指在產品或製程的設計時間期間設定的部件或製程步驟的特性或參數的期望值或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起。如本文所使用的，術語「大約」或「約」或「大致上」表示可基於與主題半導體元件相關的特定技術節點而變化的給定量的值。基於特定的技術節點，術語「約」或「約」或「大致上」可以表示給定量的值，該給定量例如在該值的10-30%內變化(例如，值的±10%、±20%或±30%)。
如本文所使用的，術語「三維記憶體元件」是指在水平取向的基底上具有垂直取向的記憶單元電晶體串(在本文中稱為「記憶體串」，例如NAND記 憶體串)的半導體元件，使得記憶體串相對於基底在垂直方向上延伸。如本文所使用的，術語「垂直/垂直地」表示標稱地垂直於基底的水平表面。
如本文所使用的，「晶片」是用於構建在其中及/或其上的半導體元件的一片半導體材料，其在被分割成裸晶之前，可以經歷各種製作方法。
隨著3DNAND記憶體元件持續地垂直擴展(例如具有96層或更多的層)，以單次蝕刻步驟製作高深寬比結構(例如通道孔和閘極線狹縫(GLS))可能是不切實際的，其原因在於乾式蝕刻所面臨的困難。特別是對於小尺寸的圖案(例如通道孔)而言，臨界尺寸(CD)控制可能一直存在挑戰。另一方面，由於半導體通道長度增加使得載流子傳輸速率受限，為了提升傳輸速率，希望以更高的電壓對記憶單元進行編程抹除。目前，已利用降低導體/介電層對的厚度以及在記憶體堆疊層中堆疊多個堆棧的方式來提高WL(導體層)的數量。然而，降低導體/介電層對的厚度可能導致相鄰記憶單元之間發生不期望的耦合。
堆疊多個堆棧通常包括使堆棧的對應部分垂直地相互對準，從而在鍵合介面處形成直接鍵合。例如，在相關領域中，一個堆棧中的每個記憶體串在鍵合介面處與另一堆棧中對應的記憶體串對準並鍵合，從而能夠與鍵合的堆棧中的記憶體串電性連接。電性連接至位元線(BL)(例如還電性連接至記憶體串)的位元線鍵合接觸點與相應的記憶體串在垂直方向上對準。在另一示例中，兩個堆棧中的字元線(WL)的電性連接是通過兩個堆棧中的WL直接對準並鍵合，而且電性連接至WL並與WL垂直對準的字元線鍵合接觸點能夠在鍵合介面處鍵合。記憶體串和WL的直接對準和鍵合需要高對準精確度來控制相鄰堆棧中的記憶體串之間以及WL之間的重疊。鍵合接觸點的分布及/或布局受到記憶體串 /WL的尺寸及/或相鄰記憶體串/WL之間的間隔的限制，使得製造良率的提升變得困難。現有的用於形成多堆棧鍵合半導體元件的對準和鍵合方法可能損害產品的良率，並且因而需要改進。
根據本發明的各種實施例提供了具有一對或多對鍵合的半導體結構的鍵合的三維(3D)記憶體元件。在每對鍵合的半導體結構中(例如第一半導體結構和第二半導體結構)，對應部分被繞線至一預期鍵合區以進行鍵合，而不是如前述習知技術在鍵合介面處直接對準並鍵合。在每一對鍵合的半導體結構中，兩個半導體結構以面對面的方式鍵合。兩個半導體結構中的對應部分可以電性連接至相應的導電線路，相應的導電線路再將所述部分繞線/延伸至鍵合區。兩個半導體結構的對相應的導電線路可通過鍵合接觸點可以在鍵合介面處鍵合而電性連接。也就是說，兩個半導體結構中的對應部分能夠通過導電線路和鍵合區處的鍵合接觸點得到電性連接。因此，兩個半導體結構中的對應部分的電性連接並不需要對鍵合介面處的對應部分的直接對準和鍵合。用於控制每一對鍵合的半導體結構的步驟的週邊電路以及任何邏輯製程相容的元件可以被整合到另一半導體結構中，例如是鍵合至一對或多對鍵合的半導體結構的一第三半導體結構。
可以根據實際需求設計導電線路和鍵合接觸點的布局，以適應半導體結構中的其他結構/元件的布局，並且有利於鍵合介面處的鍵合。相較於習知鍵合及堆疊製程技術中要求半導體結構中的對應部分的直接對準和鍵合，在本發明中，半導體結構的鍵合只要求鍵合接觸點在鍵合介面處對準。鍵合所需的對準精確度可以更低。鍵合接觸點的位置、布局及/或尺寸可不受半導體結構中的對應結構的空間和位置的限制，以便於加以優化，提升對準和鍵合製程的容 易度。兩個半導體結構可以是使用任何適當的製程(例如現有製程)形成的，以維持良率和預期的材料/電性表現。在一些實施例中，使半導體結構以面對面的方式鍵合能夠使導電線路的數量和複雜性最小化，能夠在保持預期的良率的同時使半導體結構的鍵合製程變得更加容易。
在本發明的示例中，被鍵合成一對的兩個半導體結構均包括記憶體堆疊層。這兩個半導體結構中的BL及/或WL分別被繞線至預期的鍵合區中的鍵合介面處並鍵合。BL的鍵合能夠對兩個半導體結構中的記憶體串進行電性連接，並且WL的鍵合能夠對兩個半導體結構中的WL(例如導體層)進行電性連接。兩個半導體結構中的記憶體串可以是使用任何適當蝕刻製程(例如單次蝕刻)形成通道孔後再以合適的通道形成材料填充該通道孔而形成的。藉此，該對鍵合的兩個半導體結構中的記憶體串的製作能夠保持良率，並且使半導體通道中的載流子能夠保持預期的傳輸速率。
在一些實施例中，鍵合的3D記憶體元件可包括不止一對鍵合的半導體結構以背對背的方式鍵合。每一對鍵合的兩個半導體結構的BL及/或WL被鍵合。鍵合的3D記憶體元件中的所有半導體結構的週邊電路(或其他邏輯製程相容的元件)可以被整合到設置在鍵合的3D記憶體元件的一側上的一個半導體結構中。藉此，能夠降低鍵合的3D記憶體元件的晶片尺寸。
第1A、1B、2A、2B、3A、3B圖示出了根據本發明一些實施例之半導體結構的鍵合和電性連接的方式。第4圖示出了第1A、1B、2A、2B、3A、3B圖中的鍵合的3D記憶體元件的平面圖。第1A圖和第1B圖分別示出了根據本發明一些實施例之鍵合的3D記憶體元件100和3D記憶體元件101，其中，鍵合的半導 體結構的BL被繞線並鍵合。第2A圖和第2B圖分別示出了根據本發明一些實施例之鍵合的3D記憶體元件200和3D記憶體元件201，其中，鍵合的半導體結構的WL被繞線並鍵合。第3A圖和第3B圖分別示出了根據本發明一些實施例之鍵合的3D記憶體元件300和鍵合的3D記憶體元件301，其中，鍵合的半導體結構的BL和WL都被繞線並鍵合。在鍵合的3D記憶體元件100、200和300中，嵌入有所述週邊電路的半導體結構位於相應的鍵合的3D記憶體元件的一端(例如上端)。在鍵合的3D記憶體元件101、201和301中，嵌入有所述週邊電路的半導體結構位於該對半導體結構之間。
在本發明中，為了便於說明與描述，在第1A、1B、2A、2B、3A、3B圖和第5A至5F圖、6A、6B、7A、7B、8A、8B圖中分別以相同的附圖標記標示類似或相同的特徵。應當理解，本發明的附圖中所示的元件僅用於例示的目的。圖示中任何元件的位置、尺寸、形狀和數量並非對該元件的實際位置、尺寸、形狀和數量最為限制。附圖中的鍵合接觸點的位置為示例，並非對於鍵合接觸點所處的實際位置作為限制。應當指出，在第1A、1B、2A、2B、3A、3B圖以及第5A至5F圖、6A、6B、7A、7B、8A、8B、9、10、11、12A、12B圖中標示的x方向、y方向和z方向是為了進一步例示鍵合的3D記憶體元件中的部件的空間關係。應當理解，在這些附圖中標示的x方向和y方向是為了例示半導體結構的x-y平面內的兩個正交方向。x方向是字元線方向(例如WL/導體層的延伸方向)，並且y方向是位元線方向(例如BL的延伸方向)。半導體結構(例如第一/第二/第三半導體結構)或3DNAND記憶體元件(例如3D記憶體元件100、101、200、201、300和301)的基底包括沿著x-y平面水平延伸的兩個水平表面，例如位於半導體結構/3DNAND記憶體元件的正面上的頂表面以及位於與所述正面相反的背面上的底表面。z方向垂直於x方向和y方向兩者。如文中所使用的，當基 底在z方向(垂直於x-y平面的垂直方向)上位於半導體元件的最低平面內時，半導體結構/3DNAND記憶體元件的一個部件(例如層或器件)是位於另一部件(例如層或器件)「上」、「上方」還是「下方」是沿z方向相對於半導體元件的基底決定的。上述用於描述空間關係的相同概念可適用於本發明各處之內容。
在本發明中，為了便於描述，「電性連接的BL」是指被繞線並且通過鍵合來電性連接的BL，「電性連接的WL」是指被繞線並且通過鍵合來電性連接的WL，並且「電性連接的3D記憶體串」是指被繞線並且通過鍵合來電性連接的3D記憶體串。
在第1A、1B、2A、2B、3A、3B圖中，鍵合的3D記憶體元件100、101、200、201、300和301可以包括第一半導體結構、第二半導體結構和第三半導體結構。在第1A圖、第2A圖和第3A圖中，第一半導體結構和第二半導體結構可以以面對面的方式直接鍵合，並且第三半導體結構在鍵合的3D記憶體元件的一端鍵合至第一半導體結構和第二半導體結構其中之一。舉例來說，第二半導體結構位於第一半導體結構上方，而且位於第二半導體結構上方的第三半導體結構以面朝下的方式鍵合至第二半導體結構。在第1B圖、第2B圖和第3B圖中，第一半導體結構和第二半導體結構可以以面對面的方式鍵合，並且第三半導體結構以面朝上的方式位於第一半導體結構和第二半導體結構之間。
在一些實施例中，第一半導體結構和第二半導體結構均包括相互面對的記憶體堆疊層。第三半導體結構可以包括用於控制第一半導體結構和第二半導體結構兩者中的記憶體堆疊層的週邊電路。在本發明中，半導體結構可以通過適當的鍵合方法來鍵合，適當的鍵合方法例如是混合鍵合(又稱為金屬/介 電質混合鍵合)，其是一種直接鍵合技術，例如是在不使用中間層(例如焊料或黏合劑)的情況下，形成在表面之間的鍵合，同時得到金屬-金屬鍵合和介電質-介電質鍵合。除非另外說明，否則第一半導體結構、第二半導體結構和第三半導體結構中的任兩者之間的鍵合包括混合鍵合。
如第1A圖所示，鍵合的3D記憶體元件100還包括第一半導體結構和第二半導體結構被鍵合的鍵合介面126以及第二半導體結構和第三半導體結構被鍵合的鍵合介面164。如下文所詳述的，第一半導體結構、第二半導體結構和第三半導體結構可以是獨立製作的(並且在一些實施例中是並行製作的)，以使得製作第一、第二和第三半導體結構之一者的熱預算不對製作第一、第二和第三半導體結構中的另一者的製程構成限制。此外，可以形成穿過鍵合介面126和鍵合介面164的大量鍵合接觸點，以分別在第一半導體結構和第二半導體結構之間以及在第二半導體結構和第三半導體結構之間形成電連接。電性連接至相應的半導體結構中的對應結構(例如BL及/或WL)的鍵合接觸點可以形成在記憶體堆疊層的區域之外的一預期鍵合區中。一對鍵合的半導體結構中的NAND記憶體(例如記憶體堆疊層)與週邊電路(以及任何其他邏輯製程相容的元件)之間的數據傳輸可以是通過跨越鍵合介面126和鍵合介面164的鍵合接觸點和導電線路來執行的。通過垂直地整合第一半導體結構、第二半導體結和第三半導體結構，能夠降低晶片尺寸，並且能夠提高記憶單元密度。此外，通過將多個分立晶片(例如各種處理器、控制器和記憶體)整合到單個鍵合的晶片(例如鍵合的3D記憶體元件100)中而獲得「整合的」晶片，還能夠實現更快的系統速度以及更小的PCB尺寸。下文將描述鍵合的3D記憶體元件100中的各半導體結構的細節。
作為鍵合的3D記憶體元件的部分，第一半導體結構可以包括基底102，其可以包括矽(例如單晶矽(c-Si))、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣上覆矽(SOI)或者任何其他合適的材料。
第一半導體結構可以包括位於基底102上方的記憶體堆疊層108。基底102可以包括沿x方向(水平方向或寬度方向)水平延伸的兩個水平表面(例如頂表面和底表面)。如文中所使用的，當鍵合的3D記憶體元件的基底(例如基底102)沿y方向(垂直方向或厚度方向)位於鍵合的3D記憶體元件(例如鍵合的3D記憶體元件100)的最低平面內時，鍵合的3D記憶體元件的一個部件(例如層或元件)是位於另一部件(例如層或元件)「上」、「上方」還是「下方」是沿y方向相對於基底來定義的。上述用於描述空間關係的相同概念可適用於本發明各處之內容。
在一些實施例中，鍵合的3D記憶體元件100的第一半導體結構包括NAND快閃記憶體鍵合的3D記憶體元件，其中記憶單元是以3DNAND記憶體串132的陣列的形式提供的。根據一些實施例，每個3DNAND記憶體串132垂直地延伸穿過多個導體/介電層對，每一對導體/介電層包括導體層108-1和介電層108-2。交錯堆疊的導體層108-1和介電層108-2在文中又被稱為記憶體堆疊層108。根據一些實施例，記憶體堆疊層108中的交錯的導體層108-1和介電層108-2在垂直方向上交替。換言之，除了位於記憶體堆疊層108的頂部或底部的層之外，每個導體層108-1可以在兩側與兩個介電層108-2鄰接，並且每個介電層108-2可以在兩側與兩個導體層108-1鄰接。各導體層108-1可以具有相同厚度或者不同厚度。類似地，各介電層108-2可以具有相同厚度或者不同厚度。導體層108-1可以包括導體材料，所述導電材料包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、 摻雜矽、矽化物或上述材料之任何組合。介電層108-2可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或上述材料之任何組合。導體層108-1可以是WL的部分。除非另外說明，否則在本發明中，「WL」和「導體層」可互換使用。也就是說，在鍵合的半導體結構中，WL的鍵合可以表示是導體層的鍵合。在一些實施例中，每個導體層108-1與一個或多個字元線接觸點150接觸並電性連接，一個或多個字元線接觸點150與第一半導體結構的互連層接觸並電性連接。
在一些實施例中，各3DNAND記憶體串132是包括半導體通道和儲存膜的「電荷捕獲」類型的NAND記憶體串。在一些實施例中，半導體通道包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，儲存膜是包括穿隧層、儲存層(又稱為「電荷捕獲/儲存層」)和阻擋層的複合介電層。每個3DNAND記憶體串132可以具有柱體形狀(例如圓柱形狀)。根據一些實施例，儲存膜的半導體通道、穿隧層、儲存層和阻擋層可以在自柱體形狀中心指向外表面的徑向上按此順序設置。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽或其任何組合。阻擋層可以包括氧化矽、氮氧化矽、高介電常數(high-k)介電質或其任何組合。在一個實施例中，阻擋層可以包括氧化矽/氮氧化矽/氧化矽(ONO)的複合層。在另一示例中，阻擋層可以包括高介電常數介電層，例如氧化鋁(Al2O3)、氧化鉿(HfO2)或氧化鉭(Ta2O5)等。
在一些實施例中，3DNAND記憶體串132還包括多個控制閘極(均是WL的一部分)。記憶體堆疊層108中的每個導體層108-1可以用來作為3DNAND記憶體串132的每個記憶單元的控制閘極。在一些實施例中，每個3DNAND記憶體串132包括在垂直方向上位於相應端部的兩個插塞。如文中所述，在基底102 被設置於鍵合的3D記憶體元件100的最低平面內時，部件(例如3DNAND記憶體串132)的「上端」是在y方向上距離基底102較遠的一端，並且部件(例如3DNAND記憶體串132)的「下端」是在y方向上距離基底102較近的一端。位於3DNAND記憶體串132的下端並且與半導體通道接觸的插塞可以包括從基底10磊晶成長的半導體材料，例如單晶矽。該插塞可以當作由3DNAND記憶體串132的源極選擇閘極控制的通道。位於半導體通道的上端並且與半導體通道接觸的另一插塞可以包括半導體材料(例如多晶矽)。通過在第一半導體結構的製作期間覆蓋3DNAND記憶體串132的上端，位於另一端的插塞能夠作為蝕刻停止層，以防止蝕刻到填充在3DNAND記憶體串132中的介電質(例如氧化矽和氮化矽)。在一些實施例中，位於上端的插塞可作為3DNAND記憶體串132的汲極。
應當理解3DNAND記憶體串132不限於「電荷捕獲」類型的3DNAND記憶體串，在其他實施例中可以是「浮置閘極」類型的3DNAND記憶體串。基底102可以包括多晶矽作為「浮置閘極」類型的3DNAND記憶體串的源極板。在一些實施例中，記憶體堆疊層108包括多個2DNAND記憶體串。
在一些實施例中，鍵合的3D記憶體元件100的第一半導體結構還包括位於記憶體堆疊層108上方的互連層110，以傳輸電信號。互連層110可以包括多個互連。如本文所用，術語「互連」可以廣泛地包括任何適當類型的互連，例如中段製程(MEOL)互連和後段製程(BEOL)互連。在一些實施例中，互連層110中的互連還包括例如位元線接觸點和字元線接觸點的局部互連。互連層110還可以包括一個或多個層間介電(ILD)層，其中可以形成有互連和通孔接觸點。互連層110中的互連和通孔接觸點可以包括導電材料，其包括但不限於W、Co、Cu、Al、矽化物或其任何組合。互連層110中的ILD層可以包括介電材料， 所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(low-k)介電質或其任何組合。
第一半導體結構可以包括多個位元線(BL)134，其與3DNAND記憶體串132的一端(上端)的插塞接觸並且電性連接。BL134可以是互連層110的部分，並通過位元線接觸點電性連接至3DNAND記憶體串132。在一些實施例中，BL134可位於互連層110的下端，並且位於3DNAND記憶體串132上方。
互連層110還可以包括設置在互連層110中的任何適當位置的多個第一導電線路140。例如，第一導電線路140可以位於BL134上方及/或可以圍繞BL134。第一導電線路140可以通過任何適當的電連接方式(例如通過通孔)電性連接至BL134。第一導電線路140可以根據需求被設計為用於將BL134(例如將BL的電信號)繞線至鍵合介面126處的一預期位置(例如鍵合區)。在一些實施例中，第一導電線路140將BL134繞線至在鍵合介面126處與第一半導體結構的第一鍵合層112中的多個第一位元線鍵合接觸點發生接觸及/或電性連接。
作為第一半導體結構的部分，第一鍵合層112可以位於互連層110上方並且位於鍵合介面126處。在一些實施例中，第一鍵合層112可以是互連層110的部分。第一鍵合層112可以包括與第一導電線路140接觸及/或電性連接的多個第一位元線鍵合接觸點142，從而可以將往返於位元線134的電信號通過第一導電線路140傳送至第一位元線鍵合接觸點142。第一鍵合層112可以包括設置有第一位元線鍵合接觸點142的介電層。在一些實施例中，第一位元線鍵合接觸點142可以位於第一半導體結構的適當鍵合區處，以與第二半導體結構的多個第二位元線鍵合接觸點144鍵合。第一位元線鍵合接觸點142和第二位元線鍵合接觸點144的位置和布局可以是根據實際需求設計，例如晶片的元件/結構的布局、可用 於設置第一位元線鍵合接觸點142和第二位元線鍵合接觸點144的空間、相鄰位元線鍵合接觸點之間的間隔、及/或用來製作第一位元線鍵合接觸點142和第二位元線鍵合接觸點144和對準和鍵合兩者的製程。在一些實施例中，第一鍵合層112可以包括多個鍵合接觸點，所述多個鍵合接觸點通過(例如設置在互連層110中的)任何適當互連/線路電性連接至字元線接觸點150，以使WL(例如導體層108-1)可以通過鍵合而電性連接至第三半導體結構中的週邊電路及/或其他邏輯製程相容元件。
第一導電線路140、第一位元線鍵合接觸點142、字元線接觸點150、字元線鍵合接觸點和互連層110中的互連可以包括導電材料，其包括但不限於W、Co、Cu、Al、矽化物或其任何組合。互連層110中的任何ILD層和第一鍵合層112中的介電層可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(low-k)介電質或其任何組合。除非另外說明，否則本發明的互連層和鍵合層中的導電結構(例如互連和鍵合接觸點)可以包括但不限於W、Co、Cu、Al、矽化物或其任何組合，並且本發明的互連層和鍵合層中的介電質結構(例如ILD和介電層)可以包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(low-k)介電質或其任何組合。
第二半導體結構可以具有半導體層104，其位於包括多個交錯的導體層118-1和介電層118-2的記憶體堆疊層118上方並且與記憶體堆疊層118接觸。各導體層118-1可以與一個或多個字元線接觸點174接觸並電性連接，所述字元線接觸點174可以電性連接至通過鍵合而與第三半導體結構中的週邊電路及/或其他邏輯製程相容元件電性連接的多個鍵合接觸點。半導體層104可以由薄化的基底形成，記憶體堆疊層118形成在該基底上。半導體層104可以包括與基底102類似 或相同的材料。第二半導體結構還可以包括垂直地延伸穿過記憶體堆疊層118並且與半導體層104接觸的多個3DNAND記憶體串136。第二半導體結構還可以包括與3DNAND記憶體串136和互連層116中的導電線路146接觸並且電性連接的多個BL138。在一些實施例中，互連層116可以位於BL138之下並且位於包括多個第二位元線鍵合接觸點144的第二鍵合層114上方，所述多個第二位元線鍵合接觸點與第一位元線鍵合接觸點142接觸並且電性連接。在一些實施例中，記憶體堆疊層118、3DNAND記憶體串136、BL138、字元線接觸點174、互連層116、第二互連層114分別與記憶體堆疊層108、3DNAND記憶體串132、BL134、字元線接觸點150、互連層110和第一互連層112類似，為了簡化說明不再重複這些部件的詳細描述。然而，各記憶體堆疊層中的階梯/記憶單元的具體數量、各互連層中的導電線路的圖案化和布局可以是相同或不同的，例如是根據相應的半導體結構的設計和製作來設計，並不以本發明的實施例所述為限。
第一半導體結構和第二半導體結構可以在鍵合介面126處鍵合。在一些實施例中，每個第一位元線鍵合接觸點142在鍵合介面126處與相應的第二位元線鍵合接觸點144對準並鍵合，而且第一鍵合層112和第二鍵合層114的介電層也鍵合在一起。
第一半導體結構和第二半導體結構的鍵合可以包括第一位元線鍵合接觸點142和第二位元線鍵合接觸點144的鍵合，第一位元線鍵合接觸點142和第二位元線鍵合接觸點144以使各3DNAND記憶體串132與相應的3DNAND記憶體串136電性連接。記憶體堆疊層108和記憶體堆疊層188中的記憶單元可以通過BL134和BL138的鍵合而電性連接。在一些實施例中，第一半導體結構和第二半導體結構的鍵合只要求第一位元線鍵合接觸點142和第二位元線鍵合接觸點144 沿垂直方向對準。在一些實施例中，為了便於鍵合，第一位元線鍵合接觸點142和第二位元線鍵合接觸點144可以形成在預期鍵合區，因此可以改善記憶體堆疊層108和記憶體堆疊層118以及晶片中的其他結構的設置/布局。在一些實施例中，相鄰的第一位元線鍵合接觸點142之間和相鄰的第二位元線鍵合接觸點144之間的間隔、以及每個第一位元線鍵合接觸點142與相應的第二位元線鍵合接觸點144之間可以具有足夠大的接觸面積，因此在對準期間容許較高的重疊誤差。藉由上述方式，本發明提供之第一半導體結構和第二半導體結構的鍵合可以不太受3DNAND記憶體串136和3DNAND記憶體串134的尺寸及/或其間的間隔的限制。與習知之技術中將不同記憶體堆疊層中的3DNAND記憶體串直接對準並且鍵合在一起的方式相比，本發明之位元線鍵合接觸點的對準和鍵合可以需要更低的重疊對準精確度，可促進不同記憶體堆疊層中的3DNAND記憶體串的電性連接，並且可獲得提升的良率。
在一些實施例中，第一位元線鍵合接觸點142和第二位元線鍵合接觸點144可以形成在BL鍵合區。BL鍵合區的位置可以根據前文所述因素來決定，並且可以位於或者不位於BL134和BL138之間。在一些實施例中，BL鍵合區可以在x-y平面內離開BL134和BL138。鍵合的第一位元線鍵合接觸點142和第二位元線鍵合接觸點144可以通過互連層110或互連層116中的相同互連或導電線路而電性連接至第三半導體結構中的週邊電路和任何其他邏輯製程相容元件。舉例來說，在第1A圖中，第二導電線路146和穿矽通孔(TSV)148可以用來在電性連接的BL134和BL138(即電性連接的3DNAND記憶體串136和3DNAND記憶體串132)與第三半導體結構之間傳送電信號。換言之，BL134和BL138(即3DNAND記憶體串136和3DNAND記憶體串132)共用相同的互連以傳輸電信號。在一些實施例中，如第1A圖所示，記憶體堆疊層108和記憶體堆疊層118的WL(或者導 體層108-1和導體層118-1)之間的電信號可以通過相應的互連(例如TSV154)和鍵合接觸點158獨立傳送至週邊電路和任何其他邏輯製程相容元件。
在一些實施例中，第二半導體結構包括鍵合層180，其具有通過介電材料絕緣且分布在鍵合介面164處並且位於半導體層104上方的多個鍵合接觸點158。鍵合接觸點158可以包括分別電性連接至第一半導體結構和第二半導體結構中的不同元件/結構的各種鍵合接觸點。舉例來說，鍵合接觸點158可以包括分別電性連接至TSV148和TSV154的鍵合接觸點，以傳送用於電性連接的BL(即BL134和BL138)和獨立的WL(即WL108-1和WL118-1)的電信號。
第三半導體結構可以包括用於記憶體堆疊層108和記憶體堆疊層118(以及任何其他邏輯製程相容元件)並且在鍵合介面164處與該對鍵合的半導體結構鍵合的週邊電路。第三半導體結構可以包括位於器件層122上方並且位於焊墊引出互連層124之下的半導體層106。器件層122可以包括形成於半導體層106「上」的多個電晶體168，其中電晶體168的全部或部分形成於半導體層106之下(例如位於半導體層106的底表面上方)及/或直接形成於半導體層106之下。類似於半導體層104，半導體層106可以由薄化的基底形成。半導體層106中還可以形成有隔離區(例如淺溝槽隔離(STI))170和摻雜區(例如電晶體168的源極區和汲極區)。隔離區170可以包括任何適當的介電材料，例如氧化矽、氮化矽及/或氮氧化矽。根據一些實施例，電晶體168例如是利用高級邏輯製程(例如90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等技術節點)製作的高速電晶體。
電晶體168可以是形成器件層122中的各種器件或者可以是其部分。 在一些實施例中，器件層122包括完全或部分地由電晶體168形成的週邊電路。週邊電路可以是用於控制並感測鍵合的3D記憶體元件100的NAND記憶體的週邊電路的部分或全部。在一些實施例中，電晶體168可用於構成對NAND記憶體進行控制的週邊電路，例如任何適當的數位、類比及/或混合信號控制和感測電路，其包括但不限於頁面緩衝器、解碼器(例如行解碼器和列解碼器)、感測放大器、驅動器(例如字元線驅動器)、電荷泵、電流或電壓參考或者電路的任何主動或被動元件(例如電晶體、二極管、電阻器或電容器)。
在一些實施例中，第三半導體結構還包括位於器件層122之下並且位於鍵合介面164上方的互連層120，以傳輸週邊電路的電信號。互連層120可以包括多個互連166，包括水平互連和垂直互連(通孔)接觸點。互連層120還可以包括一個或多個層間介電層，在其中可以形成互連和通孔接觸點。也就是說，互連層120可以包括位於多個ILD層中的互連和通孔接觸點。在一些實施例中，器件層122中的器件通過互連層120中的互連相互電連接。
焊墊引出互連層124可以包括位於一個或多個ILD層中的互連，例如接觸焊墊172。焊墊引出互連層124和互連層120可以形成在半導體層106的相對側。在一些實施例中，焊墊引出互連層124中的互連130能夠延伸到第三半導體結構中，並且在鍵合的3D記憶體元件100和外部電路之間傳輸電信號，以實現焊墊引出的目的。除非另外說明，否則本發明的焊墊引出互連層中的接觸焊墊和互連可以包括但不限於W、Co、Cu、Al、矽化物或其任何組合，並且本發明的焊墊引出互連層中包括的介電材料(例如ILD層和介電層)可以包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(low-k)介電材料或其任何組合。
第三半導體結構還可以包括位於鍵合介面164處並且位於互連層120之下的鍵合層162。鍵合層162可以包括多個鍵合接觸點160以及將鍵合接觸點160電性隔離的介電材料。鍵合接觸點160可以在鍵合介面164處與鍵合接觸點158分別對準、接觸和電性連接，以在週邊電路(和其他邏輯製程相容元件)與第一半導體結構和第二半導體結構中的元件/結構(例如電性連接的BL和獨立的WL)之間傳送電信號。鍵合層162和鍵合層180中的鍵合接觸點160和鍵合接觸點158以及周圍的介電質可以用於混合鍵合。
應當理解，第一半導體結構、第二半導體結構和第三半導體結構的相對位置不受圖示實施例之限制。例如，第1B圖示出了根據本發明另一實施例之鍵合的3D記憶體元件101。不同於第1A圖所示的3D記憶體元件100的第三半導體結構從上方與第一半導體結構和第二半導體結構鍵合、因而只與第二半導體結構鍵合，第1B圖所示鍵合的3D記憶體元件101中，第三半導體結構位於第一半導體結構和第二半導體結構之間，因此同時與第一半導體結構和第二半導體結構兩者鍵合。焊墊引出互連層可以被設置在第二半導體結構中。在一些實施例中，第三半導體結構以面朝上的方式鍵合在第一半導體結構和第二半導體結構之間。
如第1B圖所示，第三半導體結構和第一半導體結構可以在鍵合介面127處鍵合，並且第二半導體結構和第三半導體結構可以在鍵合介面179處鍵合。由於第1B圖的鍵合的3D記憶體元件101中的第一半導體結構、第二半導體結構和第三半導體結構的堆疊順序不同於第1A圖的鍵合的3D記憶體元件100中的順序，因而第1B圖的鍵合的3D記憶體元件101中的第一半導體結構、第二半導體結構和第三半導體結構的互連層和鍵合層可以不同於前文描述的第1A圖的鍵合 的3D記憶體元件100中的互連層和鍵合層。
在一些實施例中，第一半導體結構可以包括位於記憶體堆疊層108上方的互連層111以及位於互連層111上方的第一鍵合層113。第一鍵合層113可以在鍵合介面127處與第三半導體結構的鍵合層181鍵合。在一些實施例中，第三半導體結構可以包括位於鍵合層181上方並且位於器件層122之下的半導體層107。在一些實施例中，第三半導體結構還可以包括位於器件層122上方的互連層121以及位於器件層122上方的鍵合層163。鍵合層163可以在鍵合介面179處與第二半導體結構的第二鍵合層165鍵合。在一些實施例中，第二半導體結構可以包括位於第二鍵合層165上方並且位於記憶體堆疊層118之下的互連層119。第二半導體結構還可以包括位於記憶體堆疊層118上方並且與之接觸的半導體層105。焊墊引出互連層124可以形成在第二半導體結構的半導體層105上方。焊墊引出互連層124可以包括延伸到第二半導體結構中的接觸焊墊172和互連130，以在鍵合的3D記憶體元件101與外部電路之間傳送電信號。在一些實施例中，半導體層105和半導體層107可以與半導體層106和半導體層104類似，為了簡化說明於此不再重述。
第一鍵合層113可以包括分布在鍵合介面127處、與第三半導體結構的鍵合接觸點145對準並且鍵合的多個第一位元線鍵合接觸點143。第二鍵合層165可以包括分布在鍵合介面179處、與第三半導體結構的鍵合接觸點117對準並且鍵合的多個第二位元線鍵合接觸點115。第一位元線鍵合接觸點143可以通過第一導電線路141電性連接至BL134，並且第二位元線鍵合接觸點115可以通過第二導電線路147電性連接至BL138。第一位元線鍵合接觸點143和第二位元線鍵合接觸點115可以通過鍵合接觸點117(位於鍵合層163中)和鍵合接觸點145(位 於鍵合層181中)以及在第三半導體結構中延伸的一個或多個互連(例如TSV149)電性連接。藉此，BL134和BL138以及3DNAND記憶體串132和3DNAND記憶體串136可以得到電性連接。第三半導體結構的互連層121中的合適的互連可以將BL134和BL138以及電性連接的3DNAND記憶體串132和3DNAND記憶體串136(或TSV149)電性連接至週邊電路(或其他邏輯製程相容元件)。
第一位元線鍵合接觸點143和第二位元線鍵合接觸點115在相應鍵合層中的布局及/或配置可以與第一位元線鍵合接觸點142和第二位元線鍵合接觸點144的布局及/或配置相同或不同。根據第一位元線鍵合接觸點143和第二位元線鍵合接觸點115的布局，可以對應地設置/調整第一導電線路141和第二導電線路147的布局，從而分別將第一位元線鍵合接觸點143和第二位元線鍵合接觸點115電性連接至BL134和BL138。在一些實施例中，導體層108-1和導體層118-1通過相應的字元線接觸點150和字元線接觸點174以及互連層121中的獨立互連而電性連接至第三半導體結構。因而，電性連接的3DNAND記憶體串132和3DNAND記憶體串136可以通過同一互連電性連接至第三半導體結構中的週邊電路(及/或其他邏輯製程相容元件)，並且WL108-1和WL118-2可以通過獨立互連而電性連接至第三半導體結構中的週邊電路(及/或其他邏輯製程相容元件)。
儘管圖中未繪示出，但是在一些實施例中，第三半導體結構可以位於相應的鍵合的3D記憶體元件的下端，並且從下面電性連接至鍵合的該對半導體結構。在這種情況下，第三半導體結構的基底可以用來當鍵合的3D記憶體元件的基底。如果第二半導體結構的半導體層是面朝上的，那麽焊墊引出互連層可以形成於該半導體層上方。第一半導體結構、第二半導體結構和第三半導體結構沿垂直方向的設置可以是根據鍵合的3D記憶體元件/晶片中的元件/結構的 整體布局/設置而決定的，並不受本發明的實施例限制。
第2A圖示出了根據本發明一些實施例之鍵合的3D記憶體元件200，其中，一對鍵合的半導體結構的WL(或導體層)鍵合到一起，從而將一對鍵合的半導體結構中的記憶體堆疊層(和記憶單元)電性連接。在一些實施例中，電性連接的WL共用相同的互連，所述互連用於往返於週邊電路(或其他邏輯製程相容元件)傳送電信號。在鍵合的3D記憶體元件200中，對於BL而言，往返於週邊電路(或其他邏輯製程相容元件)的電信號是獨立傳送的。如第2A圖所示，第一半導體結構和第二半導體結構在鍵合介面226處鍵合，並且第三半導體結構和第二半導體結構在鍵合介面264處鍵合。第一半導體結構可以包括位於記憶體堆疊層108上方並且位於鍵合介面226之下的互連層210以及位於鍵合介面226處的第一鍵合層212。第二半導體結構可以包括位於記憶體堆疊層118之下並且位於鍵合介面226上方的互連層216以及位於鍵合介面226處的第二鍵合層214。第二半導體結構還可以包括位於半導體層104上方並且位於鍵合介面264處的鍵合層280。第三半導體結構可以包括位於鍵合介面264處的鍵合層262以及位於鍵合層262和器件層122之間的互連層220。
在一些實施例中，第一鍵合層212包括分布在鍵合介面226上的多個第一字元線鍵合接觸點242，並且第二鍵合層214包括分布在鍵合介面226上的多個第二字元線鍵合接觸點244。第一字元線鍵合接觸點242中的各者可以電性連接至第一半導體結構的相應WL108-1(或導體層108-1)，並且第二字元線鍵合接觸點244中的各者可以電性連接至第二半導體結構的相應WL118-1(或導體層118-1)。在一些實施例中，每個WL通過相應的互連層(例如互連層210或互連層216)中的相應導電線路及/或互連而電性連接至相應的鍵合接觸點。例如，第一 導電線路240可以通過字元線接觸點150和其他必要的通孔/互連而電性連接至WL108-1(或導體層108-1)，並且第二導電線路246可以通過字元線接觸點174和其他必要的通孔/互連而電性連接至WL118-1(或導體層118-1)。與第一導電線路140和第二導電線路146類似，第一導電線路240和第二導電線路246可以根據需求設計成將往返於WL的電信號連接至位於鍵合介面126處的預期鍵合區的相應字元線鍵合接觸點。之後，第一字元線鍵合接觸點242和第二字元線鍵合接觸點244可以在鍵合介面126處相互對準並且鍵合，並且WL108-1和WL118-1可以被電性連接。
互連層210或互連層216中的互連可以將電性連接的WL電性連接至第三半導體結構中的週邊電路(及/或其他邏輯製程相容元件)。為了便於說明，第二導電線路246和TSV248被設計為將電性連接的WL電性連接至鍵合層280中的鍵合接觸點258。鍵合接觸點258可以在鍵合介面264處與第三半導體結構的鍵合層262中的鍵合接觸點260鍵合。互連層220中的適當互連可以將鍵合的鍵合接觸點258和鍵合接觸點260電性連接至第三半導體結構中的週邊電路(及/或其他邏輯製程相容元件)。後續，電性連接的WL可以電性連接至週邊電路(及/或其他邏輯製程相容元件)。在一些實施例中，鍵合接觸點258還包括其他鍵合接觸點，從而將其他結構/元件電性連接至第三半導體結構。在一些實施例中，BL134和BL138獨立地(例如通過獨立的互連和鍵合接觸點258)電性連接至第三半導體結構。
第2B圖示出了根據本發明一些實施例之另一鍵合的3D記憶體元件201，其中，一對鍵合的半導體結構的WL(或導體層)鍵合到一起，從而將一對鍵合的半導體結構中的記憶體堆疊層(和記憶單元)電性連接。與第2A圖所示鍵合的3D記憶體元件200不同處在於，第三半導體結構是設置於第一半導體結 構和第二半導體結構之間，且可以被鍵合至第一半導體結構和第二半導體結構兩者。如第2B圖所示，第一半導體結構和第三半導體結構可以在鍵合介面227處鍵合，並且第三半導體結構和第二半導體結構可以在鍵合介面279處鍵合。焊墊引出互連層可以形成在第二半導體結構上方。在一些實施例中，第三半導體結構以面朝上的方式鍵合至第一半導體結構和第二半導體結構。由於第2B圖所示鍵合的3D記憶體元件201中的第一半導體結構、第二半導體結構和第三半導體結構的堆疊順序不同於第2A圖所示鍵合的3D記憶體元件200中的順序，因而在一些實施例中，第2B圖所示鍵合的3D記憶體元件201中的第一半導體結構、第二半導體結構和第三半導體結構的互連層和鍵合層可以不同於第2A圖所示鍵合的3D記憶體元件200的互連層和鍵合層。
在一些實施例中，第一半導體結構可以包括位於記憶體堆疊層108上方的互連層211以及位於互連層211上方的第一鍵合層213。第一鍵合層213可以在鍵合介面227處與第三半導體結構的鍵合層281鍵合。第三半導體結構還可以包括位於器件層122上方的互連層221以及在鍵合介面279處與第二半導體結構的第二鍵合層265鍵合的鍵合層263。在一些實施例中，第二半導體結構可以包括位於第二鍵合層265上方並且位於記憶體堆疊層118之下的互連層219。焊墊引出互連層124可以形成於半導體層105上方。
第一鍵合層213可以包括分布在鍵合介面227處、與第三半導體結構的鍵合接觸點245對準並且鍵合的多個第一字元線鍵合接觸點243。第二鍵合層265可以包括分布在鍵合介面279處、與第三半導體結構的鍵合接觸點217對準並且鍵合的多個第二字元線鍵合接觸點215。第一字元線鍵合接觸點243可以通過第一導電線路241電性連接至WL108-1(或導體層108-1)，並且第二字元線鍵合 接觸點215可以通過第二導電線路247電性連接至WL118-1(或導體層118-1)。第一字元線鍵合接觸點243和第二字元線鍵合接觸點215可以通過(位於鍵合層263中的)鍵合接觸點217和(位於鍵合層281中的)鍵合接觸點245以及在第三半導體結構中延伸的互連(例如TSV249)電性連接。藉此，WL108-1和WL118-1(或者導體層108-1和導體層118-1)可以得到電性連接。第三半導體結構的互連層221中的合適的互連可以將電性連接的WL108-1和WL118-1(或TSV249)電性連接至週邊電路(或其他邏輯製程相容元件)。
第一字元線鍵合接觸點243和第二字元線鍵合接觸點215在相應鍵合層中的布局及/或配置可以與第一字元線鍵合接觸點242和第二字元線鍵合接觸點244的布局及/或配置相同或不同。根據第一字元線鍵合接觸點243和第二字元線鍵合接觸點215的布局，可以對應地設計/調整第一導電線路241和第二導電線路247的布局，從而使第一字元線鍵合接觸點243和第二字元線鍵合接觸點215分別與WL108-1和WL118-1電性連接。在一些實施例中，BL134和BL138通過互連層221中的獨立互連而電性連接至第三半導體結構。因而，電性連接的WL108-1和WL118-1可以通過同一互連電性連接至第三半導體結構中的週邊電路(及/或其他邏輯製程相容元件)，並且BL134和BL138可以通過獨立的互連而電性連接至第三半導體結構中的週邊電路(及/或其他邏輯製程相容元件)。
第3A圖示出了根據本發明一些實施例之鍵合的3D記憶體元件300，其中，一對鍵合的半導體結構的BL和WL(或導體層)被鍵合到一起，從而將一對鍵合的半導體結構中的記憶體堆疊層(和記憶單元)電性連接。在一些實施例中，電性連接的WL和BL分別共用相同的互連，所述互連從/向週邊電路(或其他邏輯製程相容元件)傳送電信號。如第3A圖所示，第一半導體結構和第二 半導體結構在鍵合介面326處鍵合，並且第三半導體結構和第二半導體結構在鍵合介面364處鍵合。第一半導體結構可以包括位於記憶體堆疊層108上方並且位於鍵合介面326之下的互連層310以及位於鍵合介面326處的第一鍵合層312。第二半導體結構可以包括位於記憶體堆疊層118之下並且位於鍵合介面326上方的互連層316以及位於鍵合介面326處的第二鍵合層314。第二半導體結構還可以包括位於半導體層104上方並且位於鍵合介面364處的鍵合層380。第三半導體結構可以包括位於鍵合介面364處的鍵合層362以及位於鍵合層362和器件層122之間的互連層320。
在一些實施例中，第一鍵合層312包括分布在鍵合介面326上的多個第一位元線鍵合接觸點342a和多個第一字元線鍵合接觸點342b，並且第二鍵合層314包括分布在鍵合介面326上的多個第二位元線鍵合接觸點344a和多個第二字元線鍵合接觸點344b。第一半導體結構的第一位元線鍵合接觸點342a中的各者可以電性連接至相應的BL134，並且第一字元線鍵合接觸點342b中的各者可以電性連接至相應的WL108-1(即導體層108-1)。第二半導體結構的第二位元線鍵合接觸點344a中的各者可以電性連接至相應的位元線138，並且第二字元線鍵合接觸點344b中的各者可以電性連接至相應的WL118-1(即導體層118-1)。在一些實施例中，BL和WL均通過相應的互連層(例如互連層310或互連層316)中的合適的通孔及/或互連電性連接至相應的鍵合接觸點。例如，第一導電線路340a和第一導電線路340b(和其他必要互連/通孔)可以將BL134和WL108-1(或導體層108-1)電性連接至相應的第一位元線鍵合接觸點342a和第一字元線鍵合接觸點342b，並且第二導電線路346a和第二導電線路346b可以將BL138和WL118-1(或導體層118-1)電性連接至相應的第二位元線鍵合接觸點344a和第二字元線鍵合接觸點344b。第一導電線路340(即第一導電線路340a和第一導電線路340b) 和第二導電線路346(即第二導電線路346a和第二導電線路346b)可以根據需求而被設計成將接收自/傳輸至BL和WL的電信號繞線至位於鍵合介面326處的預期位置(例如鍵合區)的相應位元線鍵合接觸點和字元線鍵合接觸點。之後在鍵合介面126處，可以使第一位元線鍵合接觸點342a和第二位元線鍵合接觸點344a相互對準鍵合，並且可以使第一字元線鍵合接觸點342b和第二字元線鍵合接觸點344b相互對準鍵合。於是，3DNAND記憶體串132和136以及WL108-1和118-1可以得到電性連接。
互連層310或互連層316中的互連可以將電性連接的BL(即BL134和BL138)以及電性連接的WL(例如WL108-1和WL118-1)電性連接至第三半導體結構中的週邊電路(及/或其他邏輯製程相容元件)。舉例來說，第二導電線路346a和第二導電線路346b以及TSV348a和TSV348b被設計為將電性連接的BL和電性連接的WL電性連接至鍵合層380中的相應鍵合接觸點358。可以使鍵合接觸點358與第三半導體結構的鍵合層362中的鍵合接觸點360鍵合。互連層320中的適當互連可以將鍵合的鍵合接觸點358和360電性連接至第三半導體結構中的週邊電路(及/或其他邏輯製程相容元件)。電性連接的BL134和138以及電性連接的WL108-1和118-1、以及電性連接的3DNAND記憶體串132和136之後可以被電性連接至週邊電路(及/或其他邏輯製程相容元件)。
第3B圖示出了根據本發明一些實施例之另一鍵合的3D記憶體元件301，其中一對鍵合的半導體結構的BL和WL(或導體層)鍵合到一起，從而將一對鍵合的半導體結構中的記憶體堆疊層(和記憶單元)電性連接。與第3A圖所示鍵合的3D記憶體元件300不同的是，第3B圖中設置於第一半導體結構和第二半導體結構之間的第三半導體結構可以被鍵合至第一半導體結構和第二半導體 結構兩者。如第3B圖所示，第一半導體結構和第三半導體結構可以在鍵合介面327處鍵合，並且第三半導體結構和第二半導體結構可以在鍵合介面379處鍵合。焊墊引出互連層可以形成於第二半導體結構上方。在一些實施例中，第三半導體結構以朝上的方式與第一半導體結構和第二半導體結構鍵合。由於第3B圖的鍵合的3D記憶體元件301中的第一半導體結構、第二半導體結構和第三半導體結構的堆疊順序不同於第3A圖的鍵合的3D記憶體元件300的堆疊順序，因而在一些實施例中，第3B圖的鍵合的3D記憶體元件301中的第一半導體結構、第二半導體結構和第三半導體結構的互連層和鍵合層可以不同於第3A圖的鍵合的3D記憶體元件300的互連層和鍵合層。
在一些實施例中，第一半導體結構可以包括位於記憶體堆疊層108上方的互連層311以及位於互連層311上方的第一鍵合層313。第一鍵合層313可以在鍵合介面327處與第三半導體結構的鍵合層381鍵合。第三半導體結構還可以包括位於器件層122上方的互連層321以及在鍵合介面379處與第二半導體結構的第二鍵合層365鍵合的鍵合層363。鍵合層381和鍵合層363可以均包括多個鍵合接觸點(例如鍵合接觸點345和鍵合接觸點317)，以將第一半導體結構和第二半導體結構中的位元線鍵合接觸點和字元線鍵合接觸點電性連接。例如，鍵合接觸點345可以包括用於對第一位元線鍵合接觸點343a進行電性連接的多個鍵合接觸點以及用於對第一字元線鍵合接觸點343b進行電性連接的另外多個鍵合接觸點，並且鍵合接觸點317可以包括用於對第二位元線鍵合接觸點315a進行電性連接的多個鍵合接觸點以及用於對第二字元線鍵合接觸點315b進行電性連接的另外多個鍵合接觸點。在一些實施例中，第二半導體結構可以包括位於第二鍵合層365上方並且位於記憶體堆疊層118之下的互連層319。焊墊引出互連層124可以形成於半導體層105上方。
第一鍵合層313可以包括分布在鍵合介面327處並且與第三半導體結構的鍵合接觸點345鍵合的多個第一位元線鍵合接觸點343a和多個第一字元線鍵合接觸點343b。第二鍵合層365可以包括分布在鍵合介面379處並且與第三半導體結構的鍵合接觸點317鍵合的多個第二位元線鍵合接觸點315a和多個第二字元線鍵合接觸點315b。第一位元線鍵合接觸點343a可以通過第一導電線路357電性連接至BL134，並且第二位元線鍵合接觸點315a可以通過第二導電線路347電性連接至BL138。第一字元線鍵合接觸點343b可以通過第一導電線路357電性連接至WL108-1(或導體層108-1)，並且第二字元線鍵合接觸點315b可以通過第二導電線路347電性連接至WL118-1(或導體層118-1)。第一位元線鍵合接觸點343a和第二位元線鍵合接觸點315a可以通過第三半導體結構中的鍵合接觸點317(位於鍵合層363中)和鍵合接觸點345(位於鍵合層381中)以及在第三半導體結構中延伸的互連(例如TSV349a)而電性連接。第一字元線鍵合接觸點343b和第二字元線鍵合接觸點315b可以通過鍵合接觸點317(位於鍵合層363中)和鍵合接觸點345(位於鍵合層381中)以及在第三半導體結構中延伸的互連(例如TSV349b)而電性連接。BL134和BL138、WL108-1和WL118-1(或導體層108-1和導體層118-1)以及記憶體堆疊層108和記憶體堆疊層118因而可以得到電性連接。
第一位元線鍵合接觸點343a和第二位元線鍵合接觸點315a的布局及/或配置可以與第一位元線鍵合接觸點342a和第二位元線鍵合接觸點344a的布局及/或配置相同或不同。第一字元線鍵合接觸點343b和第二字元線鍵合接觸點315b的布局及/或配置可以與第一字元線鍵合接觸點342b和第二字元線鍵合接觸點344b的布局及/或配置相同或不同。根據這些鍵合接觸點的布局，可以相應地 設定/調整第一導電線路357和第二導電線路347的布局，從而將第一位元線鍵合接觸點343a和第二位元線鍵合接觸點315a分別電性連接至BL134和BL138，並且將第一字元線鍵合接觸點343b和第二字元線鍵合接觸點315b分別電性連接至WL108-1和WL118-1。藉此，電性連接的WL108-1和WL118-1可以通過相同的互連而電性連接至第三半導體結構中的週邊電路(及/或其他邏輯製程相容元件)，並且BL134和BL138可以通過相同的互連而電性連接至第三半導體結構中的週邊電路(及/或其他邏輯製程相容元件)。於是，鍵合的記憶體堆疊層108和記憶體堆疊層118中的3DNAND記憶體串132和3DNAND記憶體串136以及WL(或導體層108-1和導體層118-1)可以得到電性連接。
第4圖示出了根據本發明一些實施例之具有電性連接的BL及/或電性連接的WL的鍵合的3D記憶體元件的示意性平面圖。該平面圖可以例示第1A、1B、2A、2B、3A、3B圖的鍵合的3D記憶體元件100、101、200、201、300和301中的電性連接的BL及/或電性連接的WL的布局/配置。如第4圖所示，從平面圖上來看，3D記憶體元件400可以包括核心陣列區、一個或多個(例如一對)陣列共用源極(ACS)驅動器焊墊引出區、一個或多個(例如一對)BL鍵合和焊墊引出區、一個或多個(例如一對)WL鍵合和焊墊引出區、以及鍵合焊墊區。核心陣列區可以表示設置有記憶體陣列的區域。ACS驅動器焊墊引出區可以表示對記憶體陣列的ACS和週邊電路進行電性連接的接觸焊墊所處的區域。鍵合焊墊區可以表示用於整體晶片(例如週邊電路)的接觸焊墊所處的區域。BL鍵合和焊墊引出區可以表示其中鍵合的記憶體堆疊層的BL通過鍵合而電性連接並且電性連接至電性連接的BL的互連所處的區域。WL鍵合和焊墊引出區可以表示其中鍵合的記憶體堆疊層的WL通過鍵合而電性連接並且電性連接至電性連接的WL的互連所處的區域。在一些實施例中，BL鍵合和焊墊引出區和WL鍵合和焊墊 引出區的數量、位置及/或面積以(例如)可根據整體晶片的布局及/或配置來設計(例如改良)。
在各種實施例中，一對鍵合的半導體結構的記憶體堆疊層(例如記憶體堆疊層108和記憶體堆疊層118)中的各者可以根據需求來設置於核心陣列區中的相應預期位置上，例如，位於晶片中心，從而改良晶片中的結構/元件的整體配置。記憶體堆疊層(例如記憶體堆疊層108和記憶體堆疊層118)可以或者可以在垂直方向上(例如沿著z方向)不相互對準。在一些實施例中，記憶體堆疊層可以在垂直方向上以錯開方式設置。也就是說，記憶體堆疊層可以不沿z方向相互對準，因此可改善晶片的整體配置/繞線。相應的半導體結構中的導電線路(例如導電線路140、146、141、147、240、246、241、247、340a、340b、346a及/或346b)可以被設計為將相應的WL及/或BL電性連接並繞線至將要電性連接至相應的鍵合接觸點的相應的鍵合和焊墊引出區。也就是說，每個導電線路的一端可以與相應的BL/WL發生接觸及/或電性連接，並且該導電線路的另一端可以與相應的鍵合接觸點發生接觸及/或電性連接。導電線路的位於所述兩端之間的布局可以根據相應半導體結構中的結構/元件的布局來設計。在各種實施例中，每個半導體結構中的導電線路的布局可以是相同或不同的。
與相應的導電線路發生接觸或電性連接的鍵合接觸點可以分布在相應鍵合和焊墊引出區處的相應鍵合層中，與另一鍵合層中的相應鍵合接觸點相鍵合。根據例如鍵合接觸點的總數及/或記憶體堆疊層的位置的因素，在一些實施例中，一對鍵合的半導體結構的鍵合接觸點被劃分成不止一個部分，所述的不止一個部分分別位於相應的鍵合和焊墊引出區中。對鍵合接觸點的劃分可以允許對導電線路及/或互連的布置進行優化。例如，可以通過將BL及/或WL繞線 至更加靠近BL及/或WL的相應的鍵合和焊墊引出區而使導電線路的長度和複雜性最小化。在一些實施例中，記憶體堆疊層108和記憶體堆疊層118可以被置於核心陣列區中。
在第1A、1B圖的示例中，對於鍵合的3D記憶體元件100和101而言，第一位元線鍵合接觸點和第二位元線鍵合接觸點(例如鍵合的3D記憶體元件100中的鍵合接觸點142和鍵合接觸點144以及鍵合的3D記憶體元件101中的鍵合接觸點143和鍵合接觸點145)可以在BL鍵合和焊墊引出區中鍵合。在一些實施例中，取決於從每個半導體結構的BL到每個BL鍵合和焊墊引出區的距離，全體鍵合的第一位元線鍵合接觸點和第二位元線鍵合接觸點被劃分成多個部分(例如兩個部分)，使得每個BL鍵合和焊墊引出區包括鍵合的第一位元線鍵合接觸點和第二位元線鍵合接觸點的一部分。例如，鍵合的第一位元線鍵合接觸點和第二位元線鍵合接觸點可以被均勻劃分為分布在兩個BL鍵合和焊墊引出區中。與此同時，部分WL108-1(或導體層108-1)和部分WL118-1(或導體層118-1)可以通過相應的字元線接觸點150和174以及任何適當的互連及/或鍵合接觸點被獨立繞線至一WL鍵合和焊墊引出區。WL108-1(或導體層108-1)的另一部分和WL118-1(或導體層118-1)的另一部分可以通過相應的字元線接觸點150和174以及任何適當的互連及/或鍵合接觸點被獨立繞線至WL鍵合和焊墊引出區中的另一個。在一些實施例中，WL被均勻地劃分成兩個部分，每個部分被繞線至較近的WL鍵合和焊墊引出區。
在第1A、1B圖的示例中，在BL鍵合和焊墊引出區中，鍵合的第一位元線鍵合接觸點和第二位元線鍵合接觸點可以進一步通過適當的互連(例如TSV 148或TSV 149)和鍵合接觸點(例如鍵合接觸點158和鍵合接觸點160)電性連 接至週邊電路及/或接觸焊墊(例如接觸焊墊172)。在WL鍵合和焊墊引出區中，字元線接觸點150和字元線接觸點174可以通過適當的互連(例如，TSV154)和鍵合接觸點(例如鍵合接觸點158和鍵合接觸點160)獨立電性連接至週邊電路及/或接觸焊墊(例如接觸焊墊172)。
在第2A、2B圖的例中，對於鍵合的3D記憶體元件200和201而言，第一字元線鍵合接觸點和第二字元線鍵合接觸點(例如鍵合的3D記憶體元件200中的鍵合接觸點242和鍵合接觸點244以及鍵合的3D記憶體元件201中的鍵合接觸點243和鍵合接觸點245)可以分別在WL鍵合和焊墊引出區中鍵合。在一些實施例中，根據每個半導體結構的WL到每個WL鍵合和焊墊引出區的距離，鍵合的第一字元線鍵合接觸點和第二字元線鍵合接觸點可以被劃分，使得每個WL鍵合和焊墊引出區包括整個鍵合的第一字元線線鍵合接觸點和第二字元線鍵合接觸點的一部分。例如，鍵合的第一字元線鍵合接觸點和第二字元線鍵合接觸點可以被均勻劃分為分布在兩個WL鍵合和焊墊引出區中。此時，部分的BL134和部分的BL138可以通過相應的互連及/或鍵合接觸點獨立繞線至一個BL鍵合和焊墊引出區之一。另一部分的BL134和另一部分的BL138可以通過相應的互連及/或鍵合接觸點獨立繞線至另一個BL鍵合和焊墊引出區。在一些實施例中，BL134和BL138被均勻地劃分成兩個部分，每個部分被繞線至較近的BL鍵合和焊墊引出區。
在第2A、2B圖的示例中，在WL鍵合和焊墊引出區中，鍵合的第一字元線鍵合接觸點和第二字元線鍵合接觸點可以進一步通過適當的互連(例如TSV248或TSV249)和鍵合接觸點(例如鍵合接觸點258和鍵合接觸點260)電性連接至週邊電路及/或接觸焊墊(例如接觸焊墊172)。在BL鍵合和焊墊引出區 中，獨立電性連接至BL134和BL138的鍵合接觸點(例如鍵合接觸點258)可以通過適當的互連和鍵合接觸點(例如鍵合接觸點258和鍵合接觸點260)電性連接至週邊電路及/或接觸焊墊(例如接觸焊墊172)。
在第3A、3B圖的示例中，對於鍵合的3D記憶體元件300和301而言，第一位元線鍵合接觸點和第二位元線鍵合接觸點(例如鍵合的3D記憶體元件300中的鍵合接觸點342a和鍵合接觸點344a以及鍵合的3D記憶體元件301中的鍵合接觸點343a和鍵合接觸點315a)可以分別在BL鍵合和焊墊引出區中對準並鍵合，並且第一字元線鍵合接觸點和第二字元線鍵合接觸點(例如鍵合的3D記憶體元件300中的鍵合接觸點342b和鍵合接觸點344b以及鍵合的3D記憶體元件301中的鍵合接觸點343b和鍵合接觸點315b)可以分別在WL鍵合和焊墊引出區中對準並鍵合。在一些實施例中，根據每個半導體結構的BL到每個BL鍵合和焊墊引出區的距離及/或從每個半導體結構的WL到每個WL鍵合和焊墊引出區的距離，可將鍵合的第一位元線鍵合接觸點和第二位元線鍵合接觸點以及鍵合的第一字元線鍵合接觸點和第二字元線鍵合接觸點劃分成多個部分，使得每個BL鍵合和焊墊引出區具有全體鍵合的第一位元線鍵合接觸點和第二位元線鍵合接觸點的一部分，並且每個WL鍵合和焊墊引出區具有整體鍵合的第一字元線鍵合接觸點和第二字元線鍵合接觸點的一部分。例如，鍵合的第一字元線鍵合接觸點和第二字元線鍵合接觸點可以被均勻劃分為分布在兩個WL鍵合和焊墊引出區中。與此同時，鍵合的第一位元線鍵合接觸點和第二位元線鍵合接觸點可以被均勻劃分為分布在兩個BL鍵合和焊墊引出區中。在第3A、3B圖的示例中，在WL鍵合和焊墊引出區中，鍵合的第一字元線鍵合接觸點和第二字元線鍵合接觸點可以進一步通過適當的互連(例如，TSV348b或TSV349b)和鍵合接觸點(例如鍵合的3D記憶體元件中的鍵合接觸點358和鍵合接觸點360以及鍵合的3D記憶體元 件301中的鍵合接觸點315b、鍵合接觸點317、鍵合接觸點345和鍵合接觸點343b)電性連接至週邊電路及/或接觸焊墊(例如接觸焊墊172)。在BL鍵合和焊墊引出區中，鍵合的第一位元線鍵合接觸點和第二位元線鍵合接觸點可以進一步通過適當的互連(例如TSV348a或TSV349a)和鍵合接觸點(例如鍵合的3D記憶體元件300中的鍵合接觸點358和鍵合接觸點360以及鍵合的3D記憶體元件301中的鍵合接觸點315a、鍵合接觸點317、鍵合接觸點345和鍵合接觸點343a)電性連接至週邊電路及/或接觸焊墊(例如接觸焊墊172)。
第5A至5F圖為根據本發明一些實施例之具有一對鍵合的半導體結構並且其中BL被電性連接的鍵合的3D記憶體元件的製作方法步驟示意圖。第6A圖和第6B圖為根據本發明一些實施例之具有一對鍵合的半導體結構並且其中WL被鍵合到一起的鍵合的3D記憶體元件的部分製作方法步驟示意圖。第7A圖和第7B圖為根據本發明一些實施例之用來形成具有一對鍵合的半導體結構並且其中BL和WL兩者被分別電性連接的鍵合的3D記憶體元件的部分製作方法步驟示意圖。第13圖是根據本發明一些實施例之用於形成鍵合的3D記憶體元件的示例性方法1300的步驟流程圖。應當理解，本發明之用於形成鍵合的3D記憶體元件的方法並不限於方法1300中所示的步驟性，也可以在方法1300所示任何步驟之前、之後或之間執行未描述出來的其他步驟。此外，方法1300的步驟可以用不同的順序或同時進行。方法1300可以被用於形成第1A圖、第2A圖和第3B圖中所示的鍵合的3D記憶體元件。
參考第13圖，方法1300開始於步驟1302，形成第一半導體結構和第二半導體結構。第一半導體結構包括多個第一位元線(BL)、多個第一導體層以及具有多個第一位元線鍵合接觸點及/或多個第一字元線鍵合接觸點的第一鍵合 層。第二半導體結構包括多個第二位元線(BL)、多個第二導體層以及具有多個第二位元線鍵合接觸點及/或多個第二字元線鍵合接觸點的第二鍵合層。第5A圖、第6A圖和第7A圖示出了對應於步驟1302的結構。
請參考第5A圖，首先形成第一半導體結構和第二半導體結構，各具有包括多個位元線鍵合接觸點的鍵合層。第一半導體結構可以包括基底502、位於基底502上方的記憶體堆疊層506、垂直地延伸穿過記憶體堆疊層506的多個3DNAND記憶體串516、電性連接至3DNAND記憶體串516的多個第一位元線(BL)522-1。記憶體堆疊層506可以包括多個交錯的導體層506-1和介電層506-2。導體層506-1可以分別是WL的部分，其電性連接至一個或多個字元線接觸點524-1。第一半導體結構還可以包括位於記憶體堆疊層506上方的互連層508以及位於互連層508上方或者作為互連層508的部分的第一鍵合層538。第一鍵合層538可以包括多個第一位元線鍵合接觸點518-1，其通過設置在互連層508中的多個第一導電線路520-1電性連接至第一BL522-1。
第二半導體結構可以與第一半導體結構類似。如第5A圖所示，第二半導體結構可以包括基底504、位於基底504上方的記憶體堆疊層510、垂直地延伸穿過記憶體堆疊層510的多個3DNAND記憶體串514、電性連接至3DNAND記憶體串514的多個第二位元線(BL)522-2。記憶體堆疊層510可以包括多個交錯的導體層510-1和介電層510-2。導體層510-1可以分別是WL的部分，其電性連接至一個或多個字元線接觸點524-2。第一半導體結構還可以包括位於記憶體堆疊層510上方的互連層512以及位於互連層512上方或者作為互連層512的部分的第二鍵合層536。第二鍵合層536可以包括多個第二位元線鍵合接觸點518-2，其通過互連層512中的多個第二導電線路520-2電性連接至第二BL522-2。記憶體堆疊層 506和記憶體堆疊層510可以具有相同或不同層級/數量的階梯。在一些實施例中，每個第一位元線鍵合接觸點518-1對應於相應的第二位元線鍵合接觸點518-2。
請參考第6A圖，示出了另一實施例之第一半導體結構和第二半導體結構，其各具有包括多個字元線鍵合接觸點的鍵合層。與第5A圖中所示的第一半導體結構和第二半導體結構不同處在於，在第6A圖中，第一半導體結構的第一鍵合層538包括多個第一字元線鍵合接觸點620-1，其通過電性連接至字元線接觸點524-1的多個第一導電線路622-1電性連接至WL506-1(或導體層506-1)。第二半導體結構的第二鍵合層536包括多個第二字元線鍵合接觸點620-2，其通過電性連接至字元線接觸點524-1的多個第二導電線路622-2電性連接至WL510-1(或導體層510-1)。在一些實施例中，第一導電線路622-1和第二導電線路622-2分別位於互連層508和互連層512中。在一些實施例中，每個第一字元線鍵合接觸點620-1對應於相應的第二字元線鍵合接觸點620-2。
請參考第7A圖，示出了又另一實施例之第一半導體結構和第二半導體結構，其各具有包括多個位元線鍵合接觸點和多個字元線鍵合接觸點的鍵合層。與第5A圖和第6A圖所示的第一半導體結構和第二半導體結構不同處在於，在第7A圖中，第一半導體結構的第一鍵合層538包括多個第一位元線鍵合接觸點718-1和多個第一字元線鍵合接觸點728-1。第一位元線鍵合接觸點718-1可以通過多個第一導電線路720-1電性連接至第一BL522-1，並且第一字元線鍵合接觸點728-1可以通過電性連接至字元線接觸點524-1的多個第一導電線路730-1電性連接至WL506-1(或導體層506-1)。第二半導體結構的第二鍵合層536包括多個第二位元線鍵合接觸點718-2和多個第二字元線鍵合接觸點728-2。第二位元線鍵 合接觸點718-2可以通過多個第二導電線路720-2電性連接至第二BL522-2，並且第二字元線鍵合接觸點728-2可以通過電性連接至字元線接觸點524-2的多個第二導電線路730-2電性連接至WL510-1(或導體層510-1)。在一些實施例中，每個第一位元線鍵合接觸點718-1對應於相應的第二位元線鍵合接觸點718-2，並且每個第一字元線鍵合接觸點728-1對應於相應的第二字元線鍵合接觸點728-2。
第一半導體結構和第二半導體結構可以是通過類似的方法/製程形成的。例如，先在基底上形成記憶體堆疊層，然後形成垂直地延伸穿過記憶體堆疊層的3DNAND記憶體串的陣列。如第5A圖、第6A圖和第7A圖所示，先在基底(例如基底502或基底504)上方形成交錯的犧牲層(未示出)和介電層(例如介電層506-2或介電層510-2)。交錯的犧牲層和介電層可以形成介電堆疊層(未示出)。在一些實施例中，每個犧牲層包括氮化矽層，並且每個介電層包括氧化矽層。交錯的犧牲層和介電層可以由一種或多種薄膜沉積製程形成，例如包括但不限於化學氣相沉積(CVD)製程、物理氣相沉積(PVD)製程、原子層沉積(ALD)製程或其任何組合。在一些實施例中，記憶體堆疊層(例如記憶體堆疊層506或記憶體堆疊層510)可以通過閘極替換製程形成，例如通過進行相對於介電層有選擇性的濕式/乾式蝕刻製程來移除犧牲層並且利用導體層填充移除犧牲層所產生的凹陷而形成多個導體層(例如導體層506-1或導體層510-1)替換犧牲層，而獲得記憶體堆疊層(例如記憶體堆疊層506或記憶體堆疊層510)，其可以包括交錯的導體層(例如導體層506-1或導體層510-1)和介電層(介電層506-2或介電層510-2)。在一些實施例中，每個導體層包括金屬層，例如，鎢層。應當理解，在其他實施例中，記憶體堆疊層可以是通過交替地沉積導體層(例如含摻雜多晶矽層)和介電層(例如氧化矽層)形成的，而不用閘極替換製程。在一些實施例中，可包括在記憶體堆疊層和基底之間形成包括氧化矽的焊墊氧 化物層。
可以在基底上方形成多個3DNAND記憶體串(例如3DNAND記憶體串516或3DNAND記憶體串514)，每個3DNAND記憶體串垂直地延伸穿過記憶體堆疊層的交錯的導體層和介電層。在一些實施例中，形成3DNAND記憶體串的製程包括使用乾式蝕刻(例如深反應性離子蝕刻(DRIE))或濕式蝕刻形成穿過記憶體堆疊層並且進入基底的通道孔，隨後在通道孔的下部自基底磊晶成長出插塞。在一些實施例中，形成3DNAND記憶體串的製程還包括後續使用例如ALD、CVD、PVD或其任何組合的薄膜沉積製程形成例如儲存膜(例如包括穿隧層、儲存層和阻擋層)和半導體層的多個層結構填充各通道孔。在一些實施例中，形成3DNAND記憶體串的製程還包括：通過在3DNAND記憶體串的上端蝕刻出凹陷，隨後使用例如ALD、CVD、PVD或其任何組合的薄膜沉積製程形成半導體材料填充該凹陷而在每個通道孔的上部中形成另一插塞。
互連層(例如互連層508或互連層512)可以形成於記憶體堆疊層(例如記憶體堆疊層506或記憶體堆疊層510)和3DNAND記憶體串的陣列上方。互連層可以包括位於多個ILD層中的MEOL及/或BEOL的互連，從而形成與3DNAND記憶體串的陣列的電連接。在一些實施例中，互連層包括通過多種製程形成的多個ILD層以及其中的互連。例如，互連層中的互連可以包括通過一種或多種薄膜沉積製程沉積的導電材料，所述製程包括但不限於CVD、PVD、ALD、電鍍、無電電鍍或其任何組合。形成互連的製程還可以包括微影、CMP、濕式/乾式蝕刻或者任何其他適當製程。ILD層可以包括通過一種或多種薄膜沉積製程沉積的介電材料，所述製程包括但不限於CVD、PVD、ALD或其任何組合。
在一些實施例中，互連層(例如互連層508或互連層512)的形成還包括形成電性連接至3DNAND記憶體串(例如3DNAND記憶體串516或3DNAND記憶體串514)的多個BL(例如BL522-1或BL522-2)以及電性連接至BL的多個導電線路(例如導電線路520-1、導電線路520-2、導電線路720-1和導電線路720-2)。在一些實施例中，互連層的形成還包括形成電性連接至WL(例如WL506-1和WL510-1)的多個導電線路(例如導電線路622-1、導電線路622-2、導電線路730-1和導電線路730-2)。可以在BL和導電線路之間形成適當的通孔及/或互連，以進行電連接。BL和導電線路的形成可以是互連層的形成的一部分，此處不再對其細節重複描述。
鍵合層(例如鍵合層538或鍵合層536)可以形成於互連層上方。鍵合層可以包括被介電材料包圍的多個位元線鍵合接觸點(例如位元線鍵合接觸點518-1、518-2、718-1和718-2)及/或多個字元線鍵合接觸點(例如字元線鍵合接觸點620-1、620-2、728-1和728-2)。在一些實施例中，通過一種或多種薄膜沉積製程在互連層(例如互連層508或互連層512)的頂表面上沉積介電層，所述製程包括但不限於CVD、PVD、ALD或其任何組合。之後，可以通過首先進行一圖案化製程(對介電層中的介電材料進行微影以及乾式/濕式蝕刻製程)圖案化出穿過介電層的接觸孔，再利用導體(例如銅)填充接觸孔，以形成穿過介電層並且與互連層中的互連接觸的鍵合接觸點。在一些實施例中，填充接觸孔包括在沉積導體之前先沉積黏合(膠黏)層、阻擋層及/或晶種層。在一些實施例中，位元線鍵合接觸點(例如位元線鍵合接觸點518-1、518-2、718-1和718-2)電性連接至將要電性連接至BL(例如BL522-1和BL522-2)的相應的導電線路(例如導電線路520-1、520-2、720-1和720-2)及/或與之接觸。在一些實施例中，字 元線鍵合接觸點(例如字元線鍵合接觸點620-1、620-2、728-1和728-2)電性連接至相應的導電線路(例如導電線路622-1、622-2、730-1和730-2)及/或與之接觸。
請重新參考第13圖。在形成第一半導體結構和第二半導體結構之後，接著進行步驟1304，使第一半導體結構和第二半導體結構以面對面的方式鍵合，從而使第一位元線鍵合接觸點與第二位元線鍵合接觸點電性連接，及/或使第一字元線鍵合接觸點與第二字元線鍵合接觸點電性連接。第5B圖、第6B圖和第7B圖示出了對應於步驟1304的結構。
如第5B圖、第6B圖和第7B圖所示，第一半導體結構和第二半導體結構可以以面對面的方式鍵合，由此形成鍵合介面。在一些實施例中，使第二半導體結構上下翻轉，並且使第一半導體結構朝上。於是，第二半導體結構可以在第一半導體結構上方，其中基底504朝上。在一些實施例中，如第5B圖、第6B圖和第7B圖所示，鍵合介面570、670和770分別形成於第一半導體結構和第二半導體結構之間。在一些實施例中，在鍵合之前可對鍵合表面施加處理製程，例如，電漿處理、濕式處理及/或熱處理。鍵合可包括混合鍵合。在一些實施例中，使每個第一位元線鍵合接觸點(例如位元線鍵合接觸點518-1或位元線鍵合接觸點718-1)與相應的第二位元線鍵合接觸點(例如位元線鍵合接觸點518-2或位元線鍵合接觸點718-2)對準並且鍵合，如第5B圖和第7B圖所示。在一些實施例中，使每個第一字元線鍵合接觸點(例如字元線鍵合接觸點620-1或字元線鍵合接觸點728-1)與相應的第二字元線鍵合接觸點(例如字元線鍵合接觸點620-2或字元線鍵合接觸點728-2)對準並且鍵合，如第6B圖和第7B圖所示。鍵合可以包括混合鍵合。
請參考第15圖所示之一對鍵合的半導體結構的示意圖，說明該對鍵合的半導體結構中的不同部件(例如BL、WL、位元線鍵合接觸點、導電線路和記憶體串)的空間關係。
如第15圖所示，第二半導體結構與第一半導體結構在鍵合介面處鍵合。第一半導體結構可以包括多個第一記憶體串(例如記憶體串516)、電性連接至第一記憶體串的多個第一BL(BLa-1、BLa-2......BLa-n)(例如BL522-1)、分布在鍵合介面上的多個第一位元線鍵合接觸點、以及對位元線鍵合接觸點和BL進行電性連接的多個第一導電線路(例如導電線路520-1)。類似地，第二半導體結構可以包括多個第二記憶體串(例如記憶體串514)、電性連接至第二記憶體串的多個第二BL(BLb-1、BLb-2......BLb-n)(例如BL522-2)、分布在鍵合介面上的多個第二位元線鍵合接觸點、以及對第二位元線鍵合接觸點和第二BL進行電性連接的多個第二導電線路(例如導電線路520-2)。
在一些實施例中，每個BL可以通過適當通孔電性連接至相應的導電線路，所述適當通孔可以是相應半導體結構的相應互連層(例如互連層508或互連層512)的部分。如第15圖所示，第一BL可以通過第一通孔電性連接至第一導電線路，並且第二BL可以通過第二通孔電性連接至第二導電線路。在一些實施例中，第一/第二導電線路的一端與相應的通孔接觸，並且第一/第二導電線路的另一端與相應的鍵合層(即與相應的BL水平分開的鍵合層中的相應位元線鍵合接觸點，圖未示)接觸。第一通孔和第二通孔可以垂直地延伸穿過相應的互連層。第一位元線導電線路和第二位元線導電線路的另一端可以延伸至相應鍵合層中的預期鍵合位置(例如位元線鍵合區)，從而將第一BL和第二BL的電信號繞線/擴展到鍵合位置。第一位元線鍵合接觸點和第二位元線鍵合接觸點可以分 布在鍵合層上，並且在鍵合介面處鍵合在一起。因而，第一BL和第二BL可以被繞線並且在鍵合介面上的預期鍵合位置被電性連接。
如第15圖所示，第一半導體結構和第二半導體結構還可以包括第一導體層和第二導體層(例如導體層506-1和導體層510-1)，其作為第一半導體結構和第二半導體結構的第一WL和第二WL。第一導體層和第二導體層可以分別是相應的記憶體堆疊層(例如記憶體堆疊層506和記憶體堆疊層510)的部分。第一3DNAND記憶體串和第二3DNAND記憶體串可以垂直地延伸穿過相應的記憶體堆疊層。儘管圖中未示出，但是第一WL和第二WL還可以通過例如字元線接觸點的適當互連(例如字元線接觸點524-1和字元線接觸點524-1以及相應的導電線路)被繞線至相應鍵合層中的預期鍵合位置(例如字元線鍵合區)。第一字元線鍵合接觸點和第二字元線鍵合接觸點可以分布在鍵合層上，並且在鍵合介面處鍵合在一起。因而，第一WL和第二WL可以被繞線並且在鍵合介面上的預期鍵合位置被電性連接。在一些實施例中，第一BL和第二BL以及第一WL和第二WL都可以被繞線並且在鍵合介面上的相應鍵合位置被電性連接。
重新參考第13圖，在第一半導體結構和第二半導體結構的鍵合之後，接著進行步驟1306，對第一半導體結構和第二半導體結構之一的基底進行薄化，以形成半導體層。第5C圖、第6B圖和第7B圖示出了對應於步驟1306的結構。
如第5C圖、第6B圖和第7B圖中所示，位於一對鍵合的半導體結構的頂部的基底504被薄化，使得薄化的頂部基底504成為半導體層540(例如單晶矽層或多晶矽層)。半導體層540的厚度可以介於大約200nm和大約5μm之間(例如 介於200nm和5μm之間)，或者介於大約150nm和大約50μm之間(例如介於150nm和50μm之間)。可以通過包括但不限於晶片研磨、乾式蝕刻、濕式蝕刻、CMP、任何其他適當製程或其任何組合的製程對基底504進行薄化。
在一些實施例中，在形成半導體層540之後，在半導體層540上方形成鍵合層546。鍵合層546可以包括被介電材料包圍的多個鍵合接觸點544。鍵合接觸點544可以電性連接至第二半導體結構中的將電性連接至週邊電路(和其他邏輯製程相容元件)的任何互連。例如，鍵合接觸點544可以電性連接至將進一步電性連接至互連層512中的第二導電線路(例如導電線路520-2、620-2、720-2和730-2)的互連。相應地，鍵合接觸點544可以電性連接至任何電性連接的BL(例如BL522-1和BL522-2)及/或任何電性連接的WL(例如WL506-1和WL510-1)。
鍵合層546可以是通過在半導體層540上沉積介電層形成的。第5C圖示出了對應結構作為示例。介電層可以是通過一種或多種薄膜沉積製程形成的，所述製程包括但不限於CVD、PVD、ALD或其任何組合。可以通過首先進行圖案化製程(對介電層中的介電材料進行微影以及乾式/濕式蝕刻)圖案化出穿過介電層的接觸孔，再利用導體(例如，銅)填充接觸孔，來形成穿過介電層並且與互連層512中的互連及/或導電線路接觸的鍵合接觸點544。在一些實施例中，填充接觸孔包括在沉積導體之前沉積黏合(膠黏)層、阻擋層及/或晶種層。形成在第二半導體結構及/或第一半導體結構中的互連例如是TSV542，從而將BL522-1和522-2電性連接至相應的鍵合接觸點544。儘管附圖未示出，但是在圖6C和圖7C中還可以在半導體層540上方形成與鍵合層546相同或類似的鍵合層。
請重新參考第13圖，在基底被薄化並且在基底上方形成了鍵合層之後，接著進行步驟1308，將第三半導體結構鍵合至半導體層。第5D圖和第5E圖示出了對應於步驟1308的結構。
在鍵合第三半導體層之前，如第5D圖所示，可以在獨立的製程中形成第三半導體結構。第三半導體結構可以包括基底526、基底526上方的器件層548、器件層548上方的互連層550，以及在互連層550上方或者作為互連層550的部分的鍵合層552。基底526可以與基底502和基底504相同或類似。器件層548可以包括用於記憶體堆疊層506和記憶體堆疊層510的週邊電路以及任何其他邏輯製程相容元件。多個電晶體可以形成在器件層548中以構成週邊電路以及任何其他邏輯製程相容元件的全部或部分。互連層550可以包括任何適當的導電互連，從而使週邊電路和任何其他邏輯製程相容元件與第一半導體結構和第二半導體結構中的結構電性連接。鍵合層552可以包括用於與鍵合層546中的鍵合接觸點544鍵合的多個鍵合接觸點554。鍵合接觸點554可以電性連接至互連層550中的互連。
在一些實施例中，形成第三半導體結構的方法例如在基底526上形成具有週邊電路(和任何其他邏輯製程相容元件)的器件層548，然後在器件層548上方形成互連層550，並且在互連層550上方或者作為互連層550的部分形成鍵合層552。在一些實施例中，為了形成週邊電路(和任何其他邏輯製程相容元件)，可在基底526上形成多個電晶體。
在一些實施例中，電晶體可以是通過多種製程形成在基底526上的， 所述製程包括但不限於微影、乾式/濕式蝕刻、薄膜沉積、熱生長、植入、CMP以及任何其他適當製程。在一些實施例中，可通過離子植入及/或熱擴散製程，以在基底526中形成摻雜區作為(例如)電晶體的源極區及/或汲極區。在一些實施例中，還可通過濕式/乾式蝕刻和薄膜沉積在基底526中形成隔離區(例如淺溝絕緣(STI))。電晶體能夠在形成在基底526上的器件層548中。在一些實施例中，器件層548中的其他邏輯製程相容元件可以通過類似的製程形成。
此外，可以在器件層548上方形成互連層550。互連層550可以包括多個MEOL及/或BEOL的互連。互連層550可以與互連層508和互連層512以相同或類似的方法形成，為了簡化說明此處將不再對其細節重複描述。ILD層和互連可以被統稱為互連層550。鍵合層552可以形成於介電層550上方。鍵合層552可以包括被介電材料包圍的多個鍵合接觸點554。鍵合層552的形成可以與鍵合層546、鍵合層538和鍵合層536的形成類似或相同，為了簡化說明此處將不再對其細節重複描述。
如第5E圖所示，將第三半導體層翻轉為上下顛倒，並且鍵合至鍵合層546，在第二半導體結構和第三半導體結構之間形成鍵合介面580例如，形成於鍵合層546和鍵合層550之間。第三半導體層可以以朝下的方式鍵合至第一半導體結構和第二半導體結構。在一些實施例中，第二半導體結構和第三半導體結構之間的鍵合包括混合鍵合，這與第一半導體結構和第二半導體結構之間的鍵合類似。在鍵合介面580處，鍵合接觸點554可以與鍵合接觸點554鍵合，並且週邊電路(和任何其他邏輯製程相容元件)可以電性連接至鍵合的第一半導體結構和第二半導體結構中的對應結構(例如電性連接的BL522-1和BL522-2及/或電性連接的WL506-1和WL510-1)。
重新參考第13圖，在第三半導體結構的鍵合之後，接著進行步驟1310，形成焊墊引出互連層。第5F圖示出了對應於步驟1310的結構。
如第5F圖，可以形成包括接觸焊墊572和電性連接至接觸焊墊572的多個互連574的焊墊引出互連層576。在一些實施例中，在形成焊墊引出互連層576之前，可對基底526進行薄化，以形成半導體層560。形成半導體層560的方法可以類似於形成半導體層540的方法，為了簡化說明此處將不再對其細節重複描述。
焊墊引出互連層576可以包括形成於一個或多個ILD層中的互連，例如接觸焊墊572。互連574可以與互連層550中的互連以及接觸焊墊572接觸。接觸焊墊572可以是通過在半導體層560之上沉積導電材料例如鎢(W)來形成，以用來對互連574進行電性連接。
在其他實施例中，還可以對第6B圖和第7B圖中的一對鍵合的半導體結構執行第5C圖-第5F圖所示的步驟1306-步驟1310，從而將第三半導體結構鍵合至該對鍵合的半導體結構。第三半導體結構中的週邊電路和任何其他邏輯製程相容元件可以電性連接至該對鍵合的半導體結構中的對應結構(例如電性連接的WL506-1和WL510-1及/或電性連接的BL522-1和BL522-2)。
第8A圖和第8B圖為根據本發明一些實施例之形成具有鍵合在第一半導體結構和第二半導體結構之間的第三半導體結構的鍵合的3D記憶體元件的鍵合的方法的部分步驟示意圖。為了便於例示，此處將不再重述與方法1300中 的步驟類似或相同的步驟。在一些實施例中，第三半導體以朝上的方式鍵合，形成例如第1B圖、第2B圖和第3B圖所示鍵合的3D記憶體元件101、201和301。
如第8A圖所示，第一半導體結構、第二半導體結構和第三半導體結構可以是通過獨立的製程形成的。第一半導體結構的互連層508可以包括通過任何適當互連而電性連接至BL522-1及/或WL506-1(或導體層506-1)的多個第一導電線路806-1。位於互連層508上方或者作為其部分的第一鍵合層838可以包括多個第一位元線鍵合接觸點804-1及/或多個第一字元線鍵合接觸點808-1。在一些實施例中，第一位元線鍵合接觸點804-1及/或第一字元線鍵合接觸點808-1電性連接至將電性連接至BL522-1及/或WL506-1的相應的第一導電線路806-1。類似地，第二半導體結構的互連層512可以包括通過任何適當互連而電性連接至BL522-2及/或WL510-1(或導體層510-1)的多個第二導電線路806-2。位於互連層512上方或者作為其部分的第二鍵合層836可以包括多個第二位元線鍵合接觸點816-2及/或多個第二字元線鍵合接觸點814-2。在一些實施例中，第二位元線鍵合接觸點816-2及/或第二字元線鍵合接觸點814-2電性連接至將被電性連接至BL522-2及/或WL510-1的相應的第二導電線路806-2。
類似於半導體層540/560，第三半導體結構的基底526可以被薄化，以形成半導體層860。鍵合層854可以形成於半導體層860上，並且可以在鍵合層854中形成電性連接至互連層550的多個鍵合接觸點804-2及/或鍵合接觸點808-2。在一些實施例中，為了形成鍵合層854，可對第三半導體結構的基底進行薄化，以形成半導體層860，然後將第三半導體結構翻轉為上下顛倒，以使介電材料沉積在半導體層860上。鍵合接觸點804-2可以被形成在介電材料中，從而形成鍵合層854。形成鍵合層854的製程與形成鍵合層546的製程類似。第三半導體結構的互 連層550可以包括電性連接至鍵合接觸點804-2及/或808-2的多個互連，例如TSV818及/或TSV810。在一些實施例中，通過互連層550的任何適當互連(例如導電線路822、TSV818及/或TSV810)，以將鍵合接觸點804-2、816-1、808-2及/或814-1電性連接至器件層548中的週邊電路(及/或其他邏輯製程相容元件)。第三半導體層的鍵合層852可以包括分別電性連接至鍵合接觸點804-2和鍵合接觸點808-2的多個鍵合接觸點816-1及/或814-1。
如第8A圖所示，第一半導體結構和第二半導體結構可以被鍵合到一起。鍵合可以包括混合鍵合。在一些實施例中，第一半導體結構和第三半導體結構兩者以朝上的方式鍵合。鍵合介面870形成於第一半導體結構和第三半導體結構之間(即形成於第一鍵合層838和鍵合層854之間)。在一些實施例中，在鍵合介面處，第一位元線鍵合接觸點804-1與鍵合接觸點804-2對準並且鍵合，並且第一字元線鍵合接觸點808-1與鍵合接觸點808-2對準並鍵合。
後續，如第8B圖所示，使第二半導體結構翻轉為上下顛倒，並且鍵合至第三半導體結構。第一半導體結構和第三半導體結構的鍵合以及第三半導體結構和第二半導體結構的鍵合可以均包括混合鍵合。鍵合介面880可以形成於第二半導體層和第三半導體層之間(即形成於第二鍵合層836和鍵合層852之間)。在一些實施例中，在鍵合介面880處，第二位元線鍵合接觸點816-2與鍵合接觸點816-1對準並且鍵合，並且第二字元線鍵合接觸點814-2與鍵合接觸點814-1對準並鍵合。藉此，第一位元線鍵合接觸點804-1可以通過鍵合接觸點804-2和鍵合接觸點816-1以及任何適當互連(例如TSV818)電性連接至第二位元線鍵合接觸點816-2，而且第一字元線鍵合接觸點808-1可以通過鍵合接觸點808-2和鍵合接觸點814-1以及任何適當的互連(例如TSV810)電性連接至第二字元線鍵 合接觸點814-2。也就是說，BL(例如BL 522-1和BL 522-2)和WL(例如W506-1和W510-1)可以分別在第三半導體結構中電性連接。電性連接的BL522-1和BL522-2以及電性連接的WL506-1和510-1可以分別通過任何適當的互連(例如TSV808和TSV810)以及導電線路822連接至週邊電路和任何其他邏輯製程相容元件。
在一些實施例中，在第二半導體結構與第三半導體結構鍵合之後，可對第二半導體結構的基底504進行薄化，以形成半導體層840。之後，可以在半導體層840上方形成焊墊引出互連層。鍵合層(例如鍵合層838、854、852和836)、半導體層860和840以及焊墊引出互連層的形成例如前文實施例所述，為了簡化說明此處將不再對其細節重複描述。
第12A圖和第12B圖示出了堆疊結構1200和堆疊結構1201的示例性方框圖，每個堆疊結構具有N對鍵合的半導體結構，每一對鍵合的半導體結構沿著垂直方向背對背地鍵合到另一對，其中N是正整數。在堆疊結構1200中，含有一個或多個對(例如N對)的週邊電路(及/或邏輯製程相容元件)的第三半導體結構可以位於N對上方。在堆疊結構1201中，第三半導體結構可以位於N對之下。堆疊結構1200和堆疊結構1201可以分別包括位於其底部的基底。每一對鍵合的半導體結構可以包括以面對面的方式鍵合的第一半導體結構和第二半導體結構。在一些實施例中，在每一對鍵合的半導體結構中，第二半導體結構位於第一半導體結構上方。第一半導體結構和第二半導體結構中還分別包括多個3DNAND記憶體串、多個BL和多個WL(例如導體層)。在一些實施例中，在堆疊結構1200中，第N對的第一半導體結構的基底被保留作為堆疊結構1200的基底，並且第N對中的第一半導體結構中的記憶體堆疊層形成於該基底上方，並且 N對中的所有其他第一半導體結構和第二半導體結構中的記憶體堆疊層以及第三半導體結構形成在相應的半導體層上。在一些實施例中，可以在第三半導體結構的半導體層上方形成包括一個或多個接觸焊墊的焊墊引出互連層。在一些實施例中，在堆疊結構1201中，第三半導體結構的基底被保留作為堆疊結構1201的基底，並且N個對中的第一半導體結構和第二半導體結構分別包括記憶體堆疊層形成於相應的半導體層上。在一些實施例中，焊墊引出互連層可以形成於第一對中的第二半導體結構的半導體層上方。
在各種實施例中，在一對鍵合的半導體結構中鍵合的對應結構可以與另一對鍵合的半導體結構中鍵合的對應結構相同或不同。例如，在第一對鍵合的第一半導體結構和第二半導體結構中，其中的BL可以被鍵合並且通過相同的互連電性連接至第三半導體結構，而其中的WL可以不被鍵合，而是通過兩個不同互連(或者兩個不同組的互連)電性連接至第三半導體結構。在第二對鍵合第一半導體結構和第二半導體結構中，其中的WL可以被鍵合並且通過相同的互連電性連接至第三半導體結構，而其中的BL可以不被鍵合，而是通過兩個不同互連(或者兩個不同組的互連)電性連接至第三半導體結構。在第三對鍵合的第一半導體結構和第二半導體結構中，其中的WL可以被鍵合並且通過相同的互連電性連接至第三半導體結構，並且其中的BL可以通過相同的互連電性連接至第三半導體結構。在一些實施例中，各對鍵合的半導體結構中的鍵合結構可以是相同的。例如，各對鍵合的半導體結構中的BL可以是鍵合的，而且WL可以是獨立的。應理解，各對鍵合的半導體結構的具體鍵合結構、具有相同或不同鍵合結構的對數、及/或具有特定鍵合結構的對的設置順序不應受本發明的實施例的限制。
第9圖、第10圖和第11圖分別示出了根據本發明一些實施例之堆疊結構900、堆疊結構1000和堆疊結構1100，其中各堆疊結構具有多對鍵合的半導體結構，且所述多對鍵合的半導體結構共用包括用來控制各對的鍵合的半導體結構的週邊電路的同一半導體結構。可以利用適當的互連(例如TSV)藉由延伸穿過多對鍵合的半導體結構來進行電性連接。每個鍵合介面處可設置有鍵合接觸點，從而對相鄰半導體結構中的任何適當互連進行電性連接。每一對鍵合的半導體結構包括一對記憶體堆疊層以及多個電性連接的BL及/或多個電性連接的WL。為了便於舉例說明，第9圖、第10圖和第11圖所示之堆疊結構900、堆疊結構1000和堆疊結構1100分別包括兩對鍵合的半導體結構。
堆疊結構900、堆疊結構1000和堆疊結構110中的各者可以包括位於相應的堆疊結構的底部的基底(例如基底902、基底1002和基底1102)，多對記憶體堆疊層在所述基底上方以面對面的方式鍵合。除了位於堆疊結構的底部的記憶體堆疊層之外，每個記憶體堆疊層可以位於半導體層上，該半導體層可以通過對其上形成有記憶體堆疊層的基底進行薄化而形成。各對鍵合的半導體結構各可以包括記憶體堆疊層、多個3DNAND記憶體串、多個BL和多個WL(例如導體層)。各半導體結構可以通過混合鍵合與另一個半導體結構鍵合。各對鍵合的半導體結構可以通過混合鍵合以背對背的方式鍵合至另一對鍵合的半導體結構。
如第9圖所示，堆疊結構900包括兩對半導體結構，各對半導體結構包括第一半導體結構和第二半導體結構。在一些實施例中，第一對鍵合的半導體結構在鍵合介面934-2處以背對背的方式與第二對鍵合的半導體結構鍵合。第一對鍵合的半導體結構可以包括在鍵合介面934-1處以面對面的方式與第二半導 體結構914鍵合的第一半導體結構912。第二對鍵合的半導體結構可以包括在鍵合介面934-3處以面對面的方式與第二半導體結構918鍵合的第一半導體結構916。具有位於頂表面處的焊墊引出互連層922的第三半導體結構920可以在鍵合介面934-4處以朝下的方式與第二對鍵合。在一些實施例中，堆疊結構900中的第一半導體結構和第二半導體結構的BL被繞線並且通過相應的位元線鍵合接觸點(例如位元線鍵合接觸點924-1和924-2以及926-1和926-2)在相應的鍵合介面處鍵合，並且通過相同的互連電性連接至第三半導體結構920。在一些實施例中，每一對中的第一半導體結構和第二半導體結構的WL(例如導體層)獨立地電性連接至第三半導體結構920。
如第10圖所示，堆疊結構1000包括兩對半導體結構，每一對半導體結構包括第一半導體結構和第二半導體結構。在一些實施例中，第一對半導體結構在鍵合介面1034-2處以背對背的方式與第二對半導體結構鍵合。第一對半導體結構可以包括在鍵合介面1034-1處以面對面的方式鍵合的第一半導體結構1012與第二半導體結構1014。第二對半導體結構可以包括在鍵合介面1034-3處以面對面的方式鍵合的第一半導體結構1016與第二半導體結構1018。第三半導體結構1020具有位於頂表面處的焊墊引出互連層1022，並且可以在鍵合介面1034-4處以朝下的方式與第二對半導體結構鍵合。在一些實施例中，每一對半導體結構中的第一半導體結構和第二半導體結構的WL(例如導體層)被繞線並且通過相應的字元線鍵合接觸點(例如字元線鍵合接觸點1032-1和1032-2以及字元線鍵合接觸點1036-1和1036-2)在相應的鍵合介面處鍵合，並且通過相同的互連電性連接至第三半導體結構1020。在一些實施例中，每一對半導體結構中的第一半導體結構和第二半導體結構的BL獨立地電性連接至第三半導體結構1020。
如第11圖所示，堆疊結構1100包括兩對半導體結構，每一對半導體結構包括第一半導體結構和第二半導體結構。在一些實施例中，第一對半導體結構在鍵合介面1134-2處以背對背的方式與第二對半導體結構鍵合。第一對半導體結構可以包括在鍵合介面1134-1處以面對面的方式鍵合的第一半導體結構1112與第二半導體結構1114。第二對半導體結構可以包括在鍵合介面1134-3處以面對面的方式鍵合的第一半導體結構1116與第二半導體結構1118。位於上方的第三半導體結構1120具有位於頂表面處的焊墊引出互連層1122，並且可以在鍵合介面1134-4處以朝下的方式與第二對半導體結構鍵合。在一些實施例中，在相應的鍵合介面處，每一對半導體結構中的第一半導體結構和第二半導體結構的BL被繞線並且通過相應的位元線鍵合接觸點(位元線鍵合接觸點1124-1和1124-2以及位元線鍵合接觸點1126-1和1126-2)鍵合，並且每一對半導體結構中的第一半導體結構和第二半導體結構的WL(例如導體層)被繞線並且通過相應的字元線鍵合接觸點(例如字元線鍵合接觸點1132-1和1132-2以及字元線鍵合接觸點1136-1和1136-2)鍵合。每一對半導體結構中的電性連接的BL可以通過相應的相同互連電性連接至第三半導體結構1120，並且每一對半導體結構中的電性連接的WL可以通過相應的相同互連電性連接至第三半導體結構1120。
第14圖是根據本發明一些實施例之用於形成堆疊結構1200的示例性方法1400的流程圖。應當理解，本發明之用於形成堆疊結構的方法並不限於方法1400中所示的步驟，也可以在方法1400所示步驟之前、之後或之間執行其他未描述出來的步驟。此外，方法1400的步驟可以用不同的順序或同時進行。下文關於方法1400的描述請參考第5A至5F圖以及第9圖至第12A、12B圖。
方法1400開始於步驟1402，形成多對半導體結構。每一對半導體結 構包括未鍵合的第一半導體結構和第二半導體結構。例如，形成N對半導體結構(例如參考堆疊結構1200)。每一對半導體結構可以包括在獨立的製程中形成的第一半導體結構和第二半導體結構(例如參考第5A圖中對第一半導體結構和第二半導體結構的描繪)。第一半導體結構和第二半導體結構可以均包括位於基底上方的記憶體堆疊層、延伸穿過記憶體堆疊層的多個3DNAND記憶體串的多個BL，以及作為記憶體堆疊層的部分的多個WL(或導體層)。在每一對中，第一半導體結構和第二半導體結構的BL及/或WL被繞線至相應的鍵合區(例如參考第4圖的描繪)，後續當第一半導體結構和第二半導體結構被鍵合一起成為一對半導體結構時，所述BL及/或WL將被鍵合。
在一些實施例中，每一對包括接下來位於鍵合介面的相對側上的一對鍵合層。除了第N對之外，每一對半導體結構的頂表面和底表面上還分別包括鍵合層，以便與其他對半導體結構或第三半導體結構鍵合(例如參考第9圖、第10圖和第11圖的鍵合的3D記憶體元件900-1100)。每個鍵合層可以包括多個鍵合接觸點，例如電性連接至相應對的電性連接的BL的鍵合接觸點、電性連接至相應對的電性連接的WL的鍵合接觸點、及/或電性連接至獨立的BL和WL的鍵合接觸點，以用於與其他對半導體結構形成導電接觸(例如參考第9圖至第12圖所示的結構)。
在形成多對半導體結構之後，接著進行步驟1404和步驟1406，使各對鍵合的半導體結構鍵合，並且在形成N對鍵合的半導體結構之後，對位於堆疊層的頂部的第二半導體結構的基底進行薄化，以形成位於堆疊層的頂部半導體層。在一些實施例中，一對半導體結構之內的第一半導體結構和第二半導體結構以面對面的方式鍵合，而且各對半導體結構之間以背對背的方式相互鍵合。 為了便於例示，在各對半導體結構內的第二半導體結構位於第一半導體結構上方。
第N對半導體結構(例如位於堆疊層底部的一對半導體結構)中的第一半導體結構可以位於堆疊結構的底部。可以保留第N對中的第一半導體結構的基底以作為堆疊結構的基底。第N對半導體結構的第二半導體結構可以被翻轉為上下顛倒，從而與第N對的第一半導體結構對準並且鍵合(例如參考第5B圖的描繪)。第N對中的第二半導體結構的基底可以被薄化，以形成半導體層。可以選擇性地在半導體層上方形成鍵合層(例如參考第5C圖的描繪)。
後續，可以使第(N-1)對半導體結構之具有薄化後的基底的第一半導體結構以背對背的方式與第N對半導體結構的第二半導體結構鍵合，從而使第(N-1)對半導體結構的第一半導體結構位於第N對半導體結構上方且朝上。在一些實施例中，在第(N-1)對半導體結構被鍵合至第N對半導體結構之前，可對第(N-1)對半導體結構的第一半導體結構的基底進行薄化，然後再使第(N-1)對的第二半導體結構與第(N-1)對的第一半導體結構對準並鍵合。在一些實施例中，第(N-1)對的第二半導體結構被鍵合至第(N-1)對的第一半導體結構之後，對所述第(N-1)對的第二半導體結構的基底進行薄化。在一些實施例中，通過重複進行鍵合和薄化製程直到形成預期數量的對，可在第N對半導體結構上方堆疊上另一對或多對半導體結構。在一些實施例中，使第一半導體結構和第二半導體結構沿z方向交錯鍵合，以形成包括N對鍵合的半導體結構的堆疊結構。在一些實施例中，可以對其中一對或多對半導體結構的基底進行薄化，以形成相應的半導體層。相鄰對半導體結構之間的電性連接可以是通過每個鍵合介面處的鍵合接觸點以及鍵合介面之間的互連(例如TSV)來實現。在一些實施例中，第一對半導 體結構(例如堆疊結構的頂部之該對半導體結構)中的第二半導體結構的基底被薄化，以形成頂部半導體層(參考第5C圖和第5D圖的描繪)。
在將N對半導體結構鍵合到一起形成堆疊結構之後，接著進行步驟1408，將第三半導體結構鍵合至頂部半導體層。第三半導體結構可以通過混合鍵合以朝下的方式鍵合至所述包括N對半導體結構之堆疊結構(參考第5E圖以及第9圖至第12圖的描繪)。第三半導體結構和包括N對半導體結構之堆疊結構之間的電性連接可以形成於鍵合介面處。在一些實施例中，可對第三半導體結構的基底進行薄化，以形成另一半導體層(參考第5E圖的描繪)。
在薄化第三半導體結構的基底形成另一半導體層之後，接著進行步驟1410，在該另一半導體層上方形成焊墊引出互連層(參考第5F圖以及第9圖至第12圖的描繪)。方法1400中的鍵合和薄化製程可以參考方法1300的說明，這裡不再重複描述。
雖然本文並未繪示出，但是在一些實施例中，可在第三半導體結構上方形成包括N對鍵合的半導體結構的堆疊結構(例如參考第12B圖的堆疊結構1201)，並且是在對第一對的第二半導體結構的基底進行薄化後所形成的頂部半導體層上方形成焊墊引出互連層。在這種情況下，第三半導體結構可以位於鍵合的3D記憶體元件的堆疊結構的底部，並且第三半導體結構的基底可以被保留作為鍵合的3D記憶體元件的基底。對第N對的第一半導體結構的基底進行薄化，以形成半導體層，而後再使用混合鍵合將第一半導體結構鍵合至第三半導體結構。之後，可以使第N對的第二半導體結構以面對面的方式鍵合至第一半導體結構，使第二半導體結構位於第一半導體結構上方。之後，可以對第N對的第 二半導體結構的基底進行薄化，以形成另一半導體層(例如參考第5B圖和第5C圖的描繪)。可以重複地進行上述步驟，對第一半導體結構和第二半導體結構的基底都進行薄化，以形成相應的半導體層，並且以背對背的方式使第(N-1)對半導體結構與第N對半導體結構鍵合。在一些實施例中，通過重複進行鍵合和薄化製程，在第N對半導體結構上方堆疊預定數量的一對或多對半導體結構。在一些實施例中，可以對一對或多對半導體結構中的基底進行薄化，以形成相應的半導體層。相鄰對半導體結構之間以及第N對半導體結構與第三半導體結構之間的電性連接可以是通過每個鍵合介面處的鍵合接觸點以及鍵合介面之間的互連(例如TSV)來實現。在一些實施例中，第一對半導體結構(例如位於堆疊結構的頂部的該對半導體結構)中的第二半導體結構的基底被薄化，以形成頂部半導體層(參考第5C圖和第5D圖的描繪)以及位於頂部半導體層上方的焊墊引出互連層。
根據本發明的實施例，一種三維(3D)記憶體元件包括一第一半導體結構，該第一半導體結構包括複數個第一NAND記憶體串、複數個第一位元線(BL)，該複數個第一BL中的至少一個電性連接至該複數個第一NAND記憶體串中的相應的一個，以及一第一鍵合層，該第一鍵合層包括分別電性連接至該複數個第一BL的複數個第一位元線鍵合接觸點。該3D記憶體元件還包括一第二半導體結構，該第二半導體結構包括複數個第二NAND記憶體串、複數個第二BL，該複數個第二BL中的至少一個電性連接至該複數個第二NAND記憶體串中的相應的一個，以及一第二鍵合層，該第二鍵合層包括分別電性連接至該複數個第二BL的複數個第二位元線鍵合接觸點。該3D記憶體元件還可以包括一鍵合介面，位於該第一鍵合層和該第二鍵合層之間，其中該複數個第一位元線鍵合接觸點在該鍵合介面處與該複數個第二位元線鍵合接觸點發生接觸，使得該複 數個第一NAND記憶體串中的至少一個分別電性連接至該複數個第二NAND記憶體串中的至少一個。
在一些實施例中，該第一半導體結構包括位於該鍵合介面處的該第一鍵合層以及位於該第一鍵合層之下並且電性連接至該第一鍵合層的該複數個第一BL。在一些實施例中，該第二半導體結構包括位於該鍵合介面處的該第二鍵合層以及位於該第二鍵合層上方的該複數個第二BL。
在一些實施例中，該第一半導體結構還包括位於該第一鍵合層之下的一第一記憶體堆疊層以及垂直地延伸穿過該第一記憶體堆疊層的該複數個第一NAND記憶體串。在一些實施例中，該第二半導體結構還包括位於該複數個第二BL上方的一第二記憶體堆疊層以及垂直地延伸穿過該第二記憶體堆疊層的該複數個第二NAND記憶體串。
在一些實施例中，該複數個第一BL和該複數個第二BL被繞線並且在於水平上離開該複數個第一BL和該複數個第二BL的一鍵合區處電性連接。
在一些實施例中，該第一半導體結構包括位於該第一記憶體堆疊層和該第一鍵合層之間且包括複數個第一導電線路的一第一互連層。在一些實施例中，該第二半導體結構包括位於該第二記憶體堆疊層和該第二鍵合層之間且包括複數個第二導電線路的一第二互連層。在一些實施例中，該複數個第一BL電性連接至該鍵合區並且藉由該複數個第一導電線路而繞線至該鍵合區，並且該複數個第二BL電性連接至該鍵合區並且藉由該複數個第二導電線路而繞線至該鍵合區。
在一些實施例中，該複數個第一BL和該複數個第二BL在垂直方向上交錯設置；該複數個第一BL中的各者藉由第一通孔結構和該複數個第一導電線路電性連接至相應的第一位元線鍵合接觸點；該複數個第二BL中的各者藉由第二通孔結構和該複數個第二導電線路電性連接至相應的第二位元線鍵合接觸點。
在一些實施例中，該3D記憶體元件還包括位於該第二半導體結構上方的一第三半導體結構，該第三半導體結構包括該複數個第一NAND記憶體串和該複數個第二NAND記憶體串的一週邊電路。在一些實施例中，該3D記憶體元件還包括位於該第二半導體結構和該第三半導體結構的一第三鍵合層之間的一第二鍵合介面。
在一些實施例中，該第二半導體結構包括位於該複數個第二NAND記憶體串上方並且與該複數個第二NAND記憶體串接觸的一半導體層；該第一半導體結構包括位於該複數個第一NAND記憶體串之下並且與該複數個第一NAND記憶體串接觸的一基底。在一些實施例中，該第三半導體結構包括：位於該第三鍵合層和該週邊電路之間的一第三互連層；位於該第三互連層上方並且與該第三互連層接觸的該週邊電路；位於該週邊電路上方並且與該週邊電路接觸的一第二半導體層；以及位於該第二半導體層上方的一焊墊引出互連層。
在一些實施例中，該3D記憶體元件還包括位於該第一半導體結構之下的一第三半導體結構，該第三半導體結構包括該第一記憶體堆疊層和該第二記憶體堆疊層的一週邊電路。在一些實施例中，該3D記憶體元件還包括位於該 第一半導體結構和該第三半導體結構的一第三鍵合層之間的一第二鍵合介面。
在一些實施例中，該第二半導體結構包括位於該複數個第二NAND記憶體串上方並且與該複數個第二NAND記憶體串接觸的一半導體層以及位於該半導體層上方並且電性連接至該週邊電路的一焊墊引出互連層。在一些實施例中，該第一半導體結構包括位於該複數個第一NAND記憶體串之下並且與該複數個第一NAND記憶體串接觸的一第二半導體層。在一些實施例中，該第三半導體結構包括：位於該第三鍵合層之下並且與該第三鍵合層接觸的一第三互連層；位於該第三互連層之下並且與該第三互連層接觸的該週邊電路；以及位於該週邊電路之下並且與該週邊電路接觸的基底。
在一些實施例中，該3D記憶體元件還包括複數個通孔結構，該複數個通孔結構從一焊墊引出互連層垂直地延伸到該第三互連層中以電性連接至該週邊電路。
在一些實施例中，該週邊電路電性連接至該第三鍵合層，該第三鍵合層電性連接至該複數個第一NAND記憶體串和該複數個第二NAND記憶體串。
在一些實施例中，該第一記憶體堆疊層還包括複數個第一導體層，並且該第二記憶體堆疊層還包括複數個第二導體層，其中該複數個第一導體層和該複數個第二導體層是非鍵合的並且獨立電性連接至該週邊電路。
根據本發明的實施例，一種三維(3D)記憶體元件，包括具有多對鍵合的半導體結構的一堆疊結構，其中該多對鍵合的半導體結構分別包括一第 一半導體結構，該第一半導體結構包括複數個第一NAND記憶體串、電性連接至相應的該複數個第一NAND記憶體串的複數個第一位元線(BL)，以及包括分別電性連接至該複數個第一BL的複數個第一位元線鍵合接觸點的一第一鍵合層。該多對鍵合的半導體結構還分別包括一第二半導體結構，該第二半導體結構包括複數個第二NAND記憶體串、電性連接至相應的該複數個第二NAND記憶體串的複數個第二BL，以及包括分別電性連接至該複數個第二BL的複數個第二位元線鍵合接觸點的第二鍵合層。該多對鍵合的半導體結構還分別包括位於該第一鍵合層和該第二鍵合層之間的一鍵合介面，其中該複數個第一位元線鍵合接觸點在該鍵合介面處與該複數個第二位元線鍵合接觸點發生接觸，使得該複數個第一NAND記憶體串中的至少一個電性連接至該複數個第二NAND記憶體串中的至少一個。該三維(3D)記憶體元件還包括鍵合並且電性連接至該堆疊結構的一第三半導體結構，其中該第三半導體結構包括至少一對鍵合的半導體結構的一週邊電路。
在一些實施例中，該第一半導體結構包括位於該鍵合介面處的該第一鍵合層以及位於該第一鍵合層之下的該複數個第一BL。在一些實施例中，該第二半導體結構包括位於該鍵合介面處的該第二鍵合層以及位於該第二鍵合層上方的該複數個第二BL。
在一些實施例中，第一半導體結構還包括位於該第一鍵合層之下的一第一記憶體堆疊層以及垂直地延伸穿過該第一記憶體堆疊層的該複數個第一NAND記憶體串。在一些實施例中，第二半導體結構還包括位於該複數個第二BL上方的一第二記憶體堆疊層以及垂直地延伸穿過該第二記憶體堆疊層的該複數個第二NAND記憶體串。
在一些實施例中，該複數個第一BL和該複數個第二BL被繞線並且在於水平上離開該複數個第一BL和該複數個第二BL的一鍵合區處電性連接。
在一些實施例中，該第一半導體結構包括位於該第一記憶體堆疊層和該第一鍵合層之間的包括複數個第一導電線路的一第一互連層，該第二半導體結構包括位於該第二記憶體堆疊層和該第二鍵合層之間的包括複數個第二導電線路的一第二互連層，該複數個第一BL電性連接至該鍵合區並且藉由該第一導電線路而繞線至該鍵合區，並且該複數個第二BL電性連接至該鍵合區並且藉由該第二導電線路而繞線至該鍵合區。
在一些實施例中，該複數個第一BL和該複數個第二BL在垂直方向上交錯設置，該複數個第一BL中的各者藉由第一通孔結構和該複數個第一導電線路電性連接至相應的第一位元線鍵合接觸點，該複數個第二BL中的各者藉由第二通孔結構和該複數個第二導電線路電性連接至相應的第二位元線鍵合接觸點。
在一些實施例中，該堆疊結構包括位於頂部的該第二半導體結構中的該複數個第二NAND記憶體串上方並且與該複數個第二NAND記憶體串接觸的一半導體層，以及位於底部的該第一半導體結構中的該複數個第一NAND記憶體串之下並且與該複數個第一NAND記憶體串接觸的一基底。在一些實施例中，該第三半導體結構包括：位於該半導體層上方並且與該半導體層接觸的一第三鍵合層，位於該第三鍵合層上方的該週邊電路；位於該週邊電路上方的一第二半導體層；以及位於該第二半導體層上方的一焊墊引出互連層。
在一些實施例中，該堆疊結構包括位於頂部的該第二半導體結構中的該複數個第二NAND記憶體串上方並且與該複數個所述第二NAND記憶體串接觸的一半導體層以及位於該半導體層上方並且與該複數個第二NAND記憶體串接觸的一焊墊引出互連層。在一些實施例中，該堆疊結構包括位於底部的該第一半導體結構中的該複數個第一NAND記憶體串之下並且與該複數個第一NAND記憶體串接觸的一第二半導體層。在一些實施例中，該第三半導體結構包括：位於該第二半導體層之下並且與該第二半導體層接觸的一第三鍵合層；位於該第三鍵合層之下並且與該第三鍵合層接觸的該週邊電路；以及位於該週邊電路之下的一基底。
在一些實施例中，該第一記憶體堆疊層還包括複數個第一導體層，並且該第二記憶體堆疊層還包括複數個第二導體層，該複數個第一導體層和該複數個第二導體層是非鍵合的並且獨立電性連接至該週邊電路。
在一些實施例中，該堆疊結構的各對半導體結構通過混合鍵合以背對背的方式相互鍵合。
根據本發明的實施例，三維(3D)記憶體元件的製作方法包括下述步驟。首先，在一第一基底上形成複數個第一NAND記憶體串以及包括電性連接至複數個第一位元線(BL)的複數個第一位元線鍵合接觸點的一第一鍵合層，以形成第一半導體結構。在一第二基底上形成複數個第二NAND記憶體串以及包括電性連接至複數個第二BL的複數個第二位元線鍵合接觸點的一第二鍵合層，以形成第二半導體結構。使該第一半導體結構和該第二半導體結構以面對面的 方式鍵合，使得(i)該第一半導體結構被鍵合至該第二半導體結構，並且(ii)該複數個第一BL藉由在一鍵合介面處鍵合的該複數個第一位元線鍵合接觸點和該複數個第二位元線鍵合接觸點而與對應之該複數個第二BL對準並且電性連接。
在一些實施例中，形成該第一半導體結構的方法包括以下步驟。首先形成該複數個第一BL，然後於該複數個第一BL上方形成一第一互連層，其中該第一互連層包括電性連接至該複數個第一BL的複數個第一導電線路，接著於該第一互連層上方形成該第一鍵合層，其中該第一鍵合層電性連接至該第一互連層。
在一些實施例中，形成該第二半導體結構的方法包括以下步驟。首先形成該複數個第二BL，然後於該複數個第二NAND記憶體串上方形成一第二互連層，其中該第二互連層包括電性連接至該複數個第二NAND記憶體串的複數個第二導電線路，接著形成位於該第二互連層上方並且電性連接至該第二互連層的該第二鍵合層。
在一些實施例中，形成該第一半導體結構的方法還包括在該第一基底上方形成一第一記憶體堆疊層，以及形成垂直地延伸穿過該第一記憶體堆疊層的該複數個第一NAND記憶體串，並且電性連接至該複數個第一NAND記憶體串。
在一些實施例中，形成該第二半導體結構的方法還包括在該第二基底上方形成一第二記憶體堆疊層，以及形成垂直地延伸穿過該第二記憶體堆疊層的該複數個第二NAND記憶體串，並且電性連接至該複數個第二NAND記憶體 串。
在一些實施例中，形成該第一鍵合層包括在該第一鍵合層的一鍵合區處形成該複數個第一位元線鍵合接觸點，該複數個第一位元線鍵合接觸點藉由該第一導電線路電性連接至該複數個第一BL。在一些實施例中，形成該第二鍵合層包括在該第二鍵合層的一鍵合區處形成該複數個第二位元線鍵合接觸點，該複數個第二位元線鍵合接觸點藉由該第二導電線路電性連接至該複數個第二BL，其中該第一鍵合層和該第二鍵合層各自的該鍵合區在水平方向上離開該複數個第一BL和該複數個第二BL。
在一些實施例中，所述三維(3D)記憶體元件的製作方法還包括對該第二基底進行薄化，以形成一半導體層；將一第三半導體結構鍵合至該半導體層；對該第三半導體結構的一第三基底進行薄化，以形成一第二半導體層；以及形成位於該第二半導體層上方的一焊墊引出互連層。
在一些實施例中，所述三維(3D)記憶體元件的製作方法還包括：對該第一基底進行薄化，以形成一半導體層；將一第三半導體結構鍵合至該半導體層；對該第二半導體結構的該第二基底薄化，以形成一第二半導體層；以及形成位於該第二半導體層上方的一焊墊引出互連層。
在一些實施例中，形成該第三半導體結構包括：形成位於一第三基底上方的週邊電路；形成位於該週邊電路上方的一第三互連層；形成位於該第三互連層上方的一第三鍵合層；以及使該第三鍵合層鍵合至所述半導體層以使該第三半導體結構鍵合至所述半導體層。
在一些實施例中，該第一半導體結構與該第二半導體結構的鍵合包括混合鍵合。
根據本發明的實施例，一種用於形成3D記憶體元件的方法包括交替地鍵合複數個第一半導體結構和複數個第二半導體結構，以形成具有多對鍵合的半導體結構的一堆疊結構，其中至少一對鍵合的半導體結構的BL通過鍵合而電性連接。在一些實施例中，是使一該第二半導體結構與一該第一半導體以面對面的方式鍵合，從而形成一對鍵合的半導體結構，其中該第二半導體結構位於該第一半導體結構上方。在一些實施例中，所述形成3D記憶體元件的方法還包括使另一該第一半導體結構與一對鍵合的半導體結構鍵合，其中該另一第一半導體結構朝上；以及使另一該第二半導體結構與該另一第一半導體結構以面對面的方式鍵合，從而形成另一對鍵合的半導體結構，其中該對鍵合的半導體結構和該另一對鍵合的半導體結構以背對背的方式鍵合。
在一些實施例中，形成該第一半導體結構包括形成位於一第一基底上方的複數個第一NAND記憶體串、電性連接至該複數個第一NAND記憶體串的複數個第一BL，以及具有分別電性連接至該複數個第一BL的複數個第一位元線鍵合接觸點的第一鍵合層。形成該第二半導體結構包括形成位於一第二基底上方的複數個第二NAND記憶體串、電性連接至該複數個第二NAND記憶體串的複數個第二BL，以及具有分別電性連接至該複數個第二BL的複數個第二位元線鍵合接觸點的第二鍵合層。
在一些實施例中，形成另一第一半導體結構包括形成位於另一第一 基底上方的複數個另一第一NAND記憶體串、電性連接至該複數個另一第一NAND記憶體串的複數個另一BL、以及具有分別電性連接至該複數個另外第一BL的複數個另一第一位元線鍵合接觸點的另一第一鍵合層。在一些實施例中，形成另一第二半導體結構包括形成位於另一第二基底上方的複數個另一第二NAND記憶體串、電性連接至該複數個另一第二NAND記憶體串的複數個另一第二BL、以及具有分別電性連接至該複數個另一第二BL的複數個另一第二位元線鍵合接觸點的另一第二鍵合層。
在一些實施例中，使該第一半導體結構和該第二半導體結構以面對面的方式鍵合包括使該複數個第一位元線鍵合接觸點和該複數個第二位元線鍵合接觸點在鍵合介面處對準並鍵合，使得(i)該第一半導體結構被鍵合至該第二半導體結構，並且(ii)該複數個第一BL通過鍵合的該複數個第一位元線鍵合接觸點和該複數個第二位元線鍵合接觸點電性連接至該複數個第二BL。在一些實施例中，使該另一第一半導體結構和該另一第二半導體結構以面對面的方式鍵合包括使該複數個另一第一位元線鍵合接觸點和該複數個另一第二位元線鍵合接觸點在另一鍵合介面處對準並鍵合，使得(i)該另一第一半導體結構被鍵合至該另一第二半導體結構，並且(ii)該複數個另一第一BL通過鍵合的該複數個另一第一位元線鍵合接觸點和該複數個另一第二位元線鍵合接觸點電性連接至該複數個另一第二BL。
在一些實施例中，形成該第一半導體結構、該第二半導體結構、該另一第一半導體結構和該另一第二半導體結構均包括形成具有位於相應的NAND記憶體串上方並且電性連接至相應的BL和相應的位元線鍵合接觸點的複數個第一導電線路的相應互連層。
在一些實施例中，所述形成3D記憶體元件的方法還包括對該第二半導體結構、該另一第一半導體結構和該另一第二半導體結構的基底進行薄化，以形成相應的一半導體層。
在一些實施例中，所述形成3D記憶體元件的方法還包括：使一第三半導體結構以朝下的方式鍵合至該第二半導體結構的該半導體層；對該第三半導體結構的一第三基底進行薄化，以形成一第二半導體層；以及形成位於該第二半導體層上方的一焊墊引出互連層。
在一些實施例中，所述形成3D記憶體元件的方法還包括：對該第一基底薄化，以形成相應的一半導體層；使一第三半導體結構以朝上的方式鍵合至該第一半導體結構的該半導體層；以及形成位於該另一第二半導體結構的半導體層上方的一焊墊引出互連層。
在一些實施例中，形成該第三半導體結構包括：形成位於該第三基底上方的一週邊電路；形成位於該週邊電路上方的一第三互連層；以及形成位於該第三互連層上方的一第三鍵合層。在一些實施例中，使該第三半導體結構鍵合至該半導體層包括使該第三鍵合層鍵合至該半導體層。
在一些實施例中，各對鍵合的半導體結構內的鍵合以及各對鍵合的半導體結構之間的鍵合包括混合鍵合。
根據本發明的實施例，一種3D記憶體元件包括第一半導體結構、第 二半導體結構和第三半導體結構。該第一半導體結構包括：複數個第一NAND記憶體串；複數個第一BL，其中該複數個第一BL的至少其中之一電性連接至該複數個第一NAND記憶體串中的相應的一個；以及具有分別電性連接至該複數個第一BL的複數個第一位元線鍵合接觸點的一第一鍵合層。該第二半導體結構包括：複數個第二NAND記憶體串；複數個第二BL，其中該複數個第二BL的至少其中之一電性連接至該複數個第二NAND記憶體串中的相應的一個；以及具有分別電性連接至該複數個第二BL的複數個第二位元線鍵合接觸點的一第二鍵合層。該第三半導體結構位於該第一鍵合層和該第二鍵合層之間並且包括該複數個第一NAND記憶體串和該複數個第二NAND記憶體串的至少其中之一的週邊電路，該複數個第一NAND記憶體串的至少其中之一通過該第三半導體結構電性連接至該複數個第二NAND記憶體串的至少其中之一並且電性連接至該第三半導體結構。
在一些實施例中，該第一半導體結構包括位於一第一記憶體堆疊層上方的該複數個第一BL以及位於該第一記憶體堆疊層上方並且位於該第三半導體結構之下的該第一鍵合層。在一些實施例中，該第二半導體結構包括位於該第二鍵合層上方的一第二記憶體堆疊層以及垂直地延伸穿過該第二記憶體堆疊層的複數個第二NAND記憶體串。
在一些實施例中，該第一半導體結構還包括位於該第一鍵合層之下的一第一記憶體堆疊層以及垂直地延伸穿過該第一記憶體堆疊層的複數個第一NAND記憶體串。在一些實施例中，該第二半導體結構還包括位於該第二鍵合層上方的一第二記憶體堆疊層以及垂直地延伸穿過該第二記憶體堆疊層的複數個第二NAND記憶體串。
在一些實施例中，該第一半導體結構包括位於該複數個第一NAND記憶體串和該第一鍵合層之間的具有複數個第一導電線路的一第一互連層。在一些實施例中，該第二半導體結構包括位於該複數個第二NAND記憶體串和該第二鍵合層之間的具有複數個第二導電線路的一第二互連層。該複數個第一BL可以電性連接至一鍵合區並且通過該複數個第一導電線路而繞線至該鍵合區，並且該複數個第二BL可以電性連接至該鍵合區並且通過該複數個第二導電線路而繞線至該鍵合區，其中該鍵合區在水平方向上離開該複數個第一BL和該複數個第二BL。
在一些實施例中，該複數個第一BL和該複數個第二BL在垂直方向上交錯設置，該複數個第一BL中的各者通過複數個第一通孔結構和該複數個第一導電線路電性連接至相應的該複數個第一位元線鍵合接觸點，並且該複數個第二BL中的各者通過複數個第二通孔結構和該複數個第二導電線路電性連接至相應的該複數個第二位元線鍵合接觸點。
在一些實施例中，該第三半導體結構包括上鍵合層、下鍵合層以及位於上鍵合層和下鍵合層之間的週邊電路。上鍵合層可以包括電性連接至該複數個第二位元線鍵合接觸點的複數個上鍵合接觸點。下鍵合層可以包括電性連接至該複數個第一位元線鍵合接觸點的複數個下鍵合接觸點。
在一些實施例中，該第二半導體結構包括位於該複數個第二NAND記憶體串上方並且與該複數個第二NAND記憶體串接觸的一半導體層以及位於該半導體層上方的一焊墊引出互連層，該第一半導體結構包括位於該複數個第 一NAND記憶體串之下並且與該複數個第一NAND記憶體串接觸的一基底，並且第三半導體結構包括：(i)位於該上鍵合層和週邊電路之間的一第三互連層；(ii)位於該第三互連層之下並且與該第三互連層接觸的週邊電路；以及(iii)位於該週邊電路和該下鍵合層之間並且與該週邊電路和該下鍵合層接觸的一第二半導體層。
上文對具體實施例的描述將揭示本發明內容的概括性質，使得本領域技術人員不需要過多的試驗就能夠透過應用本領域的技能內的知識來容易地針對各種應用修改及/或調整這樣的具體實施例，而不脫離本發明內容的一般原理。因此，基於文中提供的教導和指引這樣的調整和修改旨在落在所公開的實施例的含義以及等價方案的範圍內。應當理解，文中的措辭或術語是為了達到描述而非限定目的，使得本領域技術人員應當根據教導和指引對本說明書的術語或措辭進行解釋。
上文借助於用於說明所指定的功能及其關係的實現方式的功能構建塊，已經描述了本發明的實施例。為了描述的方便起見，任意地定義了這些功能構建塊的邊界。可以定義替代邊界，只要適當地執行指定功能及其關係。
發明內容部分和摘要部分可以闡述了發明人設想的本發明內容的一個或多個示例性實施例，而非全部的示例性實施例，並且因此，不意在透過任何方式對本發明內容和所附申請專利範圍構成限制。
本發明內容的寬度和範圍不應由上述示例性實施例中的任何示例性實施例限制，而是應該僅根據所附申請專利範圍及其等同物來界定。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
132,136:3DNAND記憶體串
100:3D記憶體元件
102:基底
130,166:互連
110,116,120:互連層
104,106:半導體層
150,174:字元線接觸點
134,138:位元線
148,154:穿矽通孔
108,118:記憶體堆疊層
172:接觸焊墊
124:焊墊引出互連層
140:第一導電線路
112:第一鍵合層
146:第二導電線路
114:第二鍵合層
170:隔離區
168:電晶體
122:器件層
108-1,118-1:導體層
108-2,118-2:介電層
126,164:鍵合介面
142,144,158,160:鍵合接觸點
162,180:鍵合層
x,y,z:方向

Claims (19)

  1. 一種三維(3D)記憶體元件，包括：一第一半導體結構，該第一半導體結構包括：複數個第一NAND記憶體串；複數個第一位元線(BL)，該複數個第一BL中的至少一個電性連接至該複數個第一NAND記憶體串中的相應的一個；以及一第一鍵合層，該第一鍵合層包括分別電性連接至該複數個第一BL的複數個第一位元線鍵合接觸點；一第二半導體結構，該第二半導體結構包括：複數個第二NAND記憶體串；複數個第二BL，該複數個第二BL中的至少一個電性連接至該複數個第二NAND記憶體串中的相應的一個；以及一第二鍵合層，該第二鍵合層包括分別電性連接至該複數個第二BL的複數個第二位元線鍵合接觸點；以及一鍵合介面，位於該第一鍵合層和該第二鍵合層之間，其中該複數個第一位元線鍵合接觸點在該鍵合介面處與該複數個第二位元線鍵合接觸點發生接觸，使得該複數個第一NAND記憶體串中的至少一個分別電性連接至該複數個第二NAND記憶體串中的至少一個，其中該複數個第一BL和該複數個第二BL被繞線並且在於水平上離開該複數個第一BL和該複數個第二BL的一鍵合區處電性連接。
  2. 根據申請專利範圍第1項所述的3D記憶體元件，其中：該第一半導體結構包括：位於該鍵合介面處的該第一鍵合層；以及 位於該第一鍵合層之下並且電性連接至該第一鍵合層的該複數個第一BL；並且該第二半導體結構包括：位於該鍵合介面處的該第二鍵合層；以及位於該第二鍵合層上方的該複數個第二BL。
  3. 根據申請專利範圍第2項所述的3D記憶體元件，其中：該第一半導體結構還包括：位於該第一鍵合層之下的一第一記憶體堆疊層；以及垂直地延伸穿過該第一記憶體堆疊層的該複數個第一NAND記憶體串；並且該第二半導體結構還包括：位於該複數個第二BL上方的一第二記憶體堆疊層；以及垂直地延伸穿過該第二記憶體堆疊層的該複數個第二NAND記憶體串。
  4. 根據申請專利範圍第1項所述的3D記憶體元件，其中：該第一半導體結構包括位於該第一記憶體堆疊層和該第一鍵合層之間且包括複數個第一導電線路的一第一互連層；該第二半導體結構包括位於該第二記憶體堆疊層和該第二鍵合層之間且包括複數個第二導電線路的一第二互連層；以及該複數個第一BL電性連接至該鍵合區並且藉由該複數個第一導電線路而繞線至該鍵合區，並且該複數個第二BL電性連接至該鍵合區並且藉由該複數個第二導電線路而繞線至該鍵合區。
  5. 根據申請專利範圍第4項所述的3D記憶體元件，其中：該複數個第一BL和該複數個第二BL在垂直方向上交錯設置；該複數個第一BL中的各者藉由第一通孔結構和該複數個第一導電線路電性連接至相應的第一位元線鍵合接觸點；並且該複數個第二BL中的各者藉由第二通孔結構和該複數個第二導電線路電性連接至相應的第二位元線鍵合接觸點。
  6. 根據申請專利範圍第5項所述的3D記憶體元件，還包括：位於該第二半導體結構上方的一第三半導體結構，該第三半導體結構包括該複數個第一NAND記憶體串和該複數個第二NAND記憶體串的一週邊電路；以及位於該第二半導體結構和該第三半導體結構的一第三鍵合層之間的一第二鍵合介面。
  7. 根據申請專利範圍第6項所述的3D記憶體元件，其中：該第二半導體結構包括位於該複數個第二NAND記憶體串上方並且與該複數個第二NAND記憶體串接觸的一半導體層；該第一半導體結構包括位於該複數個第一NAND記憶體串之下並且與該複數個第一NAND記憶體串接觸的一基底；以及該第三半導體結構包括：位於該第三鍵合層和該週邊電路之間的一第三互連層；位於該第三互連層上方並且與該第三互連層接觸的該週邊電路；位於該週邊電路上方並且與該週邊電路接觸的一第二半導體層；以及 位於該第二半導體層上方的一焊墊引出互連層。
  8. 根據申請專利範圍第5項所述的3D記憶體元件，還包括：位於該第一半導體結構之下的一第三半導體結構，該第三半導體結構包括該第一記憶體堆疊層和該第二記憶體堆疊層的一週邊電路；以及位於該第一半導體結構和該第三半導體結構的一第三鍵合層之間的一第二鍵合介面。
  9. 根據申請專利範圍第8項所述的3D記憶體元件，其中：該第二半導體結構包括：位於該複數個第二NAND記憶體串上方並且與該複數個第二NAND記憶體串接觸的一半導體層；以及位於該半導體層上方並且電性連接至該週邊電路的一焊墊引出互連層；該第一半導體結構包括：位於該複數個第一NAND記憶體串之下並且與該複數個第一NAND記憶體串接觸的一第二半導體層；並且該第三半導體結構包括：位於該第三鍵合層之下並且與該第三鍵合層接觸的一第三互連層；位於該第三互連層之下並且與該第三互連層接觸的該週邊電路；以及位於該週邊電路之下並且與該週邊電路接觸的基底。
  10. 一種三維(3D)記憶體元件，包括：包括多對鍵合的半導體結構的一堆疊結構，其中該多對鍵合的半導體結構分別包括： 一第一半導體結構，該第一半導體結構包括複數個第一NAND記憶體串、電性連接至相應的該複數個第一NAND記憶體串的複數個第一位元線(BL)，以及包括分別電性連接至該複數個第一BL的複數個第一位元線鍵合接觸點的一第一鍵合層；一第二半導體結構，該第二半導體結構包括複數個第二NAND記憶體串、電性連接至相應的該複數個第二NAND記憶體串的複數個第二BL，以及包括分別電性連接至該複數個第二BL的複數個第二位元線鍵合接觸點的第二鍵合層；以及位於該第一鍵合層和該第二鍵合層之間的一鍵合介面，其中該複數個第一位元線鍵合接觸點在該鍵合介面處與該複數個第二位元線鍵合接觸點發生接觸，使得該複數個第一NAND記憶體串中的至少一個電性連接至該複數個第二NAND記憶體串中的至少一個，其中該複數個第一BL和該複數個第二BL被繞線並且在於水平上離開該複數個第一BL和該複數個第二BL的一鍵合區處電性連接；以及鍵合並且電性連接至該堆疊結構的一第三半導體結構，其中該第三半導體結構包括至少一對鍵合的半導體結構的一週邊電路。
  11. 根據申請專利範圍第10項所述的3D記憶體元件，其中：該第一半導體結構包括：位於該鍵合介面處的該第一鍵合層；位於該第一鍵合層之下的該複數個第一BL；位於該第一鍵合層之下的一第一記憶體堆疊層；以及垂直地延伸穿過該第一記憶體堆疊層的該複數個第一NAND記憶體 串；以及該第二半導體結構包括：該鍵合介面處的該第二鍵合層；位於該第二鍵合層上方的該複數個第二BL；位於該複數個第二BL上方的一第二記憶體堆疊層；以及垂直地延伸穿過該第二記憶體堆疊層的該複數個第二NAND記憶體串。
  12. 根據申請專利範圍第11項所述的3D記憶體元件，其中：該第一半導體結構包括位於該第一記憶體堆疊層和該第一鍵合層之間的包括複數個第一導電線路的一第一互連層；該第二半導體結構包括位於該第二記憶體堆疊層和該第二鍵合層之間的包括複數個第二導電線路的一第二互連層；以及該複數個第一BL電性連接至該鍵合區並且藉由該複數個第一導電線路而繞線至該鍵合區，並且該複數個第二BL電性連接至該鍵合區並且藉由該複數個第二導電線路而繞線至該鍵合區。
  13. 根據申請專利範圍第12項所述的3D記憶體元件，其中：該複數個第一BL和該複數個第二BL在垂直方向上交錯設置；該複數個第一BL中的各者藉由第一通孔結構和該複數個第一導電線路電性連接至相應的第一位元線鍵合接觸點；以及該複數個第二BL中的各者藉由第二通孔結構和該複數個第二導電線路電性連接至相應的第二位元線鍵合接觸點。
  14. 一種三維(3D)記憶體元件的製作方法，包括：在一第一基底上形成複數個第一NAND記憶體串以及包括電性連接至複數個第一位元線(BL)的複數個第一位元線鍵合接觸點的一第一鍵合層，以形成第一半導體結構，其中該複數個第一位元線鍵合接觸點藉由複數個第一導電線路電性連接至該複數個第一BL並且在水平方向上離開該複數個第一BL；在一第二基底上形成複數個第二NAND記憶體串以及包括電性連接至複數個第二BL的複數個第二位元線鍵合接觸點的一第二鍵合層，以形成第二半導體結構，其中該複數個第二位元線鍵合接觸點藉由複數個第二導電線路電性連接至該複數個第二BL並且在水平方向上離開該複數個第二BL；以及使該第一半導體結構和該第二半導體結構以面對面的方式鍵合，使得(i)該第一半導體結構被鍵合至該第二半導體結構，並且(ii)該複數個第一BL藉由在一鍵合介面處鍵合的該複數個第一位元線鍵合接觸點和該複數個第二位元線鍵合接觸點而與對應之該複數個第二BL對準並且電性連接。
  15. 根據申請專利範圍第14項所述的方法，其中：形成該第一半導體結構包括：形成該複數個第一BL；於該複數個第一BL上方形成一第一互連層，該第一互連層包括電性連接至該複數個第一BL的該複數個第一導電線路；以及於該第一互連層上方形成該第一鍵合層，其中該第一鍵合層電性連接至該第一互連層；以及 形成該第二半導體結構包括：形成該複數個第二BL，於該複數個第二NAND記憶體串上方形成一第二互連層，該第二互連層包括電性連接至該複數個第二NAND記憶體串的該複數個第二導電線路；以及形成位於該第二互連層上方並且電性連接至該第二互連層的該第二鍵合層。
  16. 根據申請專利範圍第15項所述的方法，其中：形成該第一半導體結構還包括：在該第一基底上方形成一第一記憶體堆疊層；以及形成垂直地延伸穿過該第一記憶體堆疊層的該複數個第一NAND記憶體串，並且電性連接至該複數個第一NAND記憶體串；以及形成該第二半導體結構還包括：在該第二基底上方形成一第二記憶體堆疊層；以及形成垂直地延伸穿過該第二記憶體堆疊層的該複數個第二NAND記憶體串，並且電性連接至該複數個第二NAND記憶體串。
  17. 根據申請專利範圍第16項所述的方法，其中：形成該第一鍵合層包括在該第一鍵合層的一鍵合區處形成該複數個第一位元線鍵合接觸點；以及形成該第二鍵合層包括在該第二鍵合層的一鍵合區處形成該複數個第二位元線鍵合接觸點，其中該第一鍵合層和該第二鍵合層各自的該鍵合區在水平方向上離開該複數個第一BL和該複數個第二BL。
  18. 根據申請專利範圍第17項所述的方法，還包括：對該第二基底進行薄化，以形成一半導體層；將一第三半導體結構鍵合至該半導體層；對該第三半導體結構的一第三基底進行薄化，以形成一第二半導體層；以及形成位於該第二半導體層上方的一焊墊引出互連層。
  19. 根據申請專利範圍第17項所述的方法，還包括：對該第一基底進行薄化，以形成一半導體層；將一第三半導體結構鍵合至該半導體層；對該第二半導體結構的該第二基底薄化，以形成一第二半導體層；以及形成位於該第二半導體層上方的一焊墊引出互連層。
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