CN111033739A - 键合的三维存储器件及其形成方法 - Google Patents

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Abstract

公开了键合的3D存储器件及其制作方法的实施例。在示例中，一种3D存储器件包括第一半导体结构，所述第一半导体结构包括：多个第一NAND存储串；多个第一BL，所述第一BL中的至少一个导电连接至所述第一NAND存储串中的相应的一个；以及具有分别导电连接至所述多个第一BL的多个第一位线键合触点的第一键合层。所述3D存储器件还包括第二半导体结构，所述第二半导体结构包括：多个第二NAND存储串；多个第二BL，所述第二BL中的至少一个导电连接至所述第二NAND存储串中的相应的一个；以及具有分别导电连接至所述多个第二BL的多个第二位线键合触点的第二键合层。

Description

键合的三维存储器件及其形成方法
背景技术
本公开的实施例涉及三维(3D)存储器件及其制作方法。
通过改进工艺技术、电路设计、编程算法和制作工艺使平面存储单元缩小到了更小的尺寸。但是，随着存储单元的特征尺寸接近下限，平面工艺和制作技术变得更加困难，而且成本更加高昂。因此，平面存储单元的存储密度接近上限。
3D存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储阵列以及用于控制往返于存储阵列的信号的外围器件。
发明内容
公开了3D存储器件及其制作方法的实施例。
在一个示例中，一种3D存储器件包括第一半导体结构，所述第一半导体结构包括：多个第一NAND存储串；多个第一位线(BL)，所述第一BL的至少其中之一导电连接至所述第一NAND存储串中的相应的一个；以及具有分别导电连接至所述多个第一BL的多个第一位线键合触点的第一键合层。所述3D存储器件还包括第二半导体结构，所述第二半导体结构包括：多个第二NAND存储串；多个第二BL，所述第二BL的至少其中之一导电连接至所述第二NAND存储串中的相应的一个；以及具有分别导电连接至所述多个第二BL的多个第二位线键合触点的第二键合层。所述3D存储器件还可以包括处于第一键合层和第二键合层之间的键合界面。第一位线键合触点可以在所述键合界面处与第二位线键合触点发生接触，使得第一NAND存储串的至少其中之一分别导电连接至第二NAND存储串的至少其中之一。
在另一示例中，一种3D存储器件包括具有多对键合的半导体结构的堆叠结构。所述对中的每者包括第一半导体结构，其具有多个第一NAND存储串、导电连接至相应的第一NAND存储串的多个第一BL、以及具有分别导电连接至所述多个第一BL的多个第一位线键合触点的第一键合层。所述对中的每者还包括第二半导体结构，其具有多个第二NAND存储串、导电连接至相应的第二NAND存储串的多个第二BL、以及具有分别导电连接至所述多个第二BL的多个第二位线键合触点的第二键合层。所述对中的每者还包括处于第一键合层和第二键合层之间的键合界面。第一位线键合触点在所述键合界面处与第二位线键合触点发生接触，使得第一NAND存储串的至少其中之一分别导电连接至第二NAND存储串的至少其中之一。所述3D存储器件还包括键合并且导电连接至所述堆叠结构的第三半导体结构。第三半导体结构可以包括至少一对键合的半导体结构的外围电路。
在又一示例中，一种用于形成3D存储器件的方法包括下述操作。首先，在第一衬底上形成多个第一NAND存储串以及具有导电连接至多个第一BL的多个第一位线键合触点的第一键合层，以形成第一半导体结构。在第二衬底上形成多个第二NAND存储串以及具有导电连接至多个第二BL的多个第二位线键合触点的第二键合层，以形成第二半导体结构。可以使所述第一半导体结构和所述第二半导体结构按照面对面的方式键合，使得(i)所述第一半导体结构被键合至所述第二半导体结构，并且(ii)所述第一BL通过键合界面处的键合的第一位线键合触点和第二位线键合触点与所述第二BL对准并且导电连接。
在又一示例中，一种用于形成3D存储器件的方法包括交替地键合多个第一半导体结构和多个第二半导体结构，以形成具有多对键合的半导体结构的堆叠结构，至少一对键合的半导体结构的BL通过键合而导电连接。在一些实施例中，形成多个键合的半导体结构可以包括使第二半导体结构与第一半导体按照面对面的方式键合，从而形成一对键合的半导体结构，所述第二半导体结构处于所述第一半导体结构上方。在一些实施例中，所述方法还包括使另一第一半导体结构与所述一对键合的半导体结构键合，所述另一第一半导体结构朝上；以及使另一第二半导体结构与所述另一第一半导体结构按照面对面的方式键合，从而形成另一对键合的半导体结构，所述一对和所述另一对按照背对背的方式键合。
在又一示例中，一种3D存储器件包括第一半导体结构、第二半导体结构和第三半导体结构。所述第一半导体结构包括：多个第一NAND存储串；多个第一BL，所述第一BL的至少其中之一导电连接至所述第一NAND存储串中的相应的一个；以及具有分别导电连接至所述多个第一BL的多个第一位线键合触点的第一键合层。所述第二半导体结构包括：多个第二NAND存储串；多个第二BL，所述第二BL的至少其中之一导电连接至所述第二NAND存储串中的相应的一个；以及具有分别导电连接至所述多个第二BL的多个第二位线键合触点的第二键合层。第三半导体结构处于第一键合层和第二键合层之间并且包括所述第一NAND存储串和所述第二NAND存储串的至少其中之一的外围电路，所述第一NAND存储串的至少其中之一通过第三半导体结构导电连接至所述第二NAND存储串的至少其中之一并且导电连接到第三半导体结构。
附图说明
被并入本文并形成说明书的部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1A示出了根据一些实施例的具有通过键合来路由并导电连接的位线(BL)的示例性键合的3D存储器件的截面的示意图。
图1B示出了根据一些实施例的具有通过键合来路由并导电连接的BL的另一示例性键合的3D存储器件的截面的示意图。
图2A示出了根据一些实施例的具有通过键合来路由并导电连接的字线(WL)的示例性键合的3D存储器件的截面的示意图。
图2B示出了根据一些实施例的具有通过键合来路由并导电连接的WL的另一示例性键合的3D存储器件的截面的示意图。
图3A示出了根据一些实施例的具有通过键合来路由并导电连接的BL和WL的示例性键合的3D存储器件的截面的示意图。
图3B示出了根据一些实施例的具有通过键合来路由并导电连接的BL和WL的另一示例性键合的3D存储器件的截面的示意图。
图4示出了根据一些实施例的示例性键合的3D存储器件的平面图。
图5A-图5F示出了根据一些实施例的用以形成具有一对键合的半导体结构并且具有通过键合来路由并导电连接的BL的3D存储器件的示例性制作工艺。
图6A和图6B示出了根据一些实施例的用以形成具有一对键合的半导体结构具有通过键合来路由并导电连接的WL的键合的3D存储器件的示例性制作工艺的部分。
图7A和图7B示出了根据一些实施例的用以形成具有一对键合的半导体结构具有通过键合来路由并导电连接的BL和WL的键合的3D存储器件的示例性制作工艺的部分。
图8A和图8B示出了根据一些实施例的用以形成具有一对键合的半导体结构具有通过键合来路由并导电连接的BL和WL的另一键合的3D存储器件的示例性制作工艺的部分。
图9-图11每者示出了根据一些实施例的具有多对键合的半导体结构的示例性键合的3D存储器件。
图12A和图12B每者示出了根据一些实施例的具有多对键合的半导体结构的示例性键合的3D存储器件的示意图。
图13示出了根据一些实施例的用以形成具有一对键合的半导体结构的键合的3D存储器件的示例性制作工艺的流程图。
图14示出了根据一些实施例的用以形成具有多对键合的半导体结构的键合的3D存储器件的示例性制作工艺的流程图。
图15示出了根据一些实施例的具有被路由并导电连接的BL的示例性的一对键合的半导体结构的示意图。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于例示性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围中。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。此外，可以将术语“基于”理解为未必旨在传达排他性的一组因素，并且相反可以允许存在未必明确描述的附加因素，其同样至少部分地取决于上下文。
应当容易理解，本公开中的“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示“在”某物“上方”或“之上”，而且还可以包括其“在”某物“上方”或“之上”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了在附图中所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。
如本文所使用的，术语“衬底”是指向其上增加后续材料层的材料。衬底自身可以被图案化。增加在衬底顶部的材料可以被图案化或者可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶片的非导电材料制成。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。衬底可以是层，在其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体层和接触层(其中形成互连线和/或过孔触点)和一个或多个电介质层。
如本文所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺步骤的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)中变化。
如本文所使用的，术语“三维(3D)NAND存储串”是指在横向取向的衬底上的垂直取向的串联连接的存储单元晶体管串，以使得存储串在相对于衬底的垂直方向上延伸。如文中使用的，术语“垂直/垂直地”是指在标称上垂直于衬底的横向表面。
如本文所使用的，“晶片”是用于构建在其中和/或其上的半导体器件的一片半导体材料，其在被分成裸片之前可以经历各种制作工艺。
随着3DNAND存储器件持续地垂直扩展(例如，具有96个或更多的层)，对高纵横比结构(例如，沟道孔和栅极线狭缝(GLS))实现单步蚀刻可能是不切实际的，其原因在于干法蚀刻所面临的困难。尤其是，对于小尺寸的图案(例如，沟道孔)而言，临界尺寸(CD)控制可能一直存在挑战。另一方面，由于具有增大的长度的半导体沟道中的受限的载流子传输速率的原因，希望以更高的电压对存储单元进行编程和擦除。当前，降低导体/电介质对的厚度以及在存储堆叠层中堆叠多个堆栈已经被用来提高WL(导体层)的数量。然而，降低导体/电介质对的厚度可能导致相邻存储单元之间的不希望出现的耦合。
堆叠多个堆栈往往包括使堆栈的对应部分垂直地相互对准，从而在键合界面处形成直接键合。例如，在相关领域中，一个堆栈中的每个存储串在键合界面处与另一堆栈中的对应存储串对准并键合，从而能够对键合的堆栈中的存储串进行导电连接。导电连接至BL(例如，还导电连接至存储串)的位线键合触点与相应的存储串垂直对准。在另一示例中，两个堆栈中的WL的导电连接要求两个堆栈中的WL直接对准并键合，并且导电连接至WL并与WL垂直对准的字线键合触点能够在键合界面处键合。存储串和WL的直接对准和键合需要高对准精确度来控制相邻堆栈中的存储串之间以及WL之间的重叠。键合触点的分布和/或布局受到存储串/WL的尺寸和/或相邻存储串/WL之间的间隔的限制，从而使获得高制造产率变得困难。现有的用于形成多堆栈键合半导体器件的对准和键合方法可能损害产品的产率，并且因而需要改进。
根据本公开的各种实施例提供了具有一对或多对键合的半导体结构的键合的3D存储器件。在每一对中，两个半导体结构(例如，第一半导体结构和第二半导体结构)中的对应部分被路由至预期键合区以进行键合，而不是像在相关领域中那样在键合界面处直接对准并键合。在每一对中，两个半导体结构按照面对面的方式键合。两个半导体结构中的对应部分可以导电连接至相应的导电路由，相应的导电路由再将所述部分路由/延伸至键合区。两个半导体结构的对相应的导电路由进行导电连接的键合触点可以在键合界面处键合。相应地，两个半导体结构中的对应部分能够通过导电路由和键合区处的键合触点得到导电连接。因而，两个半导体结构中的对应部分的导电连接不要求对键合界面处的对应部分的直接对准和键合。用于控制每一对键合的半导体结构的操作的外围电路以及任何逻辑工艺兼容器件可以被集成到另一半导体结构中，例如，所述另一半导体结构是键合至一对或多对的第三半导体结构。
可以灵活地确定导电路由和键合触点的布局，以适应半导体结构中的其他结构/器件的布局，并且促进键合界面处的更容易的键合。与要求半导体结构中的对应部分的直接对准和键合的现有键合及堆叠工艺相比，在本公开中，半导体结构的键合只要求键合触点在键合界面处对准。键合所需的对准精确度可以更低。键合触点的位置、分布和/或尺寸不太受半导体结构中的对应结构的空间和位置的限制，而且能够加以优化，以促进容易的对准和键合。两个半导体结构可以是使用任何适当制作工艺(例如，现有制作工艺)形成的，以维持产率和预期的材料/电特性。在一些实施例中，使半导体结构按照面对面的方式键合能够使导电路由的数量和复杂性最小化。能够在保持预期的产率的同时使一对键合的半导体结构的制作变得更加容易。
在本公开的示例中，被键合成一对的两个半导体结构均包括存储堆叠层。这两个半导体结构中的BL和/或WL在预期的键合区中的键合界面处被分别路由并键合。BL的键合能够对两个半导体结构中的存储串进行导电连接，并且WL的键合能够对两个半导体结构中的WL(例如，导体层)进行导电连接。两个半导体结构中的存储串可以是使用任何适当蚀刻工艺(例如，单步蚀刻)形成沟道孔并且随后采用适当沟道形成材料填充所述沟道孔而形成的。所述对中的存储串的制作能够保持产率，并且半导体沟道中的载流子传输速率能够保持预期的传输速率。
在一些实施例中，在键合的3D存储器件中按照背对背的方式键合不止一对键合的半导体结构。在每一对中，两个半导体结构的BL和/或WL被键合。键合的3D存储器件中的所有半导体结构的外围电路(或其他逻辑工艺兼容器件)可以被集成到形成在键合的3D存储器件的一侧上的一个半导体结构中。能够降低键合的3D存储器件的芯片尺寸。
图1-图3示出了对半导体结构中的部分进行键合和导电连接的各种方式。图4示出了图1-图3中的键合的3D存储器件的平面图。图1A和图1B示出了根据一些实施例的键合的3D存储器件100和101，其中，键合的半导体结构的BL被路由并键合。图2A和图2B示出了根据一些实施例的键合的3D存储器件200和201，其中，键合的半导体结构的WL被路由并键合。图3A和图3B示出了根据一些实施例的键合的3D存储器件300和301，其中，键合的半导体结构的BL和WL都被路由并键合。在键合的3D存储器件100、200和300中，嵌入有存储阵列的外围电路的半导体结构位于相应的键合的3D存储器件的一端(例如，上端)。在键合的3D存储器件101、201和301中，嵌入有所述外围电路的半导体结构位于该对半导体结构之间。
在本公开中，为了例示的简单起见，在图1-图3和图5-图8中分别以相同的附图标记标示类似或相同的对象。应当指出，本公开的附图中所示的对象仅用于例示的目的。任何对象的位置、尺寸、形状和数量不反映该对象的实际位置、尺寸、形状和数量。附图中的键合触点的例示位置不反映键合触点所处的实际位置。应当指出，在图1-图3以及图5-图12中添加x轴、y轴和z轴是为了进一步例示键合的3D存储器件中的部件的空间关系。应当指出，在这些附图中包括x轴和y轴是为了例示半导体结构的平面内的两个正交方向。x方向是字线方向(例如，WL/导体层的延伸方向)，并且y方向是位线方向(例如，BL的延伸方向)。半导体结构(例如，第一/第二/第三半导体结构)或3DNAND存储器件(例如，3D存储器件100、101、200、201、300和301)的衬底包括在x-y平面内横向延伸的两个横向表面：处于半导体结构/3DNAND存储器件的正面上的顶表面以及处于与所述正面相反的背面上的底表面。z轴垂直于x轴和y轴两者。如文中所使用的，当衬底在z方向(垂直于x-y平面的垂直方向)上处于半导体器件的最低平面内时，半导体结构/3DNAND存储器件的一个部件(例如，层或器件)是处于另一部件(例如，层或器件)“上”、“上方”还是“下方”是沿z方向相对于半导体器件的衬底确定的。在本公开中将通篇采用相同的概念来描述空间关系。
在本公开中，为了便于描述，“导电连接的BL”是指通过键合被路由并导电连接的BL，“导电连接的WL”是指通过键合被路由并导电连接的WL，并且“导电连接的3D存储串”是指通过键合被路由并导电连接的3D存储串。
在图1-图3中，键合的3D存储器件100、101、200、201、300和301可以包括第一(1ST)半导体结构、第二(2ND)半导体结构和第三(3RD)半导体结构。在图1A、图2A和图3A中，第一和第二半导体结构可以按照面对面的方式直接键合，并且第三半导体结构在键合的3D存储器件的一端键合至第一半导体结构和第二半导体结构之一。出于例示的目的，第二半导体结构处于第一半导体结构上方，并且处于第二半导体结构上方的第三半导体结构按照面朝下的方式键合至第二半导体结构。在图1B、图2B和图3B中，第一半导体结构和第二半导体结构可以按照面对面的方式键合，并且第三半导体结构按照面朝上的方式居于其间。
在一些实施例中，第一半导体结构和第二半导体结构均包括相互面对的存储堆叠层。第三半导体结构可以包括用于第一半导体结构和第二半导体结构两者中的存储堆叠层的外围电路。在本公开中，半导体结构可以通过适当的键合方法来键合，适当的键合方法例如是混合键合(又称为“金属/电介质混合键合”)，其是一种直接键合技术(例如，在不使用诸如焊料或粘合剂的中间层的情况下在表面之间形成键合)，并且可以同时获得金属-金属键合和电介质-电介质键合。除非另外指明，否则第一半导体结构、第二半导体结构和第三半导体结构中的任两者之间的键合包括混合键合。
如图1A所示，键合的3D存储器件100还包括第一半导体结构和第二半导体结构被键合的键合界面126以及第二半导体结构和第三半导体结构被键合的键合界面164。如下文所详述的，第一半导体结构、第二半导体结构和第三半导体结构可以是单独制作的(并且在一些实施例中是并行制作的)，以使得制作第一、第二和第三半导体结构之一的热预算不对制作第一、第二和第三半导体结构中的另一个的工艺构成限制。此外，可以形成穿过键合界面126和键合界面164的大量键合触点，从而分别在第一半导体结构和第二半导体结构之间以及在第二半导体结构和第三半导体结构之间形成电连接。导电连接至相应的半导体结构中的对应结构(例如，BL和/或WL)的键合触点可以形成在离开存储堆叠层的预期键合区中。一对键合的半导体结构中的NAND存储器(例如，存储堆叠层)与外围电路(以及任何其他逻辑工艺兼容器件)之间的数据传输可以是通过跨越键合界面126和键合界面164的键合触点和导电路由来执行的。通过垂直地集成第一半导体结构、第二半导体结和第三半导体结构，能够降低芯片尺寸，并且能够提高存储单元密度。此外，作为“统一的”芯片，通过将多个分立芯片(例如，各种处理器、控制器和存储器)集成到单个键合的芯片(例如，键合的3D存储器件100)中，还能够实现更快的系统速度以及更小的PCB尺寸。下文现在描述键合的3D存储器件100中的每个半导体结构的细节。
作为键合的3D存储器件的部分，第一半导体结构可以包括衬底102，其可以包括硅(例如，单晶硅、c-Si)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或者任何其他适当材料。
第一半导体结构可以包括处于衬底102上方的存储堆叠层108。衬底102可以包括沿x轴(横向方向或宽度方向)横向延伸的两个横向表面(例如，顶表面和底表面)。如文中所使用的，当键合的3D存储器件的衬底(例如，衬底102)沿y轴(垂直方向或厚度方向)位于键合的3D存储器件(例如，键合的3D存储器件100)的最低平面内时，键合的3D存储器件的一个部件(例如，层或器件)是处于另一部件(例如，层或器件)“上”、“上方”还是“下方”是沿y轴相对于衬底确定的。在本公开中将通篇采用相同的概念来描述空间关系。
在一些实施例中，键合的3D存储器件100的第一半导体结构包括NAND闪存键合的3D存储器件，其中，存储单元是按照3DNAND存储串132的阵列的形式提供的。根据一些实施例，每个3DNAND存储串132垂直地延伸穿过多个对，每一对包括导体层108-1和电介质层108-2。堆叠并且交错的导体层108-1和电介质层108-2在文中又被称为存储堆叠层108。根据一些实施例，存储堆叠层108中的交错的导体层108-1和电介质层108-2在垂直方向上交替。换言之，除了处于存储堆叠层108的顶部或底部的层之外，每个导体层108-1可以在两侧与两个电介质层108-2邻接，并且每个电介质层108-2可以在两侧与两个导体层108-1邻接。导体层108-1可以均具有相同厚度或者不同厚度。类似地，电介质层108-2可以均具有相同厚度或者不同厚度。导体层108-1可以包括导体材料，所述导电材料包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。电介质层108-2可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。导体层108-1可以是WL的部分。除非另外指明，否则在本公开中，“WL”和“导体层”可互换使用。也就是说，在键合的半导体结构中，WL的键合可以等价于导体层的键合。在一些实施例中，每个导体层108-1与一个或多个字线触点150接触并导电连接，一个或多个字线触点150与第一半导体结构的互连层接触并导电连接。
在一些实施例中，每个3DNAND存储串132是包括半导体沟道和存储器膜的“电荷捕集”类型的NAND存储串。在一些实施例中，半导体沟道包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储器膜是包括隧穿层、存储层(又称为“电荷捕集/存储层”)和阻挡层的复合电介质层。每个3DNAND存储串132可以具有圆柱形状(例如，柱形状)。根据一些实施例，存储器膜的半导体沟道、隧穿层、存储层和阻挡层按此顺序沿从柱的中间向柱的外表面的方向布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，阻挡层可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。在另一示例中，阻挡层可以包括高k电介质层，诸如氧化铝(Al2O3)、氧化铪(HfO2)或氧化钽(a2O5)层等
在一些实施例中，3DNAND存储串132还包括多个控制栅极(均是WL的部分)。存储堆叠层108中的每个导体层108-1可以充当用于3DNAND存储串132的每个存储单元的控制栅极。在一些实施例中，每个3DNAND存储串132包括在垂直方向上处于相应端部的两个插塞。如文中所使用的，在衬底102被置于键合的3D存储器件100的最低平面内时，部件(例如，3DNAND存储串132)的“上端”是沿y轴离衬底102较远的一端，并且部件(例如，3DNAND存储串132)的“下端”是沿y轴离衬底102较近的一端。处于3DNAND存储串132的下端并且与半导体沟道接触的插塞可以包括从衬底10外延生长的半导体材料，例如，单晶硅。该插塞可以充当由3DNAND存储串132的源极选择栅极控制的沟道。处于半导体沟道的上端并且与半导体沟道接触的另一插塞可以包括半导体材料(例如，多晶硅)。通过在第一半导体结构的制作期间覆盖3DNAND存储串132的上端，处于另一端的插塞能够充当蚀刻停止层，从而防止蚀刻到填充在3DNAND存储串132中的电介质(诸如氧化硅和氮化硅)。在一些实施例中，处于上端的插塞起着3DNAND存储串132的漏极的作用。
应当理解3DNAND存储串132不限于“电荷捕集”类型的3DNAND存储串，并且在其他实施例中可以是“浮栅”类型的3DNAND存储串。衬底102可以包括多晶硅作为“浮栅”类型的3DNAND存储串的源极板。在一些实施例中，存储堆叠层108包括多个2DNAND存储串。
在一些实施例中，键合的3D存储器件100的第一半导体结构还包括处于存储堆叠层108上方的互连层110，以传输电信号。互连层110可以包括多个互连。如本文所用，术语“互连”可以宽泛地包括任何适当类型的互连，例如中道工序(MEOL)互连和后道工序(BEOL)互连。在一些实施例中，互连层110中的互连还包括诸如位线触点和字线触点的局部互连。互连层110还可以包括一个或多个层间电介质(ILD)层，其中可以形成互连和过孔触点。互连层110中的互连和过孔触点可以包括导电材料，其包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层110中的ILD层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
第一半导体结构可以包括多个BL134，其与3DNAND存储串132的另一端的另一插塞接触并且导电连接。BL134可以是互连层110的部分，并通过位线触点导电连接至3DNAND存储串132。在一些实施例中，BL134处于互连层110的下端，并且处于3DNAND存储串132上方。
互连层110还可以包括设置在互连层110中的任何适当位置的多个第一导电路由140。例如，第一导电路由140可以处于BL134上方和/或可以围绕BL134。第一导电路由140可以通过任何适当的电连接手段(例如，过孔)导电连接至BL134。第一导电路由140可以被设计为将BL134(例如，将BL的电信号)灵活地路由至键合界面126处的预期位置(例如，键合区)。在一些实施例中，第一导电路由140将BL134路由为在键合界面126处与第一半导体结构的第一键合层112中的多个第一位线键合触点发生接触和/或导电连接。
作为第一半导体结构的部分，第一键合层112可以位于互连层110上方并且处于键合界面126处。在一些实施例中，第一键合层112可以是互连层110的部分。第一键合层112可以包括与第一导电路由140接触和/或导电连接的多个第一位线键合触点142，从而可以将往返于位线134的电信号通过第一导电路由140传送至第一位线键合触点142。第一键合层112可以包括第一位线键合触点142所处的电介质层。在一些实施例中，第一位线键合触点142可以位于第一半导体结构的适当键合区处，从而与第二半导体结构的多个第二位线键合触点144键合。第一位线键合触点142和第二位线键合触点144的位置和分布可以是基于某些因素确定的，诸如芯片的器件/结构的布局、用于放置第一位线键合触点142和第二位线键合触点144的可用空间、相邻位线键合触点之间的间隔、和/或用以完成第一位线键合触点142和第二位线键合触点144的形成、对准和键合的制作工艺。在一些实施例中，第一键合层112可以包括多个键合触点，所述多个键合触点通过(例如，互连层110中的)任何适当互连/路由导电连接至字线触点150，从而使WL(例如，导体层108-1)可以通过键合而导电连接至第三半导体结构中的外围电路和/或其他逻辑工艺兼容器件。
第一导电路由140、第一位线键合触点142、字线触点150、字线键合触点和互连层110中的互连可以包括导电材料，其包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层110中的任何ILD层和第一键合层112中的电介质层可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。除非另外指明，否则本公开的互连层和键合层中的导电结构(例如，互连和键合触点)可以包括但不限于W、Co、Cu、Al、硅化物或其任何组合，并且本公开的互连层和键合层中的电介质结构(例如，ILD和电介质层)可以包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
第二半导体结构可以具有处于包括多个交错的导体层118-1和电介质层118-2的存储堆叠层118上方并与存储堆叠层118接触的半导体层104。导体层118-1可以均与一个或多个字线触点174接触并导电连接，所述字线触点174可以导电连接至通过键合与第三半导体结构中的外围电路和/或其他逻辑工艺兼容器件导电连接的多个键合触点。半导体层104可以由减薄的衬底形成，存储堆叠层118形成在该衬底上。半导体层104可以包括与衬底102类似或相同的材料。第二半导体结构还可以包括垂直地延伸穿过存储堆叠层118并且与半导体层104接触的多个3DNAND存储串136。第二半导体结构还可以包括与3DNAND存储串136和互连层116中的导电路由146接触并且导电连接的多个BL138。在一些实施例中，互连层116可以处于BL138之下并且处于包括多个第二位线键合触点144的第二键合层114上方，所述多个第二位线键合触点与第一位线键合触点142接触并且导电连接。在一些实施例中，存储堆叠层118、3DNAND存储串136、BL138、字线触点174、互连层116、第二互连层114分别与存储堆叠层108、3DNAND存储串132、BL134、字线触点150、互连层110和第一互连层112类似，并且将不再重复这些部件的详细描述。然而，每个存储堆叠层中的阶梯/存储单元的具体数量、每个互连层中的导电路由的图案化和分布可以是相同或不同的，例如，受到相应的半导体结构的设计和制作的影响，因而不受本公开的实施例限制。
第一半导体结构和第二半导体结构可以在键合界面126处键合。在一些实施例中，每个第一位线键合触点142在键合界面126处与相应的第二位线键合触点144对准并键合，并且第一键合层112和第二键合层114的电介质层也键合在一起。
第一半导体结构和第二半导体结构的键合可以包括第一位线键合触点142和第二位线键合触点144的键合，第一位线键合触点142和第二位线键合触点144使每个3DNAND存储串132与相应的3DNAND存储串136导电连接。存储堆叠层108和存储堆叠层188中的存储单元可以通过BL134和BL138的键合而导电连接。在一些实施例中，第一半导体结构和第二半导体结构的键合只要求第一位线键合触点142和第二位线键合触点144沿垂直方向对准。在一些实施例中，为了促进更容易的键合，第一位线键合触点142和第二位线键合触点144可以形成在预期键合区，从而可以优化存储堆叠层108和存储堆叠层118以及芯片中的其他结构的放置/布局。在一些实施例中，相邻的第一位线键合触点142之间和相邻的第二位线键合触点144之间的间隔、以及每个第一位线键合触点142与相应的第二位线键合触点144之间的接触面积可以足够大，从而在对准期间容许较高的重叠误差。因而，键合可以不太受3DNAND存储串136和3DNAND存储串134的尺寸和/或其间的间隔的限制。与其中不同存储堆叠层中的3DNAND存储串直接对准并且键合到一起的第一半导体结构和第二半导体结构的常规直接键合相比，促进不同存储堆叠层中的3DNAND存储串的导电连接的对位线键合触点的对准和键合可以需要更低的重叠对准精确度，并且贡献更高的产率。
在一些实施例中，第一位线键合触点142和第二位线键合触点144可以形成于BL键合区处。BL键合区的位置可以是基于前述因素确定的，并且可以位于或不位于BL134和BL138之间。在一些实施例中，BL键合区可以在x-y平面内离开BL134和BL138。键合的第一位线键合触点142和第二位线键合触点144可以通过互连层110或互连层116中的相同互连或导电路由而导电连接至第三半导体结构中的外围电路和任何其他逻辑工艺兼容器件。出于例示目的，在图1A中，第二导电路由146和穿硅过孔(TSV)148可以被示为在导电连接的BL134和BL138(即，导电连接的3DNAND存储串136和3DNAND存储串132)与第三半导体结构之间传送电信号。换言之，BL134和BL138(即，3DNAND存储串136和3DNAND存储串132)共享相同的互连以传输电信号。在一些实施例中，如图1A所示，存储堆叠层108和存储堆叠层118的WL(或者导体层108-1和导体层118-1)之间的电信号可以通过相应的互连(例如，TSV154)和键合触点158单独传送至外围电路和任何其他逻辑工艺兼容器件。
在一些实施例中，第二半导体结构包括键合层180，其具有通过电介质材料绝缘的分布在键合界面164处并且处于半导体层104上方的多个键合触点158。键合触点158可以包括分别导电连接至第一半导体结构和第二半导体结构中的不同器件/结构的各种键合触点。例如，键合触点158可以包括分别导电连接至TSV148和TSV154的键合触点，以传送用于导电连接的BL(即134和138)和单独的WL(即108-1和118-1)的电信号。
第三半导体结构可以包括用于存储堆叠层108和存储堆叠层118(以及任何其他逻辑工艺兼容器件)并且在键合界面164处与该对键合的半导体结构键合的外围电路。第三半导体结构可以包括处于器件层122上方并且处于焊盘引出互连层124之下的半导体层106。器件层122可以包括形成于半导体层106“上”的多个晶体管168，其中，晶体管168的全部或部分形成于半导体层106之下(例如，处于半导体层106的底表面上方)和/或直接形成于半导体层106之下。半导体层106可以由减薄的衬底形成，与半导体层104类似。还可以在半导体层106中形成隔离区(例如，浅沟槽隔离(STI))170和掺杂区(例如，晶体管168的源极区和漏极区)。隔离区170可以包括任何适当的电介质材料，诸如氧化硅、氮化硅和/或氮氧化硅。根据一些实施例，借助于高级逻辑工艺(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等技术节点)，晶体管168为高速晶体管。
晶体管168可以形成器件层122中的各种器件或者可以是其部分。在一些实施例中，器件层122包括完全或部分地由晶体管168形成的外围电路。外围电路可以是用于控制并感测键合的3D存储器件100的NAND存储器的外围电路的部分或全部。在一些实施例中，晶体管168形成用于促进NAND存储器的操作的外围电路，即，任何适当的数字、模拟和/或混合信号控制和感测电路，其包括但不限于页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压参考或者电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)。
在一些实施例中，第三半导体结构还包括处于器件层122之下并且处于键合界面164上方的互连层120，以往返于外围电路传输电信号。互连层120可以包括多个互连166，包括横向互连线和垂直互连存取(过孔)触点。互连层120还可以包括一个或多个层间电介质ILD层，其中可以形成互连线和过孔触点。也就是说，互连层120可以包括处于多个ILD层中的互连和过孔触点。在一些实施例中，器件层122中的器件通过互连层120中的互连相互电连接。
焊盘引出互连层124可以包括处于一个或多个ILD层中的互连，例如，接触焊盘172。焊盘引出互连层124和互连层120可以形成在半导体层106的相对侧。在一些实施例中，焊盘引出互连层124中的互连130能够延伸到第三半导体结构中，并且在键合的3D存储器件100和外部电路之间传输电信号以例如用于焊盘引出的目的。除非另外指明，否则本公开的焊盘引出互连层中的接触焊盘和互连可以包括但不限于W、Co、Cu、Al、硅化物或其任何组合，并且本公开的焊盘引出互连层中的电介质结构(例如，ILD层和电介质层)可以包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
第三半导体结构还可以包括处于键合界面164处并且处于互连层120之下的键合层162。键合层162可以包括多个键合触点160以及将键合触点160电隔离的电介质。键合触点160可以在键合界面164处与键合触点158分别对准、接触和导电连接，以在外围电路(和其他逻辑工艺兼容器件)与第一半导体结构和第二半导体结构中的器件/结构(例如，导电连接的BL和单独的WL)之间传送电信号。键合层162和键合层180中的键合触点160和键合触点158以及周围电介质可以用于混合键合。
应当理解，第一半导体结构、第二半导体结构和第三半导体结构的相对位置不受限制。图1B示出了根据一些实施例的另一示例性的键合的3D存储器件101的示意图。与其中第三半导体结构从上方与第一半导体结构和第二半导体结构键合、因而只与第二半导体结构键合的图1A中的键合的3D存储器件100不同的是，在键合的3D存储器件101中，第三半导体结构处于第一半导体结构和第二半导体结构之间，从而与第一半导体结构和第二半导体结构两者键合。焊盘引出互连层可以被形成为第二半导体结构的部分。在一些实施例中，第三半导体结构按照面朝上的方式键合至第一半导体结构和第二半导体结构。
如图1B所示，第三半导体结构和第一半导体结构可以在键合界面127处键合，并且第二半导体结构和第三半导体结构可以在键合界面179处键合。由于键合的3D存储器件101中的第一半导体结构、第二半导体结构和第三半导体结构的堆叠顺序不同于键合的3D存储器件100中的顺序，因而在一些实施例中，键合的3D存储器件101中的第一半导体结构、第二半导体结构和第三半导体结构的互连层和键合层可以不同于键合的3D存储器件100中的互连层和键合层。
在一些实施例中，第一半导体结构可以包括处于存储堆叠层108上方的互连层111以及处于互连层111上方的第一键合层113。第一键合层113可以在键合界面127处与第三半导体结构的键合层181键合。在一些实施例中，第三半导体结构可以包括处于键合层181上方并且处于器件层122之下的半导体层107。在一些实施例中，第三半导体结构还可以包括处于器件层122上方的互连层121以及处于器件层122上方的键合层163。键合层163可以在键合界面179处与第二半导体结构的第二键合层165键合。在一些实施例中，第二半导体结构可以包括处于第二键合层165上方并且处于存储堆叠层118之下的互连层119。第二半导体结构还可以包括处于存储堆叠层118上方并且与之接触的半导体层105。焊盘引出互连层124可以形成于半导体层105上方。焊盘引出互连层124可以包括延伸到第二半导体结构中的接触焊盘172和互连130，从而在键合的3D存储器件101与外部电路之间传送电信号。在一些实施例中，半导体层105和半导体层107可以与半导体层106和半导体层104类似，并且本文不再重复对其的详细描述。
第一键合层113可以包括分布在键合界面127处、与第三半导体结构的键合触点145对准并且键合的多个第一位线键合触点143。第二键合层165可以包括分布在键合界面179处、与第三半导体结构的键合触点117对准并且键合的多个第二位线键合触点115。第一位线键合触点143可以通过第一导电路由141导电连接至BL134，并且第二位线键合触点115可以通过第二导电路由147导电连接至BL138。第一位线键合触点143和第二位线键合触点115可以通过键合触点117(处于键合层163中)和键合触点145(处于键合层181中)以及在第三半导体结构中延伸的一个或多个互连(例如，TSV149)导电连接。BL134和BL138以及3DNAND存储串132和3DNAND存储串136可以由此得到导电连接。第三半导体结构的互连层121中的适当互连可以将BL134和BL138以及导电连接的3DNAND存储串132和3DNAND存储串136(或TSV149)导电连接至外围电路(或其他逻辑工艺兼容器件)
第一位线键合触点143和第二位线键合触点115在相应键合层中的分布和/或位置可以与第一位线键合触点142和第二位线键合触点144的分布和/或位置相同或不同。取决于第一位线键合触点143和第二位线键合触点115的分布，可以对应地确定/调整第一导电路由141和第二导电路由147的分布，从而分别将第一位线键合触点143和第二位线键合触点115导电连接至BL134和BL138。在一些实施例中，导体层108-1和导体层118-1通过相应的字线触点150和字线触点174以及互连层121中的单独互连而导电连接至第三半导体结构。因而，导电连接的3DNAND存储串132和3DNAND存储串136可以通过同一互连导电连接至第三半导体结构中的外围电路(和/或其他逻辑工艺兼容器件)，并且WL108-1和WL118-2可以通过单独互连而导电连接至第三半导体结构中的外围电路(和/或其他逻辑工艺兼容器件)。
尽管附图中未示出，但是在一些实施例中，第三半导体结构可以位于相应的键合的3D存储器件的下端，并且从下面导电连接至键合的该对半导体结构。在这种情况下，第三半导体结构的衬底可以充当键合的3D存储器件的衬底。如果第二半导体结构的半导体层是面朝上的，那么焊盘引出互连层可以形成于该半导体层上方。第一半导体结构、第二半导体结构和第三半导体结构沿垂直方向的放置可以是基于键合的3D存储器件/芯片中的器件/结构的总体布局/放置而确定的，并且不应受本公开的实施例限制。
图2A示出了根据一些实施例的键合的3D存储器件200，其中，一对键合的半导体结构的WL(或导体层)键合到一起，从而将一对键合的半导体结构中的存储堆叠层(和存储单元)导电连接。在一些实施例中，导电连接的WL共享相同的互连，所述互连往返于外围电路(或其他逻辑工艺兼容器件)传送电信号。在键合的3D存储器件200中，对于BL而言，往返于外围电路(或其他逻辑工艺兼容器件)的电信号是单独传送的。如图2A所示，第一半导体结构和第二半导体结构在键合界面226处键合，并且第三半导体结构和第二半导体结构在键合界面264处键合。第一半导体结构可以包括处于存储堆叠层108上方并且处于键合界面226之下的互连层210以及处于键合界面226处的第一键合层212。第二半导体结构可以包括处于存储堆叠层118之下并且处于键合界面226上方的互连层216以及处于键合界面226处的第二键合层214。第二半导体结构还可以包括处于半导体层104上方并且处于键合界面264处的键合层280。第三半导体结构可以包括处于键合界面264处的键合层262以及处于键合层262和器件层122之间的互连层220。
在一些实施例中，第一键合层212包括分布在键合界面226上的多个第一字线键合触点242，并且第二键合层214包括分布在键合界面226上的多个第二字线键合触点244。第一字线键合触点242中的每者可以导电连接至第一半导体结构的相应WL108-1(或导体层108-1)，并且第二字线键合触点244中的每者可以导电连接至第二半导体结构的相应WL118-1(或导体层118-1)。在一些实施例中，每个WL通过相应的互连层(例如，210或216)中的相应导电路由和/或互连而导电连接至相应的键合触点。例如，第一导电路由240可以通过字线触点150和其他必要的过孔/互连而导电连接至WL108-1(或导体层108-1)，并且第二导电路由246可以通过字线触点174和其他必要的过孔/互连而导电连接至WL118-1(或导体层118-1)。与第一导电路由140和第二导电路由146类似，第一导电路由240和第二导电路由246可以被灵活地设计成将往返于WL的电信号路由至位于界面126处的预期键合区的相应字线键合触点。之后，第一字线键合触点242和第二字线键合触点244可以在界面126处相互对准并且键合，并且WL108-1和WL118-1可以被导电连接。
互连层210或互连层216中的互连可以将导电连接的WL导电连接至第三半导体结构中的外围电路(和/或其他逻辑工艺兼容器件)。为了便于例示，第二导电路由246和TSV248被示为将导电连接的WL导电连接至键合层280中的键合触点258。键合触点258可以在键合界面264处与第三半导体结构的键合层262中的键合触点260键合。互连层220中的适当互连可以将键合的键合触点258和键合触点260导电连接至第三半导体结构中的外围电路(和/或其他逻辑工艺兼容器件)。之后，导电连接的WL可以导电连接至外围电路(和/或其他逻辑工艺兼容器件)。在一些实施例中，键合触点258还包括其他键合触点，从而将其他结构/器件导电连接至第三半导体结构。在一些实施例中，BL134和BL138单独地(例如，通过单独的互连和键合触点258)导电连接至第三半导体结构。
图2B示出了根据一些实施例的另一键合的3D存储器件201，其中，一对键合的半导体结构的WL(或导体层)键合到一起，从而将一对键合的半导体结构中的存储堆叠层(和存储单元)导电连接。与键合的3D存储器件200不同的是，置于第一半导体结构和第二半导体结构之间的第三半导体结构可以被键合至第一半导体结构和第二半导体结构两者。如图2B所示，第一半导体结构和第三半导体结构可以在键合界面227处键合，并且第三半导体结构和第二半导体结构可以在键合界面279处键合。焊盘引出互连层可以形成于第二半导体结构上方。在一些实施例中，第三半导体结构按照面朝上的方式键合至第一半导体结构和第二半导体结构。由于键合的3D存储器件201中的第一半导体结构、第二半导体结构和第三半导体结构的堆叠顺序不同于键合的3D存储器件200中的顺序，因而在一些实施例中，键合的3D存储器件201中的第一半导体结构、第二半导体结构和第三半导体结构的互连层和键合层可以不同于键合的3D存储器件200的互连层和键合层。
在一些实施例中，第一半导体结构可以包括处于存储堆叠层108上方的互连层211以及处于互连层211上方的第一键合层213。第一键合层213可以在键合界面227处与第三半导体结构的键合层281键合。第三半导体结构还可以包括处于器件层122上方的互连层221以及在键合界面279处与第二半导体结构的第二键合层265键合的键合层263。在一些实施例中，第二半导体结构可以包括处于第二键合层265上方并且处于存储堆叠层118之下的互连层219。焊盘引出互连层124可以形成于半导体层105上方。
第一键合层213可以包括分布在键合界面227处、与第三半导体结构的键合触点245对准并且键合的多个第一字线键合触点243。第二键合层265可以包括分布在键合界面279处、与第三半导体结构的键合触点217对准并且键合的多个第二字线键合触点215。第一字线键合触点243可以通过第一导电路由241导电连接至WL108-1(或导体层108-1)，并且第二字线键合触点215可以通过第二导电路由247导电连接至WL118-1(或导体层118-1)。第一字线键合触点243和第二字线键合触点215可以通过(键合层263中的)键合触点217和(键合层281中的)键合触点245以及在第三半导体结构中延伸的互连249(例如，TSV)导电连接。WL108-1和WL118-1(或者导体层108-1和导体层118-1)因而可以得到导电连接。第三半导体结构的互连层221中的适当互连可以将导电连接的WL108-1和WL118-1(或互连249)导电连接至外围电路(或其他逻辑工艺兼容器件)。
第一字线键合触点243和第二字线键合触点215在相应键合层中的分布和/或位置可以与第一字线键合触点242和第二字线键合触点244的分布和/或位置相同或不同。取决于第一字线键合触点243和第二字线键合触点215的分布，可以对应地确定/调整第一导电路由241和第二导电路由247的分布，从而使第一字线键合触点243和第二字线键合触点215分别与WL108-1和WL118-1导电连接。在一些实施例中，BL134和BL138通过互连层221中的单独互连而导电连接至第三半导体结构。因而，导电连接的WL108-1和WL118-1可以通过同一互连导电连接至第三半导体结构中的外围电路(和/或其他逻辑工艺兼容器件)，并且BL134和BL138可以通过单独的互连而导电连接至第三半导体结构中的外围电路(和/或其他逻辑工艺兼容器件)。
图3A示出了根据一些实施例的键合的3D存储器件300，其中，一对键合的半导体结构的BL和WL(或导体层)被键合到一起，从而将一对键合的半导体结构中的存储堆叠层(和存储单元)导电连接。在一些实施例中，导电连接的WL和BL分别共享相同的互连，所述互连从/向外围电路(或其他逻辑工艺兼容器件)传送电信号。如图3A所示，第一半导体结构和第二半导体结构在键合界面326处键合，并且第三半导体结构和第二半导体结构在键合界面364处键合。第一半导体结构可以包括处于存储堆叠层108上方并且处于键合界面326之下的互连层310以及处于键合界面326处的第一键合层312。第二半导体结构可以包括处于存储堆叠层118之下并且处于键合界面326上方的互连层316以及处于键合界面326处的第二键合层314。第二半导体结构还可以包括处于半导体层104上方并且处于键合界面364处的键合层380。第三半导体结构可以包括处于键合界面364处的键合层362以及处于键合层362和器件层122之间的互连层320。
在一些实施例中，第一键合层312包括分布在键合界面326上的多个第一位线键合触点342a和多个第一字线键合触点342b，并且第二键合层314包括分布在键合界面326上的多个第二位线键合触点344a和多个第二字线键合触点344b。第一半导体结构的第一位线键合触点342a中的每者可以导电连接至相应的BL134，并且第一字线键合触点342b中的每者可以导电连接至相应的WL108-1(即，导体层108-1)。第二半导体结构的第二位线键合触点344a中的每者可以导电连接至相应的位线138，并且第二字线键合触点344b中的每者可以导电连接至相应的WL118-1(即，导体层118-1)。在一些实施例中，BL和WL均通过相应的互连层(例如，310或316)中的适当过孔和/或互连导电连接至相应的键合触点。例如，第一导电路由340a和第一导电路由340b(和其他必要互连/过孔)可以将BL134和WL108-1(或导体层108-1)导电连接至相应的第一位线键合触点342a和第一字线键合触点342b，并且第二导电路由346a和第二导电路由346b可以将BL138和WL118-1(或导体层118-1)导电连接至相应的第二位线键合触点344a和第二字线键合触点344b。第一导电路由340(即，340a和340b)和第二导电路由346(即，346a和346b)可以被灵活地设计成将来自/通往BL和WL的电信号路由至位于界面326处的预期位置(例如，键合区)的相应位线键合触点和字线键合触点。之后在界面126处，可以使第一位线键合触点342a和第二位线键合触点344a相互对准键合，并且可以使第一字线键合触点342b和第二字线键合触点344b相互对准键合。相应地，3DNAND存储串132和136以及WL108-1和118-1可以得到导电连接。
互连层310或互连层316中的互连可以将导电连接的BL(即，134和138)以及导电连接的WL(例如，108-1和118-1)导电连接至第三半导体结构中的外围电路(和/或其他逻辑工艺兼容器件)。为了便于例示，第二导电路由346a和第二导电路由346b以及TSV348a和TSV348b被示为将导电连接的BL和导电连接的WL导电连接至键合层380中的相应键合触点358。可以使键合触点358与第三半导体结构的键合层362中的键合触点360键合。互连层320中的适当互连可以将键合的键合触点358和360导电连接至第三半导体结构中的外围电路(和/或其他逻辑工艺兼容器件)。导电连接的BL134和138以及导电连接的WL108-1和118-1、以及导电连接的3DNAND存储串132和136之后可以被导电连接至外围电路(和/或其他逻辑工艺兼容器件)。
图3B示出了根据一些实施例的另一键合的3D存储器件301，其中，一对键合的半导体结构的BL和WL(或导体层)键合到一起，从而将一对键合的半导体结构中的存储堆叠层(和存储单元)导电连接。与键合的3D存储器件300不同的是，置于第一半导体结构和第二半导体结构之间的第三半导体结构可以被键合至第一半导体结构和第二半导体结构两者。如图3B所示，第一半导体结构和第三半导体结构可以在键合界面327处键合，并且第三半导体结构和第二半导体结构可以在键合界面379处键合。焊盘引出互连层可以形成于第二半导体结构上方。在一些实施例中，第三半导体结构按照朝上的方式键合至第一半导体结构和第二半导体结构。由于键合的3D存储器件301中的第一半导体结构、第二半导体结构和第三半导体结构的堆叠顺序不同于键合的3D存储器件300的堆叠顺序，因而在一些实施例中，键合的3D存储器件301中的第一半导体结构、第二半导体结构和第三半导体结构的互连层和键合层可以不同于键合的3D存储器件300的互连层和键合层。
在一些实施例中，第一半导体结构可以包括处于存储堆叠层108上方的互连层311以及处于互连层311上方的第一键合层313。第一键合层313可以在键合界面327处与第三半导体结构的键合层381键合。第三半导体结构还可以包括处于器件层122上方的互连层321以及在键合界面379处与第二半导体结构的第二键合层365键合的键合层363。键合层381和键合层363可以均包括多个键合触点(例如，345和317)，以将第一半导体结构和第二半导体结构中的位线键合触点和字线键合触点导电连接。例如，键合触点345可以包括用于对第一位线键合触点343a进行导电连接的多个键合触点以及用于对第一字线键合触点343b进行导电连接的另外多个键合触点，并且键合触点317可以包括用于对第二位线键合触点315a进行导电连接的多个键合触点以及用于对第一字线键合触点315b进行导电连接的另外多个键合触点。在一些实施例中，第二半导体结构可以包括处于第二键合层365上方并且处于存储堆叠层118之下的互连层319。焊盘引出互连层124可以形成于半导体层105上方。
第一键合层313可以包括分布在键合界面327处并且与第三半导体结构的键合触点345键合的多个第一位线键合触点343a和多个第一字线键合触点343b。第二键合层365可以包括分布在键合界面379处并且与第三半导体结构的键合触点317键合的多个第二位线键合触点315a和多个第二字线键合触点315b。第一位线键合触点343a可以通过第一导电路由357导电连接至BL134，并且第二位线键合触点315a可以通过第二导电路由347导电连接至BL138。第一字线键合触点343b可以通过第一导电路由357导电连接至WL108-1(或导体层108-1)，并且第二字线键合触点315b可以通过第二导电路由347导电连接至WL118-1(或导体层118-1)。第一位线键合触点343a和第二位线键合触点315a可以通过第三半导体结构中的键合触点317(处于键合层363中)和键合触点345(处于键合层381中)以及在第三半导体结构中延伸的互连349a(例如，TSV)而导电连接。第一字线键合触点343b和第二字线键合触点315b可以通过键合触点317(处于键合层363中)和键合触点345(处于键合层381中)以及在第三半导体结构中延伸的互连349b(例如，TSV)而导电连接。BL134和BL138、WL108-1和WL118-1(或导体层108-1和导体层118-1)以及存储堆叠层108和存储堆叠层118因而可以得到导电连接。
第一位线键合触点343a和第二位线键合触点315a的分布和/或位置可以与第一位线键合触点342a和第二位线键合触点344a的分布和/或位置相同或不同。第一字线键合触点343b和第二字线键合触点315b的分布和/或位置可以与第一字线键合触点342b和第二字线键合触点344b的分布和/或位置相同或不同。根据这些键合触点的分布，可以相应地确定/调整第一导电路由357和第二导电路由347的分布，从而将第一位线键合触点343a和第二位线键合触点315a分别导电连接至BL134和BL138，并且将第一字线键合触点343b和第二字线键合触点315b分别导电连接至WL108-1和WL118-1。因而，导电连接的WL108-1和WL118-1可以通过相同的互连而导电连接至第三半导体结构中的外围电路(和/或其他逻辑工艺兼容器件)，并且BL134和BL138可以通过相同的互连而导电连接至第三半导体结构中的外围电路(和/或其他逻辑工艺兼容器件)。于是，键合的存储堆叠层108和存储堆叠层118中的3DNAND存储串132和3DNAND存储串136以及WL(或导体层108-1和导体层118-1)可以得到导电连接。
图4示出了根据一些实施例的具有导电连接的BL和/或导电连接的WL的键合的3D存储器件的示意性平面图400。该平面图可以例示键合的3D存储器件100、101、200、201、300和301中的导电连接的BL和/或导电连接的WL的布局/位置。如图4所示，平面图400可以包括核心阵列区、一个或多个(例如，一对)阵列公共源极(ACS)驱动器焊盘引出区、一个或多个(例如，一对)BL键合和焊盘引出区、一个或多个(例如，一对)WL键合和焊盘引出区、以及键合焊盘区。核心阵列区可以表示放置存储阵列的区域。ACS驱动器焊盘引出区可以表示对存储阵列的ACS和外围电路进行导电连接的接触焊盘所处的区域。键合焊盘区可以表示用于总体芯片(例如，外围电路)的接触焊盘所处的区域。BL键合和焊盘引出区可以表示其中键合的存储堆叠层的BL通过键合而导电连接并且导电连接至导电连接的BL的互连所处的区域。WL键合和焊盘引出区可以表示其中键合的存储堆叠层的WL通过键合而导电连接并且导电连接至导电连接的WL的互连所处的区域。在一些实施例中，确定(例如，优化)BL键合和焊盘引出区和WL键合和焊盘引出区的数量、位置和/或面积以(例如)适应总体芯片的布局和/或布置。
在各种实施例中，一对键合的半导体结构的存储堆叠层(例如，108和118)中的每者可以被灵活地置于核心阵列区中的相应预期位置上，例如，处于芯片中心，从而优化芯片中的结构/器件的总体布置。存储堆叠层(例如，108和118)可以或者可以不相互垂直(例如，沿z轴)对准。在一些实施例中，存储堆叠层可以垂直地按照错开方式布置。也就是说，存储堆叠层可以不沿z轴相互对准，从而(例如)优化芯片的总体布置/路由。相应的半导体结构中的导电路由(例如，140、146、141、147、240、246、241、247、340a、340b、346a和/或346b)可以被设计为将相应的WL和/或BL导电连接并路由至将要导电连接至相应的键合触点的相应的键合和焊盘引出区。也就是说，每个导电路由的一端可以与相应的BL/WL发生接触和/或导电连接，并且该导电路由的另一端可以与相应的键合触点发生接触和/或导电连接。导电路由的处于所述两端之间的布置可以服从相应半导体结构中的结构/器件的布局。在各种实施例中，每个半导体结构中的导电路由的布置可以是相同或不同的。
与相应的导电路由发生接触或导电连接的键合触点可以分布在相应键合和焊盘引出区处的相应键合层中，与另一键合层中的相应键合触点相键合。取决于诸如键合触点的总数和/或存储堆叠层的位置的因素，在一些实施例中，一对键合的半导体结构的键合触点被划分成不止一个部分，所述的不止一个部分分别位于相应的键合和焊盘引出区中。对键合触点的划分可以允许对导电路由和/或互连的布置进行优化。例如，可以通过将BL和/或WL路由至更加靠近BL和/或WL的相应的键合和焊盘引出区而使导电路由的长度和复杂性最小化。在一些实施例中，存储堆叠层108和存储堆叠层118可以被置于核心阵列区中。
在示例中，对于键合的3D存储器件100和101而言，第一位线键合触点和第二位线键合触点(例如，键合的3D存储器件100中的142和144以及键合的3D存储器件101中的143和145)可以在BL键合和焊盘引出区中键合。在一些实施例中，取决于从每个半导体结构的BL到每个BL键合和焊盘引出区的距离，整个的键合的第一位线键合触点和第二位线键合触点被划分成多个部分(例如，两个部分)，使得每个BL键合和焊盘引出区包括键合的第一位线键合触点和第二位线键合触点的一部分。例如，键合的第一位线键合触点和第二位线键合触点可以被均匀划分为分布在两个BL键合和焊盘引出区中。与此同时，WL108-1(或导体层108-1)的部分和WL118-1(或导体层118-1)的部分可以通过相应的字线触点150和174以及任何适当的互连和/或键合触点被单独路由至WL键合和焊盘引出区之一。WL108-1(或导体层108-1)的另一部分和WL118-1(或导体层118-1)的另一部分可以通过相应的字线触点150和174以及任何适当的互连和/或键合触点被单独路由至WL键合和焊盘引出区中的另一个。在一些实施例中，WL被均匀地划分成两个部分，每个部分被路由至较近的WL键合和焊盘引出区。
在该示例中，在BL键合和焊盘引出区中，键合的第一位线键合触点和第二位线键合触点可以进一步通过适当的互连(例如，148或149)和键合触点(例如，158和160)导电连接至外围电路和/或接触焊盘(例如，172)。在WL键合和焊盘引出区中，字线触点150和字线触点174可以通过适当的互连(例如，154)和键合触点(例如，158和160)单独导电连接至外围电路和/或接触焊盘(例如，172)。
在另一示例中，对于键合的3D存储器件200和201而言，第一字线键合触点和第二字线键合触点(例如，键合的3D存储器件200中的242和244以及键合的3D存储器件201中的243和245)可以分别在WL键合和焊盘引出区中键合。在一些实施例中，取决于从每个半导体结构的WL到每个WL键合和焊盘引出区的距离，键合的第一字线键合触点和第二字线键合触点可以被划分，使得每个WL键合和焊盘引出区包括整个键合的第一字线线键合触点和第二字线键合触点的一部分。例如，键合的第一字线键合触点和第二字线键合触点可以被均匀划分为分布在两个WL键合和焊盘引出区中。与此同时，BL134的部分和BL138的部分可以通过相应的互连和/或键合触点单独路由至BL键合和焊盘引出区之一。BL134的另一部分和BL138的另一部分可以通过相应的互连和/或键合触点单独路由至BL键合和焊盘引出区中的另一个。在一些实施例中，BL134和BL138被均匀地划分成两个部分，每个部分被路由至较近的BL键合和焊盘引出区。
在该示例中，在WL键合和焊盘引出区中，键合的第一字线键合触点和第二字线键合触点可以进一步通过适当的互连(例如，248或249)和键合触点(例如，258和260)导电连接至外围电路和/或接触焊盘(例如，172)。在BL键合和焊盘引出区中，单独导电连接至BL134和BL138的键合触点(例如，258)可以通过适当的互连和键合触点(例如，258和260)导电连接至外围电路和/或接触焊盘(例如，172)。
在第三示例中，对于键合的3D存储器件300和301而言，第一位线键合触点和第二位线键合触点(例如，键合的3D存储器件300中的342a和344a以及键合的3D存储器件301中的343a和315a)可以分别在BL键合和焊盘引出区中对准并键合，并且第一字线键合触点和第二字线键合触点(例如，键合的3D存储器件300中的342b和344b以及键合的3D存储器件301中的343b和315b)可以分别在WL键合和焊盘引出区中对准并键合。在一些实施例中，取决于从每个半导体结构的BL到每个BL键合和焊盘引出区的距离和/或从每个半导体结构的WL到每个WL键合和焊盘引出区的距离，键合的第一位线键合触点和第二位线键合触点以及键合的第一字线键合触点和第二字线键合触点均被划分，使得每个BL键合和焊盘引出区具有整个的键合的第一位线键合触点和第二位线键合触点的一部分，并且每个WL键合和焊盘引出区具有整个的键合的第一字线键合触点和第二字线键合触点的一部分。例如，键合的第一字线键合触点和第二字线键合触点可以被均匀划分为分布在两个WL键合和焊盘引出区中。与此同时，键合的第一位线键合触点和第二位线键合触点可以被均匀划分为分布在两个BL键合和焊盘引出区中。在该示例中，在WL键合和焊盘引出区中，键合的第一字线键合触点和第二字线键合触点可以进一步通过适当的互连(例如，348b或349b)和键合触点(例如，键合的3D存储器件中的358和360以及键合的3D存储器件301中的315b、317、345和343b)导电连接至外围电路和/或接触焊盘(例如，172)。在BL键合和焊盘引出区中，键合的第一位线键合触点和第二位线键合触点可以进一步通过适当的互连(例如，348a或349a)和键合触点(例如，键合的3D存储器件300中的358和360以及键合的3D存储器件301中的315a、317、345和343a)导电连接至外围电路和/或接触焊盘(例如，172)。
图5A-图5F示出了根据一些实施例的用以形成具有一对键合的半导体结构并且其中BL被导电连接的键合的3D存储器件的示例性制作工艺。图6A和图6B示出了根据一些实施例的用以形成具有一对键合的半导体结构并且其中WL被键合到一起的键合的3D存储器件的示例性制作工艺的部分。图7A和图7B示出了根据一些实施例的用以形成具有一对键合的半导体结构并且其中BL和WL两者被分别导电连接的键合的3D存储器件的示例性制作工艺的部分。图13是根据一些实施例的用于形成键合的3D存储器件的示例性方法1300的流程图。应当理解，方法1300中所示的操作并不具有排他性，也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图13所示的顺序执行的。方法1300可以被用于形成图1A、图2A和图3B中所示的键合的3D存储器件。
参考图13，方法1300开始于操作1302，其中，形成第一半导体结构和第二半导体结构。第一半导体结构包括多个第一BL、多个第一导体层以及具有多个第一位线键合触点和/或多个第一字线键合触点的第一键合层。第二半导体结构包括多个第二BL、多个第二导体层以及具有多个第二位线键合触点和/或多个第二字线键合触点的第二键合层。图5A、图6A和图7A示出了对应的结构。
图5A示出了第一半导体结构和第二半导体结构，它们每者具有带有多个位线键合触点的键合层。如图5A所示，可以形成第一半导体结构和第二半导体结构。第一半导体结构可以包括衬底502、处于衬底502上方的存储堆叠层506、垂直地延伸穿过存储堆叠层506的多个3DNAND存储串516、导电连接至3DNAND存储串516的多个第一BL522-1。存储堆叠层506可以包括多个交错的导体层506-1和电介质层506-2。导体层506-1可以均是WL的部分，其导电连接至一个或多个字线触点524-1。第一半导体结构还可以包括处于存储堆叠层506上方的互连层508以及处于互连层508上方或者作为互连层508的部分的第一键合层538。第一键合层538可以包括多个第一位线键合触点518-1，其通过互连层508中的多个第一导电路由520-1导电连接至第一BL522-1。
第二半导体结构可以与第一半导体结构类似。如图5A所示，第二半导体结构可以包括衬底504、处于衬底504上方的存储堆叠层510、垂直地延伸穿过存储堆叠层510的多个3DNAND存储串514、导电连接至3DNAND存储串514的多个第二BL522-2。存储堆叠层510可以包括多个交错的导体层510-1和电介质层510-2。导体层510-1可以均是WL的部分，其导电连接至一个或多个字线触点524-2。第一半导体结构还可以包括处于存储堆叠层510上方的互连层512以及处于互连层512上方或者作为互连层512的部分的第二键合层536。第二键合层536可以包括多个第二位线键合触点518-2，其通过互连层512中的多个第二导电路由520-2导电连接至第二BL522-2。存储堆叠层506和存储堆叠层510可以具有相同或不同层级/数量的阶梯。在一些实施例中，每个第一位线键合触点518-1对应于相应的第二位线键合触点518-2。
图6A示出了第一半导体结构和第二半导体结构，它们每者具有带有多个字线键合触点的键合层。与图5A中所示的第一半导体结构和第二半导体结构不同，在图6A中，第一半导体结构的第一键合层538包括多个第一字线键合触点620-1，其通过导电连接至字线触点524-1的多个第一导电路由622-1导电连接至WL506-1(或导体层506-1)。第二半导体结构的第二键合层536包括多个第二字线键合触点620-2，其通过导电连接至字线触点524-1的多个第二导电路由622-2导电连接至WL510-1(或导体层510-1)。在一些实施例中，第一导电路由622-1和第二导电路由622-2分别处于互连层508和互连层512中。在一些实施例中，每个第一字线键合触点620-1对应于相应的第二字线键合触点620-2。
图7A示出了第一半导体结构和第二半导体结构，它们每者具有带有多个位线键合触点和多个字线键合触点的键合层。与图5A和图6A所示的第一半导体结构和第二半导体结构不同，在图7A中，第一半导体结构的第一键合层538包括多个第一位线键合触点718-1和多个第一字线键合触点728-1。第一位线键合触点718-1可以通过多个第一导电路由720-1导电连接至第一BL522-1，并且第一字线键合触点728-1可以通过导电连接至字线触点524-1的多个第一导电路由730-1导电连接至WL506-1(或导体层506-1)。第二半导体结构的第二键合层536包括多个第二位线键合触点718-2和多个第二字线键合触点728-2。第二位线键合触点718-2可以通过多个第二导电路由720-2导电连接至第二BL522-2，并且第二字线键合触点728-2可以通过导电连接至字线触点524-2的多个第二导电路由730-2导电连接至WL510-1(或导体层510-1)。在一些实施例中，每个第一位线键合触点718-1对应于相应的第二位线键合触点718-2，并且每个第一字线键合触点728-1对应于相应的第二字线键合触点728-2。
第一半导体结构和第二半导体结构可以是通过类似的方法/工艺形成的。在一些实施例中，存储堆叠层形成于衬底上方，并且形成垂直地延伸穿过存储堆叠层的3DNAND存储串的阵列。如图5A、图6A和图7A所示，在衬底(例如，502或504)上方形成交错的牺牲层(未示出)和电介质层(例如，506-2或510-2)。交错的牺牲层和电介质层可以形成电介质堆叠层(未示出)。在一些实施例中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以由一种或多种薄膜沉积工艺形成，所述工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。在一些实施例中，存储堆叠层(例如，506或510)可以通过栅极替换工艺形成，例如，通过使用相对于电介质层有选择性的对牺牲层的湿法/干法蚀刻并且利用导体层填充所产生的凹陷而以多个导体层(例如，506-1或510-1)替换牺牲层。结果，存储堆叠层(例如，506或510)可以包括交错的导体层(例如，506-1或510-1)和电介质层(506-2或510-2)。在一些实施例中，每个导体层包括金属层，例如，钨层。应当理解，在其他实施例中，存储堆叠层可以是通过交替地沉积导体层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)形成的，而不用栅极替换工艺。在一些实施例中，在存储堆叠层和衬底之间形成包括氧化硅的焊盘氧化物层。
可以在衬底上方形成多个3DNAND存储串(例如，516或514)，每个3DNAND存储串垂直地延伸穿过存储堆叠层的交错的导体层和电介质层。在一些实施例中，形成3DNAND存储串的制作工艺包括使用干法蚀刻和/或湿法蚀刻(例如，深反应离子蚀刻(DRIE))形成穿过存储堆叠层并且进入硅衬底的沟道孔，随后在沟道孔的下部中从衬底外延生长出插塞。在一些实施例中，形成3DNAND存储串的制作工艺还包括接下来使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺利用诸如存储器膜(例如，隧穿层、存储层和阻挡层)和半导体层的多个层填充每个沟道孔。在一些实施例中，形成3DNAND存储串的制作工艺还包括：通过在3DNAND存储串的上端蚀刻出凹陷，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺利用半导体材料填充凹陷而在每个沟道孔的上部中形成另一插塞。
互连层(例如，508或512)可以形成于存储堆叠层(例如，506或510)和3DNAND存储串的阵列上方。互连层可以包括处于多个ILD层中的MEOL和/或BEOL的互连，从而形成与3DNAND存储串的阵列的电连接。在一些实施例中，互连层包括通过多种工艺形成的多个ILD层以及其中的互连。例如，互连层中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述工艺包括但不限于CVD、PVD、ALD、电镀、无电镀或其任何组合。形成互连的制作工艺还可以包括光刻、CMP、湿法/干法蚀刻或者任何其他适当工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。
在一些实施例中，互连层(例如，508或512)的形成还包括形成导电连接至3DNAND存储串(例如，516或514)的多个BL(例如，522-1或522-2)以及导电连接至BL的多个导电路由(例如，520-1、520-2、720-1和720-2)。在一些实施例中，互连层的形成还包括形成导电连接至WL(例如，506-1和510-1)的多个导电路由(例如，622-1、622-2、730-1和730-2)。可以在BL和导电路由之间形成适当的过孔和/或互连，以进行电连接。BL和导电路由的形成可以是互连的形成的一部分，因而不再重复对其的详细描述。
键合层(例如，538或536)可以形成于互连层上方。键合层可以包括被电介质包围的多个位线键合触点(例如，518-1、518-2、718-1和718-2)和/或多个字线键合触点(例如，620-1、620-2、728-1和728-2)。在一些实施例中，通过一种或多种薄膜沉积工艺在互连层(例如，508或512)的顶表面上沉积电介质层，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。之后，可以通过首先使用图案化工艺(对电介质层中的电介质材料的光刻以及干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并且与互连层中的互连接触的键合触点。可以利用导体(例如，铜)填充接触孔。在一些实施例中，填充接触孔包括在沉积导体之前沉积粘合(胶粘)层、阻挡层和/或晶种层。在一些实施例中，位线键合触点(例如，518-1、518-2、718-1和718-2)导电连接至将要导电连接至BL(例如，522-1和522-2)的相应的导电路由(例如，520-1、520-2、720-1和720-2)和/或与之接触。在一些实施例中，字线键合触点(例如，620-1、620-2、728-1和728-2)导电连接至相应的导电路由(例如，622-1、622-2、730-1和730-2)和/或与之接触。
重新参考图13，在形成第一半导体结构和第二半导体结构之后，方法1300进行至操作1304，其中，第一半导体结构和第二半导体结构按照面对面的方式键合，从而使第一位线键合触点与第二位线键合触点导电连接，和/或使第一字线键合触点与第二字线键合触点导电连接。图5B、图6B和图7B示出了对应的结构。
如图5B、图6B和图7B所示，第一半导体结构和第二半导体结构可以按照面对面的方式键合，由此形成键合界面。在一些实施例中，使第二半导体结构上下翻转，并且使第一半导体结构朝上。于是，第二半导体结构可以在第一半导体结构上方，其中衬底504朝上。在一些实施例中，在图5B、图6B和图7B中，键合界面570、670和770分别形成于第一半导体结构和第二半导体结构之间。在一些实施例中，在键合之前对键合表面施加处理工艺，例如，等离子体处理、湿法处理和/或热处理。键合包括混合键合。在一些实施例中，使每个第一位线键合触点(例如，518-1或718-1)与相应的第二位线键合触点(例如，518-2或718-2)对准并且键合，如图5B和图7B所示。在一些实施例中，使每个第一字线键合触点(例如，620-1或728-1)与相应的第二字线键合触点(例如，620-2或728-2)对准并且键合，如图6B和图7B所示。键合可以包括混合键合。
根据一些实施例，在图15中示出了一对键合的半导体结构的示意图。图15示出了一对键合的半导体结构中的不同部件(诸如BL、WL、位线键合触点、导电路由和存储串)的空间关系。
如图15所示，第二半导体结构与第一半导体结构在键合界面处键合。第一半导体结构可以包括多个第一存储串(例如，516)、导电连接至第一存储串的多个第一BL(BLa-1、BLa-2……BLa-n)(例如，522-1)、分布在键合界面上的多个第一位线键合触点、以及对位线键合触点和BL进行导电连接的多个第一导电路由(例如，520-1)。类似地，第二半导体结构可以包括多个第二存储串(例如，514)、导电连接至第二存储串的多个第二BL(BLb-1、BLb-2……BLb-n)(例如，522-2)、分布在键合界面上的多个第二位线键合触点、以及对第二位线键合触点和第二BL进行导电连接的多个第二导电路由(例如，520-2)。
在一些实施例中，每个BL可以通过适当过孔导电连接至相应的导电路由，所述适当过孔可以是相应半导体结构的相应互连层(例如，508或512)的部分。如图15所示，第一BL可以通过第一过孔导电连接至第一导电路由，并且第二BL可以通过第二过孔导电连接至第二导电路由。在一些实施例中，第一/第二导电路由的一端与相应的过孔接触，并且第一/第二导电路由的另一端与相应的键合层(即，与相应的BL横向分开的键合层中的相应位线键合触点，未示出)接触。第一过孔和第二过孔可以垂直地延伸穿过相应的互连层。第一位线导电路由和第二位线导电路由的另一端可以延伸至相应键合层中的预期键合位置(例如，位线键合区)，从而将第一BL和第二BL的电信号路由/扩展到键合位置。第一位线键合触点和第二位线键合触点可以分布在键合层上，并且在键合界面处键合在一起。因而，第一BL和第二BL可以被路由并且在键合界面上的预期键合位置被导电连接。
如图15所示，第一半导体结构和第二半导体结构还可以包括第一导体层和第二导体层(例如，506-1和510-1)，其充当第一半导体结构和第二半导体结构的第一WL和第二WL。第一导体层和第二导体层可以均为相应的存储堆叠层(例如，506和510)的部分。第一3DNAND存储串和第二3DNAND存储串可以垂直地延伸穿过相应的存储堆叠层。尽管图中未示出，但是第一WL和第二WL还可以通过诸如字线触点的适当互连(例如，524-1和524-1以及相应的导电路由)被路由至相应键合层中的预期键合位置(例如，字线键合区)。第一字线键合触点和第二字线键合触点可以分布在键合层上，并且在键合界面处键合在一起。因而，第一WL和第二WL可以被路由并且在键合界面上的预期键合位置被导电连接。在一些实施例中，第一BL和第二BL以及第一WL和第二WL都可以被路由并且在键合界面上的相应键合位置被导电连接。
重新参考图13，在第一半导体结构和第二半导体结构的键合之后，方法1300进行至操作1306，其中，第一半导体结构和第二半导体结构之一的衬底被减薄，以形成半导体层。图5C、图6B和图7B示出了对应的结构。
如图5C、图6B和图7B中所示，处于一对键合的半导体结构的顶部的衬底504被减薄，使得减薄的顶部衬底504能够充当半导体层540(例如，单晶硅层或多晶硅层)。半导体层540的厚度可以处于大约200nm和大约5μm之间(例如处于200nm和5μm之间)，或者处于大约150nm和大约50μm之间(例如处于150nm和50μm之间)。可以通过包括但不限于晶片打磨、干法蚀刻、湿法蚀刻、CMP、任何其他适当工艺或其任何组合的工艺对衬底504减薄。
在一些实施例中，在形成半导体层540之后，在半导体层540上方形成键合层546。键合层546可以包括被电介质包围的多个键合触点544。键合触点544可以导电连接至第二半导体结构中的将导电连接至外围电路(和其他逻辑工艺兼容器件)的任何互连。例如，键合触点544可以导电连接至互连层512中的将进一步导电连接至第二导电路由(例如，520-2、620-2、720-2和730-2)的互连。相应地，键合触点544可以导电连接至任何导电连接的BL(例如，522-1和522-2)和/或任何导电连接的WL(例如，506-1和510-1)。
键合层546可以是通过在半导体层540上沉积电介质层形成的。图5C示出了对应结构作为示例。电介质层可以是通过一种或多种薄膜沉积工艺形成的，所述工艺包括但不限于CVD、PVD、ALD或其任何组合。可以通过首先使用图案化工艺(对电介质层中的电介质材料的光刻以及干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并且与互连层512中的互连和/或导电路由接触的键合触点544。可以利用导体(例如，铜)填充接触孔。在一些实施例中，填充接触孔包括在沉积导体之前沉积粘合(胶粘)层、阻挡层和/或晶种层。诸如TSV542的互连可以被形成到第二半导体结构和/或第一半导体结构中，从而将BL522-1和522-2导电连接至相应的键合触点544。尽管附图未示出，但是在图6C和图7C中还可以在半导体层540上方形成与键合层546相同或类似的键合层。
参考图13，在衬底被减薄并且在衬底上方形成了键合层之后，方法1300进行至操作1308，其中，第三半导体结构键合至半导体层。图5D和图5E示出了对应结构。
在键合第三半导体层之前，如图5D所示，可以在单独的制作工艺中形成第三半导体结构。第三半导体结构可以包括衬底526、衬底526上方的器件层548、器件层548上方的互连层550、以及在互连层550上方或者作为互连层550的部分的键合层552。衬底526可以与衬底502和衬底504相同或类似。器件层548可以包括用于存储堆叠层506和存储堆叠层510的外围电路以及任何其他逻辑工艺兼容器件。多个晶体管可以形成外围电路以及任何其他逻辑工艺兼容器件的全部或部分。互连层550可以包括任何适当的导电互连，从而使外围电路和任何其他逻辑工艺兼容器件与第一半导体结构和第二半导体结构中的结构导电连接。键合层552可以包括用于与键合层546中的键合触点544键合的多个键合触点554。键合触点554可以导电连接至互连层550中的互连。
在一些实施例中，为了形成第三半导体结构，在衬底526上形成具有外围电路(和任何其他逻辑工艺兼容器件)的器件层548，在器件层548上方形成互连层550，并且在互连层550上方或者作为互连层550的部分形成键合层552。在一些实施例中，为了形成外围电路(和任何其他逻辑工艺兼容器件)，在衬底526上形成多个晶体管。
在一些实施例中，在衬底526上形成多个晶体管。晶体管可以是通过多种工艺形成的，所述工艺包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP以及任何其他适当工艺。在一些实施例中，通过离子注入和/或热扩散在衬底526中形成充当(例如)晶体管的源极区和/或漏极区的掺杂区。在一些实施例中，还通过湿法/干法蚀刻和薄膜沉积在衬底526中形成隔离区(例如，STI)。晶体管能够在衬底526上形成器件层548。在一些实施例中，器件层548中的其他逻辑工艺兼容器件是通过类似的制作工艺形成的。
此外，可以在器件层548上方形成互连层550。互连层550可以包括多个MEOL和/或BEOL的互连，互连层550的形成可以与互连层508和互连层512的形成相同或类似，并且这里将不再重复对其的详细描述。ILD层和互连可以被统称为互连层550。键合层552可以形成于电介质层550上方。键合层552可以包括被电介质包围的多个键合触点554。键合层552的形成可以与键合层546、键合层538和键合层536的形成类似或相同，因而这里不再重复对其的详细描述。
如图5E所示，将第三半导体层翻转为上下颠倒，并且键合至键合层546。键合界面580可以形成于第二半导体结构和第三半导体结构之间，例如，形成于键合层546和键合层550之间。第三半导体层可以按照朝下的方式键合至第一半导体结构和第二半导体结构。在一些实施例中，键合包括混合键合，这与第一半导体结构和第二半导体结构的键合类似。在键合界面580处，键合触点554可以与键合触点554键合，并且外围电路(和任何其他逻辑工艺兼容器件)可以导电连接至键合的第一半导体结构和第二半导体结构中的对应结构(例如，导电连接的BL522-1和BL522-2和/或导电连接的WL506-1和WL510-1)。
重新参考图13，在第三半导体结构的键合之后，方法1300进行至操作1310，其中，形成焊盘引出互连层。图5F示出了对应结构。
如图5F，可以形成包括接触焊盘572和导电连接至接触焊盘572的多个互连574的焊盘引出互连层576。在一些实施例中，在形成焊盘引出互连层576之前，对衬底526减薄，以形成半导体层560。半导体层560的形成可以与半导体层540的形成类似，因而这里不再重复对其的详细描述。
焊盘引出互连层576可以包括形成于一个或多个ILD层中的互连，例如，接触焊盘572。互连574可以与互连层550中的互连以及接触焊盘572接触。接触焊盘572可以是通过在半导体层560之上沉积诸如W的用以对互连574进行导电连接的导电材料而形成的。
还可以对图6B和图7B中的一对键合的半导体结构执行图5C-图5F所示的操作1306-操作1310，从而将第三半导体结构键合至所述一对键合的半导体结构。第三半导体结构中的外围电路和任何其他逻辑工艺兼容器件可以导电连接至所述一对键合的半导体结构中的对应结构(例如，导电连接的WL506-1和WL510-1和/或导电连接的BL522-1和BL522-2)。
图8A和图8B示出了根据一些实施例的用以形成具有键合在第一半导体结构和第二半导体结构之间的第三半导体结构的键合的3D存储器件的键合方法的部分。为了便于例示，将不再详细描绘或描述与方法1300中的操作类似或相同的操作。在一些实施例中，第三半导体按照朝上的方式键合。键合方法可以用于形成半导体结构1B、2B和3B。
如图8A所示，第一半导体结构、第二半导体结构和第三半导体结构可以是通过单独的制作工艺形成的。第一半导体结构的互连层508可以包括通过任何适当互连而导电连接至BL522-1和/或WL506-1(或导体层506-1)的多个第一导电路由806-1。处于互连层508上方或者作为其部分的第一键合层838可以包括多个第一位线键合触点804-1和/或多个第一字线键合触点808-1。在一些实施例中，第一位线键合触点804-1和/或第一字线键合触点808-1导电连接至将导电连接至BL522-1和/或WL506-1的相应的第一导电路由806-1。类似地，第二半导体结构的互连层512可以包括通过任何适当互连而导电连接至BL522-2和/或WL510-1(或导体层510-1)的多个第二导电路由806-2。处于互连层512上方或者作为其部分的第二键合层836可以包括多个第二位线键合触点816-2和/或多个第二字线键合触点814-2。在一些实施例中，第二位线键合触点816-2和/或第二字线键合触点814-2导电连接至将被导电连接至BL522-2和/或WL510-1的相应的第二导电路由806-2。
第三半导体结构的衬底526可以被减薄，以形成半导体层860，这与半导体层540/560类似。键合层854可以形成于半导体层860上，并且可以在键合层854中形成导电连接至互连层550的多个键合触点804-2和/或808-2。在一些实施例中，为了形成键合层854，第三半导体结构的衬底被减薄，以形成半导体层860，并且第三半导体结构被翻转为上下颠倒，以使电介质沉积在半导体层860上。键合触点804-2可以被形成在电介质中，从而形成键合层854。形成键合层854的工艺与形成键合层546的工艺类似。第三半导体结构的互连层550可以包括导电连接至键合触点804-2和/或808-2的诸如TSV818和/或810的多个互连。在一些实施例中，互连层550包括任何适当互连(例如，互连822、818和/或810)，所述互连将键合触点804-2、816-1、808-2和/或814-1导电连接至器件层548中的外围电路(和/或其他逻辑工艺兼容器件)。第三半导体层的键合层852可以包括分别导电连接至键合触点804-2和键合触点808-2的多个键合触点816-1和/或814-1。
如图8A所示，第一半导体结构和第二半导体结构可以被键合到一起。键合可以包括混合键合。在一些实施例中，第一半导体结构和第三半导体结构两者按照朝上的方式键合。键合界面870形成于第一半导体结构和第三半导体结构之间(即，形成于第一键合层838和键合层854之间)。在一些实施例中，在键合界面处，第一位线键合触点804-1与键合触点804-2对准并且键合，并且第一字线键合触点808-1与键合触点808-2对准并键合。
之后，使第二半导体结构翻转为上下颠倒，并且键合至第三半导体结构。第一半导体结构和第三半导体结构的键合以及第三半导体结构和第二半导体结构的键合可以均包括混合键合。如图8B所示，键合界面880可以形成于第二半导体层和第三半导体层之间(即，形成于第二键合层836和键合层852之间)。在一些实施例中，在键合界面880处，第二位线键合触点816-2与键合触点816-1对准并且键合，并且第二字线键合触点814-2与键合触点814-1对准并键合。之后，第一位线键合触点804-1可以通过键合触点804-2和键合触点816-1以及任何适当互连(例如，TSV818)导电连接至第二位线键合触点816-2。而且，之后第一字线键合触点808-1可以通过键合触点808-2和键合触点814-1以及任何适当的互连(例如，TSV810)导电连接至第二字线键合触点814-2。也就是说，BL(例如，522-1和522-2)和WL(例如，506-1和510-1)可以分别导电连接在第三半导体结构中。导电连接的BL522-1和BL522-2以及导电连接的WL506-1和510-1可以分别通过任何适当的互连(诸如TSV808和TSV810)以及互连822连接至外围电路和任何其他逻辑工艺兼容器件。
在一些实施例中，在第二半导体结构与第三半导体结构键合之后，对第二半导体结构的衬底504减薄，以形成半导体层840。之后，可以在半导体层840上方形成焊盘引出互连层。键合、键合层(例如，838、854、852和836)的形成、半导体层860和840的形成、以及焊盘引出互连层的形成可以被称为对方法1300的描述。这里不再重复对其的详细描述。
图12A和图12B示出了堆叠结构1200和堆叠结构1201的示例性方框图，每个堆叠结构具有N对键合的半导体结构，每一对键合的半导体结构沿垂直方向背对背地键合到另一对，其中，N是正整数。在堆叠结构1200中，含有一个或多个对(例如，N对)的外围电路(和/或逻辑工艺兼容器件)的第三半导体结构可以位于N对上方。在堆叠结构1201中，第三半导体结构可以位于N对之下。堆叠结构1200和堆叠结构1201可以均包括位于堆叠结构1200/1201的底部的衬底。每一对可以包括按照面对面的方式键合的第一半导体结构和第二半导体结构。在一些实施例中，在每一对中，第二半导体结构处于第一半导体结构上方。第一半导体结构和第二半导体结构中的每者还包括多个3DNAND存储串、多个BL和多个WL(例如，导体层)。在一些实施例中，在堆叠结构1200中，第N对的第一半导体结构的衬底被保留作为堆叠结构1200的衬底，并且第N对中的第一半导体结构中的存储堆叠层形成于该衬底上方，并且N对中的所有其他第一半导体结构和第二半导体结构中的存储堆叠层以及第三半导体结构形成在相应的半导体层上。在一些实施例中，可以在第三半导体结构的半导体层上方形成包括一个或多个接触焊盘的焊盘引出互连层。在一些实施例中，在堆叠结构1201中，第三半导体结构的衬底被保留作为堆叠结构1201的衬底，并且N个对中的第一半导体结构和第二半导体结构中的每者中的存储堆叠层形成于相应的半导体层上。在一些实施例中，焊盘引出互连层可以形成于第一对中的第二半导体结构的半导体层上方。
在各种实施例中，在一对中键合的对应结构可以与在另一对中键合的对应结构相同或不同。例如，在第一对中，第一半导体结构和第二半导体结构的BL可以被键合并且通过相同的互连导电连接至第三半导体结构，并且第一半导体结构和第二半导体结构的WL可以不被键合并且可以通过两个不同互连(或者两个不同组的互连)导电连接至第三半导体结构。在第二对中，第一半导体结构和第二半导体结构的WL可以被键合并且通过相同的互连导电连接至第三半导体结构，并且第一半导体结构和第二半导体结构的BL可以不被键合并且可以通过两个不同互连(或者两个不同组的互连)导电连接至第三半导体结构。在第三对中，第一半导体结构和第二半导体结构的WL可以被键合并且通过相同的互连导电连接至第三半导体结构，并且第一半导体结构和第二半导体结构的BL可以通过相同的互连导电连接至第三半导体结构。在一些实施例中，所有对中的键合结构可以是相同的。例如，所有对中的BL可以是键合的，并且所有对中的WL可以是单独的。每一对中键合的具体结构、具有相同/不同键合结构的对的数量、和/或特定键合结构的对的布置顺序不应受本公开的实施例的限制。
图9-图11示出了根据一些实施例的堆叠结构900、堆叠结构1000和堆叠结构1100，每个堆叠结构具有多对键合的半导体结构，所述多对键合的半导体结构共享具有用于所有对的键合的半导体结构的外围电路的同一半导体结构。可以采用延伸穿过多个对并且对多个对进行导电连接的适当互连(例如，TSV)。键合触点可以设置在每个键合界面处，从而对相邻半导体结构中的任何适当互连进行导电连接。每一对包括一对存储堆叠层以及多个导电连接的BL和/或多个导电连接的WL。为了便于例示，每个堆叠结构包括两对键合的半导体结构。
堆叠结构900、堆叠结构1000和堆叠结构110中的每者可以包括处于相应的堆叠结构的底部的衬底(例如，902、1002和1102)，多对存储堆叠层在所述衬底上方按照面对面的方式键合。除了处于堆叠结构的底部的存储堆叠层之外，每个存储堆叠层可以处于半导体层上，该半导体层可以是通过对在上面形成存储堆叠层的衬底进行减薄而形成的。一对中的每个半导体结构可以包括存储堆叠层、多个3DNAND存储串、多个BL和多个WL(例如，导体层)。每个半导体结构可以通过混合键合与另一半导体结构键合。每一对的键合的半导体结构可以通过混合键合按照背对背的方式键合至另一对。
如图9所示，堆叠结构900包括两对半导体结构，每一对半导体结构包括第一半导体结构和第二半导体结构。在一些实施例中，第一对在键合界面934-2处按照背对背的方式与第二对键合。第一对可以包括在键合界面934-1处按照面对面的方式与第二半导体结构914键合的第一半导体结构912。第二对可以包括在键合界面934-3处按照面对面的方式与第二半导体结构918键合的第一半导体结构916。具有位于顶表面处的焊盘引出互连层922的第三半导体结构920可以在键合界面934-4处按照朝下的方式与第二对键合。在一些实施例中，每一对中的第一半导体结构和第二半导体结构的BL被路由并且通过相应的位线键合触点(例如，924-1和924-2以及926-1和926-2)在相应的键合界面处键合，并且通过相同的互连导电连接至第三半导体结构920。在一些实施例中，每一对中的第一半导体结构和第二半导体结构的WL(例如，导体层)单独地导电连接至第三半导体结构920。
如图10所示，堆叠结构1000包括两对半导体结构，每一对半导体结构包括第一半导体结构和第二半导体结构。在一些实施例中，第一对在键合界面1034-2处按照背对背的方式与第二对键合。第一对可以包括在键合界面1034-1处按照面对面的方式与第二半导体结构1014键合的第一半导体结构1012。第二对可以包括在键合界面1034-3处按照面对面的方式与第二半导体结构1018键合的第一半导体结构1016。具有位于顶表面处的焊盘引出互连层1022的第三半导体结构1020可以在键合界面1034-4处按照朝下的方式与第二对键合。在一些实施例中，每一对中的第一半导体结构和第二半导体结构的WL(例如，导体层)被路由并且通过相应的WL线键合触点(例如，1032-1和1032-2以及1036-1和1036-2)在相应的键合界面处键合，并且通过相同的互连导电连接至第三半导体结构1020。在一些实施例中，每一对中的第一半导体结构和第二半导体结构的BL单独地导电连接至第三半导体结构1020。
如图11所示，堆叠结构1100包括两对半导体结构，每一对半导体结构包括第一半导体结构和第二半导体结构。在一些实施例中，第一对在键合界面1134-2处按照背对背的方式与第二对键合。第一对可以包括在键合界面1134-1处按照面对面的方式与第二半导体结构1114键合的第一半导体结构1112。第二对可以包括在键合界面1134-3处按照面对面的方式与第二半导体结构1118键合的第一半导体结构1116。具有位于顶表面处的焊盘引出互连层1122的第三半导体结构1120可以处于上方并且可以在键合界面1134-4处按照朝下的方式与第二对键合。在一些实施例中，在相应的键合界面处，每一对中的第一半导体结构和第二半导体结构的BL被路由并且通过相应的位线键合触点(1124-1和1124-2以及1126-1和1126-2)键合，并且每一对中的第一半导体结构和第二半导体结构的WL(例如，导体层)被路由并且通过相应的字线键合触点(例如，1132-1和1132-2以及1136-1和1136-2)键合。每一对中的导电连接的BL可以通过相应的相同互连导电连接至第三半导体结构1120，并且每一对中的导电连接的WL可以通过相应的相同互连导电连接至第三半导体结构1120。
图14是根据一些实施例的用于形成堆叠结构1200的示例性方法1400的流程图。应当理解，方法1400中所示的操作并不具有排他性，也可以在所示操作中的任何操作之前、之后或之间执行其他操作。此外，所述操作中的一些可以是同时执行的或者可以是按照不同于图14所示的顺序执行的。为了便于例示，可以联系图5以及图9到图12描述方法1400。
方法1400开始于操作1402，其中，形成多对半导体结构。每一对包括未键合的第一半导体结构和第二半导体结构。例如，形成N对半导体结构(例如，参考堆叠结构1200)。每一对可以包括在单独的制作工艺中形成的第一半导体结构和第二半导体结构(例如，参考图5A中对第一半导体结构和第二半导体结构的描绘)。第一半导体结构和第二半导体结构可以均包括处于衬底上方的存储堆叠层、延伸穿过存储堆叠层的多个3DNAND存储串的多个BL以及作为存储堆叠层的部分的多个WL(或导体层)。在每一对中，第一半导体结构和第二半导体结构的BL和/或WL被路由至相应的键合区(例如，参考图4的描绘)，接下来一旦第一半导体结构和第二半导体结构被键合一起成为一对，所述BL和/或WL将被键合。
在一些实施例中，每一对包括接下来位于键合界面的相对侧上的一对键合层。除了第N对之外，每一对还包括位于顶表面和底表面中的每者上的键合层，以便与其他对/第三半导体结构键合(例如，参考键合的3D存储器件900-1100)。每个键合层可以包括多个键合触点，例如，导电连接至相应对的导电连接的BL的键合触点、导电连接至相应对的导电连接的WL的键合触点、和/或导电连接至单独的BL和WL的键合触点，以用于与其他对形成导电接触(例如，参考图9-图12所示的结构)。
在形成多对半导体结构之后，方法1400进行至操作1404和操作1406，其中，使各对键合的半导体结构键合，并且在形成N对键合的半导体结构之后，对处于堆叠层的顶部的第二半导体结构的衬底减薄，以形成顶部半导体层。在一些实施例中，一对中的第一半导体结构和第二半导体结构按照面对面的方式键合，并且各对按照背对背的方式相互键合。为了便于例示，在每一对中，第二半导体结构处于第一半导体结构上方。
第N对(例如，底部的一对)的第一半导体结构可以处于堆叠结构的底部。可以保留第N对中的第一半导体结构的衬底，以充当堆叠结构的衬底。第N对的第二半导体结构可以被翻转为上下颠倒，从而与第N对的第一半导体结构对准并且键合(例如，参考图5B的描绘)。第N对中的第二半导体结构的衬底可以被减薄，以形成半导体层。任选地，可以在半导体层上方形成键合层(例如，参考图5C的描绘)。
之后，可以使第(N-1)对的具有减薄的衬底的第一半导体结构按照背对背的方式与第N对的第二半导体结构键合，从而使第(N-1)对的第一半导体结构处于第N对上方且朝上。在一些实施例中，在第(N-1)对被键合至第N对之前，对第(N-1)对的第一半导体结构的衬底减薄。之后，可以使第(N-1)对的第二半导体结构与第(N-1)对的第一半导体结构对准并键合。在一些实施例中，在第(N-1)对的第二半导体结构被键合至第(N-1)对的第一半导体结构之后，对所述第二半导体结构的衬底减薄。在一些实施例中，通过重复键合和减薄工艺直至形成预期数量的对，可以在第N对上方堆叠一个或多个对。在一些实施例中，使第一半导体结构和第二半导体结构沿z轴交错键合，以形成N对键合的半导体结构。在一些实施例中，可以对一个或多个对中的每一对的衬底减薄，以形成相应的半导体层。相邻对之间的导电连接可以是通过每个键合界面处的键合触点以及键合界面之间的互连(例如，TSV)形成的。在一些实施例中，第一对(例如，堆叠结构的顶部对)中的第二半导体结构的衬底被减薄，以形成顶部半导体结构(参考图5C和图5D的描绘)。
在将N对键合到一起之后，方法1400进行至操作1408，其中，第三半导体结构被键合至顶部半导体层。第三半导体结构可以通过混合键合按照朝下的方式键合至所述N对(参考图5E以及图9-图12的描绘)。第三半导体结构和N对键合的半导体结构之间的导电连接可以形成于键合界面处。在一些实施例中，对第三半导体结构的衬底进行减薄，以形成另一半导体层(参考图5E的描绘)。
在形成另一半导体层之后，方法1400进行至操作1410，其中，在另一半导体层上方形成焊盘引出互连层(参考图5F以及图9-图12的描绘)。方法1400中的键合和减薄工艺可以参照对方法1300的描述，这里不再重复。
尽管未示出，但是在一些实施例中，在第三半导体结构上方形成N对键合的半导体结构(例如，参考堆叠结构1201)，并且在通过减薄第一对的第二半导体结构的衬底所形成的顶部半导体层上方形成焊盘引出互连层。在这种情况下，第三半导体结构可以处于键合的3D存储器件的底部，并且第三半导体结构的衬底可以被保留作为键合的3D存储器件的衬底。对第N对的第一键合的3D存储器件的衬底减薄，以形成半导体层，而后再使用混合键合将第一键合的3D存储器件键合至第三键合的3D存储器件。之后，可以使第N对的第二半导体结构按照面对面的方式键合至第一半导体结构，其中，第二半导体结构处于第一半导体结构上方。之后，可以对第N对的第一半导体结构的衬底减薄，以形成另一半导体层(例如，参考图5B和图5C的描绘)。可以重复地按照背对背的方式使第(N-1)对与第N对键合，并且对第一半导体结构和第二半导体结构的衬底都进行减薄，以形成相应的半导体层。在一些实施例中，通过重复键合和减薄工艺直至形成预期数量的对，可以在第N对上方堆叠一个或多个对。在一些实施例中，可以对一个或多个对中的每一对的衬底减薄，以形成相应的半导体层。相邻对之间的以及第三半导体与N对键合的半导体结构之间的导电连接可以是通过每个键合界面处的键合触点以及键合界面之间的互连(例如，TSV)形成的。在一些实施例中，第一对(例如，堆叠结构的顶部对)中的第二半导体结构的衬底被减薄，以形成顶部半导体结构(参考图5C和图5D的描绘)以及处于顶部半导体层上方的焊盘引出互连层。
根据本公开的实施例，一种3D存储器件包括第一半导体结构，所述第一半导体结构包括：多个第一NAND存储串；多个第一BL，所述第一BL的至少其中之一导电连接至所述第一NAND存储串中的相应的一个；以及具有分别导电连接至所述多个第一BL的多个第一位线键合触点的第一键合层。所述3D存储器件还包括第二半导体结构，所述第二半导体结构包括：多个第二NAND存储串；多个第二BL，所述第二BL的至少其中之一导电连接至所述第二NAND存储串中的相应的一个；以及具有分别导电连接至所述多个第二BL的多个第二位线键合触点的第二键合层。所述3D存储器件还可以包括处于第一键合层和第二键合层之间的键合界面。第一位线键合触点可以在所述键合界面处与第二位线键合触点发生接触，使得第一NAND存储串的至少其中之一分别导电连接至第二NAND存储串的至少其中之一。
在一些实施例中，第一半导体结构包括处于所述键合界面处的第一键合层以及处于第一键合层之下并且导电连接至所述第一键合层的第一BL。在一些实施例中，第二半导体结构包括处于所述键合界面处的第二键合层以及处于第二键合层上方的第二BL。
在一些实施例中，第一半导体结构还包括处于第一键合层之下的第一存储堆叠层以及垂直地延伸穿过第一存储堆叠层的多个第一NAND存储串。在一些实施例中，第二半导体结构还包括处于第二BL上方的第二存储堆叠层以及垂直地延伸穿过第二存储堆叠层的多个第二NAND存储串。
在一些实施例中，多个第一BL和多个第二BL被路由并且在沿横向离开第一BL和第二BL的键合区处导电连接。
在一些实施例中，第一半导体结构包括处于第一存储堆叠层和第一键合层之间的具有多个第一导电路由的第一互连层。在一些实施例中，第二半导体结构包括处于第二存储堆叠层和第二键合层之间的具有多个第二导电路由的第二互连层。在一些实施例中，第一BL导电连接至键合区并且通过第一导电路由而路由至键合区，并且第二BL导电连接至键合区并且通过第二导电路由而路由至键合区。
在一些实施例中，所述多个第一BL和所述多个第二BL按照错开的方式垂直布置；第一BL中的每者通过第一过孔结构和第一导电路由导电连接至相应的第一位线键合触点；并且第二BL中的每者通过第二过孔结构和第二导电路由导电连接至相应的第二位线键合触点。
在一些实施例中，所述3D存储器件还包括处于第二半导体结构上方的第三半导体结构，所述第三半导体结构具有第一NAND存储串和第二NAND存储串的外围电路。在一些实施例中，所述3D存储器件还包括处于第二半导体结构和第三半导体结构的第三键合层之间的第二键合界面。
在一些实施例中，第二半导体结构包括处于第二NAND存储串上方并且与第二NAND存储串接触的半导体层；并且第一半导体结构包括第一NAND存储串之下并且与第一NAND存储串接触的衬底。在一些实施例中，第三半导体结构包括：处于第三键合层和外围电路之间的第三互连层；处于第三互连层上方并且与三互连层接触的外围电路；处于外围电路上方并且与外围电路接触的第二半导体层；以及处于第二半导体层上方的焊盘引出互连层。
在一些实施例中，所述3D存储器件还包括处于第一半导体结构之下的第三半导体结构，所述第三半导体结构具有第一存储堆叠层和第二存储堆叠层的外围电路。在一些实施例中，所述3D存储器件还包括处于第一半导体结构和第三半导体结构的第三键合层之间的第二键合界面。
在一些实施例中，第二半导体结构包括处于第二NAND存储串上方并且与第二NAND存储串接触的半导体层以及处于所述半导体层上方并且导电连接至外围电路的焊盘引出互连层。在一些实施例中，第一半导体结构包括处于第一NAND存储串之下并且与第一NAND存储串接触的第二半导体层。在一些实施例中，第三半导体结构包括：处于第三键合层之下并且与第三键合层接触的第三互连层；处于第三互连层之下并且与第三互连层接触的外围电路；以及处于外围电路之下并且与外围电路接触的衬底。
在一些实施例中，所述3D存储器件还包括多个过孔结构，所述多个过孔结构从焊盘引出互连层垂直地延伸到第三互连层中以导电连接至外围电路。
在一些实施例中，外围电路导电连接至第三键合层，第三键合层导电连接至第一NAND存储串和第二NAND存储串。
在一些实施例中，第一存储堆叠层还包括多个第一导体层，并且第二存储堆叠层还包括多个第二导体层，第一导体层和第二导体层是非键合的并且单独导电连接至外围电路。
根据本公开的实施例，一种3D存储器件包括具有多对键合的半导体结构的堆叠结构。所述对中的每者包括第一半导体结构，其具有多个第一NAND存储串、导电连接至相应的第一NAND存储串的多个第一BL以及具有分别导电连接至所述多个第一BL的多个第一位线键合触点的第一键合层。所述对中的每者还包括第二半导体结构，其具有多个第二NAND存储串、导电连接至相应的第二NAND存储串的多个第二BL以及具有分别导电连接至所述多个第二BL的多个第二位线键合触点的第二键合层。所述对中的每者还包括处于第一键合层和第二键合层之间的键合界面。第一位线键合触点可以在所述键合界面处与第二位线键合触点发生接触，使得第一NAND存储串的至少其中之一分别导电连接至第二NAND存储串的至少其中之一。所述3D存储器件还包括键合并且导电连接至所述堆叠结构的第三半导体结构。第三半导体结构可以包括至少一对键合的半导体结构的外围电路。
在一些实施例中，第一半导体结构包括处于所述键合界面处的第一键合层以及处于第一键合层之下的第一BL。在一些实施例中，第二半导体结构包括处于所述键合界面处的第二键合层以及处于第二键合层上方的第二BL。
在一些实施例中，第一半导体结构还包括处于第一键合层之下的第一存储堆叠层以及垂直地延伸穿过第一存储堆叠层的多个第一NAND存储串。在一些实施例中，第二半导体结构还包括处于第二BL上方的第二存储堆叠层以及垂直地延伸穿过第二存储堆叠层的多个第二NAND存储串。
在一些实施例中，多个第一BL和多个第二BL被路由并且在沿横向离开第一BL和第二BL的键合区处导电连接。
在一些实施例中，第一半导体结构包括处于第一存储堆叠层和第一键合层之间的具有多个第一导电路由的第一互连层，第二半导体结构包括处于第二存储堆叠层和第二键合层之间的具有多个第二导电路由的第二互连层，并且第一BL导电连接至键合区并且通过第一导电路由而路由至键合区，并且第二BL导电连接至键合区并且通过第二导电路由而路由至键合区。
在一些实施例中，所述多个第一BL和所述多个第二BL按照错开的方式垂直布置，第一BL中的每者通过第一过孔结构和第一导电路由导电连接至相应的第一位线键合触点，并且第二BL中的每者通过第二过孔结构和第二导电路由导电连接至相应的第二位线键合触点。
在一些实施例中，所述堆叠结构包括处于顶部第二半导体结构中的第二NAND存储串上方并且与第二NAND存储串接触的半导体层，以及处于底部第一半导体结构中的第一NAND存储串之下并且与第一NAND存储串接触的衬底。在一些实施例中，第三半导体结构包括：处于所述半导体层上方并且与所述半导体层接触的第三键合层，处于第三键合层上方的外围电路；处于外围电路上方的第二半导体层；以及处于第二半导体层上方的焊盘引出互连层。
在一些实施例中，所述堆叠结构包括处于顶部第二半导体结构中的第二NAND存储串上方并且与所述第二NAND存储串接触的半导体层以及处于所述半导体层上方并且与所述第二NAND存储串接触的焊盘引出互连层。在一些实施例中，所述堆叠结构包括处于底部第一半导体结构中的第一NAND存储串之下并且与所述第一NAND存储串接触的第二半导体层。在一些实施例中，第三半导体结构包括：处于第二半导体层之下并且与第二半导体层接触的第三键合层；处于第三键合层之下并且与第三键合层接触的外围电路；以及处于外围电路之下的衬底。
在一些实施例中，第一存储堆叠层还包括多个第一导体层，并且第二存储堆叠层还包括多个第二导体层，第一导体层和第二导体层是非键合的并且单独导电连接至外围电路。
在一些实施例中，每一对半导体结构通过混合键合按照背对背的方式相互键合。
根据本公开的实施例，一种用于形成3D存储器件的方法包括下述操作。首先，在第一衬底上形成多个第一NAND存储串以及具有导电连接至多个第一BL的多个第一位线键合触点的第一键合层，以形成第一半导体结构。在第二衬底上形成多个第二NAND存储串以及具有导电连接至多个第二位线(BL)的多个第二位线键合触点的第二键合层，以形成第二半导体结构。可以使所述第一半导体结构和所述第二半导体结构按照面对面的方式键合，使得(i)所述第一半导体结构被键合至所述第二半导体结构，并且(ii)所述第一BL通过键合界面处的键合的第一位线键合触点和第二位线键合触点与所述第二BL对准并且导电连接。
在一些实施例中，形成第一半导体结构包括：形成多个第一BL；形成具有处于第一BL上方并且导电连接至第一BL的多个第一导电路由的第一互连层；以及形成处于第一互连层上方并且导电连接至第一互连层的第一键合层。在一些实施例中，形成第二半导体结构包括：形成多个第二BL；形成具有处于第二NAND存储串上方并且导电连接至第二NAND存储串的多个第二导电路由的第二互连层；以及形成处于第二互连层上方并且导电连接至第二互连层的第二键合层。
在一些实施例中，形成第一半导体结构还包括形成处于第二衬底上方的第一存储堆叠层以及形成垂直地延伸穿过第一存储堆叠层的多个第一NAND存储串，并且导电连接至所述第一NAND存储串。在一些实施例中，形成第二半导体结构还包括形成处于第二衬底上方的第二存储堆叠层以及形成垂直地延伸穿过第二存储堆叠层的多个第二NAND存储串，并且导电连接至所述第二NAND存储串。
在一些实施例中，形成第一键合层包括在所述第一键合层的键合区处形成多个第一位线键合触点，所述多个第一位线键合触点通过第一导电路由导电连接至所述多个第一BL。在一些实施例中，形成第二键合层包括在所述第二键合层的键合区处形成多个第二位线键合触点，所述多个第二位线键合触点通过第二导电路由导电连接至所述多个第二BL，第一键合层和第二键合层的键合区在横向上离开所述第一BL和所述第二BL。
在一些实施例中，所述方法还包括：对第二衬底减薄以形成半导体层；将第三半导体结构键合至所述半导体层；对第三半导体结构的第三衬底减薄，以形成第二半导体层；以及形成处于第二半导体层上方的焊盘引出互连层。
在一些实施例中，所述方法还包括：对第一衬底减薄以形成半导体层；将第三半导体结构键合至所述半导体层；对第二半导体结构的第二衬底减薄，以形成第二半导体层；以及形成处于第二半导体层上方的焊盘引出互连层。
在一些实施例中，形成第三半导体结构包括：形成处于第三衬底上方的外围电路；形成处于外围电路上方的第三互连层；形成处于第三互连层上方的第三键合层；并且使第三半导体结构键合至所述半导体层包括使第三键合层键合至所述半导体层。
在一些实施例中，第一半导体结构与第二半导体结构的键合包括混合键合。
根据本公开的实施例，一种用于形成3D存储器件的方法包括交替地键合多个第一半导体结构和多个第二半导体结构，以形成具有多对键合的半导体结构的堆叠结构，至少一对键合的半导体结构的BL通过键合而导电连接。在一些实施例中，形成多个键合的半导体结构包括使第二半导体结构与第一半导体按照面对面的方式键合，从而形成一对键合的半导体结构，所述第二半导体结构处于所述第一半导体结构上方。在一些实施例中，所述方法还包括使另一第一半导体结构与所述一对键合的半导体结构键合，所述另一第一半导体结构朝上；以及使另一第二半导体结构与所述另一第一半导体结构按照面对面的方式键合，从而形成另一对键合的半导体结构，所述一对和所述另一对按照背对背的方式键合。
在一些实施例中，形成第一半导体结构包括形成处于第一衬底上方的多个第一NAND存储串、导电连接至所述第一NAND存储串的多个第一BL以及具有分别导电连接至所述第一BL的多个第一位线键合触点的第一键合层；形成第二半导体结构包括形成处于第二衬底上方的多个第二NAND存储串、导电连接至所述第二NAND存储串的多个第二BL以及具有分别导电连接至所述第二BL的多个第二位线键合触点的第二键合层。
在一些实施例中，形成另一第一半导体结构包括形成处于另一第一衬底上方的多个另一第一NAND存储串、导电连接至所述另一第一NAND存储串的多个另一BL、以及具有分别导电连接至所述另外第一BL的多个另一第一位线键合触点的另一第一键合层。在一些实施例中，形成另一第二半导体结构包括形成处于另一第二衬底上方的多个另一第二NAND存储串、导电连接至所述另一第二NAND存储串的多个另一第二BL、以及具有分别导电连接至所述另一第二BL的多个另一第二位线键合触点的另一第二键合层。
在一些实施例中，使第一半导体结构和第二半导体结构按照面对面的方式键合包括使第一位线键合触点和第二位线键合触点在键合界面处对准并键合，使得(i)第一半导体结构被键合至第二半导体结构，并且(ii)第一BL通过键合的第一位线键合触点和第二位线键合触点导电连接至第二BL。在一些实施例中，使另一第一半导体结构和另一第二半导体结构按照面对面的方式键合包括使另一第一位线键合触点和另一第二位线键合触点在另一键合界面处对准并键合，使得(i)另一第一半导体结构被键合至另一第二半导体结构，并且(ii)另一第一BL通过键合的另一第一位线键合触点和另一第二位线键合触点导电连接至另一第二BL。
在一些实施例中，形成第一半导体结构、第二半导体结构、另一第一半导体结构和另一第二半导体结构均包括形成具有处于相应的NAND存储串上方并且导电连接至相应的BL和相应的位线键合触点的多个第一导电路由的相应互连层。
在一些实施例中，所述方法还包括对第二半导体结构、另一第一半导体结构和另一第二半导体结构的衬底减薄，以形成相应的半导体层。
在一些实施例中，所述方法还包括：使第三半导体结构按照朝下的方式键合至第二半导体结构的半导体层；对第三半导体结构的第三衬底减薄，以形成第二半导体层；以及形成处于第二半导体层上方的焊盘引出互连层。
在一些实施例中，所述方法还包括：对第一衬底减薄，以形成相应的半导体层；使第三半导体结构按照朝上的方式键合至第一半导体结构的半导体层；以及形成处于另一第二半导体结构的半导体层上方的焊盘引出互连层。
在一些实施例中，形成第三半导体结构包括：形成处于第三衬底上方的外围电路；形成处于外围电路上方的第三互连层；以及形成处于第三互连层上方的第三键合层。在一些实施例中，使第三半导体结构键合至所述半导体层包括使第三键合层键合至所述半导体层。
在一些实施例中，一对中的半导体结构之间的键合以及所述对之间的键合包括混合键合。
根据本公开的实施例，一种3D存储器件包括第一半导体结构、第二半导体结构和第三半导体结构。所述第一半导体结构包括：多个第一NAND存储串；多个第一BL，所述第一BL的至少其中之一导电连接至所述第一NAND存储串中的相应的一个；以及具有分别导电连接至所述多个第一BL的多个第一位线键合触点的第一键合层。所述第二半导体结构包括：多个第二NAND存储串；多个第二BL，所述第二BL的至少其中之一导电连接至所述第二NAND存储串中的相应的一个；以及具有分别导电连接至所述多个第二BL的多个第二位线键合触点的第二键合层。第三半导体结构处于第一键合层和第二键合层之间并且包括所述第一NAND存储串和所述第二NAND存储串的至少其中之一的外围电路，所述第一NAND存储串的至少其中之一通过所述第三半导体结构导电连接至所述第二NAND存储串的至少其中之一并且导电连接至所述第三半导体结构。
在一些实施例中，第一半导体结构包括处于第一存储堆叠层上方的第一BL以及处于第一存储堆叠层上方并且处于第三半导体结构之下的第一键合层。在一些实施例中，第二半导体结构包括处于第二键合层上方的第二存储堆叠层以及垂直地延伸穿过第一存储堆叠层的多个第二NAND存储串。
在一些实施例中，第一半导体结构还包括处于第一键合层之下的第一存储堆叠层以及垂直地延伸穿过第一存储堆叠层的多个第一NAND存储串。在一些实施例中，第二半导体结构还包括处于第二键合层上方的第二存储堆叠层以及垂直地延伸穿过第二存储堆叠层的多个第二NAND存储串。
在一些实施例中，第一半导体结构包括处于所述多个第一NAND存储串和第一键合层之间的具有多个第一导电路由的第一互连层。在一些实施例中，第二半导体结构包括处于所述多个第二NAND存储串和第二键合层之间的具有多个第二导电路由的第二互连层。所述第一BL可以导电连接至键合区并且通过所述第一导电路由而路由至键合区，并且所述第二BL可以导电连接至键合区并且通过所述第二导电路由而路由至所述键合区，所述键合区在横向上离开所述第一BL和所述第二BL。
在一些实施例中，所述多个第一BL和所述多个第二BL按照错开的方式垂直布置，第一BL中的每者通过第一过孔结构和第一导电路由导电连接至相应的第一位线键合触点，并且第二BL中的每者通过第二过孔结构和第二导电路由导电连接至相应的第二位线键合触点。
在一些实施例中，第三半导体结构包括上键合层、下键合层以及处于上键合层和下键合层之间的外围电路。上键合层可以包括导电连接至第二位线键合触点的多个上键合触点。下键合层可以包括导电连接至第一位线键合触点的多个下键合触点。
在一些实施例中，第二半导体结构包括处于所述第二NAND存储串上方并且与所述第二NAND存储串接触的半导体层以及处于所述半导体层上方的焊盘引出互连层，第一半导体结构包括处于所述第一NAND存储串之下并且与所述第一NAND存储串接触的衬底，并且第三半导体结构包括：(i)处于上键合层和外围电路之间的第三互连层；(ii)处于第三互连层之下并且与第三互连层接触的外围电路；以及(iii)处于外围电路和下键合层之间并且与外围电路和下键合层接触的第二半导体层。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围中的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围中。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据下方权利要求书及其等同物来进行限定。

Claims (48)

1.一种三维(3D)存储器件，包括：
第一半导体结构，包括：
多个第一NAND存储串；
多个第一位线(BL)，所述第一BL中的至少一个导电连接至所述第一NAND存储串中的相应的一个；以及
包括分别导电连接至所述多个第一BL的多个第一位线键合触点的第一键合层；
第二半导体结构，包括：
多个第二NAND存储串；
多个第二BL，所述第二BL中的至少一个导电连接至所述第二NAND存储串中的相应的一个；以及
包括分别导电连接至所述多个第二BL的多个第二位线键合触点的第二键合层；以及
处于所述第一键合层和所述第二键合层之间的键合界面，其中，所述第一位线键合触点在所述键合界面处与所述第二位线键合触点发生接触，使得所述第一NAND存储串中的至少一个分别导电连接至所述第二NAND存储串中的至少一个。
2.根据权利要求1所述的3D存储器件，其中：
所述第一半导体结构包括：
处于所述键合界面处的所述第一键合层，以及
处于所述第一键合层之下并且导电连接至所述第一键合层的所述第一BL；并且
所述第二半导体结构包括：
处于所述键合界面处的所述第二键合层，以及
处于所述第二键合层上方的所述第二BL。
3.根据权利要求2所述的3D存储器件，其中：
所述第一半导体结构还包括：
处于所述第一键合层之下的第一存储堆叠层，以及
垂直地延伸穿过所述第一存储堆叠层的所述多个第一NAND存储串；并且
所述第二半导体结构还包括：
处于所述第二BL上方的第二存储堆叠层，以及
垂直地延伸穿过所述第二存储堆叠层的所述多个第二NAND存储串。
4.根据权利要求2或3所述的3D存储器件，其中，所述多个第一BL和所述多个第二BL被路由并且在在横向上离开所述第一BL和所述第二BL的键合区处导电连接。
5.根据权利要求4所述的3D存储器件，其中：
所述第一半导体结构包括处于所述第一存储堆叠层和所述第一键合层之间的包括多个第一导电路由的第一互连层；
所述第二半导体结构包括处于所述第二存储堆叠层和所述第二键合层之间的包括多个第二导电路由的第二互连层；并且
所述第一BL导电连接至所述键合区并且通过所述第一导电路由而路由至所述键合区，并且所述第二BL导电连接至所述键合区并且通过所述第二导电路由而路由至所述键合区。
6.根据权利要求5所述的3D存储器件，其中：
所述多个第一BL和所述多个第二BL按照错开的方式垂直布置；
所述第一BL中的每者通过第一过孔结构和所述第一导电路由导电连接至相应的第一位线键合触点；并且
所述第二BL中的每者通过第二过孔结构和所述第二导电路由导电连接至相应的第二位线键合触点。
7.根据权利要求6所述的3D存储器件，还包括：
处于所述第二半导体结构上方的第三半导体结构，所述第三半导体结构包括所述第一NAND存储串和所述第二NAND存储串的外围电路；以及
处于所述第二半导体结构和所述第三半导体结构的第三键合层之间的第二键合界面。
8.根据权利要求7所述的3D存储器件，其中：
所述第二半导体结构包括处于所述第二NAND存储串上方并且与所述第二NAND存储串接触的半导体层；
所述第一半导体结构包括处于所述第一NAND存储串之下并且与所述第一NAND存储串接触的衬底；并且
所述第三半导体结构包括：
处于所述第三键合层和所述外围电路之间的第三互连层，
处于所述第三互连层上方并且与所述第三互连层接触的所述外围电路，
处于所述外围电路上方并且与所述外围电路接触的第二半导体层，以及
处于所述第二半导体层上方的焊盘引出互连层。
9.根据权利要求8所述的3D存储器件，还包括：
处于所述第一半导体结构之下的第三半导体结构，所述第三半导体结构包括所述第一存储堆叠层和所述第二存储堆叠层的外围电路；以及
处于所述第一半导体结构和所述第三半导体结构的第三键合层之间的第二键合界面。
10.根据权利要求9所述的3D存储器件，其中：
所述第二半导体结构包括：
处于所述第二NAND存储串上方并且与所述第二NAND存储串接触的半导体层，以及
处于所述半导体层上方并且导电连接至所述外围电路的焊盘引出互连层；
所述第一半导体结构包括：
处于所述第一NAND存储串之下并且与所述第一NAND存储串接触的第二半导体层；并且
所述第三半导体结构包括：
处于所述第三键合层之下并且与所述第三键合层接触的第三互连层，
处于所述第三互连层之下并且与所述第三互连层接触的所述外围电路，以及
处于所述外围电路之下并且与所述外围电路接触的衬底。
11.根据权利要求8或10所述的3D存储器件，还包括多个过孔结构，所述多个过孔结构从所述焊盘引出互连层垂直地延伸到所述第三互连层中以导电连接至所述外围电路。
12.根据权利要求6所述的3D存储器件，其中，所述外围电路导电连接至所述第三键合层，所述第三键合层导电连接至所述第一NAND存储串和所述第二NAND存储串。
13.根据权利要求7-12中的任何一项所述的3D存储器件，其中，所述第一存储堆叠层还包括多个第一导体层，并且所述第二存储堆叠层还包括多个第二导体层，所述第一导体层和所述第二导体层是非键合的并且单独导电连接至所述外围电路。
14.一种三维(3D)存储器件，包括：
包括多对键合的半导体结构的堆叠结构，其中，所述对中的每者包括：
第一半导体结构，其包括多个第一NAND存储串、导电连接至相应的第一NAND存储串的多个第一位线(BL)、以及包括分别导电连接至所述多个第一BL的多个第一位线键合触点的第一键合层；
第二半导体结构，其包括多个第二NAND存储串、导电连接至相应的第二NAND存储串的多个第二BL以及包括分别导电连接至所述多个第二BL的多个第二位线键合触点的第二键合层；
处于所述第一键合层和所述第二键合层之间的键合界面，其中，所述第一位线键合触点在所述键合界面处与所述第二位线键合触点发生接触，使得所述第一NAND存储串中的至少一个分别导电连接至所述第二NAND存储串中的至少一个，以及
键合并且导电连接至所述堆叠结构的第三半导体结构，其中，所述第三半导体结构包括至少一对键合的半导体结构的外围电路。
15.根据权利要求14所述的3D存储器件，其中：
所述第一半导体结构包括：
所述键合界面处的所述第一键合层，
处于所述第一键合层之下的所述第一BL；并且
所述第二半导体结构包括：
所述键合界面处的所述第二键合层，以及
处于所述第二键合层上方的所述第二BL。
16.根据权利要求15所述的3D存储器件，其中：
所述第一半导体结构还包括：
处于所述第一键合层之下的第一存储堆叠层，以及
垂直地延伸穿过所述第一存储堆叠层的所述多个第一NAND存储串；并且
所述第二半导体结构还包括：
处于所述第二BL上方的第二存储堆叠层，以及
垂直地延伸穿过所述第二存储堆叠层的所述多个第二NAND存储串。
17.根据权利要求14或16所述的3D存储器件，其中，所述多个第一BL和所述多个第二BL被路由并且在在横向上离开所述第一BL和所述第二BL的键合区处导电连接。
18.根据权利要求17所述的3D存储器件，其中：
所述第一半导体结构包括处于所述第一存储堆叠层和所述第一键合层之间的包括多个第一导电路由的第一互连层；
所述第二半导体结构包括处于所述第二存储堆叠层和所述第二键合层之间的包括多个第二导电路由的第二互连层；并且
所述第一BL导电连接至所述键合区并且通过所述第一导电路由而路由至所述键合区，并且所述第二BL导电连接至所述键合区并且通过所述第二导电路由而路由至所述键合区。
19.根据权利要求18所述的3D存储器件，其中：
所述多个第一BL和所述多个第二BL按照错开的方式垂直布置；
所述第一BL中的每者通过第一过孔结构和所述第一导电路由导电连接至相应的第一位线键合触点；并且
所述第二BL中的每者通过第二过孔结构和所述第二导电路由导电连接至相应的第二位线键合触点。
20.根据权利要求15-19中的任何一项所述的3D存储器件，其中：
所述堆叠结构包括：
处于顶部第二半导体结构中的所述第二NAND存储串上方并且与所述第二NAND存储串接触的半导体层，以及
处于底部第一半导体结构中的所述第一NAND存储串之下并且与所述第一NAND存储串接触的衬底；并且
所述第三半导体结构包括：
处于所述半导体层上方并且与所述半导体层接触的第三键合层，
处于所述第三键合层上方的所述外围电路，
处于所述外围电路上方的第二半导体层，以及
处于所述第二半导体层上方的焊盘引出互连层。
21.根据权利要求15-19中的任何一项所述的3D存储器件，其中：
所述堆叠结构包括：
处于顶部第二半导体结构中的所述第二NAND存储串上方并且与所述第二NAND存储串接触的半导体层，以及
处于所述半导体层上方并且与所述第二NAND存储串接触的焊盘引出互连层，
处于底部第一半导体结构中的所述第一NAND存储串之下并且与所述第一NAND存储串接触的第二半导体层；并且
所述第三半导体结构包括：
处于所述第二半导体层之下并且与所述第二半导体层接触的第三键合层，
处于所述第三键合层之下并且与所述第三键合层接触的所述外围电路，以及
处于所述外围电路之下的衬底。
22.根据权利要求15-21中的任何一项所述的3D存储器件，其中，所述第一存储堆叠层还包括多个第一导体层，并且所述第二存储堆叠层还包括多个第二导体层，所述第一导体层和所述第二导体层是非键合的并且单独导电连接至所述外围电路。
23.根据权利要求14-22中的任何一项所述的3D存储器件，其中，每一对半导体结构通过混合键合按照背对背的方式相互键合。
24.一种用于形成三维(3D)存储器件的方法，包括：
在第一衬底上形成多个第一NAND存储串以及包括导电连接至多个第一位线(BL)的多个第一位线键合触点的第一键合层，以形成第一半导体结构；
在第二衬底上形成多个第二NAND存储串以及包括导电连接至多个第二BL的多个第二位线键合触点的第二键合层，以形成第二半导体结构；以及
使所述第一半导体结构和所述第二半导体结构按照面对面的方式键合，使得(i)所述第一半导体结构被键合至所述第二半导体结构，并且(ii)所述第一BL通过键合界面处的键合的第一位线键合触点和第二位线键合触点与所述第二BL对准并且导电连接。
25.根据权利要求24所述的方法，其中：
形成所述第一半导体结构包括：
形成多个第一BL，
形成包括处于所述第一BL上方并且导电连接至所述第一BL的多个第一导电路由的第一互连层，以及
形成处于所述第一互连层上方并且导电连接至所述第一互连层的所述第一键合层；并且
形成所述第二半导体结构包括：
形成多个第二BL，
形成包括处于所述第二NAND存储串上方并且导电连接至所述第二NAND存储串的多个第二导电路由的第二互连层，以及
形成处于所述第二互连层上方并且导电连接至所述第二互连层的所述第二键合层。
26.根据权利要求25所述的方法，其中：
形成所述第一半导体结构还包括：
在所述第二衬底上方形成第一存储堆叠层，
形成垂直地延伸穿过所述第一存储堆叠层的多个第一NAND存储串，并且导电连接至所述第一NAND存储串；并且
形成所述第二半导体结构还包括：
在所述第二衬底上方形成第二存储堆叠层，以及
形成垂直地延伸穿过所述第二存储堆叠层的所述第二NAND存储串，并且导电连接至所述第二NAND存储串。
27.根据权利要求26所述的方法，其中：
形成所述第一键合层包括在所述第一键合层的键合区处形成多个第一位线键合触点，所述多个第一位线键合触点通过所述第一导电路由导电连接至所述多个第一BL；并且
形成所述第二键合层包括在所述第二键合层的键合区处形成多个第二位线键合触点，所述多个第二位线键合触点通过所述第二导电路由导电连接至所述多个第二BL，所述第一键合层和所述第二键合层的键合区在横向上离开所述第一BL和所述第二BL。
28.根据权利要求27所述的方法，还包括：
对所述第二衬底减薄，以形成半导体层；
使第三半导体结构键合至所述半导体层；
对所述第三半导体结构的第三衬底减薄，以形成第二半导体层；以及
形成处于所述第二半导体层上方的焊盘引出互连层。
29.根据权利要求27所述的方法，还包括：
对所述第一衬底减薄，以形成半导体层；
使第三半导体结构键合至所述半导体层；
对所述第二半导体结构的第二衬底减薄，以形成第二半导体层；以及
形成处于所述第二半导体层上方的焊盘引出互连层。
30.根据权利要求28或29所述的方法，其中：
形成所述第三半导体结构包括：
形成处于所述第三衬底上方的外围电路，
形成处于所述外围电路上方的第三互连层，以及
形成处于所述第三互连层上方的第三键合层；并且
使所述第三半导体结构键合至所述半导体层包括使所述第三键合层键合至所述半导体层。
31.根据权利要求24-30中的任何一项所述的方法，其中，所述第一半导体结构和所述第二半导体结构的键合包括混合键合。
32.一种用于形成三维(3D)存储器件的方法，包括交替地键合多个第一半导体结构和多个第二半导体结构，以形成包括多对键合的半导体结构的堆叠结构，至少一对键合的半导体结构的位线(BL)通过键合而导电连接，其中，形成所述多个键合的半导体结构包括：
使第二半导体结构与第一半导体按照面对面的方式键合，从而形成一对键合的半导体结构，所述第二半导体结构处于所述第一半导体结构上方；
使另一第一半导体结构与所述一对键合的半导体结构键合，所述另一第一半导体结构朝上；以及
使另一第二半导体结构与所述另一第一半导体结构按照面对面的方式键合，从而形成另一对键合的半导体结构，所述一对和所述另一对按照背对背的方式键合。
33.根据权利要求32所述的方法，其中：
形成所述第一半导体结构包括形成处于第一衬底上方的多个第一NAND存储串、导电连接至所述第一NAND存储串的多个第一位线(BL)、以及包括分别导电连接至所述第一BL的多个第一位线键合触点的第一键合层；并且
形成所述第二半导体结构包括形成处于第二衬底上方的多个第二NAND存储串、导电连接至所述第二NAND存储串的多个第二BL、以及包括分别导电连接至所述第二BL的多个第二位线键合触点的第二键合层。
34.根据权利要求33所述的方法，其中：
形成所述另一第一半导体结构包括形成处于另一第一衬底上方的多个另一第一NAND存储串、导电连接至所述另一第一NAND存储串的多个另一第一BL、以及包括分别导电连接至所述另一第一BL的多个另一第一位线键合触点的另一第一键合层；并且
形成所述另一第二半导体结构包括形成处于另一第二衬底上方的多个另一第二NAND存储串、导电连接至所述另一第二NAND存储串的多个另一第二BL、以及包括导电连接至所述第二BL的多个另一第二位线键合触点的另一第二键合层。
35.根据权利要求34所述的方法，其中：
使所述第一半导体结构和所述第二半导体结构按照面对面的方式键合包括使所述第一位线键合触点和所述第二位线键合触点在键合界面处对准并键合，使得(i)所述第一半导体结构被键合至所述第二半导体结构，并且(ii)所述第一BL通过键合的第一位线键合触点和第二位线键合触点导电连接至所述第二BL；并且
使所述另一第一半导体结构和所述另一第二半导体结构按照面对面的方式键合包括使所述另一第一位线键合触点和所述另一第二位线键合触点在另一键合界面处对准并键合，使得(i)所述另一第一半导体结构被键合至所述另一第二半导体结构，并且(ii)所述另一第一BL通过键合的另一第一位线键合触点和另一第二位线键合触点导电连接至所述另一第二BL。
36.根据权利要求34或35所述的方法，其中，形成所述第一半导体结构、所述第二半导体结构、所述另一第一半导体结构和所述另一第二半导体结构均包括形成包括处于相应的NAND存储串上方并且导电连接至相应的BL和相应的位线键合触点的多个第一导电路由的相应的互连层。
37.根据权利要求34或35所述的方法，还包括对所述第二半导体结构、所述另一第一半导体结构和所述另一第二半导体结构的衬底减薄，以形成相应的半导体层。
38.根据权利要求37所述的方法，还包括：
使第三半导体结构按照朝下的方式键合至所述第二半导体结构的所述半导体层；
对所述第三半导体结构的第三衬底减薄，以形成第二半导体层；以及
形成处于所述第二半导体层上方的焊盘引出互连层。
39.根据权利要求37所述的方法，还包括：
对所述第一衬底减薄，以形成相应的半导体层；
使第三半导体结构按照朝上的方式键合至所述第一半导体结构的所述半导体层；以及
形成处于所述另一第二半导体结构的所述半导体层上方的焊盘引出互连层。
40.根据权利要求38或39所述的方法，其中：
形成所述第三半导体结构包括：
形成处于所述第三衬底上方的外围电路，
形成处于所述外围电路上方的第三互连层，以及
形成处于所述第三互连层上方的第三键合层；并且
使所述第三半导体结构键合至所述半导体层包括使所述第三键合层键合至所述半导体层。
41.根据权利要求32-40中的任何一项所述的方法，其中，一对中的所述半导体结构之间的键合以及所述对之间的键合包括混合键合。
42.一种三维(3D)存储器件，包括：
第一半导体结构，包括：
多个第一NAND存储串；
多个第一位线(BL)，所述第一BL中的至少一个导电连接至所述第一NAND存储串中的相应的一个；以及
包括分别导电连接至所述多个第一BL的多个第一位线键合触点的第一键合层；
第二半导体结构，包括：
多个第二NAND存储串；
多个第二BL，所述第二BL中的至少一个导电连接至所述第二NAND存储串中的相应的一个；以及
包括分别导电连接至所述多个第二BL的多个第二位线键合触点的第二键合层；以及
处于所述第一键合层和所述第二键合层之间的第三半导体结构，所述第三半导体结构包括所述第一NAND存储串和所述第二NAND存储串中的至少一个的外围电路，所述第一NAND存储串中的至少一个通过所述第三半导体结构导电连接至所述第二NAND存储串中的至少一个并且导电连接至所述第三半导体结构。
43.根据权利要求42所述的3D存储器件，其中：
所述第一半导体结构包括：
处于所述第一存储堆叠层上方的所述第一BL，以及
处于所述第一存储堆叠层上方并且处于所述第三半导体结构之下的所述第一键合层；并且
所述第二半导体结构包括：
处于所述第二键合层上方的第二存储堆叠层，以及
垂直地延伸穿过所述第一存储堆叠层的所述多个第二NAND存储串。
44.根据权利要求43所述的3D存储器件，其中：
所述第一半导体结构还包括：
处于所述第一键合层之下的第一存储堆叠层，
垂直地延伸穿过所述第一存储堆叠层的所述多个第一NAND存储串；并且
所述第二半导体结构还包括：
处于所述第二键合层上方的第二存储堆叠层，以及
垂直地延伸穿过所述第二存储堆叠层的所述多个第二NAND存储串。
45.根据权利要求42-44中的任何一项所述的3D存储器件，其中：
所述第一半导体结构包括处于所述多个第一NAND存储串和所述第一键合层之间的包括多个第一导电路由的第一互连层；
所述第二半导体结构包括处于所述多个第二NAND存储串和所述第二键合层之间的包括多个第二导电路由的第二互连层；并且
所述第一BL导电连接至键合区并且通过所述第一导电路由而路由至所述键合区，并且所述第二BL导电连接至所述键合区并且通过所述第二导电路由而路由至所述键合区，所述键合区在横向上离开所述第一BL和所述第二BL。
46.根据权利要求45所述的3D存储器件，其中：
所述多个第一BL和所述多个第二BL按照错开的方式垂直布置；
所述第一BL中的每者通过第一过孔结构和所述第一导电路由导电连接至相应的第一位线键合触点；并且
所述第二BL中的每者通过第二过孔结构和所述第二导电路由导电连接至相应的第二位线键合触点。
47.根据权利要求44所述的3D存储器件，其中，所述第三半导体结构包括上键合层、下键合层以及处于所述上键合层和所述下键合层之间的所述外围电路，并且其中：
所述上键合层包括导电连接至所述第二位线键合触点的多个上键合触点，并且
所述下键合层包括导电连接至所述第一位线键合触点的多个下键合触点。
48.根据权利要求47所述的3D存储器件，其中：
所述第二半导体结构包括处于所述第二NAND存储串上方并且与所述第二NAND存储串接触的半导体层以及处于所述半导体层上方的焊盘引出互连层；
所述第一半导体结构包括处于所述第一NAND存储串之下并且与所述第一NAND存储串接触的衬底；并且
所述第三半导体结构包括：
处于所述上键合层和所述外围电路之间的第三互连层，
处于所述第三互连层之下并且与所述第三互连层接触的所述外围电路，以及
处于所述外围电路和所述下键合层之间并且与所述外围电路和所述下键合层接触的第二半导体层。
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