TW202029418A - 使用虛設接合接觸的混合接合 - Google Patents

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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80011—Chemical cleaning, e.g. etching, flux
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    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
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    • H01L2224/80009—Pre-treatment of the bonding area
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
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Abstract

一種半導體元件，包括互相接合的第一半導體結構和第二半導體結構。第一半導體結構包括第一互連層和第一接合層，其中第一互連層包括第一互連，第一接合層包括第一接合接觸，且各第一互連與相應的一第一接合接觸互相接觸。第二半導體結構包括第二互連層和第二接合層，其中第二互連層包括第二互連，第二接合層包括第二接合接觸，且至少一第二接合接觸與相應的一第二互連接觸，至少另一第二接合接觸與各該第二互連分隔開。半導體元件另包括位於第一接合層與第二接合層之間的一接合面，各第一接合接觸與相應的一第二接合接觸在該接合面接觸。

Description

使用虛設接合接觸的混合接合
本發明涉及一種包含接合結構的半導體元件及其製作方法，特別是一種包含虛設接合接觸的半導體元件及其製作方法。
隨著製程技術、電路設計、程式設計演算法和製造製程的進步，半導體元件例如記憶體元件的尺寸已逐漸微縮至更小的尺寸，以獲得更高的集密度。然而，隨著半導體元件的特徵尺寸越接近製程下限，習知平面半導體製程和製造技術變得具有挑戰性且成本昂貴。三維（three-dimensional, 3D）半導體元件架構即被提出以解決一些平面半導體元件中的密度限制，可應用在例如快閃記憶體元件的製作。
3D半導體元件是藉由堆疊半導體晶圓(或半導體基底)或晶粒並使用例如穿矽通孔（through silicon via, TSV）或銅-銅（Cu-Cu）連接來形成垂直方向上的電連接而形成，與傳統平面製程相比，3D半導體元件除了可縮小占用面積，還可降低功率損耗並且獲得改善的效能實現性能改進。在用來堆疊半導體基底的各種技術中，混合接合(hybrid bonding)技術由於可形成高密度的電連接結構，為目前業界關注並積極發展的項目。
本發明目的在於公開一種具有接合結構的半導體元件及其製作方法。
根據本發明一實施例公開的一種半導體元件，包括一第一半導體結構和一第二半導體結構。該第一半導體結構包括一第一互連層，該第一互連層包括複數個第一互連。該第一半導體結構另包含一第一接合層，該第一接合層包括複數個第一接合接觸。各該第一互連與相應之一該第一接合接觸接觸。該第二半導體結構包括一第二互連層，該第二互連層包括複數個第二互連。該第二半導體結構另包含一第二接合層，該第二接合層包括複數個第二接合接觸。至少一該第二接合接觸與相應之一該第二互連接觸，且至少另一該第二接合接觸與各該第二互連分隔開。該半導體元件另包含位於該第一接合層與該第二接合層之間的一接合面。各該第一接合接觸與一該第二接合接觸在該接合面接觸。
根據本發明另一實施例公開的一種接合結構，包括一接合面，一對功能接合接觸和一對虛設接合接觸。該對功能接合接觸在該接合面處互相接觸。該對功能接合接觸分別與該接合面的相對側上的一對互連接觸。該對虛設接合接觸在該接合面處互相接觸。該對虛設接合接觸與該接合面的一側上的互連接觸，並且與該接合面的另一側上的任何互連分隔開。
根據本發明又另一實施例公開的一種形成半導體元件的方法，包含在一第一基底上形成包括複數個第一互連的一第一互連層，並在該第一互連層上形成包括複數個第一接合接觸的一第一接合層，其中各該第一互連與相應的一該第一接合接觸接觸。在一第二基底上形成包括複數個第二互連的一第二互連層，並在該第二互連層上形成包括複數個第二接合接觸的一第二接合層，其中只少一該第二接合接觸與相應的一該第二互連接觸，且至少另一該第二接合接觸與各該第二互連分隔開。後續，以面對面的方式接合該第一基底和該第二基底，使得各該第一接合接觸與相應的一該第二接合接觸在一接合面上互相接觸。
接下來文中實施例的具體配置和佈置僅是為了便於說明本發明的目的，並非用來限制本發明。相關領域的技術人員應可理解，在不脫離本發明的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本發明還可以應用在其他應用中。
應注意到，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但是未必每個實施例都包括該特定的特徵、結構或特性。另外，這種短語也未必是指向相同的一實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地藉由上下文中的用法來理解文中使用的術語。例如，至少部分取決於上下文，本文所使用的術語「一個或多個」可以用於以單數意義描述任何特徵、結構或特性，或者也可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分取決於上下文，例如「一種」、「一個」、「該」或「所述」等術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語「基於」並不限於被理解為表達一組排他性的因素，而是可以允許未明確描述的其他因素存在，其同樣至少部分地取決於上下文。
應當容易理解的是，本發明中的「在……上」、「在……之上」和「在……上方」的含義應以最寬廣的方式來解釋，使得「在……上」並不限於指向「直接在某物上」，其也可包括其間具有中間特徵或層的「在某物上」的含義。並同理，「在……之上」或「在……上方」並不限於 「在某物之上」或「在某物上方」的含義，其也可包括其間沒有中間特徵或層的「直接位在某物之上」或「直接位在某物上方」的含義。
此外，為了便於描述，可以在本文使用例如「在……之下」、「在……下方」、「下」、「在……之上」、「上」等空間相對術語來描述如圖所示的一個器件或特徵與另一個（或多個）器件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋元件在使用或操作中的不同取向。該元件可以以其他方式定向（旋轉90度或在其他取向）並且同樣可以對應地解釋本文使用的空間相關描述詞。
如本文所使用的，術語「基底」是指在其上製作元件及/或設置後續材料層的材料。基底本身可以被圖案化。設置在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括各種半導體材料，例如矽，鍺、砷化鎵、磷化銦等。可替換地，基底可以由非導電材料形成，例如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在整個下方或上方結構上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質之連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間的區域或在連續結構的頂表面和底表面處的任何一對水平平面之間的區域。層可以水平、垂直及/或沿著錐形表面延伸。基底可以是層，基底中可包括一層或多層，及/或可以在其上、上方及/或其下具有一層或多層。文中術語 「一層」可以包括一個或多個層。例如，互連層可以包括一個或多個導體和接觸層（其中形成有互連線及/或通孔接觸）以及一個或多個介電層。
如文中所使用的，術語「標稱/標稱地」是指在產品或製程的設計時間期間設定的部件或​​製程操作的特性或參數的期望值或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起。如本文所使用的，術語「大約」或「約」或「大致上」表示可基於與主題半導體元件相關的特定技術節點而變化的給定量的值。基於特定的技術節點，術語「約」或「約」或「大致上」可以表示給定量的值，該給定量例如在該值的10-30％內變化（例如，值的±10％、±20％或±30％）。
如本文所使用的，術語「3D記憶體元件」是指在水平取向的基底上具有垂直取向的記憶單元電晶體串（在本文中稱為「記憶體串」，例如NAND記憶體串）的半導體元件，使得記憶體串相對於基底在垂直方向上延伸。如本文所使用的，術語「垂直/垂直地」表示標稱地垂直於基底的水平表面。
在高密度、低特徵尺寸，例如小於0.5微米(μm），的混合接合製程中，爲了增加接合産量，位於接合面的相對兩側的接合接觸通常各是由雙鑲嵌製程形成，各雙鑲嵌製程涉及兩次圖案化製程，例如各涉及兩次微影製程）。爲了降低使用四個圖案化製程的高成本，已經提出了僅涉及三個或甚至兩次圖案化製程的製造製程來製造接合接觸。然而，已知的製程不能在接合面處形成虛設接合接觸，以在接合面處提供所需的金屬和介電材料分布的均勻性，因而降低了接合産量和接合強度。例如，金屬局部密度的變化可能導致在隨後的化學機械研磨（chemical mechanical polishing, CMP）製程期間腐蝕控制和凹陷控制的不均勻性。而且，缺少虛設接合接觸可能導致大面積的金屬-介電材料接合和介電材料-介電材料接合區域，其具有比金屬-金屬接合區域更低的接合強度。
有鑑於上述不足，本發明提供了一種半導體元件的接合結構及其製作方法，其為包含虛設接合接觸的混合接合，可提高接合産量和接合強度。在一些實施例中，位於接合面的至少一側上的虛設接合接觸和功能接合接觸可以同時藉由單次圖案化製程形成，因而降低了製程成本。在一些實施例中，可以藉由在接合接觸下層(互連層)的互連的設計設置虛設接合接觸來控制接合接觸的局部密度，以增加接合産量和強度。在一些實施例中，在接合面的每一側上的虛設接合接觸和功能接合接觸是在單次圖案化製程中形成，進而可降低混合接合製程的成本。在一些實施例中，可以在互連層中設置虛設互連，以便能夠在單次圖案化製程中在其上設置額外的虛設接合接觸，而不會影響接合的元件中的電連接。
第1圖繪示了根據本發明一些實施例的包含接合結構的半導體元件100的剖面示意圖。半導體元件100例如是非單片式3D記憶元件。應當理解，半導體元件100並不限於3D記憶元件，可以包括任何適合採用本發明提供之接合結構的半導體元件，其可以使用虛設接合接觸來改善接合面性質。應當理解，本發明並不限於應用在3D架構的半導體元件，也可應用在包括2D、2.5D或3D架構的任何其它適當的半導體元件，例如邏輯元件、揮發性記憶體，例如動態隨機存取記憶體（dynamic random access mamory, DRAM）和靜態隨機存取記憶體（static random access memory, SRAM），以及非揮發性記憶體(non-volatile memory, NVM)，例如快閃記憶體(flash msmory)。
半導體元件100表示​​非單片式3D記憶元件的示例。術語「非單片式」意味著半導體元件100的部件（例如外圍元件和記憶體陣列元件）可以分別形成在不同的基底上，然後進行接合製程以形成包含接合結構的半導體元件。半導體元件100可以包括基底102，其可以包括矽（例如單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣上覆矽（SOI）或任何其它合適的材料。
值得注意的是，第1圖中繪示的x方向和y方向是為了進一步說明包含基底102之半導體元件100中的部件的空間關係。例如，基底102包括在x方向（即第1圖的水平方向）上水平延伸的兩個水平表面（例如頂表面和底表面）。在本發明說明書中，當基底（例如基底102）在y方向（即第1圖的垂直方向）上是定位於半導體元件（例如半導體元件100）之最下方的平面中時，半導體元件之一部件在y方向上相對於基底（定義的位置可被稱為另一在y方向上相對於基底定義位置之部件（例如層或元件）之「上」、「上方」還是「下方」。接下來說明書中之各種實施例均是用上述描述空間關係的概念。
請繼續參考第1圖。半導體元件100可以包括兩個半導體結構，即在接合面158處以面對面方式互相接合的記憶體陣列元件晶片160和外圍元件晶片162。在一些實施例中，接合面158是藉由混合接合（也被稱爲「金屬/介電材料混合接合」）而形成在記憶體陣列元件晶片160與外圍元件晶片162之間。混合接合是一種直接接合技術，例如是一種不使用中間層（例如焊料或粘合劑）的表面接合技術，可以同時獲得金屬-金屬接合結構和介電材料-介電材料接合結構。在一些實施例中，接合面158是記憶體陣列元件晶片160與外圍元件晶片162相遇並接合的位置。在一些實施例中，接合面158可以是具有一定厚度的層，包括記憶體陣列元件晶片160的底表面和外圍元件晶片162的底表面。應當理解，儘管在第1圖中記憶體陣列元件晶片160設置在外圍元件晶片162上方，但在其他實施例中，它們的相對位置可以調換，例如可選擇將記憶體陣列元件晶片160設置在外圍元件晶片162下方。
根據本發明一實施例，外圍元件晶片162可以包括基底102上的外圍元件層103，其包括形成在基底102上的外圍元件，例如可包含複數個電晶體104。電晶體104可以形成在基底102「上」，其中每個電晶體104的整體或部分形成在基底102中（例如在基底102的頂表面下方）及/或直接在基底102上。基底102中還可形成有隔離區域(未示出)，例如淺溝槽隔離（STI），和摻雜區域(未示出)，例如電晶體104的源極區和汲極區。
在一些實施例中，根據設計需要，外圍元件層103的外圍元件可以包括用於改善半導體元件100性能的任何適當數量的模擬及/或混合信號外圍電路，例如可包含頁面緩衝器、解碼器（例如行解碼器和列解碼器）、讀出放大器、驅動器、電荷泵、電流或電壓基準或者電路的任何主動或被動元件（例如電晶體、二極管、電阻器或電容器）中的一個或多個。在一些實施例中，可使用互補金屬氧化物半導體（CMOS）製程在基底102上形成外圍元件層103的外圍元件。包含互補金屬氧化物半導體的外圍元件晶片162也可被稱為「CMOS晶片」。
外圍元件晶片162可以包括設置在外圍元件層103上方的互連層106（或稱爲「外圍互連層」），以提供外圍元件層103中的元件之間的電連接。外圍互連層106可以包括複數個互連108（在本文中也被稱爲「接觸」），包括水平互連線和垂直互連接觸(或稱為通孔接觸)。在本發明說明書中，術語「互連」可以廣泛地包括任何適當類型的電連接結構，例如中段製程（MEOL）互連和後段製程（BEOL）互連。如下面所詳細描述的，外圍互連層106中的互連108可以包括電連接到外圍元件的功能互連，並且可選擇性的另包括沒有電連接到外圍元件層103中的任何外圍元件的虛設互連。外圍互連層106可以包括一個或複數個層間介電（ILD）層（或稱爲金屬間介電材料（IMD）層）以及形成在該/該些層間介電層中的互連線和通孔接觸。換句話說，外圍互連層106可以在複數個ILD層中包括互連108。外圍互連層106中的互連108可以包括導電材料，包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合。外圍互連層106中的ILD層可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(low-k dielectric)介電材料或其任何組合。
如第1圖所示，外圍元件晶片162還可以包括在接合面158以及外圍互連層106之間的接合層111。接合層111可以包括複數個接合接觸112和用來電性隔離該些接合接觸112的介電材料113。接合接觸112可以包括功能接合接觸112-1，每個功能接合接觸112-1是用來傳輸外圍元件晶片162與記憶體陣列元件晶片160之間電信號的電連接的一部分。接合接觸112還可以包括虛設接合接觸112-2，每個虛設接合接觸112-2都未構成外圍元件晶片162與記憶體陣列元件晶片160之間電信號的任何電連接。如下面所詳細描述的，虛設接合接觸112-2可以增加接合面158處的接合接觸112的局部密度，以增加接合産量和接合強度。接合接觸112可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。接合層111的剩餘區域可以由介電材料113形成，介電材料113包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任何組合，但不限於此。參考下文所述實施例，接合層111中的接合接觸112和介電材料113可以用於混合接合。
根據本發明一些實施例，記憶體陣列元件晶片160是NAND快閃記憶體元件，其中記憶單元排列成NAND記憶體串114的陣列，每個記憶體串114是位在在外圍元件層103上方的記憶體陣列元件層120中，並且垂直延伸穿過記憶體陣列元件層120的複數對堆疊的由導體層116和介電材料層118構成的「導體/介電材料層對」。堆疊的導體/介電材料層對在本文中也被稱爲「記憶堆疊層」。記憶體陣列元件晶片160中的導體層116和介電材料層118可以在垂直方向上交替堆疊。
如第1圖所示，每個NAND記憶體串114可以包括半導體通道124和介電質層（也被稱爲儲存膜）。在一些實施例中，半導體通道124包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，儲存膜是複合層，包括穿隧層126、儲存層128（也被稱爲電荷捕獲/儲存層）和隔離層（未示出）。每個NAND記憶體串114可以是柱狀結構，例如是圓柱狀結構。根據一些實施例，由各記憶體串114的中心沿著徑向往外表面依次設置了半導體通道124、穿隧層126、儲存層128和隔離層。穿隧層126可以包括氧化矽、氮氧化矽或其任何組合，但不限於此。儲存層128可以包括氮化矽、氮氧化矽、矽或其任何組合，但不限於此。隔離層可以包括氧化矽、氮氧化矽、高介電常數（高k）介電材料或其任何組合，但不限於此。
在一些實施例中，NAND記憶體串114另包含複數個控制閘極，（每個控制閘極是一字元線的一部分。記憶堆疊層中的各導體層116可以用作每個NAND記憶體串114的記憶單元的控制閘極。每個NAND記憶體串114可以包括在其上端的源極選擇閘極和在其下端的汲極選擇閘極。在本發明說明書中，部件（例如NAND記憶體串114）的「上端」是在y方向上遠離基底102的端部，部件（例如NAND記憶體串114）的「下端」是在y方向上更靠近基底102的端部。
在一些實施例中，記憶體陣列元件晶片160另包含設置在NAND記憶體串114上方並與其接觸的半導體層130。記憶體陣列元件層120可以設置在半導體層130下方。在一些實施例中，半導體層130包括複數個半導體插塞132，彼此之間由隔離區電性隔離。在一些實施例中，每個半導體插塞132設置在一相應的NAND記憶體串114的上端，並且最為該NAND記憶體串114的汲極，因此可以被認爲是該NAND記憶體串114的一部分。半導體插塞132可以包括單晶矽。半導體插塞132可以是未摻雜的，或者其部分厚度及/或部分寬度是包含p型或n型摻雜的，或者其整體厚度或整體寬度是包含摻雜的。
在一些實施例中，記憶體陣列元件晶片160包括形成在一個或複數個ILD層中並與記憶體陣列元件層120中例如字元線（例如導體層116）和NAND記憶體串114的部件接觸的局部互連。局部互連可以包括字元線通孔接觸136、源極線通孔接觸138和位元線通孔接觸140。每個局部互連可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。字元線通孔接觸136可以垂直延伸穿過一個或複數個ILD層。每個字元線通孔接觸136可以與一相應的導體層116接觸，以能定址至半導體元件100的一相應字元線。每個源極線通孔接觸138可以與相應的NAND記憶體串114的源極接觸。位元線通孔接觸140可以垂直延伸穿過一個或複數個ILD層。各位元線通孔接觸140可以電連接到NAND記憶體串114之一相應的半導體插塞132（例如汲極），以能定址至相應的一NAND記憶體串114。
與外圍元件晶片162類似，記憶體陣列元件晶片160還可以包括用於電連接該些NAND記憶體串114的互連層。如第1圖所示，記憶體陣列元件晶片160可以包括記憶體陣列元件層120下方的互連層，例如陣列互連層142。陣列互連層142可以包括一個或複數個ILD層以及形成在該/該些ILD層中的複數個互連144，互連144可包含互連線和通孔接觸。如下面所詳細描述的，陣列互連層142中的互連144可以包括電連接到NAND記憶體串114的功能互連，並且可選擇性的另包括沒有電連接到記憶體陣列元件層120中的任何NAND記憶體串114的虛設互連。
如第1圖所示，記憶體陣列元件晶片160還可以包括位於在接合面158以及陣列互連層142之間的接合層147。接合層147可以包括複數個接合接觸148和用來電性隔離該些接合接觸148的介電材料149。接合接觸148可以包括功能接合接觸148-1，每個功能接合接觸148-1構成外圍元件晶片162與記憶體陣列元件晶片160之間電信號的電連接的一部分。接合接觸148還可以包括虛設接合接觸148-2，每個虛設接合接觸148-2都未構成外圍元件晶片162與記憶體陣列元件晶片160之間電信號的任何電連接。如下文所述，虛設接合接觸148-2可以用於增加接合面158處的接合接觸148的局部密度以增加接合産量和接合強度。接合接觸148可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。接合層147的剩餘區域可以用介電材料149形成，介電材料149包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任何組合。接合層147中的接合接觸148和介電材料149可以用於混合接合。
如第1圖所示，半導體元件100可包含另一互連層，例如可包含BEOL互連層150設置在記憶體陣列元件層120上方。BEOL互連層可以包括一個或複數個ILD層以及形成在該/該些ILD層中的互連線152和通孔接觸154。BEOL互連層150還可以包括位於半導體元件100的頂部的焊墊156和重分布層（未示出），用於引線接合及/或與內插物接合。BEOL互連層150和陣列互連層142可以形成在記憶體陣列元件層120的兩相對側上。在一些實施例中，BEOL互連層150中的互連線152、通孔接觸154和焊墊156可做為半導體元件100與外部電路之間的電連接。
如第1圖所示，接合面158位於外圍元件晶片162的接合層111與記憶體陣列元件晶片160的接合層147之間。根據一些實施例，接合接觸112在接合面158處與接合接觸148接觸，介電材料113與介電材料149接觸。在一些實施例中，一對功能接合接觸112-1和148-1在接合面158處互相接觸，且該對功能接合接觸112-1和148-1分別與位於接合面158相對側上的一對互連108和144接觸。在一些實施例中，一對虛設接合接觸112-2和148-2也在接合面158處互相接觸，用於改善針對混合接合的接合面158處的金屬密度和均勻性。該對的虛設接合接觸112-2和148-2在接合面158的至少一側上與功能互連（例如在外圍互連層106及/或陣列互連層142中的功能互連）分隔開，以避免在記憶體陣列元件晶片160與外圍元件晶片162之間形成電連接。在一些實施例中，外圍互連層106和陣列互連層142包括沒有電連接到NAND記憶體串114和電晶體104的一對虛設互連(例如圖3之虛設互連314和328)，且該對虛設接合接觸112-2和148-2可以分別與接合面158的相對側上的這對虛設互連接觸，因此不會在記憶體陣列元件晶片160與外圍元件晶片162之間形成電連接。在一些實施例中，一對介電材料113和149也在接合面158處互相接觸。
第2A圖和2B繪示了根據本發明一些實施例中包括虛設接合接觸之半導體元件的接合結構的剖面示意圖。其中，第2A圖繪示了根據一些實施例的包括第一半導體結構202和第二半導體結構204的接合結構200。如第2A圖所示，接合結構200中的第一半導體結構202設置在第二半導體結構204的下方。第一半導體結構202包括基底206，例如矽基底，以及位在基底206上方的第一元件層208。如前文第1圖之說明，第一半導體結構202可以是包含外圍元件的外圍元件晶片，或是包含NAND記憶體串的記憶體陣列元件晶片。類似的，第二半導體結構204可以包括第二元件層222。在一些實施例中，如前文第1圖之說明，第二半導體結構204可以是包含NAND記憶體串的記憶體陣列元件晶片，或者是包含外圍元件的外圍元件晶片。如第2A圖所示，接合結構200還可以包括位在第一半導體結構202與第二半導體結構204之間的接合面203。應當理解，接合結構200可以適用於2D、2.5D或3D架構的任何其它適當的半導體元件，例如邏輯元件、揮發性記憶體元件，例如動態隨機存取記憶體（DRAM）和靜態隨機存取記憶體（SRAM），以及非揮發性記憶體元件，例如快閃記憶體。
請繼續參考第2A圖。第一半導體結構202還可以包括在第一元件層208上方的第一互連層210。根據一些實施例，第一互連層210可包括一個或複數個ILD層以及形成在該/該些ILD層中的互連212和214。互連212和214可以是具有不同功能的不同類型互聯，例如，在一些實施例中，每個互連212是功能MEOL或BEOL互連（例如是互連線或通孔接觸），其電連接至第一半導體結構202的第一元件層208和第二半導體結構204的第二元件層222，以在第一半導體結構202與第二半導體結構204之間形成跨接合面203的電連接，用來傳輸第一半導體結構202與第二半導體結構204之間的電信號。在一些實施例中，互連214可以是功能MEOL或BEOL互連（例如互連線或通孔接觸），其電連接到第一半導體結構202的第一元件層208但不電連接到第二半導體結構204的第二元件層222，因此互連214僅可以傳輸第一半導體結構202內部的電信號，並無法跨接合面203傳輸第一半導體結構202與第二半導體結構204之間的電信號。應可理解，在另一些實施例中，也可選擇使互連214沒有電連接到第一半導體結構202的第一元件層208，作為虛設互連。第一互連層210中的互連212和214可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。第一互連層210中的ILD層可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任何組合。
第一半導體結構202還可以包括在第一互連層210上方的第一接合層216。根據一些實施例，第一接合層216包括一個ILD層以及形成在該ILD層中的接合接觸218和220。爲了降低製造成本，接合接觸218和220可以是通過單次圖案化製程，例如是通過僅涉及一次微影製程的圖案化製程來形成在該ILD層中。根據本發明一實施例，各接合接觸218或220可具有標稱相同的臨界尺寸，例如具有標稱相同的通孔接觸直徑。在一些實施例中，各接合接觸218或220可具有單鑲嵌結構，而非雙鑲嵌結構。根據本發明一實施例，接合接觸218和220可以是不同類型的接合接觸，取決於其各自是否是構成傳輸第一半導體結構202與第二半導體結構204之間的電信號的電連接。在一些實施例中，接合接觸218是功能接合接觸，其用來構成第一半導體結構202與第二半導體結構204的電信號之間跨接合面203的電連接。在一些實施例中，接合接觸220是虛設接合接觸，並未構成第一半導體結構202與第二半導體結構204之間的電信號跨接合面203的電連接。第一接合層216中的接合接觸218和220可以包括導電材料，包括但不限於W、Co、Cu、Al或其任何組合。在一些實施例中，接合接觸218和220由Cu形成，用於混合接合。
如前文所述，接合結構200的接合接觸的密度可以影響混合接合的品質。本發明特徵在於，除了設置用來提供電信號傳輸的接合接觸218，還在第一接合層216中設置了虛設接合接觸220以增加接合接觸的密度，可達到提高混合接合的産量和接合強度的目的。在一些實施例中，爲了最大化第一接合層216中的接合接觸密度，各互連212和各互連214較佳與相應的接合接觸218或220接觸。例如，第一互連層210中的互連212和214以及第一接合層216中的接合接觸218和220具有一對一的對應關係，即第一接合層216中的接合接觸218和220的數量與第一互連層210中的互連212和214的數量相同。在一些實施例中，可以利用互連212或214作為製作相應的接合接觸218或220的製程中的蝕刻停止層。根據一些實施例，在沒有下方的互連212和214的區域中，由於缺少互連212和214作為蝕刻停止層，因此也不會設置接合接觸218或220（並且藉由單次圖案化製程形成第一接合層216中的所有接合接觸218和220）。
第一接合層216還可以包括位在接合接觸218與220之間並用來電性隔離接合接觸218和220的介電材料221。介電材料221可以是由介電材料構成，包括但不限於氧化矽、氮化矽、氮氧化矽、低-k介電材料或其任何組合。在一些實施例中，介電材料221是由氧化矽形成，用於混合接合。
請繼續參考第2A圖。位在接合面203的相對側上的第二半導體結構204還可以包括在第二元件層222下方的第二互連層224。根據一些實施例，第二互連層224包括一個或複數個ILD層以及形成在該/該些ILD層中的互連226和228。互連226和228可以是具有不同功能的不同類型互聯。在一些實施例中，各互連226是功能MEOL或BEOL互連（例如是互連線或通孔接觸），其電連接至第一半導體結構202的第一元件層208和第二半導體結構204的第二元件層222，以在第一半導體結構202與第二半導體結構204之間形成跨接合面203的電連接，用來傳輸第一半導體結構202與第二半導體結構204之間的電信號。在一些實施例中，互連228可以是功能MEOL或BEOL互連（例如互連線或通孔接觸），其電連接到第二半導體結構204的第二元件層222但不電連接到第一半導體結構202的第一元件層208，因此互連228僅可以傳輸第二半導體結構204內部的電信號，並無法跨接合面203傳輸第一半導體結構202與第二半導體結構204之間的電信號。應可理解，在另一些實施例中，也可選擇使互連228沒有電連接到第二半導體結構204的第二元件層222，作為虛設互連。第二互連層224中的互連226和228可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。第二互連層224中的ILD層可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任何組合。
第二半導體結構204還可以包括在第二互連層224下方的第二接合層230。根據一些實施例，第二接合層230包括兩個ILD層以及形成在該兩ILD層中的接合接觸232、234和236。與第一接合層216不同，第二接合層230可以藉由兩次圖案化製程（例如兩次微影製程）形成。根據本發明一實施例，第二接合層230中的接合接觸232、234和236可以包含不同結構，例如，接合接觸232可以具有雙鑲嵌結構，而接合接觸234和236可以具有單鑲嵌結構。藉由兩次圖案化製程，接合接觸232可以包括在其中一個ILD層中形成具有第一臨界尺寸的第一部分232-1和在另一個ILD層中形成具有不同於第一臨界尺寸的第二臨界尺寸的第二部分232-2。如第2A圖所示，接合接觸232的第一部分232-1可以與第二互連層224中的相應的互連226接觸，而且接合接觸232的第二部分232-2可以與位在接合面203相對側的相應的接合接觸218接觸。因此，接合接觸232可以與第二互連層224中的相應互連226接觸。不同於接合接觸232，接合接觸234和236均不包括與第二互連層224中任何互連接觸的第一部分，使接合接觸234和236與第二互連層224中的任何互連226或228分隔開。
第二接合層230中的接合接觸232、234和236可根據各自是否提供第一半導體結構202與第二半導體結構204之間的電信號的傳輸而分成不同類型。在一些實施例中，每個接合接觸232是功能接合接觸，其用來構成第一半導體結構202與第二半導體結構204的電信號之間跨接合面203的電連接。在一些實施例中，接合接觸234或236是虛設接合接觸，並未構成第一半導體結構202與第二半導體結構204之間的電信號跨接合面203的電連接。第二接合層230中的接合接觸232、234和236可以包括導電材料，包括但不限於W、Co、Cu、Al或其任何組合。在一些實施例中，接合接觸232、234和236由Cu形成，用於混合接合。
如前文所述，接合結構200的接合接觸的密度可以影響混合接合的品質。除了用來提供電信號傳輸的接合接觸232之外，本發明藉由在第二接合層230中設置虛設接合接觸234（其可以在接合面203處與相應的虛設接合接觸220形成高強度Cu-Cu熔接接合）來增加接合接觸的密度，達到提高混合接合的産量和接合強度的目的。在一些情況下，第二接合層230中的虛設接合接觸236可以在接合面203的相對側上與介電材料221接觸，形成Cu-SiO2 接合。也就是說，與虛設接合接觸236對應的第一接合層216的區域中並未設有與接合接觸236相應的虛設接合接觸。根據一些實施例，第一接合層216中的每個接合接觸218或220跨接合面203與第二接合層230中的相應接合接觸232或234接觸，而第二接合層230中的一個或複數個接合接觸（例如虛設接合接觸236）不與第一接合層216中的任何接合接觸互相接觸。也就是說，在一些實施例中，第二接合層230中的接合接觸232、234和236的數量可大於第一接合層216中的接合接觸218和220的數量。
第二接合層230還可以包括位在接合接觸232、234和236之間並且用來電性隔離接合接觸232、234和236的介電材料237。介電材料237可以是由介電材料構成，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任何組合。在一些實施例中，介電材料237由氧化矽形成，用於混合接合。
如第2A圖所示，在接合結構200中，一對功能接合接觸218和232可以在接合面203處互相接觸，並且還分別與接合面203的相對側上的一對互連212和226接觸，以電連接這對互連212和226。因此，藉由這對功能接合接觸218和232，可以在這對互連212和226之間形成電連接。根據一些實施例，這對功能接合接觸218和232也在接合面203處形成高強度Cu-Cu熔接接合。另一方面，在一些實施例中。一對虛設接合接觸220和234也在接合面203處互相接觸，以在接合面203處形成高強度Cu-Cu熔接接合。根據一些實施例，這對虛設接合接觸220和234與接合面203的一側上的互連214（藉由虛設接合接觸220）接觸，但與接合面203的相對側上的任何互連226或228分隔開，因此不會形成第一半導體結構202與第二半導體結構204的電信號的跨接合面203的電連接。在一些實施例中，至少一個虛設接合接觸236在接合面203處與任何接合接觸218或220分隔開，因此一對虛設接合接觸236和介電材料221在接合面203處形成Cu-SiO2 接合。在一些實施例中，第一接合層216和第二接合層230的剩餘區域（例如介電材料221和介電材料237）在接合面203處形成SiO2 -SiO2 共價接合。
第2B圖繪示了根據本發明一實施例的接合結構201，與第2A圖之接合結構200不同處在於除了基底206之外的各層是沿著接合面203傳直翻轉，其他材料與結構均類似於第2A圖所示的接合結構200。換言之，接合結構200（除基底206之外）的第一半導體結構202和第二半導體結構204交換了垂直位置，即獲得接合結構201。第2B圖是用來說明，無論是將虛設接合接觸設置到接合結構200或接合結構201中，其都可以在接合面203處增加接合接觸密度（在一些實施例中，Cu-Cu熔接接合），以實現更好的接合性能。虛設接合接觸的設計和設置可以使在形成虛設接合接觸中總圖案化製程減少，因而降低製造成本。例如，在接合面203的一側，接合接觸可以是藉由單次圖案化製程形成的所有單鑲嵌結構的接觸。
第3圖繪示了根據本發明一些實施例中包括虛設接合接觸和虛設互連之半導體元件的接合結構300的剖面示意圖。不同於前文第2A圖和第2B圖所示接合結構200和201僅在接合面的一側上的接合接觸是藉由單次圖案化製程形成的具有單鑲嵌結構的接觸，第3圖所示接合結構300在第一半導體結構302與第二半導體結構304之間的接合面303的兩側上的接合接觸均是藉由單次圖案化製程形成的具有單鑲嵌結構的接觸。本實施例藉由進一步減少用於形成接合接觸的圖案化製程的數量，可以進一步降低製造成本。
如第3圖所示，根據一些實施例，接合結構300包含第一半導體結構302以及位於第一半導體結構302上方的第二半導體結構304，其中第一半導體結構302可包括基底306，例如矽基底，以及位在基底306上方的第一元件層308。如前文第1圖之說明，第一半導體結構302可以是包含外圍元件的外圍元件晶片，或者是包含NAND記憶體串的記憶體陣列元件晶片。類似的，第二半導體結構304可以包括第二元件層322。在一些實施例中，如前文第1圖之說明，第二半導體結構304可以是包含NAND記憶體串的記憶體陣列元件晶片，或者是包含外圍元件的外圍元件晶片。
第一半導體結構302還可以包括在第一元件層308上方的第一互連層310。根據一些實施例，第一互連層310可以包含一個或複數個ILD層以及形成在該/該些ILD層中的互連312和314。互連312和314可以是具有不同功能的不同類型互聯。例如，在一些實施例中，每個互連312是功能MEOL或BEOL互連（例如，互連線或通孔接觸），其電連接至第一半導體結構302的第一元件層308和第二半導體結構304的第二元件層322，以在第一半導體結構302與第二半導體結構304之間形成跨接合面302的電連接，用來傳輸第一半導體結構302與第二半導體結構304之間的電信號。在一些實施例中，各互連314並未與第一半導體結構302的第一元件層308（例如其中的外圍元件或NAND記憶體串）電連接的虛設互連。如下面所詳細描述的，可以將虛設互連314設置在第一互連層310中，以便允許在其上方例如第一接合層316中形成更多的虛設接合接觸320，藉此增加接合面303處的接合接觸密度。第一互連層310中的互連312和314可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。第一互連層310中的ILD層可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任何組合。
第一半導體結構302上方的第一接合層316可包括一個ILD層以及形成在該ILD層中的接合接觸318和320。爲了降低製造成本，可以在該ILD層中藉由單次圖案化製程（例如僅涉及一次微影製程）來形成第一接合層316。因此，在一些實施例中，各接合接觸318或320具有標稱相同的臨界尺寸（例如具有標稱相同的通孔接觸的直徑）。在一些實施例中，每個接合接觸318或320可以具有單鑲嵌結構，而非雙鑲嵌結構。根據本發明一實施例，接合接觸318和320可以是不同類型的接合接觸，取決於其各自是否構成傳輸第一半導體結構302與第二半導體結構304之間的電信號的電連接。在一些實施例中，接合接觸318是功能接合接觸，其與相應的功能互連312接觸，用來構成第一半導體結構202與第二半導體結構204的電信號之間跨接合面303的電連接。在一些實施例中，接合接觸320是虛設接合接觸，其與相應的虛設互連314接觸，由於虛設互連314並未電連接第一元件層308，因此接合接觸320也無法構成第一半導體結構202與第二半導體結構204的電信號之間跨接合面303的電連接。第一接合層316中的接合接觸318和320可以包括導電材料，包括但不限於W、Co、Cu、Al或其任何組合。在一些實施例中，接合接觸318和320由Cu形成，用於混合接合。
如前文所述，接合結構300的接合接觸的密度可以影響混合接合的品質。除了用來提供電信號傳輸的接合接觸318之外，本發明藉由在第一互連層310中設置虛設互連314以及在第一接合層316中設置相應的虛設接合接觸320以增加接合接觸的密度，達到提高混合接合的産量和接合強度。在一些實施例中，爲了最大化第一接合層316中的接合接觸密度，各互連312和314是與接合接觸318和320中的相應一個接觸。例如，第一互連層310中的互連312和314以及第一接合層316中的接合接觸318和320具有一對一的對應關係，即第一接合層316中的接合接觸318和320的數量與第一互連層310中的互連312和314的數量相同。在一些實施例中，可以利用互連312或314作為形成相應的接合接觸318或320的製程中的蝕刻停止層。根據一些實施例，在沒有下方的互連312和314的區域中，由於缺少互連312和314作為蝕刻停止層，因此也不會設置接合接觸318或320（並且藉由單次圖案化製程形成第一接合層316中的所有接合接觸318和320）。
第一接合層316還可以包括位在接合接觸318與320之間並且用來電性隔離接合接觸318和320的介電材料321。第一接合層316中的介電材料321可以是由介電材料構成，包括但不限於氧化矽、氮化矽、氮氧化矽、低-k介電材料或其任何組合。在一些實施例中，介電材料321由氧化矽形成，用於混合接合。
請繼續參考第3圖。接合結構300之位在接合面303的相對側上的第二半導體結構304還可以包括在第二元件層322下方的第二互連層324。根據一些實施例，第二互連層324可包括一個或複數個ILD層以及形成在該/該些ILD層中的互連326和328。互連326和328可以是具有不同功能的不同類型互聯。在一些實施例中，各互連326是功能MEOL或BEOL互連（例如是互連線或通孔接觸），其電連接至第一半導體結構302的第一元件層308和第二半導體結構304的第二元件層322，以在第一半導體結構202與第二半導體結構204之間形成跨接合面303的電連接，用來傳輸第一半導體結構302與第二半導體結構304之間的電信號。在一些實施例中，每個互連328是沒有與第二半導體結構304的第二元件層322（以及例如其中的外圍元件或NAND記憶體串）電連接的虛設互連。如下面所詳細描述的，可以將虛設互連328設置到第二互連層324中，以便允許在其下方的第二接合層330中形成更多的虛設接合接觸334，藉此進一步增加接合面303處的接合接觸密度。第二互連層324中的互連326和328可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。第二互連層324中的ILD層可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任何組合。
第3圖所示之第二半導體結構304的第二接合層330與第2A圖和第2B圖所示具有兩個ILD層的第二接合層230不同處在於，第3圖之第二接合層330包括一個ILD層，接合接觸332和334形成在該ILD層中，而且是通過單次圖案化製程（例如僅涉及一次微影製程）來形成在第二接合層330的該ILD層中，以降低製造成本。因此，接合接觸332或334與位於接合面303相對側的第一接合層316內的接合接觸318和320一樣，會具有標稱相同的臨界尺寸（例如具有標稱相同的通孔接觸的直徑）。在一些實施例中，每個接合接觸332或334可以具有單鑲嵌，而非雙鑲嵌結構。接合接觸332和334可以是不同類型的接合接觸，取決於其各自是否構成傳輸第一半導體結構302與第二半導體結構304之間的電信號的電連接。在一些實施例中，接合接觸332是功能接合接觸，其與相應的功能互連326接觸，用來構成第一半導體結構302與第二半導體結構304的電信號之間跨接合面303的電連接，用來傳輸第一半導體結構302與第二半導體結構304之間的電信號。在一些實施例中，接合接觸334是虛設接合接觸，其與相應的虛設互連328接觸，並未構成第一半導體結構302與第二半導體結構304的電信號之間跨接合面303的電連接，不會傳輸第一半導體結構302與第二半導體結構304之間的電信號。第二接合層330中的接合接觸332和334可以包括導電材料，包括但不限於W、Co、Cu、Al或其任何組合。在一些實施例中，接合接觸332和334由Cu形成，用於混合接合。
如前文所述，接合結構300的接合接觸的密度可以影響混合接合的品質。除了用來提供電信號傳輸的接合接觸332之外，本發明由在第二互連層324中設置虛設互連328以及在第二接合層330中設置相應的虛設接合接觸334以增加接合接觸的密度，達到提高混合接合的産量和接合強度。在一些實施例中，爲了最大化第二接合層330中的接合接觸密度，各互連326和328是與接合接觸332和334中的相應一個接觸。例如，第二互連層324中的互連326和328以及第二接合層330中的接合接觸332和334具有一對一的對應關係，即第二接合層330中的接合接觸332和334的數量與第二互連層324中的互連326和328的數量相同。在一些實施例中，可利用互連326或328作為形成相應的接合接觸332或334的製程中的蝕刻停止層。根據一些實施例，在沒有下方的互連326和328的區域中，由於缺少互連326和328作為蝕刻停止層，因此也不會設置接合接觸332或334（並且藉由單次圖案化製程形成第二接合層330中的所有接合接觸332和334）。
第二接合層330還可以包括位在接合接觸332與334之間並且用來電性隔離接合接觸332和334的介電材料335。第二接合層330中的介電材料335可以是由介電材料構成，包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電材料或其任何組合。在一些實施例中，介電材料335由氧化矽形成，用於混合接合。
值得注意的是，不同於前文第2A圖和2B所示之第二接合層230（藉由兩次圖案化製程形成）的接合接觸的數量可以大於第一接合層216（藉由單次圖案化製程形成）的接合接觸的數量，本實施例中，如第3圖所示，第二接合層330（藉由單次圖案化製程形成）的接合接觸332和334的數量與第一接合層316（藉由單次圖案化製程形成）的接合接觸318和320的數量相同。第一接合層316中的各接合接觸318或320可以在接合面303處與第二接合層330中相應的接合接觸332或334接觸。換言之，根據一些實施例，接合面303的相對側上的接合接觸具有一對一的對應關係。因爲功能接合接觸318和332是成對的，虛設接合接觸320和334也是成對的，所以沒有接合接觸可以與介電材料321或335配對而形成例如Cu-SiO2 接合。藉此，本實施例可以在接合面303處進一步增加高強度Cu-Cu接合的數量，以提高接合性能。
請繼續參考第3圖，在接合結構300中，一對功能接合接觸318和332可以在接合面303處互相接觸，並且還分別與接合面303的相對側上的一對功能互連312和326接觸，以電連接這對功能互連312和326，形成這對功能互連312和326之間的電連接。根據一些實施例，這對功能接合接觸318和332也在接合面303處形成高強度Cu-Cu熔接接合。另一方面，在一些實施例中，一對虛設接合接觸320和334也在接合面303處互相接觸，以在接合面303處形成高強度Cu-Cu熔接接合。根據一些實施例，這對虛設接合接觸320和334在接合面303的相對側上與一對虛設互連314和328接觸。在一些實施例中，第一接合層316和第二接合層330的剩餘區域（例如，介電材料321和335）在接合面303處形成SiO2 - SiO2 共價接合。
本發明藉由在接合面303的兩側設置虛設互連314和328，可以增加虛設接合接觸320和332的設計彈性。在一些實施例中，爲了進一步提高混合接合産量和強度，接合面303的每一側上的接合接觸可在平面圖（未示出）中標稱上均勻地設置在接合面303處。在一些實施例中，藉由對應的設置成對的虛設互連和虛設接觸，可以根據接合結構300的各種設計，調整接合接觸的局部密度及/或全區域密度。
應當理解，接合結構200、201或300可以包括其它結構或與其它結構組合，例如元件層、互連層和基底，以形成具有2D、2.5D或3D架構的合適的半導體元件，例如邏輯元件、揮發性記憶體元件，例如動態隨機存取記憶體（DRAM）和靜態隨機存取記憶體（SRAM），以及非揮發性記憶體元件，例如快閃記憶體。
接下來的說明，請同時參考第4A圖、第4B圖、第5A圖、第5B圖、第5C圖、第6圖和第10圖。第4A圖和第4B圖繪示了根據本發明一些實施例中形成包括虛設接合接觸的第一半導體結構的方法的步驟剖面示意圖。第5A圖、第5B圖和第5C圖繪示了根據本發明一些實施例中形成包括虛設接合接觸的第二半導體結構的方法的步驟剖面示意圖。第6圖繪示了根據本發明一些實施例中接合第一半導體結構和第二半導體結構的方法的步驟剖面示意圖。第10圖是根據本發明一些實施例中形成包括虛設接合接觸的半導體元件的方法的步驟流程圖。第4A圖、第4B圖、第5A圖、第5B圖、第5C圖、第6圖和第10圖所示方法可用來形成如第2A圖和第2B圖所示的接合結構200或接合結構201。應當理解，本發明之步驟並不限於第10圖所示之步驟，也可以在第10圖所示之任何步驟之前、之後或之間新增其它步驟。另外，一些步驟可以是同時進行的，或者是根據第4A圖、第4B圖、第5A圖、第5B圖、第5C圖、第6圖和第10圖所示順序進行。
參考第10圖，根據本發明一實施例之形成包含接合結構的半導體元件的方法1000開始於步驟1002，包含在一第一基底上方形成包括複數個第一互連的第一互連層。第一基底可以是矽基底。在一些實施例中，在形成第一互連層之前，可在第一基底與第一互連層之間形成第一元件層。第一元件層可以包括NAND記憶體串或者是外圍元件。
如第4A圖所示，在基底402(例如矽基底)上方形成第一元件層404。在一些實施例中，第一元件層404是包括藉由複數個製程（包括但不限於微影、乾蝕刻製程、濕蝕刻製程、薄膜沉積、熱成長、離子植入、CMP和任何其它適當的製程）形成位在基底402上且包含複數個電晶體（未示出）的外圍元件層。
在一些實施例中，第一元件層404可以是包括複數個NAND記憶體串（未示出）的記憶體陣列元件層，其中每個NAND記憶體串是垂直延伸穿過形成在基底402上的記憶堆疊層（未示出）。爲了形成記憶堆疊層，可以藉由一次或複數次薄膜沉積製程，例如(包括但不限於)化學氣相沉積(CVD)、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合等製程，以在基底402上形成包括交替堆疊的犧牲層（例如氮化矽）和介電材料層（例如氧化矽）的介電材料堆疊層。然後可以藉由閘極替換製程（即用導體層替換介電材料堆疊層中的犧牲層）以在基底402上形成記憶堆疊層。在一些實施例中，用來形成NAND記憶體串的製程另包含形成垂直延伸穿過介電材料堆疊層的半導體通道，以在半導體通道與介電材料堆疊層之間形成儲存膜。儲存膜可包括但不限於，穿隧層、儲存層和隔離層的疊層。可以藉由一種或多種薄膜沉積製程（例如ALD、CVD、PVD或任何其它適合的製程或其組合）來形成半導體通道和儲存膜。
如第4A圖所示，接著在第一元件層404上方形成第一互連層406。第一互連層406可以包括互連408和410，其各可包括形成在一個或複數個ILD層中的互連線和通孔接觸，以用來電連接至第一元件層404中的元件。在一些實施例中，第一互連層406包括複數個ILD層，而互連408和410是藉由複數個製程形成在第一互連層406中。例如，互連408和410可以是藉由一種或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD、電化學沉積或其任何組合）沉積形成的導電材料構成。第一互連層406的ILD層可以是由一種或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD或其任何組合）沉積的形成的介電材料構成。
回到第10圖，接著進行步驟1004，在第一互連層上方形成包括複數個第一接合接觸的第一接合層，使得每個第一互連與第一接合接觸中的相應一個接觸。第一接合層可包含第一介電材料。在一些實施例中，第一接合層中的第一接合接觸是藉由單次的圖案化製程形成。在一些實施例中，第一接合接觸的數量與第一互連的數量相同。根據一些實施例，每個第一接合接觸具有標稱相同的臨界尺寸。
如第4B圖所示，可藉由薄膜沉積製程（包括但不限於CVD、PVD、ALD或其任何組合），在第一互連層406的頂表面上沉積一層介電材料411，然後在介電材料411中形成接合接觸414和416，以在第一互連層406和第一元件層404上方形成第一接合層412。可以藉由僅包含一次微影製程的單次圖案化製程來形成圖案化的接合接觸414和416。例如，在一些實施例中，藉由單次圖案化製程來圖案化覆蓋介電材料411的蝕刻遮罩（圖未示），例如是一光阻層及/或一硬遮罩層，以暴露出介電材料411預計形成互連408和410的區域。然後，可以使用乾蝕刻製程及/或濕蝕刻製程蝕刻移除顯露出來的第一接合層412以形成開口（例如通路孔及/或溝槽），直到顯露出下方作爲蝕刻停止層的互連408和410。後續，可進行一次或複數次薄膜沉積製程（包括但不限於CVD、PVD、ALD、電化學沉積、或其任何組合），依次在開口中沉積阻擋/粘附層和導體（例如金屬），以填充開口，再藉由CMP製程去除開口外多餘的導體以形成接合接觸414和416，並且平坦化第一接合層412的頂表面以利後續進行接合。
回到第10圖，接著進行步驟1006，在一第二基底上方形成包括複數個第二互連的第二互連層。第二基底可以是矽基底。在一些實施例中，在形成第二互連層之前，可以在第二基底與第二互連層之間形成第二元件層。第二元件層可以包括外圍元件或NAND記憶體串。
如第5A圖所示，在基底502(例如矽基底)上方形成第二元件層504。在一些實施例中，第二元件層504可以是包括複數個NAND記憶體串（未示出）的記憶體陣列元件層，每個NAND記憶體串垂直延伸穿過形成在基底502上的記憶堆疊層（未示出）。形成記憶體陣列元件層上的細節如前文所述，在此不再重複。在其他實施例中，第二元件層504可以是藉由複數個製程（包括但不限於微影、乾蝕刻製程、濕蝕刻製程、薄膜沉積、熱成長、植入、CMP和任何其它適當製程）形成在基底502上的包含複數個電晶體（未示出）的外圍元件層。
如第5A圖所示，接著在第二元件層504上方形成第二互連層506。第二互連層506可以包括一個或複數個ILD層中以及形成在該/該些ILD層中互連508，例如互連線和通孔接觸，以用來與第二元件層504中的元件電連接。在一些實施例中，第二互連層506包括複數個ILD層和藉由複數個製程形成在該些ILD層中的的互連。根據本發明一實施例，互連508例如是藉由一種或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD、電化學沉積或其任何組合）沉積形成的導電材料構成。第二互連層506的ILD層可以是由一種或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD或其任何組合）沉積的形成的介電材料構成。
回到第10圖，接著，進行步驟1008，在第二互連層上方形成包括複數個第二接合接觸的第二接合層，並使至少一個第二接合接觸與一相應的第二互連接觸，並使至少另一個第二接合接觸與各該第二互連分隔開。第二接合層可包含第二介電材料。在一些實施例中，第二接合層中的第二接合接觸是藉由兩次圖案化製程形成。例如，在一些實施例中，第二接合接觸之位於第二互連上方的第一部份是通過一圖案化製程形成，而第二接合接觸之位於第一部份上方的第二部份通過另一圖案化製程形成。根據一些實施例，第二接合接觸的第二部分的數量會大於第二接合接觸的第一部分的數量。
如第5B圖中所示，接著，藉由薄膜沉積製程（包括但不限於CVD、PVD、ALD或其任何組合），在第二互連層506的頂表面上沉積第一層介電材料509。根據一些實施例，在介電材料509中形成接合接觸的第一部分512-1，以在第二互連層506和第二元件層504上方形成第一子接合層510-1。可以藉由包含一次微影製程的第一圖案化製程來在介電材料509中製作圖案化的接合接觸的第一部分512-1。例如，藉由在第一圖案化製程中圖案化覆蓋在介電材料509上的一蝕刻遮罩(圖未示)，例如是一光阻層及/或一硬遮罩層，以暴露出介電材料509預計形成將構成跨晶片電連接的接合接觸的第一部分512-1的區域，然後可以使用乾蝕刻製程及/或濕蝕刻製程蝕刻移除顯露出來的第一子接合層510-1以形成蝕刻開口（例如，通路孔及/或溝槽），直到顯露出下方作爲蝕刻停止層的互連508。後續，可進行一次或複數次薄膜沉積製程（包括但不限於CVD、PVD、ALD、電化學沉積或其任何組合），依次在開口中沉積阻擋/粘附層和導體（例如，金屬），以填充開口，再藉由CMP去除開口外多餘的導體，並且平坦化第一子接合層510-1的頂表面，以利後續進行接合。
如第5C圖所示，可藉由薄膜沉積製程（包括但不限於CVD、PVD、ALD或其任何組合）於第一子接合層510-1的頂表面上沉積第二層介電材料511，然後在介電材料511中形成接合接觸的第二部分512-2和514，以在第一子接合層510-1上方形成第二子接合層510-2。第一子接合層510-1和第二子接合層510-2在此可以一起被稱爲第二接合層510。可以藉由包含一次微影製程的第二圖案化製程來在第二子接合層510-2中形成圖案化的接合接觸的第二部分512-2和514。例如，在一些實施例中，藉由在第二圖案化製程中圖案化覆蓋在第二子接合層510-2上的蝕刻遮罩(圖未示)，例如是一光阻層及/或一硬遮罩層，以暴露出位於第一部分512-1上的第二子接合層510-2預計形成接合接觸的第二部分512-2的區域的介電材料511，以使得接合接觸的第一部分512-1和第二部分512-2可以彼此電連接，一起形成電與下方互連508電連接的功能接合接觸。另外，在進行第二圖案化製程時，可以同時定義出預計被移除以形成用來增加接合品質的虛設接合接觸514的介電材料511的位置，並利用與形成接合接觸的第二部分512-2的製程，例如乾蝕刻製程及/或濕蝕刻製程、薄膜沉積製程以及CMP等製程來形成虛設接合接觸514。
回到第10圖，接著進行步驟1010，以面對面的方式接合第一基底和第二基底，使得第一基底的每個第一接合接觸在接合面處與第二基底的第二接合接觸中的一個接觸，並使第一介電材料也與第二介電材料接觸，形成混合接合結構。
如第6圖所示，將基底502和形成在其上的第二元件層504、第二互連層506和第二接合層510上下顛倒，使第二接合層510面朝下，以與面朝上的第一接合層412以面對面的方式進行接合。在一些實施例中，在進行第6圖所示的混合接合之前，接合接觸414和416需與接合接觸512和514對準，使得各接合接觸414和416在完成混合接合之後，可以在接合面處與接合接觸512和514中的一個接觸。在一些實施例中，在混合接合之前可對接合表面進行處理，例如電漿處理、濕處理及/或熱處理。混合接合後，接合接觸414和416可以與接合接觸512和514互相混合，並且介電材料411與介電材料511之間可形成共價接合，而在第一接合層412與第二接合層510之間形成接合面。
應當理解，第6圖繪示了接合層510上下顛倒的接合在第一接合層412的上方，形成接合結構，但在一些實施例中，也可以改成將第一接合層412上下顛倒的接合在第二接合層510上方。根據本發明一實施例，第一元件層404可以是外圍元件層，第二元件層504可以是記憶體陣列元件層。根據本發明另一實施例，第一元件層404可以是記憶體陣列元件層，第二元件層504可以是外圍元件層。根據本發明又另一實施例，第一元件層404和第二元件層504可以都是外圍元件層。根據本發明再另一實施例，第一元件層404和第二元件層504可以都是記憶體陣列元件層。
接下來的說明，請同時參考第7A圖、第7B圖、第8A圖、第8B圖、第9圖和第11圖。第7A圖和第7B圖繪示了根據本發明一些實施例中形成包括虛設接合接觸和虛設互連的第一半導體結構的方法的步驟剖面示意圖。第8A圖和第8B圖繪示了根據本發明一些實施例中形成包括虛設接合接觸和虛設互連的第二半導體結構的方法的步驟剖面示意圖。第9圖繪示了根據本發明一些實施例中接合第一半導體結構和第二半導體結構的方法的步驟剖面示意圖。第11圖是根據本發明一些實施例中形成包括虛設接合接觸和虛設互連的半導體元件的方法的步驟流程圖。第7A圖、第7B圖、第8A圖、第8B圖、第9圖和第11圖所示方法可用來形成如第3圖所示的接合結構300。應當理解，本發明之步驟並不限於第11圖所示之步驟，也可以在第11圖所示之步驟之前、之後或之間新增其它步驟。另外，一些步驟可以是同時進行的，或者是根據第7A圖、第7B圖、第8A圖、第8B圖、第9圖和第11圖所示順序執行。
參考第11圖，根據本發明一實施例之形成包含接合結構的半導體元件的方法1100開始於步驟1102，包含在一第一基底上方形成包括複數個第一互連的第一互連層。第一基底可以是矽基底。第一互連中的至少一個可以是至少一個第一虛設互連。在一些實施例中，在形成第一互連層之前，在第一基底與第一互連層之間形成第一元件層。第一元件層可以包括NAND記憶體串或外圍元件。根據一些實施例，第一虛設互連不電連接到第一元件層中的NAND記憶體串和外圍元件。
如第7A圖所示，在基底702(例如矽基底)上方形成第一元件層704。在一些實施例中，第一元件層704是包括藉由複數個製程（包括但不限於微影、乾蝕刻製程、濕蝕刻製程、薄膜沉積、熱成長、離子植入、CMP和任何其它適當的製程）形成在基底702上且包含複數個電晶體（未示出）的外圍元件層。
在一些實施例中，第一元件層704是包括複數個NAND記憶體串（未示出）的記憶體陣列元件層，其中每個NAND記憶體串垂直延伸穿過形成在基底702上的記憶堆疊層（未示出）。形成記憶體陣列元件層的細節如前文所述，在此不再重複。
如第7A圖所示，在第一元件層704上方形成第一互連層706。第一互連層706可以包括功能互連708和虛設互連710，其各可包括在一個或複數個ILD層中的互連線和通孔接觸。根據一些實施例，功能互連708與第一元件層704電連接，而虛設互連710則不與第一元件層704電連接。在一些實施例中，第一互連層706包括複數個ILD層，而功能互連708和虛設互連710是藉由複數個製程形成在第一互連層706中。例如，功能互連708和虛設互連710可以是藉由一次或多次薄膜沉積製程（包括但不限於CVD、PVD、ALD、電化學沉積或其任何組合）沉積形成的導電材料構成。第一互連層706的ILD層可以是由一種或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD或其任何組合）沉積形成的介電材料構成。
回到第11圖，接著進行步驟1104，在第一互連層上方形成包括複數個第一接合接觸的第一接合層，使得每個第一互連與第一接合接觸中的相應的個接觸。第一接合層可包含第一介電材料。在一些實施例中，可藉由單次的圖案化製程來形成第一接合層中的第一接合接觸。在一些實施例中，第一接合接觸的數量與第一互連的數量相同。根據一些實施例，各第一接合接觸具有標稱相同的臨界尺寸。
如第7B圖所示，可藉由薄膜沉積製程（包括但不限於CVD、PVD、ALD或其任何組合），在第一互連層706的頂表面上沉積一層介電材料711，然後在介電材料711中形成功能接合接觸714和虛設接合接觸716，以在第一互連層706和第一元件層704上方形成第一接合層712。可以藉由僅包含一次微影製程的單次圖案化製程來形成圖案化的功能接合接觸714和虛設接合接觸716。例如，在一些實施例中，藉由單次圖案化製程來圖案化覆蓋介電材料711的蝕刻遮罩(圖未示)，例如是一光阻層及/或一硬遮罩層，以暴露出介電材料711預計形成功能互連708和虛設互連710的區域。然後，可以使用乾蝕刻製程及/或濕蝕刻製程蝕刻移除顯露出來的第一接合層712以形成開口（例如，通路孔及/或溝槽），直到顯露出下方作爲蝕刻停止層的功能互連708和虛設互連710。後續，可進行一種或複數個薄膜沉積製程（包括但不限於CVD、PVD、ALD、電化學沉積、或其任何組合），依次在開口中沉積阻擋/粘附層和導體（例如，金屬），以填充開口，再藉由CMP去除開口外多餘的導體以形成功能接合接觸714和虛設接合接觸716，並且平坦化第一接合層712的頂表面以利後續進行接合。
回到第11圖，接著進行步驟1106，在第二基底上方形成包括複數個第二互連的第二互連層。第二基底可以是矽基底。第二互連中的至少一個可以是至少一個第二虛設互連。在一些實施例中，在形成第二互連層之前，在第二基底與第二互連層之間形成第二元件層。第二元件層可以包括NAND記憶體串或外圍元件。根據一些實施例，第二虛設互連不電連接到NAND記憶體串和外圍元件。
如第8A圖所示，在基底802(例如矽基底)上方形成第二元件層804。在一些實施例中，第二元件層804可以包含藉由複數個製程（包括但不限於微影、乾蝕刻製程、濕蝕刻製程、薄膜沉積、熱成長、離子植入、CMP和任何其它適當的製程）形成在基底802上且包含複數個電晶體（未示出）的外圍元件層。
在一些實施例中，第二元件層804是包括複數個NAND記憶體串（未示出）的記憶體陣列元件層，每個NAND記憶體串垂直延伸穿過形成在基底802上的記憶堆疊層（未示出）。形成記憶體陣列元件層的細節如前文所述，不再重複。
如第8A圖所示，在第二元件層804上方形成第二互連層806。第二互連層806可以包括功能互連808和虛設互連810，其各可包括在一個或複數個ILD層中的互連線和通孔接觸。根據一些實施例，功能互連808與第二元件層804電連接，而虛設互連810則不與第二元件層804電連接。在一些實施例中，第二互連層806包括複數個ILD層，而功能互連808和虛設互連810是藉由複數個製程形成在第二互連層806中。例如，功能互連808和虛設互連810可以是藉由一種或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD、電化學沉積或其任何組合）沉積形成的導電材料構成。第二互連層806的ILD層可以是由一種或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD或其任何組合）沉積形成的介電材料構成。
回到第11圖，接著進行步驟1108，在第二互連層上方形成包括複數個第二接合接觸的第二接合層，使得每個第二互連與第二接合接觸中的相應一個接觸。第二接合層可包含第二介電材料。在一些實施例中，可藉由單次的圖案化製程來形成第二接合層中的第二接合接觸。在一些實施例中，第二接合接觸的數量與第二互連的數量相同。根據一些實施例，每個第二接合接觸具有標稱相同的臨界尺寸。在一些實施例中，第二接合接觸的數量與第一接合接觸的數量相同。
如第8B圖所示，可藉由薄膜沉積製程（包括但不限於CVD、PVD、ALD或其任何組合），在第二互連層806的頂表面上沉積一層介電材料811，然後在介電材料811中形成功能接合接觸814和虛設接合接觸816，以在第二互連層806和第二元件層804上方形成第二接合層812。可以藉由僅包含一次微影製程的單次圖案化製程來形成圖案化的功能接合接觸814和虛設接合接觸816。例如，在一些實施例中，藉由單次圖案化製程來圖案化覆蓋介電材料811的蝕刻遮罩(圖未示)，例如是一光阻層及/或一硬遮罩層，以暴露出介電材料811預計形成功能互連808和虛設互連810的區域。然後，可以使用乾蝕刻製程及/或濕蝕刻製程蝕刻移除顯露出來的第二接合層812以形成開口（例如通路孔及/或溝槽），直到顯露出下方作爲蝕刻停止層的功能互連808和虛設互連810。後續，可進行一種或多種薄膜沉積製程（包括但不限於CVD、PVD、ALD、電化學沉積或其任何組合），依次在開口內沉積的阻擋/粘附層和導體（例如，金屬），以填充開口，再藉由CMP去除開口外多餘的導體以形成功能接合接觸814和虛設接合接觸816，並且平坦化第二接合層812的頂表面以利後續進行接合。
回到第11圖，接著進行步驟1110，以面對面的方式接合第一基底和第二基底，使得第一基底的每個第一接合接觸在接合面處與第二基底的第二接合接觸中的相應一個接觸，並使第一介電材料也與第二介電材料接觸，形成混合接合。
如第9圖所示，將基底702和形成在其上的第一元件層704、第一互連層706和第一接合層712上下顛倒，使第一接合層712面朝下以與面朝上的第二接合層812以面對面的方式接合。在一些實施例中，在進行第9圖所示的混合接合之前，功能接合接觸714和716需與功能接合接觸814和虛設接合接觸816對準，使得各功能接合接觸714或虛設接合接觸716在完成混合接合之後，可以在接合面處與相應的功能接合接觸814或虛設接合接觸816接觸。在一些實施例中，在混合接合之前可對功能接合表面進行處理，例如電漿處理、濕處理及/或熱處理）。混合接合後，功能接合接觸714和虛設接合接觸716可以與功能接合接觸814和虛設接合接觸816互相混合，並且介電材料711與介電材料811之間可形成共價接合，而在第一接合層712與第二接合層812之間形成接合面。
綜上所述，本發明一方面公開了一種半導體元件，包括第一半導體結構和第二半導體結構。第一半導體結構包括第一互連層，該第一互連層包括複數個第一互連。第一半導體結構另包含第一接合層，該第一接合層包括複數個第一接合接觸。每個第一互連與第一接合接觸中的相應一個接觸。第二半導體結構包括第二互連層，該第二互連層包括複數個第二互連。第二半導體結構另包含第二接合層，該第二接合層包括複數個第二接合接觸。第二接合接觸中的至少一個與第二互連中的相應一個接觸。第二接合接觸中的至少另一個與各該第二互連分隔開。半導體元件另包含第一接合層與第二接合層之間的接合面。每個第一接合接觸在接合面處與第二接合接觸中的一個接觸。
在一些實施例中，第一接合接觸的數量與第一互連的數量相同。在一些實施例中，第一接合接觸的數量小於第二接合接觸的數量。
在一些實施例中，每個第一接合接觸具有標稱相同的臨界尺寸。
在一些實施例中，第一接合接觸和第二接合接觸包括在接合面處互相接觸的一對接合接觸，並且該對接合接觸電連接相應的一對第一互連和第二互連。在一些實施例中，第一和第二接合接觸包括在接合面處互相接觸的一對虛設接合接觸，並且該對虛設接合接觸電連接到相應的第一互連，但不電連接到第二互連。
在一些實施例中，第二接合接觸中的至少一個在接合面處與第一接合接觸分隔開。
在一些實施例中，第二接合接觸中的至少一個包括具有第一臨界尺寸的第一部分和具有不同於第一臨界尺寸的第二臨界尺寸的第二部分。
在一些實施例中，第一接合層另包含第一介電材料，並且第二接合層另包含在接合面處與第一介電材料接觸的第二介電材料。
在一些實施例中，第一半導體結構和第二半導體結構中的一個另包含具有NAND記憶體串的元件層，並且第一半導體結構和第二半導體結構中的另一個另包含具有外圍元件的元件層。
本發明另一方面公開了一種接合結構，包括一接合面，一對功能接合接觸和一對虛設接合接觸。該對功能接合接觸在接合面處互相接觸。該對功能接合接觸分別與接合面的相對側上的一對互連接觸。該對虛設接合接觸在接合面處互相接觸。該對虛設接合接觸與接合面的一側上的互連接觸，並且與接合面的相對側上的任何互連分隔開。
在一些實施例中，接合結構另包含在接合面處互相接觸的一對介電材料。在一些實施例中，接合結構另包含位於接合面處並且與接合面的任一側上的任何互連分隔開的另一虛設接合接觸。
本發明又另一方面公開了一種形成半導體元件的方法，包含在一第一基底上方形成包括複數個第一互連的第一互連層，並在第一互連層上方形成包括複數個第一接合接觸的第一接合層，使得每個第一互連與第一接合接觸中的相應一個接觸。該方法還包含在一第二基底上方形成包括複數個第二互連的第二互連層，並在第二互連層上方形成包括複數個第二接合接觸的第二接合層，使得第二接合接觸中的至少一個與第二互連中的相應一個接觸，並且第二接合接觸中的至少另一個與各該第二互連分隔開。接著，以面對面的方式接合第一基底和第二基底，使得每個第一接合接觸在接合面處與第二接合接觸中的一個接觸。
在一些實施例中，爲了形成第一接合層，藉由單次圖案化製程來形成第一接合接觸。在一些實施例中，爲了形成第二接合層，藉由兩次圖案化製程來形成第二接合接觸。
在一些實施例中，爲了形成第二接合層，藉由兩次圖案化製程中的一個在第二互連上方形成第二接合接觸的第一部分，並且藉由兩次圖案化製程中的另一個在第二接合接觸的第一部分上方形成第二接合接觸的第二部分。根據一些實施例，第二接合接觸的第二部分的數量大於第二接合接觸的第一部分的數量。
在一些實施例中，第一接合接觸的數量與第一互連的數量相同。
在一些實施例中，每個第一接合接觸具有標稱相同的臨界尺寸。
在一些實施例中，爲了形成第一接合層，在第一接合層中形成第一介電材料。在一些實施例中，爲了形成第二接合層，在第二接合層中形成第二介電材料。根據一些實施例，在接合之後，第一介電材料在接合面處與第二介電材料接觸。
在一些實施例中，在第一互連層與第一基底之間形成具有NAND記憶體串的第一元件層，並且在第二互連層與第二基底之間形成具有外圍元件的第二元件層。
在一些實施例中，在第一互連層與第一基底之間形成具有外圍元件的第一元件層，在第二互連層與第二基底之間形成具有NAND記憶體串的第二元件層。
在一些實施例中，接合包括混合接合。
前文對於特定實施例的詳細描述可得知本發明的一般性質，並使得本發明具有通常知識者在不脫離本發明一般概念的情況下，能夠根據本領域技術的知識，容易地修改及/或調整這些特定實施例以用於各種應用，並不需要過度實驗。因此，基於本文呈現的教示和指導，這樣的調整和修改目的在於所公開的實施例的等同物的含義和範圍內。應該理解的是，本文中的措辭或術語是出於描述的目的，而非限制的目的。本說明書使用術語或措辭將由本領域技術人員根據所述教示和指導進行解釋。
前文已經借助於功能區塊描述了本發明的實施例，該功能區塊例示了特定功能及其關係的實施方式。爲了便於描述，前文實施例中任意限定了這些功能區塊的邊界，但只要適當執行特定功能及其關係，在其他實施例中也可以限定替代的邊界。
發明內容和摘要部分是用來描述由發明人提出的本發明的一個或多個但並非全部的示例性實施例，並非用於以任何方式限制本發明和所附權利要求的範圍。凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
X、Y:方向 300:接合結構 100:半導體元件 306:基底 102:基底 302:第一半導體結構 104:電晶體 304:第二半導體結構 106:外圍互連層 303:接合面 108:互連 308:第一元件層 111:接合層 310:第一互連層 113:介電材料 312、314:互連 114:記憶體串 316:第一接合層 116:導體層 318、320:接合接觸 118:介電材料層 321、335:介電材料 112-1:功能接合接觸 322:第二元件層 112-2:虛設接合接觸 324:第二互連層 148-1:功能接合接觸 326、328:互連 148-2:虛設接合接觸 330:第二接合層 120:記憶體陣列元件層 332、334:接合接觸 124:半導體通道 402:基底 126:穿隧層 404:第一元件層 128:儲存層 406:第一互連層 130:半導體層 408、410:互連 132:半導體插塞 411:介電材料 136:字元線通孔接觸 412:第一接合層 138:源極線通孔接觸 414、416:接合接觸 140:位元線通孔接觸 502:基底 142:陣列互連層 504:第二元件層 144:互連 506:第二互連層 147:接合層 508:互連 149:介電材料 509:介電材料 150:互連層 510:第二接合層 152:互連線 511:介電材料 154:通孔接觸 510-1:第一子接合層 156:焊墊 510-2:第二子接合層 158:接合面 512-1:第一部分 160:記憶體陣列元件晶片 512-2、514:第二部分 162:外圍元件晶片 702:基底 200、201:接合結構 704:第一元件層 206:基底 706:第一互連層 202:第一半導體結構 708:功能互連 204:第二半導體結構 710:虛設互連 203:接合面 711:介電材料 208:第一元件層 712:第一接合層 210:第一互連層 714:功能接合接觸 212、214:互連 716:虛設接合接觸 216:第一接合層 802:基底 218、220:接合接觸 804:第二元件層 221、237:介電材料 806:第二互連層 222:第二元件層 808:功能互連 224:第二互連層 810:虛設互連 226、228:互連 811:介電材料 230:第二接合層 812:第二接合層 232-1:第一部分 814:功能接合接觸 232-2:第二部分 816:虛設接合接觸 234、236:接合接觸 1000:方法 1002、1004、1006、1008、1010:步驟 1100:方法 1102、1104、1106、1108、1110:步驟
所附圖式提供對於此實施例更深入的了解，並納入此說明書成為其中一部分。這些圖式與描述，用來說明一些實施例的原理。圖式中: 第1圖繪示了根據本發明一些實施例的包含接合結構的半導體元件的剖面示意圖。 第2A圖和第2B圖繪示了根據本發明一些實施例中包括虛設接合接觸之半導體元件的剖面示意圖。 第3圖繪示了根據本發明一些實施例中包括虛設接合接觸和虛設互連之半導體元件的剖面示意圖。 第4A圖和第4B圖繪示了根據本發明一些實施例中形成包括虛設接合接觸的第一半導體結構的方法的步驟剖面示意圖。 第5A圖、第5B圖和第5C圖繪示了根據本發明一些實施例中形成包括虛設接合接觸的第二半導體結構的方法的步驟剖面示意圖。 第6圖繪示了根據本發明一些實施例中接合第一半導體結構和第二半導體結構的方法的步驟剖面示意圖。 第7A圖和第7B圖繪示了根據本發明一些實施例中形成包括虛設接合接觸和虛設互連的第一半導體結構的方法的步驟剖面示意圖。 第8A圖和第8B圖繪示了根據本發明一些實施例中形成包括虛設接合接觸和虛設互連的第二半導體結構的方法的步驟剖面示意圖。 第9圖繪示了根據本發明一些實施例中接合分別包含虛設接合接觸和虛設互連的第一半導體結構和第二半導體結構的方法的步驟剖面示意圖。 第10圖是根據本發明一些實施例中形成包括虛設接合接觸的半導體元件的方法的步驟流程圖。 第11圖是根據本發明一些實施例中形成包括虛設接合接觸和虛設互連的半導體元件的方法的步驟流程圖。 下文將參考附圖來描述本發明的實施例。
X、Y:方向
200:接合結構
206:基底
202:第一半導體結構
208:第一元件層
210:第一互連層
212、214:互連
216:第一接合層
218、220:接合接觸
221:介電材料
203:接合面
204:第二半導體結構
222:第二元件層
224:第二互連層
226、228:互連
230:第二接合層
232-1:第一部分
232-2:第二部分
234、236:接合接觸
237:介電材料

Claims (20)

  1. 一種半導體元件，包括： 一第一半導體結構，包括： 一第一互連層，包括複數個第一互連；以及 一第一接合層，包括複數個第一接合接觸，其中各該第一互連與相應的一該第一接合接觸互相接觸； 一第二半導體結構，包括： 一第二互連層，包括複數個第二互連；以及 一第二接合層，包括複數個第二接合接觸，其中至少一該第二接合接觸與相應的一該第二互連接觸，並且至少另一該第二接合接觸與各該第二互連分隔開；以及 位於該第一接合層與該第二接合層之間的一接合面，其中各該第一接合接觸在該接合面處與一該第二接合接觸互相接觸。
  2. 根據申請專利範圍第1項所述之半導體元件，其中該第一接合接觸的數量與該第一互連的數量相同。
  3. 根據申請專利範圍第2項所述之半導體元件，其中該第一接合接觸的數量小於該第二接合接觸的數量。
  4. 根據申請專利範圍第1項所述之半導體元件，其中各該第一接合接觸具有標稱相同的臨界尺寸。
  5. 根據申請專利範圍第1項所述之半導體元件，其中在該接合面處互相接觸的該第一接合接觸和該第二接合接觸構成一對接合接觸，其中該對接合接觸與相應的一該第一互連和一該第二互連電連接。
  6. 根據申請專利範圍第1項所述之半導體元件，其中在該接合面處互相接觸的該第一接合接觸和該第二接合接觸構成一對虛設接合接觸，其中該對虛設接合接觸與相應的一該第一互連電連接，但不電連接到任一該第二互連。
  7. 根據申請專利範圍第1項所述之半導體元件，其中至少一該第二接合接觸在該接合面處不與該第一接合接觸互相接觸。
  8. 根據申請專利範圍第1項所述之半導體元件，其中至少一該第二接合接觸包括具有一第一臨界尺寸的一第一部分和具有不同於該第一臨界尺寸的一第二臨界尺寸的一第二部分。
  9. 根據申請專利範圍第1項所述之半導體元件，其中該第一接合層另包含一第一介電材料，該第二接合層另包含一第二介電材料，該第一介電材料和該第二介電材料在該接合面接觸。
  10. 根據申請專利範圍第1項所述之半導體元件，其中該第一半導體結構和該第二半導體結構其中一者另包含具有複數個NAND記憶體串的一元件層，該第一半導體結構和該第二半導體結構中的另一者另包含具有複數個外圍元件的一元件層。
  11. 一種接合結構，包括： 一接合面； 在該接合面處互相接觸的一對功能接合接觸，該對功能接合接觸分別與該接合面的相對側上的一對互連接觸；以及 在該接合面處互相接觸的一對虛設接合接觸，該對虛設接合接觸與該接合面該相對側之一側的互連接觸，並且與該接合面的該相對側的另一側的任何互連分隔開。
  12. 根據申請專利範圍第11項所述之接合結構，另包含在該接合面處互相接觸的一對介電材料。
  13. 根據申請專利範圍第11項所述之接合結構，另包含位於該接合面處並且與該接合面的任一側上的任何互連分隔開的另一虛設接合接觸。
  14. 一種形成半導體元件的方法，包括： 在一第一基底上形成包括複數個第一互連的一第一互連層； 在該第一互連層上形成包括複數個第一接合接觸的一第一接合層，並使各該第一互連與相應的一該第一接合接觸互相接觸； 在一第二基底上形成包括複數個第二互連的一第二互連層； 在該第二互連層上形成包括複數個第二接合接觸的一第二接合層，並使至少一該第二接合接觸與相應的一該第二互連接觸，以及使至少另一該第二接合接觸與各該第二互連分隔開；以及 以面對面的方式接合該第一基底和該第二基底，使各該第一接合接觸在一接合面處與一該第二接合接觸互相接觸。
  15. 根據申請專利範圍第14項所述之方法，其中形成該第一接合層包括藉由單次圖案化製程來形成該第一接合接觸。
  16. 根據申請專利範圍第14項所述之方法，其中形成該第二接合層包括藉由兩次圖案化製程來形成該第二接合接觸。
  17. 根據申請專利範圍第16項所述之方法，其中該兩次圖案化製程包括： 一第一圖案化製程，以在該第二互連上方形成該第二接合接觸的一第一部分；以及 一第二圖案化製程，以在該第二接合接觸的該第一部分上方形成該第二接合接觸的一第二部分，其中，該第二接合接觸的該第二部分的數量大於該第二接合接觸的該第一部分的數量。
  18. 根據申請專利範圍第14項所述之方法，其中該第一接合接觸的數量與該第一互連的數量相同。
  19. 根據申請專利範圍第14項所述之方法，其中： 形成該第一接合層包括在該第一接合層中形成一第一介電材料；以及 形成該第二接合層包括在該第二接合層中形成一第二介電材料，其中在該接合之後，該第一介電材料在該接合面處與該第二介電材料接觸。
  20. 根據申請專利範圍第14項所述之方法，其中該接合包括混合接合。
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