KR20230143286A - 스택 공정 기반의 3차원 플래시 메모리 및 그 제조 방법 - Google Patents

스택 공정 기반의 3차원 플래시 메모리 및 그 제조 방법 Download PDF

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한양대학교 산학협력단
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Abstract

스택 공정 기반의 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는 제1 기판 상 수직 방향으로 연장 형성되는 제1 수직 채널 구조체들을 포함하는 제1 메모리 블록; 제2 기판 상 수직 방향으로 연장 형성되는 제2 수직 채널 구조체들을 포함하는 제2 메모리 블록; 및 상기 제1 메모리 블록과 상기 제2 메모리 블록을 서로 연결시키는 연결 패드를 포함할 수 있다.

Description

스택 공정 기반의 3차원 플래시 메모리 및 그 제조 방법{3D FLASH MEMORY USING STACKING AND MANUFACTURING METHOD THEREOF}
아래의 실시예들은 3차원 플래시 메모리 및 그 제조 방법에 관한 것으로, 보다 상세하게는 스택 공정을 이용하는 기술에 대한 것이다.
플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어하여 전기적으로 프로그램 및 소거가 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다.
이러한 플래시 메모리 소자에서는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 집적도를 증가시키는 것이 요구된 바, 메모리 셀 트랜지스터들이 수직 방향으로 배열되어 셀 스트링을 구성하는 3차원 구조가 제안되었다.
이와 같은 3차원 구조의 플래시 메모리를 제조하기 위해서는, 스택 구조체들을 수직 방향을 따라 적층하는 스택 공정이 이용된다.
그러나 종래의 3차원 플래시 메모리는, 단순히 수직 채널 구조체들을 포함하는 스택 구조체들을 수직 방향을 따라 적층하여 형성되기 때문에, 적층되는 스택 구조체들의 개수가 늘어날수록 수직 채널 구조체들의 길이 연장에 따른 메모리 셀 특성 열화의 문제점과 스택 구조체들 각각의 수직 채널 구조체들이 연결되는 공정의 복잡도가 증가되는 단점을 갖는다.
따라서, 아래의 실시예들은 설명된 문제점 및 단점을 해결하는 기술을 제안하고자 한다.
일 실시예들은 수직 채널 구조체들의 길이 연장에 따른 메모리 셀 특성 열화의 문제점과 스택 구조체들 각각의 수직 채널 구조체들이 연결되는 공정의 복잡도가 증가되는 단점을 해결하고자, 제1 기판 상 수직 방향으로 연장 형성되는 제1 수직 채널 구조체들을 포함하는 제1 메모리 블록과 제2 기판 상 수직 방향으로 연장 형성되는 제2 수직 채널 구조체들을 포함하는 제2 메모리 블록을 연결 패드를 통해 서로 연결시키는 구조의 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
특히, 일 실시예들은 연결 패드에 제1 메모리 블록의 비트 라인의 연결 배선과 제2 메모리 블록의 비트 라인의 연결 배선을 포함시킴으로써, 연결 패드가 메모리 블록들의 연결 이외에도 연결 배선의 기능을 담당하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
일 실시예에 따르면, 스택 공정 기반의 3차원 플래시 메모리는, 제1 기판 상 수직 방향으로 연장 형성되는 제1 수직 채널 구조체들을 포함하는 제1 메모리 블록; 제2 기판 상 수직 방향으로 연장 형성되는 제2 수직 채널 구조체들을 포함하는 제2 메모리 블록; 및 상기 제1 수직 채널 구조체들에 연결되는 적어도 하나의 제1 비트 라인과 상기 제2 수직 채널 구조체들에 연결되는 적어도 하나의 제2 비트 라인이 서로 마주보도록 배치되는 상기 제1 메모리 블록 및 상기 제2 메모리 블록을 서로 연결시키는 연결 패드를 포함할 수 있다.
일 실시예에 따르면, 스택 공정 기반의 3차원 플래시 메모리는, 제1 기판 상 수직 방향으로 연장 형성되는 제1 수직 채널 구조체들을 포함하는 제1 메모리 블록; 제2 기판 상 수직 방향으로 연장 형성되는 제2 수직 채널 구조체들을 포함하는 제2 메모리 블록; 및 상기 제1 기판 및 상기 제2 기판이 서로 마주보도록 배치되는 상기 제1 메모리 블록 및 상기 제2 메모리 블록을 서로 연결시키는 연결 패드를 포함할 수 있다.
일 측면에 따르면, 상기 연결 패드는, 상기 제1 수직 채널 구조체들에 연결되는 적어도 하나의 제1 비트 라인의 연결 배선과 상기 제2 수직 채널 구조체들에 연결되는 적어도 하나의 제2 비트 라인의 연결 배선을 포함하는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 연결 패드는, 상기 제1 수직 채널 구조체들에 연결되는 적어도 하나의 제1 비트 라인의 연결 배선과 상기 제2 수직 채널 구조체들에 연결되는 적어도 하나의 제2 비트 라인의 연결 배선을 공통으로 구비하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 연결 패드는, 상기 제1 메모리 블록 및 상기 제2 메모리 블록을 본딩(Bonding)을 통해 서로 연결시키거나, TSV(Through Silicon Via)를 통해 서로 연결시키는 것을 특징으로 할 수 있다.
일 실시예들은 제1 기판 상 수직 방향으로 연장 형성되는 제1 수직 채널 구조체들을 포함하는 제1 메모리 블록과 제2 기판 상 수직 방향으로 연장 형성되는 제2 수직 채널 구조체들을 포함하는 제2 메모리 블록을 연결 패드를 통해 서로 연결시키는 구조의 3차원 플래시 메모리 및 그 제조 방법을 제안함으로써, 수직 채널 구조체들의 길이 연장에 따른 메모리 셀 특성 열화의 문제점과 스택 구조체들 각각의 수직 채널 구조체들이 연결되는 공정의 복잡도가 증가되는 단점을 해결할 수 있다.
특히, 일 실시예들은 연결 패드에 제1 메모리 블록의 비트 라인의 연결 배선과 제2 메모리 블록의 비트 라인의 연결 배선을 포함시킴으로써, 연결 패드가 메모리 블록들의 연결 이외에도 연결 배선의 기능을 담당하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도이다.
도 2는 도 1에 도시된 3차원 플래시 메모리에 포함되는 연결 패드를 확대 도시한 단면도이다.
도 3은 다른 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도이다.
도 4는 도 3에 도시된 3차원 플래시 메모리에 포함되는 연결 패드를 확대 도시한 단면도이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 플로우 차트이다.
도 6a 내지 6b는 도 5에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위한 단면도이다.
도 7은 다른 실시예에 따른 3차원 플래시 메모리의 제조 방법을 플로우 차트이다.
도 8a 내지 8b는 도 7에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위한 단면도이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 방향, 형상 등을 기술하기 위해서 사용되었지만, 이들 영역, 방향, 형상이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 방향 또는 형상을 다른 영역, 방향 또는 형상과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제1 부분으로 언급된 부분이 다른 실시예에서는 제2 부분으로 언급될 수도 있다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
이하, 도면들을 참조하여 실시예들에 따른 3차원 플래시 메모리 및 이의 제조 방법에 대하여 상세히 설명한다.
도 1은 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도이고, 도 2는 도 1에 도시된 3차원 플래시 메모리에 포함되는 연결 패드를 확대 도시한 단면도이다.
도 1 내지 2를 참조하면, 일 실시예에 따른 3차원 플래시 메모리는 제1 기판(SUB1) 상 수직 방향(예컨대, 제3 방향(D3))으로 연장 형성되는 제1 수직 채널 구조체들(VS1)을 포함하는 제1 메모리 블록(MB1), 제2 기판(SUB) 상 수직 방향(예컨대, 제3 방향(D3))으로 연장 형성되는 제2 수직 채널 구조체들(VS2)을 포함하는 제2 메모리 블록(MB2)과, 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2)을 서로 연결시키는 연결 패드(CP)를 포함할 수 있다.
제1 기판(SUB) 및 제2 기판(SUB) 각각은, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 제1 기판(SUB) 및 제2 기판(SUB) 각각에는 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑될 수 있다.
제1 기판(SUB1) 및 제2 기판(SUB2) 각각 상에는 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 2차원적으로 배치될 수 있다. 또한, 적층 구조체들(ST)은 제2 방향(D2)으로 서로 이격될 수 있다.
적층 구조체들(ST) 각각은 제1 기판(SUB1) 및 제2 기판(SUB2) 각각의 상면에 수직한 수직 방향(예컨대 제3 방향(D3))으로 교대로 적층된 게이트 전극들(EL1, EL2, EL3), 층간 절연막들(ILD)을 포함할 수 있다. 적층 구조체들(ST)은 실질적으로 평탄한 상면을 가질 수 있다. 즉, 적층 구조체들(ST)의 상면은 제1 기판(SUB1) 및 제2 기판(SUB2) 각각의 상면과 평행할 수 있다. 이하, 수직 방향은 제3 방향(D3) 또는 제3 방향(D3)의 역방향을 의미한다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에서 게이트 전극들(EL1, EL2, EL3)은 제1 기판(SUB1) 및 제2 기판(SUB2) 각각 상에 차례로 적층된 소거 제어 라인(ECL), 접지 선택 라인들(GSL0, GSL1, GSL2), 워드 라인들(WL0-WLn, DWL), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 하나일 수 있다.
게이트 전극들(EL1, EL2, EL3) 각각은 제1 방향(D1)으로 연장 형성된 채 실질적으로 동일한 제3 방향(D3)으로의 두께를 가질 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 게이트 전극들(EL1, EL2, EL3) 각각은, 도전성 물질로 형성될 수 있다. 예컨대, 게이트 전극들(EL1, EL2, EL3) 각각은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 게이트 전극들(EL1, EL2, EL3) 각각은 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.
보다 구체적으로, 게이트 전극들(EL1, EL2, EL3)은 최하부의 제1 게이트 전극(EL1), 최상부의 제3 게이트 전극(EL3) 및 제1 게이트 전극(EL1)과 제3 게이트 전극(EL3) 사이의 복수의 제2 게이트 전극들(EL2)을 포함할 수 있다. 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 각각 단수로 도시 및 설명되었으나, 이는 예시적인 것으로 이에 제한되지 않으며, 필요에 따라 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 복수로 제공될 수도 있다. 제1 게이트 전극(EL1)은 접지 선택 라인들(GSL0, GSL1, GLS2) 중 어느 하나에 해당될 수 있다. 제2 게이트 전극(EL2)은 워드 라인들(WL0-WLn, DWL) 중 어느 하나에 해당될 수 있다. 제3 게이트 전극(EL3)은 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 중 어느 하나 또는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 어느 하나에 해당될 수 있다.
도시되지 않았으나, 적층 구조체들(ST) 각각의 단부는 제1 방향(D1)을 따라 계단 구조(Stepwise structure)를 가질 수 있다. 보다 구체적으로, 적층 구조체들(ST)의 게이트 전극들(EL1, EL2, EL3)은 제1 기판(SUB1) 및 제2 기판(SUB2) 각각으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다. 제3 게이트 전극(EL3)은 제1 방향(D1)으로의 길이가 가장 작을 수 있고, 제1 기판(SUB1) 및 제2 기판(SUB2) 각각과 제3 방향(D3)으로 이격되는 거리가 가장 클 수 있다. 제1 게이트 전극(EL1)은 제1 방향(D1)으로의 길이가 가장 클 수 있고, 제1 기판(SUB1) 및 제2 기판(SUB2) 각각과 제3 방향(D3)으로 이격되는 거리가 가장 작을 수 있다. 계단식 구조에 의해, 적층 구조체들(ST) 각각은 후술하는 수직 채널 구조체들(VS) 중 최외각의 것(Outer-most one)으로부터 멀어질수록 두께가 감소할 수 있고, 게이트 전극들(EL1, EL2, EL3)의 측벽들은, 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에서 층간 절연막들(ILD) 각각은 서로 다른 두께를 가질 수 있다. 일 예로, 층간 절연막들(ILD) 중 최하부의 것 및 최상부의 것은 다른 층간 절연막들(ILD)보다 작은 두께를 가질 수 있다. 다만, 이는 예시적인 것으로 이에 제한되지 않으며, 층간 절연막들(ILD) 각각의 두께는 반도체 장치의 특성에 따라 서로 다른 두께를 갖거나, 모두 동일하게 설정될 수도 있다. 층간 절연막들(ILD)으로는 게이트 전극들(EL1, EL2, EL3) 사이의 절연을 위해 절연 물질로 형성될 수 있다. 일 예로, 층간 절연막들(ILD)은 실리콘 산화물로 형성될 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에는 적층 구조체들(ST) 및 기판(SUB)의 일부를 관통하는 복수 개의 채널 홀들(CH)이 제공될 수 있다. 채널 홀들(CH) 내에는 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은 복수의 셀 스트링들(CSTR)로서, 기판(SUB)과 연결된 채 제3 방향(D3)으로 연장 형성될 수 있다. 수직 채널 구조체들(VS)이 제1 기판(SUB1) 및 제2 기판(SUB2) 각각과 연결되는 것은, 수직 채널 구조체들(VS) 각각의 일부가 하면이 제1 기판(SUB1) 및 제2 기판(SUB2) 각각의 상면과 맞닿음으로써 이루어질 수 있으나, 이에 제한되거나 한정되지 않고 제1 기판(SUB1) 및 제2 기판(SUB2) 각각 내부에 매립되어 이루어질 수도 있다. 수직 채널 구조체들(VS) 각각의 일부가 제1 기판(SUB1) 및 제2 기판(SUB2) 각각 내부에 매립되는 경우, 수직 채널 구조체들(VS)의 하면은 제1 기판(SUB1) 및 제2 기판(SUB2) 각각의 상면보다 낮은 레벨에 위치할 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각의 적층 구조체들(ST) 중 어느 하나를 관통하는 수직 채널 구조체들(VS)의 열들은 복수로 제공될 수 있다. 예를 들어, 3개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 2개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통하거나, 4개 이상의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 인접한 한 쌍의 열들에 있어서, 하나의 열에 해당하는 수직 채널 구조체들(VS)은 이에 인접한 다른 하나의 열에 해당하는 수직 채널 구조체들(VS)로부터 제1 방향(D1)으로 시프트(shift)될 수 있다. 평면적 관점에서, 수직 채널 구조체들(VS)은 제1 방향(D1)을 따라서 지그재그 형태로 배열될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구조체들(VS)은 로우(Row) 및 컬럼(Column)으로 나란히 배치되는 배열을 형성할 수도 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에서 수직 채널 구조체들(VS) 각각은 제1 기판(SUB1) 및 제2 기판(SUB2) 각각으로부터 제3 방향(D3)으로 연장 형성될 수 있다. 도면에는 수직 채널 구조체들(VS) 각각이 상단과 하단의 너비가 동일한 기둥 형상을 갖는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다. 수직 채널 구조체들(VS) 각각의 상면은 원 형상, 타원 형상, 사각 형상 또는 바(Bar) 형상을 가질 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에서 수직 채널 구조체들(VS) 각각은 데이터 저장 패턴(DSP), 수직 채널 패턴(VCP), 수직 반도체 패턴(VSP) 및 도전 패드(PAD)를 포함할 수 있다. 수직 채널 구조체들(VS) 각각에서 데이터 저장 패턴(DSP)은 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태를 가질 수 있고, 수직 채널 패턴(VCP)은 하단이 닫힌(Closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP) 및 도전 패드(PAD)로 둘러싸인 공간을 채울 수 있다.
데이터 저장 패턴(DSP)은 채널 홀들(CH) 각각의 내측벽을 덮은 채, 내측으로는 수직 채널 패턴(VCP)의 외측벽을 둘러싸며 외측으로는 게이트 전극들(EL1, EL2, EL3)의 측벽들과 접촉할 수 있다. 이에, 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들은 수직 채널 패턴(VCP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의해 메모리 동작(프로그램 동작, 판독 동작 또는 소거 동작)이 수행되는 메모리 셀들을 구성할 수 있다. 메모리 셀들은 메모리 셀 트랜지스터들(MCT)에 해당된다. 즉, 데이터 저장 패턴(DSP)은 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예컨대, 전하들의 분극 상태)를 유지함으로써 3차원 플래시 메모리에서 데이터 저장소의 역할을 할 수 있다. 예를 들어, 데이터 저장 패턴(DSP)으로는 ONO(터널 산화막(Oxide)-전하 저장막(Nitride)-블로킹 산화막(Oxide))층 또는 강유전체층이 사용될 수 있다. 이와 같은 데이터 저장 패턴(DSP)은 트랩된 전하 또는 홀의 변화로 이진 데이터 값 또는 다치화된 데이터 값을 나타내거나, 전하들의 상태 변화로 이진 데이터 값 또는 다치화된 데이터 값을 나타낼 수 있다.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)의 내측벽을 덮을 수 있다. 수직 채널 패턴(VCP)은 제1 부분(VCP1) 및 제1 부분(VCP1) 상의 제2 부분(VCP2)을 포함할 수 있다.
수직 채널 패턴(VCP)의 제1 부분(VCP1)은 채널 홀들(CH) 각각의 하부에 제공될 수 있고, 제1 기판(SUB1) 및 제2 기판(SUB2) 각각과 접촉할 수 있다. 이러한 수직 채널 패턴(VCP)의 제1 부분(VCP1)은 수직 채널 구조체들(VS) 각각에서의 누설 전류를 차단, 억제 또는 최소화하는 용도 및/또는 에피택시얼 패턴의 용도로 사용될 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 두께는, 예를 들어, 제1 게이트 전극(EL1)의 두께보다 클 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면과 제2 게이트 전극들(EL2) 중 최하부의 것의 하면 사이에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 하면은 기판(SUB)의 최상면(즉, 층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 일부는 제1 게이트 전극(EL1)과 수평 방향으로 중첩될 수 있다. 이하에서, 수평 방향은 제1 방향(D1) 및 제2 방향(D2)과 나란한 평면 상에서 연장되는 임의의 방향을 의미한다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)은 제1 부분(VCP1)의 상면으로부터 제3 방향(D3)으로 연장될 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 데이터 저장 패턴(DSP)과 수직 반도체 패턴(VSP) 사이에 제공될 수 있으며, 제2 게이트 전극들(EL2)에 대응될 수 있다. 이에, 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 전술된 바와 같이 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 메모리 셀들을 구성할 수 있다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제2 게이트 전극들(EL2) 중 최상부의 것의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)으로 전하 또는 홀을 전달하는 구성요소로서, 인가되는 전압에 의해 채널을 형성하거나 부스팅되도록 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)은 누설 전류를 차단, 억제 또는 최소화할 수 있는 산화물 반도체 물질로 형성될 수 있다. 예컨대, 수직 채널 패턴(VCP)은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질 등으로 형성될 수 있다. 수직 채널 패턴(VCP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질로 형성될 수 있다. 따라서, 수직 채널 패턴(VCP)은 게이트 전극들(EL1, EL2, EL3) 또는 기판(SUB)으로의 누설 전류를 차단, 억제 또는 최소화할 수 있고, 게이트 전극들(EL1, EL2, EL3) 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선할 수 있어, 결과적으로 3차원 플래시 메모리의 전기적 특성을 향상시킬 수 있다.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)의 제2 부분(VCP2)으로 둘러싸일 수 있다. 수직 반도체 패턴(VSP)의 상면은 도전 패드(PAD)와 접촉할 수 있고, 수직 반도체 패턴(VSP)의 하면은 수직 채널 패턴(VCP)의 제1 부분(VCP1)과 접촉할 수 있다. 수직 반도체 패턴(VSP)은 제1 기판(SUB1) 및 제2 기판(SUB2) 각각과 제3 방향(D3)으로 이격될 수 있다. 다시 말하면, 수직 반도체 패턴(VSP)은 제1 기판(SUB1) 및 제2 기판(SUB2) 각각으로부터 전기적으로 플로팅될 수 있다.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)에서의 전하 또는 홀의 확산을 돕는 물질로 형성될 수 있다. 보다 상세하게, 수직 반도체 패턴(VSP)은 전하, 홀 이동도(Hole mobility)가 우수한 물질로 형성될 수 있다. 예를 들어, 수직 반도체 패턴(VSP)은 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(Intrinsic semiconductor) 물질 또는 다결정(Polycrystalline) 반도체 물질로 형성될 수 있다. 보다 구체적인 예를 들면, 수직 반도체 패턴(VSP)은 제1 기판(SUB1) 및 제2 기판(SUB2) 각각과 동일한 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑된 폴리 실리콘으로 형성될 수 있다. 즉, 수직 반도체 패턴(VSP)은 3차원 플래시 메모리의 전기적 특성을 개선시켜 메모리 동작의 속도를 향상시킬 수 있다.
수직 채널 구조체들(VS)은 소거 제어 트랜지스터(ECT), 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터(GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들에 해당할 수 있다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면 및 수직 반도체 패턴(VSP)의 상면 상에 도전 패드(PAD)가 제공될 수 있다. 도전 패드(PAD)는 수직 채널 패턴(VCP)의 상부 및 수직 반도체 패턴(VSP)의 상부와 연결될 수 있다. 도전 패드(PAD)의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 도전 패드(PAD)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면보다 낮은 레벨에 위치할 수 있다. 보다 구체적으로, 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다. 즉, 도전 패드(PAD)의 적어도 일부는 제3 게이트 전극(EL3)과 수평 방향으로 중첩될 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에서 도전 패드(PAD)는 불순물이 도핑된 반도체 또는 도전성 물질로 형성될 수 있다. 예를 들어, 도전 패드(PAD)는 수직 반도체 패턴(VSP)과 다른 불순물(보다 정확하게 제1 도전형(예컨대, P형)과 다른 제2 도전형(예컨대, N형)의 불순물)이 도핑된 반도체 물질로 형성될 수 있다.
도전 패드(PAD)는 후술하는 비트 라인(BL)과 수직 채널 패턴(VCP)(또는 수직 반도체 패턴(VSP)) 사이의 접촉 저항을 줄일 수 있다.
이상, 수직 채널 구조체들(VS)이 도전 패드(PAD)를 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 도전 패드(PAD)를 생략한 구조를 가질 수도 있다. 이러한 경우, 수직 채널 구조체들(VS)에서 도전 패드(PAD)가 생략됨에 따라, 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP) 각각의 상면이 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이루도록 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP) 각각이 제3 방향(D3)으로 연장 형성될 수 있다. 또한, 이러한 경우, 후술되는 비트 라인 콘택 플러그(BLPG)는, 도전 패드(PAD)를 통해 수직 채널 패턴(VCP)과 간접적으로 전기적으로 연결되는 대신에, 수직 채널 패턴(VCP)과 직접적으로 접촉하며 전기적으로 연결될 수 있다.
또한, 이상 수직 채널 구조체들(VS)에 수직 반도체 패턴(VSP)이 포함되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 수직 반도체 패턴(VSP)이 생략될 수도 있다.
또한, 이상 수직 채널 패턴(VCP)가 제1 부분(VCP1) 및 제2 부분(VCP2)을 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 제1 부분(VCP1)이 배제된 구조를 가질 수 있다. 예를 들어, 수직 채널 패턴(VCP)은 제1 기판(SUB1) 및 제2 기판(SUB2) 각각까지 연장 형성된 수직 반도체 패턴(VSP) 및 데이터 저장 패턴(DSP) 사이에 제공되며 제1 기판(SUB1) 및 제2 기판(SUB2) 각각과 접촉하도록 제1 기판(SUB1) 및 제2 기판(SUB2) 각각까지 연장 형성될 수 있다. 이러한 경우 수직 채널 패턴(VCP)의 하면은 제1 기판(SUB1) 및 제2 기판(SUB2) 각각의 최상면(층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있으며, 수직 채널 패턴(VCP)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에서 서로 인접한 적층 구조체들(ST) 사이에는 제1 방향(D1)으로 연장되는 분리 트렌치(TR)가 제공될 수 있다. 분리 트렌치(TR)는 적층 구조체들(ST) 각각을 분리 및 격리시켜 하나의 블록으로 구성할 수 있다.
공통 소스 영역(CSR)은 분리 트렌치(TR)에 의해 노출되는 제1 기판(SUB1) 및 제2 기판(SUB2) 각각 내부에 제공될 수 있다. 공통 소스 영역(CSR)은 제1 기판(SUB1) 및 제2 기판(SUB2) 각각 내에서 제1 방향(D1)으로 연장될 수 있다. 공통 소스 영역(CSR)은, 제2 도전형의 불순물(예컨대, N형의 불순물)이 도핑된 반도체 물질로 형성될 수 있다. 공통 소스 영역(CSR)은 공통 소스 라인(CSL)에 해당할 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에서 공통 소스 플러그(CSP)는 분리 트렌치(TR) 내에 제공될 수 있다. 공통 소스 플러그(CSP)는 공통 소스 영역(CSR)과 연결될 수 있다. 공통 소스 플러그(CSP)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 공통 소스 플러그(CSP)는 제1 방향(D1) 및 제3 방향(D3)으로 연장되는 플레이트(Plate) 형상을 가질 수 있다. 이 때 공통 소스 플러그(CSP)는, 제3 방향(D3)으로 갈수록 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에서 공통 소스 플러그(CSP)와 적층 구조체들(ST) 사이에는 절연 스페이서들(SP)이 개재될 수 있다. 절연 스페이서들(SP)은 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하며 제공될 수 있다. 예를 들어 절연 스페이서들(SP)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 갖는 low-k 물질로 형성될 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에서 적층 구조체들(ST), 수직 채널 구조체들(VS) 및 공통 소스 플러그(CSP) 상에 캡핑 절연막(CAP)이 제공될 수 있다. 캡핑 절연막(CAP)은 층간 절연막들(ILD) 중 최상부의 것의 상면, 도전 패드(PAD)의 상면 및 공통 소스 플러그(CSP)의 상면을 덮을 수 있다. 캡핑 절연막(CAP)은, 층간 절연막들(ILD)과 다른 절연 물질로 형성될 수 있다. 캡핑 절연막(CAP) 내부에 도전 패드(PAD)와 전기적으로 연결되는 비트 라인 콘택 플러그(BLPG)가 제공될 수 있다. 비트 라인 콘택 플러그(BLPG)는, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에서 캡핑 절연막(CAP) 및 비트 라인 콘택 플러그(BLPG) 상에 비트 라인(BL)이 제공될 수 있다. 비트 라인(BL)은 복수의 비트 라인들 중 어느 하나에 해당되는 것으로, 제1 방향(D1)을 따라 도전성 물질로 연장 형성될 수 있다. 비트 라인(BL)을 구성하는 도전성 물질은 전술된 게이트 전극들(EL1, EL2, EL3) 각각을 형성하는 도전성 물질과 동일한 물질일 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에서 비트 라인(BL)은 비트 라인 콘택 플러그(BLPG)를 통해 수직 채널 구조체들(VS)과 전기적으로 연결될 수 있다. 여기서 비트 라인(BL)이 수직 채널 구조체들(VS)과 연결된다는 것은, 수직 채널 구조체들(VS)에 포함되는 수직 채널 패턴(VCP)과 연결되는 것을 의미할 수 있다.
이와 같은 구조의 3차원 플래시 메모리는, 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에 대해 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압 및 공통 소스 라인(CSL)에 인가되는 전압을 기초로, 프로그램 동작, 판독 동작 및 소거 동작을 수행할 수 있다. 예컨대, 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압 및 공통 소스 라인(CSL)에 인가되는 전압을 기초로, 수직 채널 패턴(VCP)에 채널을 형성하여 전하 또는 홀을 대상 메모리 셀의 데이터 저장 패턴(DSP)으로 전달함으로써 프로그램 동작을 수행할 수 있다.
또한, 일 실시예에 따른 3차원 플래시 메모리는 설명된 구조로 제한되거나 한정되지 않고, 구현 예시에 따라 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에서 수직 채널 패턴(VCP), 데이터 저장 패턴(DSP), 게이트 전극들(EL1, EL2, EL3), 비트 라인(BL), 공통 소스 라인(CSL)을 포함하는 것을 전제로 다양한 구조로 구현될 수 있다.
일례로, 3차원 플래시 메모리는 수직 채널 패턴(VCP)의 내측벽에 접촉하는 수직 반도체 패턴(VSP) 대신에, 백 게이트(BG)를 포함하는 구조로 구현될 수 있다. 이러한 경우, 백 게이트(BG)는 메모리 동작을 위한 전압을 수직 채널 패턴(VCP)으로 인가하도록 수직 채널 패턴(VCP)에 의해 적어도 일부분이 감싸진 채 수직 방향(예컨대, 제3 방향(D3))을 따라 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질로 연장 형성될 수 있다.
이러한 구조의 3차원 플래시 메모리에서는, 제1 메모리 블록(MB1)의 제1 비트 라인(BL1)과 제2 메모리 블록(MB2)의 제2 비트 라인(BL2)이 서로 마주보도록 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2)이 배치될 수 있다.
이에, 연결 패드(CP)는, 각각의 비트 라인들(BL1, BL2)이 서로 마주보도록 배치된 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2)을 서로 연결시킬 수 있다.
특히, 연결 패드(CP)는 제1 비트 라인(BL1)의 연결 배선과 제2 비트 라인(BL2) 각각의 연결 배선(BLC1, BLC2)을 포함하도록 구성되는 것을 특징으로 할 수 있다.
즉, 연결 패드(CP)는 도 2에 도시된 바와 같이 제1 비트 라인(BL1)의 연결 배선(BLC1)과 제2 비트 라인(BL2)의 연결 배선(BLC2)을 포함하도록 구성됨으로써, 제1 메모리 블록(MB1)의 제1 비트 라인(BL1)과 제2 메모리 블록(MB2)의 제2 비트 라인(BL2)을 각각의 연결 배선(BLC1, BLC2)과 연결시키는 동시에, 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2)을 서로 연결시킬 수 있다.
또한, 도면에는 연결 패드(CP)에 제1 비트 라인(BL1)의 연결 배선(BLC1)과 제2 비트 라인(BL2)의 연결 배선(BLC2)이 서로 구분되도록 독립적으로 각기 구비되는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고, 공통으로 구비될 수 있다. 일례로, 연결 패드(CP)에는 제1 비트 라인(BL1)의 연결 배선(BLC1)의 역할과 제2 비트 라인(BL2)의 연결 배선(BLC2)의 역할을 공통으로 담당하는 공통 연결 배선이 포함될 수 있다. 이러한 경우, 제1 비트 라인(BL1)에 연결된 수직 채널 구조체(VS)와 제2 비트 라인(BL2)에 연결된 수직 채널 구조체(VS)에는, 공통의 연결 배선을 통해 동일한 전기 신호가 동일한 타이밍에 인가될 수 있다.
이 때, 연결 패드(CP)는 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2)을 서로 연결시킴에 있어, 본딩(Bonding)을 이용할 수 있다. 즉, 연결 패드(CP)는 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2)을 메탈 본딩을 통해 서로 연결시킬 수 있다. 그러나 이에 제한되거나 한정되지 않고, 연결 패드(CP)는 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2)을 TSV(Through Silicon Via)를 통해 서로 연결시킬 수 있다.
도 3은 다른 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 단면도이고, 도 4는 도 3에 도시된 3차원 플래시 메모리에 포함되는 연결 패드를 확대 도시한 단면도이다.
도 3 내지 4를 참조하면, 다른 실시예에 따른 3차원 플래시 메모리는 제1 기판(SUB1) 상 수직 방향(예컨대, 제3 방향(D3))으로 연장 형성되는 제1 수직 채널 구조체들(VS1)을 포함하는 제1 메모리 블록(MB1), 제2 기판(SUB) 상 수직 방향(예컨대, 제3 방향(D3))으로 연장 형성되는 제2 수직 채널 구조체들(VS2)을 포함하는 제2 메모리 블록(MB2)과, 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2)을 서로 연결시키는 연결 패드(CP)를 포함할 수 있다.
제1 기판(SUB) 및 제2 기판(SUB) 각각은, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 제1 기판(SUB) 및 제2 기판(SUB) 각각에는 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑될 수 있다.
제1 기판(SUB1) 및 제2 기판(SUB2) 각각 상에는 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 2차원적으로 배치될 수 있다. 또한, 적층 구조체들(ST)은 제2 방향(D2)으로 서로 이격될 수 있다.
적층 구조체들(ST) 각각은 제1 기판(SUB1) 및 제2 기판(SUB2) 각각의 상면에 수직한 수직 방향(예컨대 제3 방향(D3))으로 교대로 적층된 게이트 전극들(EL1, EL2, EL3), 층간 절연막들(ILD)을 포함할 수 있다. 적층 구조체들(ST)은 실질적으로 평탄한 상면을 가질 수 있다. 즉, 적층 구조체들(ST)의 상면은 제1 기판(SUB1) 및 제2 기판(SUB2) 각각의 상면과 평행할 수 있다. 이하, 수직 방향은 제3 방향(D3) 또는 제3 방향(D3)의 역방향을 의미한다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에서 게이트 전극들(EL1, EL2, EL3)은 제1 기판(SUB1) 및 제2 기판(SUB2) 각각 상에 차례로 적층된 소거 제어 라인(ECL), 접지 선택 라인들(GSL0, GSL1, GSL2), 워드 라인들(WL0-WLn, DWL), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 하나일 수 있다.
게이트 전극들(EL1, EL2, EL3) 각각은 제1 방향(D1)으로 연장 형성된 채 실질적으로 동일한 제3 방향(D3)으로의 두께를 가질 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 게이트 전극들(EL1, EL2, EL3) 각각은, 도전성 물질로 형성될 수 있다. 예컨대, 게이트 전극들(EL1, EL2, EL3) 각각은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 게이트 전극들(EL1, EL2, EL3) 각각은 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.
보다 구체적으로, 게이트 전극들(EL1, EL2, EL3)은 최하부의 제1 게이트 전극(EL1), 최상부의 제3 게이트 전극(EL3) 및 제1 게이트 전극(EL1)과 제3 게이트 전극(EL3) 사이의 복수의 제2 게이트 전극들(EL2)을 포함할 수 있다. 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 각각 단수로 도시 및 설명되었으나, 이는 예시적인 것으로 이에 제한되지 않으며, 필요에 따라 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 복수로 제공될 수도 있다. 제1 게이트 전극(EL1)은 접지 선택 라인들(GSL0, GSL1, GLS2) 중 어느 하나에 해당될 수 있다. 제2 게이트 전극(EL2)은 워드 라인들(WL0-WLn, DWL) 중 어느 하나에 해당될 수 있다. 제3 게이트 전극(EL3)은 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 중 어느 하나 또는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 어느 하나에 해당될 수 있다.
도시되지 않았으나, 적층 구조체들(ST) 각각의 단부는 제1 방향(D1)을 따라 계단 구조(Stepwise structure)를 가질 수 있다. 보다 구체적으로, 적층 구조체들(ST)의 게이트 전극들(EL1, EL2, EL3)은 제1 기판(SUB1) 및 제2 기판(SUB2) 각각으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다. 제3 게이트 전극(EL3)은 제1 방향(D1)으로의 길이가 가장 작을 수 있고, 제1 기판(SUB1) 및 제2 기판(SUB2) 각각과 제3 방향(D3)으로 이격되는 거리가 가장 클 수 있다. 제1 게이트 전극(EL1)은 제1 방향(D1)으로의 길이가 가장 클 수 있고, 제1 기판(SUB1) 및 제2 기판(SUB2) 각각과 제3 방향(D3)으로 이격되는 거리가 가장 작을 수 있다. 계단식 구조에 의해, 적층 구조체들(ST) 각각은 후술하는 수직 채널 구조체들(VS) 중 최외각의 것(Outer-most one)으로부터 멀어질수록 두께가 감소할 수 있고, 게이트 전극들(EL1, EL2, EL3)의 측벽들은, 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에서 층간 절연막들(ILD) 각각은 서로 다른 두께를 가질 수 있다. 일 예로, 층간 절연막들(ILD) 중 최하부의 것 및 최상부의 것은 다른 층간 절연막들(ILD)보다 작은 두께를 가질 수 있다. 다만, 이는 예시적인 것으로 이에 제한되지 않으며, 층간 절연막들(ILD) 각각의 두께는 반도체 장치의 특성에 따라 서로 다른 두께를 갖거나, 모두 동일하게 설정될 수도 있다. 층간 절연막들(ILD)으로는 게이트 전극들(EL1, EL2, EL3) 사이의 절연을 위해 절연 물질로 형성될 수 있다. 일 예로, 층간 절연막들(ILD)은 실리콘 산화물로 형성될 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에는 적층 구조체들(ST) 및 기판(SUB)의 일부를 관통하는 복수 개의 채널 홀들(CH)이 제공될 수 있다. 채널 홀들(CH) 내에는 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은 복수의 셀 스트링들(CSTR)로서, 기판(SUB)과 연결된 채 제3 방향(D3)으로 연장 형성될 수 있다. 수직 채널 구조체들(VS)이 제1 기판(SUB1) 및 제2 기판(SUB2) 각각과 연결되는 것은, 수직 채널 구조체들(VS) 각각의 일부가 하면이 제1 기판(SUB1) 및 제2 기판(SUB2) 각각의 상면과 맞닿음으로써 이루어질 수 있으나, 이에 제한되거나 한정되지 않고 제1 기판(SUB1) 및 제2 기판(SUB2) 각각 내부에 매립되어 이루어질 수도 있다. 수직 채널 구조체들(VS) 각각의 일부가 제1 기판(SUB1) 및 제2 기판(SUB2) 각각 내부에 매립되는 경우, 수직 채널 구조체들(VS)의 하면은 제1 기판(SUB1) 및 제2 기판(SUB2) 각각의 상면보다 낮은 레벨에 위치할 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각의 적층 구조체들(ST) 중 어느 하나를 관통하는 수직 채널 구조체들(VS)의 열들은 복수로 제공될 수 있다. 예를 들어, 3개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 2개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통하거나, 4개 이상의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 인접한 한 쌍의 열들에 있어서, 하나의 열에 해당하는 수직 채널 구조체들(VS)은 이에 인접한 다른 하나의 열에 해당하는 수직 채널 구조체들(VS)로부터 제1 방향(D1)으로 시프트(shift)될 수 있다. 평면적 관점에서, 수직 채널 구조체들(VS)은 제1 방향(D1)을 따라서 지그재그 형태로 배열될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구조체들(VS)은 로우(Row) 및 컬럼(Column)으로 나란히 배치되는 배열을 형성할 수도 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에서 수직 채널 구조체들(VS) 각각은 제1 기판(SUB1) 및 제2 기판(SUB2) 각각으로부터 제3 방향(D3)으로 연장 형성될 수 있다. 도면에는 수직 채널 구조체들(VS) 각각이 상단과 하단의 너비가 동일한 기둥 형상을 갖는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다. 수직 채널 구조체들(VS) 각각의 상면은 원 형상, 타원 형상, 사각 형상 또는 바(Bar) 형상을 가질 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에서 수직 채널 구조체들(VS) 각각은 데이터 저장 패턴(DSP), 수직 채널 패턴(VCP), 수직 반도체 패턴(VSP) 및 도전 패드(PAD)를 포함할 수 있다. 수직 채널 구조체들(VS) 각각에서 데이터 저장 패턴(DSP)은 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태를 가질 수 있고, 수직 채널 패턴(VCP)은 하단이 닫힌(Closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP) 및 도전 패드(PAD)로 둘러싸인 공간을 채울 수 있다.
데이터 저장 패턴(DSP)은 채널 홀들(CH) 각각의 내측벽을 덮은 채, 내측으로는 수직 채널 패턴(VCP)의 외측벽을 둘러싸며 외측으로는 게이트 전극들(EL1, EL2, EL3)의 측벽들과 접촉할 수 있다. 이에, 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들은 수직 채널 패턴(VCP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의해 메모리 동작(프로그램 동작, 판독 동작 또는 소거 동작)이 수행되는 메모리 셀들을 구성할 수 있다. 메모리 셀들은 메모리 셀 트랜지스터들(MCT)에 해당된다. 즉, 데이터 저장 패턴(DSP)은 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예컨대, 전하들의 분극 상태)를 유지함으로써 3차원 플래시 메모리에서 데이터 저장소의 역할을 할 수 있다. 예를 들어, 데이터 저장 패턴(DSP)으로는 ONO(터널 산화막(Oxide)-전하 저장막(Nitride)-블로킹 산화막(Oxide))층 또는 강유전체층이 사용될 수 있다. 이와 같은 데이터 저장 패턴(DSP)은 트랩된 전하 또는 홀의 변화로 이진 데이터 값 또는 다치화된 데이터 값을 나타내거나, 전하들의 상태 변화로 이진 데이터 값 또는 다치화된 데이터 값을 나타낼 수 있다.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)의 내측벽을 덮을 수 있다. 수직 채널 패턴(VCP)은 제1 부분(VCP1) 및 제1 부분(VCP1) 상의 제2 부분(VCP2)을 포함할 수 있다.
수직 채널 패턴(VCP)의 제1 부분(VCP1)은 채널 홀들(CH) 각각의 하부에 제공될 수 있고, 제1 기판(SUB1) 및 제2 기판(SUB2) 각각과 접촉할 수 있다. 이러한 수직 채널 패턴(VCP)의 제1 부분(VCP1)은 수직 채널 구조체들(VS) 각각에서의 누설 전류를 차단, 억제 또는 최소화하는 용도 및/또는 에피택시얼 패턴의 용도로 사용될 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 두께는, 예를 들어, 제1 게이트 전극(EL1)의 두께보다 클 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면과 제2 게이트 전극들(EL2) 중 최하부의 것의 하면 사이에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 하면은 기판(SUB)의 최상면(즉, 층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 일부는 제1 게이트 전극(EL1)과 수평 방향으로 중첩될 수 있다. 이하에서, 수평 방향은 제1 방향(D1) 및 제2 방향(D2)과 나란한 평면 상에서 연장되는 임의의 방향을 의미한다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)은 제1 부분(VCP1)의 상면으로부터 제3 방향(D3)으로 연장될 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 데이터 저장 패턴(DSP)과 수직 반도체 패턴(VSP) 사이에 제공될 수 있으며, 제2 게이트 전극들(EL2)에 대응될 수 있다. 이에, 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 전술된 바와 같이 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 메모리 셀들을 구성할 수 있다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제2 게이트 전극들(EL2) 중 최상부의 것의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)으로 전하 또는 홀을 전달하는 구성요소로서, 인가되는 전압에 의해 채널을 형성하거나 부스팅되도록 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)은 누설 전류를 차단, 억제 또는 최소화할 수 있는 산화물 반도체 물질로 형성될 수 있다. 예컨대, 수직 채널 패턴(VCP)은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질 등으로 형성될 수 있다. 수직 채널 패턴(VCP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질로 형성될 수 있다. 따라서, 수직 채널 패턴(VCP)은 게이트 전극들(EL1, EL2, EL3) 또는 기판(SUB)으로의 누설 전류를 차단, 억제 또는 최소화할 수 있고, 게이트 전극들(EL1, EL2, EL3) 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선할 수 있어, 결과적으로 3차원 플래시 메모리의 전기적 특성을 향상시킬 수 있다.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)의 제2 부분(VCP2)으로 둘러싸일 수 있다. 수직 반도체 패턴(VSP)의 상면은 도전 패드(PAD)와 접촉할 수 있고, 수직 반도체 패턴(VSP)의 하면은 수직 채널 패턴(VCP)의 제1 부분(VCP1)과 접촉할 수 있다. 수직 반도체 패턴(VSP)은 제1 기판(SUB1) 및 제2 기판(SUB2) 각각과 제3 방향(D3)으로 이격될 수 있다. 다시 말하면, 수직 반도체 패턴(VSP)은 제1 기판(SUB1) 및 제2 기판(SUB2) 각각으로부터 전기적으로 플로팅될 수 있다.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)에서의 전하 또는 홀의 확산을 돕는 물질로 형성될 수 있다. 보다 상세하게, 수직 반도체 패턴(VSP)은 전하, 홀 이동도(Hole mobility)가 우수한 물질로 형성될 수 있다. 예를 들어, 수직 반도체 패턴(VSP)은 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(Intrinsic semiconductor) 물질 또는 다결정(Polycrystalline) 반도체 물질로 형성될 수 있다. 보다 구체적인 예를 들면, 수직 반도체 패턴(VSP)은 제1 기판(SUB1) 및 제2 기판(SUB2) 각각과 동일한 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑된 폴리 실리콘으로 형성될 수 있다. 즉, 수직 반도체 패턴(VSP)은 3차원 플래시 메모리의 전기적 특성을 개선시켜 메모리 동작의 속도를 향상시킬 수 있다.
수직 채널 구조체들(VS)은 소거 제어 트랜지스터(ECT), 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터(GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들에 해당할 수 있다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면 및 수직 반도체 패턴(VSP)의 상면 상에 도전 패드(PAD)가 제공될 수 있다. 도전 패드(PAD)는 수직 채널 패턴(VCP)의 상부 및 수직 반도체 패턴(VSP)의 상부와 연결될 수 있다. 도전 패드(PAD)의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 도전 패드(PAD)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면보다 낮은 레벨에 위치할 수 있다. 보다 구체적으로, 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다. 즉, 도전 패드(PAD)의 적어도 일부는 제3 게이트 전극(EL3)과 수평 방향으로 중첩될 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에서 도전 패드(PAD)는 불순물이 도핑된 반도체 또는 도전성 물질로 형성될 수 있다. 예를 들어, 도전 패드(PAD)는 수직 반도체 패턴(VSP)과 다른 불순물(보다 정확하게 제1 도전형(예컨대, P형)과 다른 제2 도전형(예컨대, N형)의 불순물)이 도핑된 반도체 물질로 형성될 수 있다.
도전 패드(PAD)는 후술하는 비트 라인(BL)과 수직 채널 패턴(VCP)(또는 수직 반도체 패턴(VSP)) 사이의 접촉 저항을 줄일 수 있다.
이상, 수직 채널 구조체들(VS)이 도전 패드(PAD)를 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 도전 패드(PAD)를 생략한 구조를 가질 수도 있다. 이러한 경우, 수직 채널 구조체들(VS)에서 도전 패드(PAD)가 생략됨에 따라, 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP) 각각의 상면이 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이루도록 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP) 각각이 제3 방향(D3)으로 연장 형성될 수 있다. 또한, 이러한 경우, 후술되는 비트 라인 콘택 플러그(BLPG)는, 도전 패드(PAD)를 통해 수직 채널 패턴(VCP)과 간접적으로 전기적으로 연결되는 대신에, 수직 채널 패턴(VCP)과 직접적으로 접촉하며 전기적으로 연결될 수 있다.
또한, 이상 수직 채널 구조체들(VS)에 수직 반도체 패턴(VSP)이 포함되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 수직 반도체 패턴(VSP)이 생략될 수도 있다.
또한, 이상 수직 채널 패턴(VCP)가 제1 부분(VCP1) 및 제2 부분(VCP2)을 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 제1 부분(VCP1)이 배제된 구조를 가질 수 있다. 예를 들어, 수직 채널 패턴(VCP)은 제1 기판(SUB1) 및 제2 기판(SUB2) 각각까지 연장 형성된 수직 반도체 패턴(VSP) 및 데이터 저장 패턴(DSP) 사이에 제공되며 제1 기판(SUB1) 및 제2 기판(SUB2) 각각과 접촉하도록 제1 기판(SUB1) 및 제2 기판(SUB2) 각각까지 연장 형성될 수 있다. 이러한 경우 수직 채널 패턴(VCP)의 하면은 제1 기판(SUB1) 및 제2 기판(SUB2) 각각의 최상면(층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있으며, 수직 채널 패턴(VCP)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에서 서로 인접한 적층 구조체들(ST) 사이에는 제1 방향(D1)으로 연장되는 분리 트렌치(TR)가 제공될 수 있다. 분리 트렌치(TR)는 적층 구조체들(ST) 각각을 분리 및 격리시켜 하나의 블록으로 구성할 수 있다.
공통 소스 영역(CSR)은 분리 트렌치(TR)에 의해 노출되는 제1 기판(SUB1) 및 제2 기판(SUB2) 각각 내부에 제공될 수 있다. 공통 소스 영역(CSR)은 제1 기판(SUB1) 및 제2 기판(SUB2) 각각 내에서 제1 방향(D1)으로 연장될 수 있다. 공통 소스 영역(CSR)은, 제2 도전형의 불순물(예컨대, N형의 불순물)이 도핑된 반도체 물질로 형성될 수 있다. 공통 소스 영역(CSR)은 공통 소스 라인(CSL)에 해당할 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에서 공통 소스 플러그(CSP)는 분리 트렌치(TR) 내에 제공될 수 있다. 공통 소스 플러그(CSP)는 공통 소스 영역(CSR)과 연결될 수 있다. 공통 소스 플러그(CSP)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 공통 소스 플러그(CSP)는 제1 방향(D1) 및 제3 방향(D3)으로 연장되는 플레이트(Plate) 형상을 가질 수 있다. 이 때 공통 소스 플러그(CSP)는, 제3 방향(D3)으로 갈수록 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에서 공통 소스 플러그(CSP)와 적층 구조체들(ST) 사이에는 절연 스페이서들(SP)이 개재될 수 있다. 절연 스페이서들(SP)은 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하며 제공될 수 있다. 예를 들어 절연 스페이서들(SP)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 갖는 low-k 물질로 형성될 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에서 적층 구조체들(ST), 수직 채널 구조체들(VS) 및 공통 소스 플러그(CSP) 상에 캡핑 절연막(CAP)이 제공될 수 있다. 캡핑 절연막(CAP)은 층간 절연막들(ILD) 중 최상부의 것의 상면, 도전 패드(PAD)의 상면 및 공통 소스 플러그(CSP)의 상면을 덮을 수 있다. 캡핑 절연막(CAP)은, 층간 절연막들(ILD)과 다른 절연 물질로 형성될 수 있다. 캡핑 절연막(CAP) 내부에 도전 패드(PAD)와 전기적으로 연결되는 비트 라인 콘택 플러그(BLPG)가 제공될 수 있다. 비트 라인 콘택 플러그(BLPG)는, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에서 캡핑 절연막(CAP) 및 비트 라인 콘택 플러그(BLPG) 상에 비트 라인(BL)이 제공될 수 있다. 비트 라인(BL)은 복수의 비트 라인들 중 어느 하나에 해당되는 것으로, 제1 방향(D1)을 따라 도전성 물질로 연장 형성될 수 있다. 비트 라인(BL)을 구성하는 도전성 물질은 전술된 게이트 전극들(EL1, EL2, EL3) 각각을 형성하는 도전성 물질과 동일한 물질일 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에서 비트 라인(BL)은 비트 라인 콘택 플러그(BLPG)를 통해 수직 채널 구조체들(VS)과 전기적으로 연결될 수 있다. 여기서 비트 라인(BL)이 수직 채널 구조체들(VS)과 연결된다는 것은, 수직 채널 구조체들(VS)에 포함되는 수직 채널 패턴(VCP)과 연결되는 것을 의미할 수 있다.
이와 같은 구조의 3차원 플래시 메모리는, 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에 대해 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압 및 공통 소스 라인(CSL)에 인가되는 전압을 기초로, 프로그램 동작, 판독 동작 및 소거 동작을 수행할 수 있다. 예컨대, 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압 및 공통 소스 라인(CSL)에 인가되는 전압을 기초로, 수직 채널 패턴(VCP)에 채널을 형성하여 전하 또는 홀을 대상 메모리 셀의 데이터 저장 패턴(DSP)으로 전달함으로써 프로그램 동작을 수행할 수 있다.
또한, 다른 실시예에 따른 3차원 플래시 메모리는 설명된 구조로 제한되거나 한정되지 않고, 구현 예시에 따라 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각에서 수직 채널 패턴(VCP), 데이터 저장 패턴(DSP), 게이트 전극들(EL1, EL2, EL3), 비트 라인(BL), 공통 소스 라인(CSL)을 포함하는 것을 전제로 다양한 구조로 구현될 수 있다.
일례로, 3차원 플래시 메모리는 수직 채널 패턴(VCP)의 내측벽에 접촉하는 수직 반도체 패턴(VSP) 대신에, 백 게이트(BG)를 포함하는 구조로 구현될 수 있다. 이러한 경우, 백 게이트(BG)는 메모리 동작을 위한 전압을 수직 채널 패턴(VCP)으로 인가하도록 수직 채널 패턴(VCP)에 의해 적어도 일부분이 감싸진 채 수직 방향(예컨대, 제3 방향(D3))을 따라 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질로 연장 형성될 수 있다.
이러한 구조의 3차원 플래시 메모리에서는, 제1 메모리 블록(MB1)의 제1 기판(SUB1)과 제2 메모리 블록(MB2)의 제2 기판(SUB2)이 서로 마주보도록 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2)이 배치될 수 있다.
이에, 연결 패드(CP)는, 각각의 기판들(SUB1, SUB2)이 서로 마주보도록 배치된 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2)을 서로 연결시킬 수 있다.
특히, 연결 패드(CP)는 제1 비트 라인(BL1)의 연결 배선과 제2 비트 라인(BL2) 각각의 연결 배선(BLC1, BLC2)을 포함하도록 구성되는 것을 특징으로 할 수 있다.
즉, 연결 패드(CP)는 도 4에 도시된 바와 같이 제1 비트 라인(BL1)의 연결 배선(BLC1)과 제2 비트 라인(BL2)의 연결 배선(BLC2)을 포함하도록 구성됨으로써, 제1 메모리 블록(MB1)의 제1 비트 라인(BL1)과 제2 메모리 블록(MB2)의 제2 비트 라인(BL2)을 각각의 연결 배선(BLC1, BLC2)과 연결시키는 동시에, 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2)을 서로 연결시킬 수 있다.
설명된 바와 같이 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2)이 각각의 기판들(SUB1, SUB2)이 서로 마주보는 상태에서 서로 연결되기 때문에, 제1 메모리 블록(MB1)의 제1 비트 라인(BL1)과 제2 메모리 블록(MB2)의 제2 비트 라인(BL2) 각각의 연결 배선(BLC1, BLC2)은 각각의 메모리 블록(MB1, M2)의 내외부를 통해 연결 패드(CP)까지 이어지는 경로를 가질 수 있다. 따라서, 제1 비트 라인(BL1)의 연결 배선(BLC1)과 제2 비트 라인(BL2)의 연결 배선(BLC2)은 일부분이 연결 패드(CP)에 포함되는 구조를 가질 수 있다.
또한, 도면에는 연결 패드(CP)에 제1 비트 라인(BL1)의 연결 배선(BLC1)과 제2 비트 라인(BL2)의 연결 배선(BLC2)이 서로 구분되도록 독립적으로 각기 구비되는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고, 공통으로 구비될 수 있다. 일례로, 연결 패드(CP)에는 제1 비트 라인(BL1)의 연결 배선(BLC1)의 역할과 제2 비트 라인(BL2)의 연결 배선(BLC2)의 역할을 공통으로 담당하는 공통 연결 배선이 포함될 수 있다. 이러한 경우, 제1 비트 라인(BL1)에 연결된 수직 채널 구조체(VS)와 제2 비트 라인(BL2)에 연결된 수직 채널 구조체(VS)에는, 공통의 연결 배선을 통해 동일한 전기 신호가 동일한 타이밍에 인가될 수 있다.
이 때, 연결 패드(CP)는 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2)을 서로 연결시킴에 있어, TSV(Through Silicon Via)을 이용할 수 있다. 즉, 연결 패드(CP)는 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2)을 TSV을 통해 서로 연결시킬 수 있다. 그러나 이에 제한되거나 한정되지 않고, 연결 패드(CP)는 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2)을 본딩(Bonding)을 통해 서로 연결시킬 수 있다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 플로우 차트이고, 도 6a 내지 6b는 도 5에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위한 단면도이다.
도 5 내지 6a 내지 6b를 참조하여 설명되는 제조 방법은, 도 1 내지 2를 통해 전술된 구조의 3차원 플래시 메모리를 제조하기 위한 것으로, 수행 주체는 자동화 및 기계화된 제조 시스템일 수 있다.
단계(S510)에서 제조 시스템은, 도 6a에 도시된 바와 같이 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2)을 준비할 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각의 구조는 도 1 내지 2를 참조하여 전술되었으므로, 이에 대한 상세한 설명은 생략하기로 한다.
단계(S520)에서 제조 시스템은, 도 6b에 도시된 바와 같이 제1 메모리 블록(MB1)의 제1 비트 라인(BL1)과 제2 메모리 블록(MB2)의 제2 비트 라인(BL2)이 서로 마주보도록 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2)을 배치한 채, 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2)을 연결 패드(CP)를 통해 서로 연결시킬 수 있다.
이 때, 연결 패드(CP)에는 제1 비트 라인(BL1)의 연결 배선과 제2 비트 라인(BL2)의 연결 배선을 포함하고 있으므로, 단계(S520)에서 제조 시스템은 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)을 서로 연결시키는 동시에, 제1 비트 라인(BL1)을 제1 비트 라인(BL1)의 연결 배선(BLC1)에 연결시키고 제2 비트 라인(BL2)을 제2 비트 라인(BL2)의 연결 배선(BLC2)에 연결시킬 수 있다.
연결 패드(CP)가 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)을 연결시키는 방식으로는 본딩(Bonding)이 사용될 수 있다.
도 7은 다른 실시예에 따른 3차원 플래시 메모리의 제조 방법을 플로우 차트이고, 도 8a 내지 8b는 도 7에 도시된 3차원 플래시 메모리의 제조 방법을 설명하기 위한 단면도이다.
도 7 내지 8a 내지 8b를 참조하여 설명되는 제조 방법은, 도 1 내지 2를 통해 전술된 구조의 3차원 플래시 메모리를 제조하기 위한 것으로, 수행 주체는 자동화 및 기계화된 제조 시스템일 수 있다.
단계(S710)에서 제조 시스템은, 도 8a에 도시된 바와 같이 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2)을 준비할 수 있다.
제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2) 각각의 구조는 도 3 내지 4를 참조하여 전술되었으므로, 이에 대한 상세한 설명은 생략하기로 한다.
단계(S720)에서 제조 시스템은, 도 8b에 도시된 바와 같이 제1 메모리 블록(MB1)의 제1 기판(SUB1)과 제2 메모리 블록(MB2)의 제2 기판(SUB2)이 서로 마주보도록 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2)을 배치한 채, 제1 메모리 블록(MB1) 및 제2 메모리 블록(MB2)을 연결 패드(CP)를 통해 서로 연결시킬 수 있다.
이 때, 연결 패드(CP)에는 제1 비트 라인(BL1)의 연결 배선과 제2 비트 라인(BL2)의 연결 배선을 포함하고 있으므로, 단계(S720)에서 제조 시스템은 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)을 서로 연결시키는 동시에, 제1 비트 라인(BL1)을 제1 비트 라인(BL1)의 연결 배선(BLC1)에 연결시키고 제2 비트 라인(BL2)을 제2 비트 라인(BL2)의 연결 배선(BLC2)에 연결시킬 수 있다.
연결 패드(CP)가 제1 메모리 블록(MB1)과 제2 메모리 블록(MB2)을 연결시키는 방식으로는 TSV(Through Silicon Via)가 사용될 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (5)

  1. 스택 공정 기반의 3차원 플래시 메모리에 있어서,
    제1 기판 상 수직 방향으로 연장 형성되는 제1 수직 채널 구조체들을 포함하는 제1 메모리 블록;
    제2 기판 상 수직 방향으로 연장 형성되는 제2 수직 채널 구조체들을 포함하는 제2 메모리 블록; 및
    상기 제1 수직 채널 구조체들에 연결되는 적어도 하나의 제1 비트 라인과 상기 제2 수직 채널 구조체들에 연결되는 적어도 하나의 제2 비트 라인이 서로 마주보도록 배치되는 상기 제1 메모리 블록 및 상기 제2 메모리 블록을 서로 연결시키는 연결 패드
    를 포함하는 3차원 플래시 메모리.
  2. 스택 공정 기반의 3차원 플래시 메모리에 있어서,
    제1 기판 상 수직 방향으로 연장 형성되는 제1 수직 채널 구조체들을 포함하는 제1 메모리 블록;
    제2 기판 상 수직 방향으로 연장 형성되는 제2 수직 채널 구조체들을 포함하는 제2 메모리 블록; 및
    상기 제1 기판 및 상기 제2 기판이 서로 마주보도록 배치되는 상기 제1 메모리 블록 및 상기 제2 메모리 블록을 서로 연결시키는 연결 패드
    를 포함하는 3차원 플래시 메모리.
  3. 제1항 또는 제2항 중 어느 한 항에 있어서,
    상기 연결 패드는,
    상기 제1 수직 채널 구조체들에 연결되는 적어도 하나의 제1 비트 라인의 연결 배선과 상기 제2 수직 채널 구조체들에 연결되는 적어도 하나의 제2 비트 라인의 연결 배선을 포함하는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 제3항에 있어서,
    상기 연결 패드는,
    상기 제1 수직 채널 구조체들에 연결되는 적어도 하나의 제1 비트 라인의 연결 배선과 상기 제2 수직 채널 구조체들에 연결되는 적어도 하나의 제2 비트 라인의 연결 배선을 공통으로 구비하는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 제1항 또는 제2항 중 어느 한 항에 있어서,
    상기 연결 패드는,
    상기 제1 메모리 블록 및 상기 제2 메모리 블록을 본딩(Bonding)을 통해 서로 연결시키거나, TSV(Through Silicon Via)를 통해 서로 연결시키는 것을 특징으로 하는 3차원 플래시 메모리.
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