KR20240008762A - 듀얼 정션 구조를 갖는 3차원 메모리 - Google Patents

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KR20240008762A
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송창은
송윤흡
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한양대학교 산학협력단
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Abstract

듀얼 정션 구조를 갖는 3차원 메모리가 개시된다. 일 실시예에 따르면, 3차원 메모리는 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 및 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수직 채널 패턴 및 데이터 저장 패턴을 포함하고, 상기 수직 채널 구조체들 각각의 상단에는 서로 다른 타입의 불순물로 각기 도핑된 이중 구조의 듀얼 정션(Dual junction)이 형성됨-을 포함할 수 있다.

Description

듀얼 정션 구조를 갖는 3차원 메모리{3D MEMORY WITH DUAL JUCTION STRUCTURE}
아래의 실시예들은 3차원 구조의 메모리, 그 동작 방법 및 그 제조 방법에 관한 기술이다.
기존의 DRAM은 바이트(Byte) 단위의 랜덤 액세스(Random access)를 지원하여 고속의 메모리 동작을 가능하게 하나, 저장 공간이 저용량인 단점을 갖는다.
반면, 기존의 3차원 NAND 플래시 메모리는 대용량의 저장 공간을 구현할 수 있으나, 페이지 단위 또는 블록 단위로 메모리 동작을 하기 때문에, 바이트 단위의 랜덤 액세스를 지원하지 못하는 문제점을 갖는다.
보다 상세하게, 기존의 3차원 NAND 플래시 메모리가 갖는 문제점을 설명하기 위한 도 1을 참조하면, 기존의 3차원 NAND 플래시 메모리가 채널 패턴(110)에 P형 채널을 형성하여 "0"의 데이터를 기록하는 기록 동작(소거 동작)을 수행하는 경우, 대상 메모리 셀에 대응하는 선택된 게이트 전극(120)에 음의 전압(-Vwrite0)이 인가되고 나머지 게이트 전극들(130)에 양의 패스 전압(+Vpass)이 인가되기 때문에, 채널 패턴(110)에는 NPN 접합이 형성되게 된다. 이에, 대상 메모리 셀(111)에 대한 소거 동작이 수행되지 않게 된다. 따라서, 기존의 3차원 NAND 플래시 메모리는 GIDL 방식을 이용하는 페이지 단위 또는 블록 단위의 소거 동작을 수행하는 바, 바이트 단위의 랜덤 액세스를 지원하지 못하는 문제점을 갖는다.
한편, 디지털 기기 및 센서 등의 보급화를 통해 실생활에서 규모를 가늠하기 힘든 수준의 빅 데이터가 생성되고 있다. 이와 같은 빅 데이터의 발전에 따라 메모리 기술 분야에서는 랜덤 액세스를 지원하여 고속의 메모리 동작을 가능하게 하는 동시에 대용량의 저장 공간을 구현한 메모리가 요구되고 있다.
이에, 아래의 실시예들에서는 랜덤 액세스를 지원하여 고속의 메모리 동작을 가능하게 하는 동시에 대용량의 저장 공간을 구현한 3차원 메모리를 제안하고자 한다.
일 실시예들은 대용량의 저장 공간을 구현하는 동시에 랜덤 액세스를 지원하여 고속의 메모리 동작을 가능하게 하는 3차원 메모리, 그 동작 방법 및 제조 방법을 제안한다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
일 실시예에 따르면, 3차원 메모리는, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 및 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수직 채널 패턴 및 데이터 저장 패턴을 포함하고, 상기 수직 채널 구조체들 각각의 상단에는 서로 다른 타입의 불순물로 각기 도핑된 이중 구조의 듀얼 정션(Dual junction)이 형성됨-을 포함할 수 있다.
일 측면에 따르면, 상기 듀얼 정션은, N+ 도핑된 N+ 정션 및 P+ 도핑된 P+ 정션을 포함하는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 N+ 정션 및 상기 P+ 정션은, 상기 수직 채널 패턴에 대해 동일한 접촉 면적을 갖도록 서로 대칭되는 구조를 갖는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 N+ 정션 및 상기 P+ 정션 중 어느 하나는, 메모리 동작 시 상기 게이트 전극들 중 메모리 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 게이트 전극에 인가되는 전압에 응답하여, 선택적으로 활성화되어 상기 수직 채널 패턴에 채널을 형성하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 N+ 정션은, 상기 선택된 게이트 전극에 인가되는 양의 전압에 응답하여, 상기 수직 채널 패턴에 N형 채널을 형성하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 N형 채널은, 상기 N+ 정션에 이어지도록 상기 수직 방향으로 연장 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 P+ 정션은, 상기 선택된 게이트 전극에 인가되는 음의 전압에 응답하여, 상기 수직 채널 패턴에 P형 채널을 형성하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 P형 채널은,
상기 P+ 정션에 이어지도록 상기 수직 방향으로 연장 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 듀얼 정션은, 상부에 배치되는 콘택 플러그를 통해 비트 라인 플러그와 연결되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 듀얼 정션은, 상기 수직 채널 구조체들 각각의 하단에도 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 수직 채널 구조체들 각각의 하단에는, 소스 영역이 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 메모리는, 상기 수직 채널 구조체들 각각의 하단에 소스 영역이 생략된 소스 프리(Source free) 구조를 갖는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 및 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수직 채널 패턴 및 데이터 저장 패턴을 포함하고, 상기 수직 채널 구조체들 각각의 상단에는 서로 다른 타입의 불순물로 각기 도핑된 이중 구조의 듀얼 정션(Dual junction)이 형성됨-을 포함하는 3차원 메모리의 메모리 동작 방법은, 상기 게이트 전극들 중 메모리 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 게이트 전극에 전압을 인가하는 단계; 및 상기 선택된 게이트 전극에 인가되는 전압에 응답하여, 상기 듀얼 정션에 포함되는 N+ 정션 및 P+ 정션 중 어느 하나가 선택적으로 활성화됨에 따라 상기 수직 채널 패턴에 채널을 형성하여 메모리 동작을 수행하는 단계를 포함할 수 있다.
일 측면에 따르면, 상기 인가하는 단계는, 상기 선택된 게이트 전극에 양의 전압을 인가하는 단계를 포함하고, 상기 메모리 동작을 수행하는 단계는, 상기 선택된 게이트 전극에 인가되는 양의 전압에 응답하여, 상기 N+ 정션을 통해 상기 수직 채널 패턴에 N형 채널을 형성하여 기록 동작을 수행하는 단계를 포함하는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 인가하는 단계는, 상기 선택된 게이트 전극에 인가되는 양의 전압의 값을 조절하는 단계를 포함하고, 상기 메모리 동작을 수행하는 단계는, 상기 조절된 양의 전압의 값에 따라 다치화된 값의 기록 동작을 수행하는 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 인가하는 단계는, 상기 선택된 게이트 전극에 음의 전압을 인가하는 단계를 포함하고, 상기 메모리 동작을 수행하는 단계는, 상기 선택된 게이트 전극에 인가되는 음의 전압에 응답하여, 상기 P+ 정션을 통해 상기 수직 채널 패턴에 P형 채널을 형성하여 기록 동작을 수행하는 단계를 포함하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 인가하는 단계는, 상기 선택된 게이트 전극에 인가되는 음의 전압의 값을 조절하는 단계를 포함하고, 상기 메모리 동작을 수행하는 단계는, 상기 조절된 음의 전압의 값에 따라 다치화된 값의 기록 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 3차원 메모리의 메모리 동작 방법.
또 다른 일 측면에 따르면, 상기 메모리 동작을 수행하는 단계는, 상기 수직 채널 구조체들 각각의 하단에도 형성된 듀얼 정션에 포함되는 N+ 정션 및 P+ 정션 중 어느 하나가 선택적으로 활성화됨에 따라 상기 수직 채널 패턴에 채널을 형성하여 메모리 동작을 수행하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 서로 다른 타입의 불순물로 각기 도핑된 이중 구조의 듀얼 정션(Dual junction)을 포함하는 3차원 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 및 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수직 채널 패턴 및 데이터 저장 패턴을 포함함-을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체 상에 상기 수직 채널 구조체들 각각의 상면 일부 영역을 가리는 제1 마스크 패턴을 배치하는 단계; 상기 제1 마스크 패턴을 이용하여, 상기 수직 채널 구조체들 각각에서 상기 제1 마스크 패턴에 의해 가려지지 않은 상면 나머지 영역에 N+ 도핑된 N+ 정션을 형성하는 단계; 상기 반도체 구조체 상에 상기 수직 채널 구조체들 각각의 상기 상면 나머지 영역을 가리는 제2 마스크 패턴을 배치하는 단계; 및 상기 제2 마스크 패턴을 이용하여, 상기 수직 채널 구조체들 각각에서 상기 제2 마스크 패턴에 의해 가려지지 않은 상기 상면 일부 영역에 P+ 도핑된 P+ 정션을 형성하는 단계를 포함할 수 있다.
일 측면에 따르면, 상기 제1 마스크 패턴 및 상기 제2 마스크 패턴은, 상기 수직 채널 구조체들 각각에서 상기 N+ 정션 및 상기 P+ 정션이 서로 대칭되는 구조를 갖도록 동일한 면적의 대칭되는 영역을 각기 가리는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 반도체 구조체를 준비하는 단계는, 상기 수직 채널 구조체들 각각의 하단에 상기 듀얼 정션이 형성된 상기 반도체 구조체를 준비하는 단계인 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 반도체 구조체를 준비하는 단계는, 상기 수직 채널 구조체들 각각의 하단에 소스 영역이 형성된 상기 반도체 구조체를 준비하는 단계인 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 반도체 구조체를 준비하는 단계는, 상기 수직 채널 구조체들 각각의 하단에 소스 영역이 생략된 소스 프리(Source free) 구조를 갖는 상기 반도체 구조체를 준비하는 단계인 것을 특징으로 할 수 있다.
일 실시예들은 대용량의 저장 공간을 구현하는 동시에 랜덤 액세스를 지원하여 고속의 메모리 동작을 가능하게 하는 3차원 메모리, 그 동작 방법 및 제조 방법을 제안할 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 기존의 3차원 NAND 플래시 메모리가 갖는 문제점을 설명하기 위한 도면이다.
도 2는 일 실시예에 따른 3차원 메모리의 어레이를 도시한 간략 회로도이다.
도 3은 일 실시예에 따른 3차원 메모리의 구조를 도시한 평면도이다.
도 4a 내지 4c는 일 실시예에 따른 3차원 메모리의 구조를 도시한 단면도로, 도 3을 A-A'선으로 자른 단면에 해당된다.
도 5는 일 실시예에 따른 3차원 메모리의 메모리 동작 방법을 도시한 플로우 차트이다.
도 6a 내지 6b는 도 5에 도시된 3차원 메모리의 메모리 동작 방법을 설명하기 위해 3차원 메모리의 구조를 도시한 단면도이다.
도 7a 내지 7b는 일 실시예에 따른 3차원 메모리의 개선된 메모리 윈도우를 설명하기 위한 도면이다.
도 8은 일 실시예에 따른 3차원 메모리의 판독 동작을 설명하기 위해 메모리 윈도우를 도시한 도면이다.
도 9a 내지 9b는 일 실시예에 따른 3차원 메모리의 소거 동작을 설명하기 위해 메모리 윈도우를 도시한 도면이다.
도 10은 일 실시예에 따른 3차원 메모리의 제조 방법을 도시한 플로우 차트이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 방향, 형상 등을 기술하기 위해서 사용되었지만, 이들 영역, 방향, 형상이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 방향 또는 형상을 다른 영역, 방향 또는 형상과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제1 부분으로 언급된 부분이 다른 실시예에서는 제2 부분으로 언급될 수도 있다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
이하, 도면들을 참조하여, 대용량의 저장 공간을 구현하는 동시에 랜덤 액세스를 지원하여 고속의 메모리 동작을 가능하게 하는 3차원 메모리, 그 동작 방법 및 그 제조 방법에 대해 상세히 설명한다.
도 2는 일 실시예에 따른 3차원 메모리의 어레이를 도시한 간략 회로도이다.
도 2를 참조하면, 일 실시예에 따른 3차원 메모리의 어레이는 공통 소스 라인(CSL), 복수의 비트 라인들(BL0, BL1, BL2) 및 공통 소스 라인(CSL)과 비트 라인들(BL0, BL1, BL2) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0, BL1, BL2)은 제2 방향(D2)으로 연장 형성된 채 제1 방향(D1)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 여기서, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3) 각각은 서로 직교하며 X, Y, Z축으로 정의되는 직각 좌표계를 형성할 수 있다.
비트 라인들(BL0, BL1, BL2) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 비트 라인들(BL0, BL1, BL2)과 하나의 공통 소스 라인(CSL) 사이에 제공된 채 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 이 때, 공통 소스 라인(CSL)은 복수 개로 제공될 수 있으며, 복수의 공통 소스 라인들(CSL)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 복수의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으나, 이에 제한되거나 한정되지 않고 복수의 공통 소스 라인들(CSL) 각각이 전기적으로 독립적으로 제어됨으로써 서로 다른 전압이 인가될 수도 있다.
셀 스트링들(CSTR)은 제3 방향(D3)으로 연장 형성된 채 비트 라인별로 제2 방향(D2)을 따라 서로 이격되며 배열될 수 있다. 실시예에 따르면, 셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인들(BL0, BL1, BL2)에 접속하며 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2), 접지 선택 트랜지스터(GST)와 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 사이에 배치된 채 직렬 연결된 메모리 셀 트랜지스터들(MCT) 및 소거 제어 트랜지스터(ECT)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(Data storage element)를 포함할 수 있다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인들(BL0, BL1, BL2) 중 하나에 접속될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모스 트랜지스터들로 구성될 수도 있다.
하나의 셀 스트링(CSTR)은 공통 소스 라인들(CSL)로부터의 거리가 서로 다른 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 즉, 메모리 셀 트랜지스터들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에서 제3 방향(D3)을 따라 배치된 채 직렬 연결될 수 있다. 소거 제어 트랜지스터(ECT)는 접지 선택 트랜지스터(GST)와 공통 소스 라인들(CSL) 사이에 연결될 수 있다. 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터들(MCT) 중 최상위의 것 사이 및 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터들(MCT) 중 최하위의 것 사이에 각각 연결된 더미 셀 트랜지스터들(DMC)을 더 포함할 수 있다.
실시예에 따르면, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수의 워드 라인들(WL0-WLn)에 의해 각각 제어될 수 있으며, 더미 셀 트랜지스터들(DMC)은 더미 워드 라인(DWL)에 의해 각각 제어될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인들(GSL0, GSL1, GSL2)에 의해 제어될 수 있으며, 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터(ECT)는 복수 개로 제공될 수 있다. 공통 소스 라인들(CSL)은 소거 제어 트랜지스터들(ECT)의 소스들에 공통으로 연결될 수 있다.
공통 소스 라인들(CSL)로부터 실질적으로 동일한 거리에 제공되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 그러나 이에 제한되거나 한정되지 않고, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소스 라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되더라도, 서로 다른 행 또는 열에 제공되는 게이트 전극들이 독립적으로 제어될 수도 있다.
접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 제1 방향(D1)을 따라 연장되며, 제2 방향(D2)으로 서로 이격되며 2차원적으로 배열될 수 있다. 공통 소스라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되는 접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 전기적으로 서로 분리될 수 있다. 또한, 서로 다른 셀 스트링들(CSTR)의 소거 제어 트랜지스터들(ECT)은 공통의 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터들(ECT)은 메모리 셀 어레이의 소거 동작 시 게이트 유도 드레인 누설(Gate Induced Drain Leakage; 이하 GIDL)을 발생시킬 수 있다. 일부 실시예들에서, 메모리 셀 어레이의 소거 동작시 비트 라인들(BL0, BL1, BL2) 및/또는 공통 소스 라인들(CSL)에 소거 전압이 인가될 수 있으며, 스트링 선택 트랜지스터(SST) 및/또는 소거 제어 트랜지스터들(ECT)에서 게이트 유도 누설 전류가 발생될 수 있다.
이상 설명된 스트링 선택 라인(SSL)은 상부 선택 라인(USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인으로 표현될 수도 있다.
도 3은 일 실시예에 따른 3차원 메모리의 구조를 도시한 평면도이고, 도 4a 내지 4c는 일 실시예에 따른 3차원 메모리의 구조를 도시한 단면도로, 도 3을 A-A'선으로 자른 단면에 해당된다.
도 3 및 4a 내지 4c를 참조하면, 기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 기판(SUB)에는 제1 도전형 불순물(예컨대, P-의 불순물)이 도핑될 수 있다.
기판(SUB) 상에는 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 2차원적으로 배치될 수 있다. 또한, 적층 구조체들(ST)은 제2 방향(D2)으로 서로 이격될 수 있다.
적층 구조체들(ST) 각각은 기판(SUB)의 상면에 수직한 수직 방향(예컨대 제3 방향(D3))으로 교대로 적층된 게이트 전극들(EL1, EL2, EL3), 층간 절연막들(ILD)을 포함할 수 있다. 적층 구조체들(ST)은 실질적으로 평탄한 상면을 가질 수 있다. 즉, 적층 구조체들(ST)의 상면은 기판(SUB)의 상면과 평행할 수 있다. 이하, 수직 방향은 제3 방향(D3) 또는 제3 방향(D3)의 역방향을 의미한다.
다시 도 2를 참조하면, 각각의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB) 상에 차례로 적층된 소거 제어 라인(ECL), 접지 선택 라인들(GSL0, GSL1, GSL2), 워드 라인들(WL0-WLn, DWL), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 하나일 수 있다.
게이트 전극들(EL1, EL2, EL3) 각각은 제1 방향(D1)으로 연장 형성된 채 실질적으로 동일한 제3 방향(D3)으로의 두께를 가질 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 게이트 전극들(EL1, EL2, EL3) 각각은, 도전성 물질로 형성될 수 있다. 예컨대, 게이트 전극들(EL1, EL2, EL3) 각각은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 게이트 전극들(EL1, EL2, EL3) 각각은 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.
보다 구체적으로, 게이트 전극들(EL1, EL2, EL3)은 최하부의 제1 게이트 전극(EL1), 최상부의 제3 게이트 전극(EL3) 및 제1 게이트 전극(EL1)과 제3 게이트 전극(EL3) 사이의 복수의 제2 게이트 전극들(EL2)을 포함할 수 있다. 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 각각 단수로 도시 및 설명되었으나, 이는 예시적인 것으로 이에 제한되지 않으며, 필요에 따라 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 복수로 제공될 수도 있다. 제1 게이트 전극(EL1)은 도 2에 도시된 접지 선택 라인들(GSL0, GSL1, GLS2) 중 어느 하나에 해당될 수 있다. 제2 게이트 전극(EL2)은 도 2에 도시된 워드 라인들(WL0-WLn, DWL) 중 어느 하나에 해당될 수 있다. 제3 게이트 전극(EL3)은 도 2에 도시된 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 중 어느 하나 또는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 어느 하나에 해당될 수 있다.
도시되지 않았으나, 적층 구조체들(ST) 각각의 단부는 제1 방향(D1)을 따라 계단 구조(Stepwise structure)를 가질 수 있다. 보다 구체적으로, 적층 구조체들(ST)의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다. 제3 게이트 전극(EL3)은 제1 방향(D1)으로의 길이가 가장 작을 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 클 수 있다. 제1 게이트 전극(EL1)은 제1 방향(D1)으로의 길이가 가장 클 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 작을 수 있다. 계단식 구조에 의해, 적층 구조체들(ST) 각각은 후술하는 수직 채널 구조체들(VS) 중 최외각의 것(Outer-most one)으로부터 멀어질수록 두께가 감소할 수 있고, 게이트 전극들(EL1, EL2, EL3)의 측벽들은, 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.
층간 절연막들(ILD) 각각은 서로 다른 두께를 가질 수 있다. 일 예로, 층간 절연막들(ILD) 중 최하부의 것 및 최상부의 것은 다른 층간 절연막들(ILD)보다 작은 두께를 가질 수 있다. 다만, 이는 예시적인 것으로 이에 제한되지 않으며, 층간 절연막들(ILD) 각각의 두께는 반도체 장치의 특성에 따라 서로 다른 두께를 갖거나, 모두 동일하게 설정될 수도 있다. 층간 절연막들(ILD)으로는 게이트 전극들(EL1, EL2, EL3) 사이의 절연을 위해 절연 물질로 형성될 수 있다. 일 예로, 층간 절연막들(ILD)은 실리콘 산화물로 형성될 수 있다.
적층 구조체들(ST) 및 기판(SUB)의 일부를 관통하는 복수 개의 채널 홀들(CH)이 제공될 수 있다. 채널 홀들(CH) 내에는 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은 도 2에 도시된 복수의 셀 스트링들(CSTR)로서, 기판(SUB)과 연결된 채 제3 방향(D3)으로 연장 형성될 수 있다. 수직 채널 구조체들(VS)이 기판(SUB)과 연결되는 것은, 수직 채널 구조체들(VS) 각각의 일부가 하면이 기판(SUB)의 상면과 맞닿음으로써 이루어질 수 있으나, 이에 제한되거나 한정되지 않고 기판(SUB) 내부에 매립되어 이루어질 수도 있다. 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되는 경우, 수직 채널 구조체들(VS)의 하면은 기판(SUB)의 상면보다 낮은 레벨에 위치할 수 있다.
적층 구조체들(ST) 중 어느 하나를 관통하는 수직 채널 구조체들(VS)의 열들은 복수로 제공될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 3개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 4개 이상의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통하거나 1개 이상 2개 이하의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 인접한 한 쌍의 열들에 있어서, 하나의 열에 해당하는 수직 채널 구조체들(VS)은 이에 인접한 다른 하나의 열에 해당하는 수직 채널 구조체들(VS)로부터 제1 방향(D1)으로 시프트(shift)될 수 있다. 평면적 관점에서, 수직 채널 구조체들(VS)은 제1 방향(D1)을 따라서 지그재그 형태로 배열될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구조체들(VS)은 로우(Row) 및 컬럼(Column)으로 나란히 배치되는 배열을 형성할 수도 있다.
수직 채널 구조체들(VS) 각각은 기판(SUB)으로부터 제3 방향(D3)으로 연장 형성될 수 있다. 도면에는 수직 채널 구조체들(VS) 각각이 상단과 하단의 너비가 동일한 기둥 형상을 갖는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다. 수직 채널 구조체들(VS) 각각의 상면은 원 형상, 타원 형상, 사각 형상 또는 바(Bar) 형상을 가질 수 있다.
수직 채널 구조체들(VS) 각각은 데이터 저장 패턴(DSP), 수직 채널 패턴(VCP), 수직 반도체 패턴(VSP) 및 듀얼 정션(Dual junction; DJ)을 포함할 수 있다. 수직 채널 구조체들(VS) 각각에서 데이터 저장 패턴(DSP)은 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태를 가질 수 있고, 수직 채널 패턴(VCP)은 하단이 닫힌(Closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP) 및 듀얼 정션(DJ)로 둘러싸인 공간을 채울 수 있다.
데이터 저장 패턴(DSP)은 채널 홀들(CH) 각각의 내측벽을 덮은 채, 내측으로는 수직 채널 패턴(VCP)의 외측벽을 둘러싸며 외측으로는 게이트 전극들(EL1, EL2, EL3)의 측벽들과 접촉할 수 있다. 이에, 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들은 수직 채널 패턴(VCP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의해 메모리 동작(프로그램 동작, 판독 동작 또는 소거 동작)이 수행되는 메모리 셀들을 구성할 수 있다. 메모리 셀들은 도 2에 도시된 메모리 셀 트랜지스터들(MCT)에 해당된다. 이를 위해, 데이터 저장 패턴(DSP)은 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의한 전하들을 트랩하거나 전하들의 상태(예컨대, 전하들의 분극 상태)를 유지함으로써 데이터 값을 나타내는 데이터 저장 요소일 수 있다.
예를 들어, 데이터 저장 패턴(DSP)은 강유전체 물질로 형성됨으로써 전하의 분극 상태로 이진 데이터 값 또는 다치화된 데이터 값을 나타낼 수 있다. 강유전체 물질은 사방정계(Orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 하나를 포함할 수 있다.
다른 예를 들면, 데이터 저장 패턴(DSP)은 ONO(Tunneling Oxide-Charge trap Nitride-Blocking Oxide)로 형성됨으로써, 전하 트랩 질화물층(Charge trap Nitride)에서 전하를 트랩함으로써 이진 데이터 값 또는 다치화된 데이터 값을 나타낼 수 있다.
도면에는 데이터 저장 패턴(DSP)이 수직 방향(예컨대, 제3 방향(D3))으로 연장 형성되는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)의 외측벽 상 그리고 채널 홀들(CH) 각각의 내측벽 상 제2 게이트 전극들(EL2)에 대응하는 영역들에만 이격되어 배치되는 복수 개로 분절된 구조를 가질 수도 있다.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)의 내측벽을 덮을 수 있으며, 수직 방향(예컨대, 제3 방향(D3))으로 연장될 수 있다. 수직 채널 패턴(VCP)은 제1 부분(VCP1) 및 제1 부분(VCP1) 상의 제2 부분(VCP2)을 포함할 수 있다.
수직 채널 패턴(VCP)의 제1 부분(VCP1)은 채널 홀들(CH) 각각의 하부에 제공될 수 있고, 기판(SUB)과 접촉할 수 있다. 이러한 수직 채널 패턴(VCP)의 제1 부분(VCP1)은 수직 채널 구조체들(VS) 각각에서의 누설 전류를 차단, 억제 또는 최소화하는 용도 및/또는 에피택시얼 패턴의 용도로 사용될 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 두께는, 예를 들어, 제1 게이트 전극(EL1)의 두께보다 클 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면과 제2 게이트 전극들(EL2) 중 최하부의 것의 하면 사이에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 하면은 기판(SUB)의 최상면(즉, 층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 일부는 제1 게이트 전극(EL1)과 수평 방향으로 중첩될 수 있다. 이하에서, 수평 방향은 제1 방향(D1) 및 제2 방향(D2)과 나란한 평면 상에서 연장되는 임의의 방향을 의미한다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)은 제1 부분(VCP1)의 상면으로부터 제3 방향(D3)으로 연장될 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 데이터 저장 패턴(DSP)와 수직 반도체 패턴(VSP) 사이에 제공될 수 있으며, 제2 게이트 전극들(EL2)에 대응될 수 있다. 이에, 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 전술된 바와 같이 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 메모리 셀들을 구성할 수 있다.
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제2 게이트 전극들(EL2) 중 최상부의 것의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)으로 전하 또는 홀을 전달하는 구성요소로서, 인가되는 전압에 의해 채널을 형성하거나 부스팅되도록 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)은 누설 전류를 차단, 억제 또는 최소화할 수 있는 산화물 반도체 물질로 형성될 수 있다. 예컨대, 수직 채널 패턴(VCP)은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질 등으로 형성될 수 있다. 수직 채널 패턴(VCP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질로 형성될 수 있다. 따라서, 수직 채널 패턴(VCP)은 게이트 전극들(EL1, EL2, EL3) 또는 기판(SUB)으로의 누설 전류를 차단, 억제 또는 최소화할 수 있고, 게이트 전극들(EL1, EL2, EL3) 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선할 수 있어, 결과적으로 3차원 메모리의 전기적 특성을 향상시킬 수 있다.
특히 수직 채널 패턴(VCP)은 후술되는 듀얼 정션(DJ)의 채널 형성 동작을 위해, 단결정질의 실리콘 또는 폴리 실리콘뿐만 아니라, 농도가 낮은 p- 도핑된 물질 또는 농도자 낮은 n- 도핑된 물질로 형성될 수 있다.
이상 수직 채널 패턴(VCP)가 제1 부분(VCP1) 및 제2 부분(VCP2)을 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 제1 부분(VCP1)이 배제된 구조를 가질 수 있다. 예를 들어, 수직 채널 패턴(VCP)은 기판(SUB)까지 연장 형성된 수직 반도체 패턴(VSP) 및 데이터 저장 패턴(DSP) 사이에 제공되며 기판(SUB)과 접촉하도록 기판(SUB)까지 연장 형성될 수 있다. 이러한 경우 수직 채널 패턴(VCP)의 하면은 기판(SUB)의 최상면(층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있으며, 수직 채널 패턴(VCP)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)의 제2 부분(VCP2)으로 둘러싸일 수 있다. 수직 반도체 패턴(VSP)의 상면은 듀얼 정션(DJ)과 접촉할 수 있고, 수직 반도체 패턴(VSP)의 하면은 수직 채널 패턴(VCP)의 제1 부분(VCP1)과 접촉할 수 있다. 수직 반도체 패턴(VSP)은 기판(SUB)과 제3 방향(D3)으로 이격될 수 있다. 다시 말하면, 수직 반도체 패턴(VSP)은 기판(SUB)으로부터 전기적으로 플로팅될 수 있다.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)에서의 전하 또는 홀의 확산을 돕는 물질로 형성될 수 있다. 보다 상세하게, 수직 반도체 패턴(VSP)은 전하, 홀 이동도(Hole mobility)가 우수한 물질로 형성될 수 있다. 예를 들어, 수직 반도체 패턴(VSP)은 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(Intrinsic semiconductor) 물질 또는 다결정(Polycrystalline) 반도체 물질로 형성될 수 있다. 보다 구체적인 예를 들면, 수직 반도체 패턴(VSP)은 기판(SUB)과 동일한 제1 도전형 불순물(예컨대, P-의 불순물)이 도핑된 폴리 실리콘으로 형성될 수 있다. 즉, 수직 반도체 패턴(VSP)은 3차원 플래시 메모리의 전기적 특성을 개선시켜 메모리 동작의 속도를 향상시킬 수 있다.
이상 수직 채널 구조체들(VS)에 수직 반도체 패턴(VSP)이 포함되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 수직 반도체 패턴(VSP)이 생략될 수도 있다.
또한, 수직 채널 구조체들(VS) 각각은 수직 반도체 패턴(VSP)이 생략된 구조를 갖는 것에 그치지 않고, 백 게이트(BG; 미도시)를 포함하는 구조를 가질 수 있다. 이러한 경우, 백 게이트(BG)는 수직 채널 패턴(VCP)에 의해 적어도 일부분이 감싸진 채 맞닿을 수 있으며, 메모리 동작을 위하여 수직 채널 패턴(VCP)으로 전압을 인가하는 구성요소일 수 있다.
다시 도 2를 참조하면, 수직 채널 구조체들(VS)은 소거 제어 트랜지스터(ECT), 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터(GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들에 해당할 수 있다.
도 4a에 도시된 바와 같이 수직 채널 패턴(VCP)의 상면 상에는 듀얼 정션(DJ)이 제공될 수 있다. 즉, 듀얼 정션(DJ)은 수직 채널 구조체들(VS) 각각의 상단에 위치한 채 수직 채널 패턴(VCP)의 상부와 연결됨으로써, 드레인 정션(Drain junction)으로 동작할 수 있다.
듀얼 정션(DJ)은 서로 다른 타입의 불순물로 각기 도핑된 이중 구조를 가질 수 있다. 보다 구체적으로, 듀얼 정션(DJ)은 N+ 도핑된 N+ 정션(N+ Junction) 및 P+ 도핑된 P+ 정션(P+ Junction)으로 구성된 이중 구조를 가질 수 있다.
듀얼 정션(DJ)의 N+ 정션 및 P+ 정션은, 메모리 동작 시 게이트 전극들(EL1, EL2, EL3)(보다 상세하게는 제2 게이트 전극들(EL2)) 중 메모리 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 게이트 전극(Sel EL)에 인가되는 전압에 응답하여, 선택적으로 활성화되어 수직 채널 패턴(VCP)에 채널을 형성할 수 있다. 예를 들어, N+ 정션은 선택된 게이트 전극(Sel EL)에 인가되는 양의 전압에 응답하여 수직 채널 패턴(VCP)에 N형 채널을 형성함으로써 "1"의 데이터를 기록하는 기록 동작(프로그램 동작)을 수행할 수 있다. 다른 예를 들면, P+ 정션은 선택된 게이트 전극(Sel EL)에 인가되는 음의 전압에 응답하여 수직 채널 패턴(VCP)에 P형 채널을 형성함으로써 "0"의 데이터를 기록하는 기록 동작(소거 동작)을 수행할 수 있다. 즉, N형 채널은 N+ 정션에 이어지도록 수직 방향으로 연장 형성될 수 있으며, P형 채널 역시 P+ 정션에 이어지도록 수직 방향으로 연장 형성될 수 있다.
이 때, 듀얼 정션(DJ)의 N+ 정션 및 P+ 정션은, 수직 채널 패턴(VCP)에 대해 동일한 접촉 면적을 갖도록 서로 대칭되는 구조를 가질 수 있다. 일례로, N+ 정션 및 P+ 정션은 도면에 도시된 바와 같이 수직 채널 패턴(VCP)의 상부에 위치하는 공간을 대칭적으로 양분하도록 형성될 수 있다. 그러나 듀얼 정션(DJ)은 이에 제한되거나 한정되지 않고, 수직 채널 패턴(VCP)에 대해 서로 상이한 접촉 면적을 갖도록 구성된 N+ 정션 및 P+ 정션을 포함할 수도 있다.
이처럼 듀얼 정션(DJ)에서 N+ 정션 및 P+ 정션 각각의 수직 채널 패턴(VCP)에 대한 접촉 면적은, 게이트 전극들(EL1, EL2, EL3)을 통해 인가되는 전압에 따라 수직 채널 패턴(VCP)에 N형 채널을 형성하는 동작 및 P형 채널을 형성하는 동작에 기초하여 조절 및 결정될 수 있다. 일례로, 선택된 게이트 전극(Sel EL)에 인가되는 양의 전압에 응답하여 수직 채널 패턴(VCP)에 N형 채널을 형성하는 동작의 속도 및 선택된 게이트 전극(Sel EL)에 인가되는 음의 전압에 응답하여 수직 채널 패턴(VCP)에 P형 채널을 형성하는 동작의 속도가 기 설정된 메모리 동작 속도보다 빠른 조건이 만족되도록 N+ 정션 및 P+ 정션 각각의 수직 채널 패턴(VCP)에 대한 접촉 면적이 조절 및 결정될 수 있다.
듀얼 정션(DJ)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 듀얼 정션(DJ)의 하면은 제3 게이트 전극(EL3)의 상면보다 낮은 레벨에 위치할 수 있다. 보다 구체적으로, 듀얼 정션(DJ)의 하면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다. 즉, 듀얼 정션(DJ)의 적어도 일부는 제3 게이트 전극(EL3)과 수평 방향으로 중첩될 수 있다.
듀얼 정션(DJ)의 상부에는 비트 라인 플러그(BLPG)와 연결되는 콘택 플러그(CPG)가 배치될 수 있다. 즉, 듀얼 정션(DJ)은 콘택 플러그(CPG)를 통해 비트 라인 플러그(BLPG)와 연결될 수 있다.
듀얼 정션(DJ)이 콘택 플러그(CPG)를 통해 비트 라인 플러그(BLPG)와 연결되는 것은, 비트 라인 플러그(BLPG)의 단면적이 듀얼 정션(DJ)의 N+ 정션 및 P+ 정션 각각에 대해 전압을 인가하기 충분하지 못한 크기(듀얼 정션(DJ)의 N+ 정션 및 P+ 정션 각각에 대해 전류를 제공하기 충분하지 못한 크기)를 갖기 때문이다. 따라서, 콘택 플러그(CPG)는 듀얼 정션(DJ)의 N+ 정션 및 P+ 정션 각각에 대해 전압을 인가할 수 있는 충분한 면적(듀얼 정션(DJ)의 N+ 정션 및 P+ 정션 각각에 전류를 제공할 수 있는 충분한 면적)으로 구성될 수 있다.
또한, 듀얼 정션(DJ)이 콘택 플러그(CPG)를 통해 비트 라인 플러그(BLPG)와 연결되는 것은, 듀얼 정션(DJ)과 비트 라인 플러그(BLPG)와의 접촉 저항을 줄이기 위함이다. 이에, 콘택 플러그(CPG)는 듀얼 정션(DJ)과 비트 라인 플러그(BLPG)와의 접촉 저항을 줄일 수 있는 물질로 형성될 수 있다. 예컨대, 콘택 플러그(CPG)는 불순물이 도핑된 반도체 또는 도전성 물질로 형성될 수 있다. 예를 들어, 콘택 플러그(CPG)는 기판(SUB) 또는 수직 반도체 패턴(VSP)과 다른 불순물(보다 정확하게 제1 도전형(예컨대, P-)과 다른 제2 도전형(예컨대, N-)의 불순물)이 도핑된 반도체 물질로 형성될 수 있다.
이상, 듀얼 정션(DJ)이 콘택 플러그(CPG)를 통해 비트 라인 플러그(BLPG)와 연결되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 콘택 플러그(CPG)가 생략될 수도 있다. 이러한 경우, 비트 라인 플러그(BLPG)는 듀얼 정션(DJ)의 N+ 정션 및 P+ 정션 각각에 대해 전압을 인가할 수 있는 충분한 면적(듀얼 정션(DJ)의 N+ 정션 및 P+ 정션 각각에 전류를 제공할 수 있는 충분한 면적)으로 구성되어, 듀얼 정션(DJ)에 직접적으로 전압을 인가하거나 전류를 제공할 수 있다.
듀얼 정션(DJ)은 도 4b에 도시된 바와 같이 수직 채널 패턴(VCP)의 하면 아래에도 제공될 수 있다. 즉, 듀얼 정션(DJ)은 수직 채널 구조체들(VS) 각각의 하단에 위치한 채 수직 채널 패턴(VCP)의 하부와 연결됨으로써, 소스 정션(Source junction)으로 동작할 수 있다. 소스 정션으로 동작하는 듀얼 정션(DJ) 역시 전술된 드레인 정션으로 동작하는 듀얼 정션(DJ)과 그 구조가 동일하므로, 이에 대한 상세한 설명은 생략하기로 한다. 수직 채널 구조체들(VS) 각각에서 소스 정션으로 동작하는 듀얼 정션(DJ)의 하부에는 소스 영역(Source Region; SR)이 형성될 수 있다. 수직 채널 구조체들(VS) 각각의 소스 영역(SR)은 기판(SUB) 내 별도의 배선(미도시)을 통해 서로 연결됨으로써, 도 2의 공통 소스 라인(CSL)에 해당될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구조체들(VS) 각각의 소스 영역(SR)은 수직 채널 구조체들(VS)별로 독립적으로 동작하도록 서로 연결되지 않은 구조를 가질 수도 있다.
또한, 수직 채널 구조체들(VS) 각각의 하단에도 듀얼 정션(DJ)이 위치하는 경우, 소스 영역(SR)은 생략될 수도 있다. 이러한 경우, 수직 채널 구조체들(VS) 각각에서 소스 정션(Source junction)으로 동작하는 듀얼 정션(DJ)은 기판(SUB) 내 별도의 배선(미도시)을 통해 서로 연결됨으로써, 도 2의 공통 소스 라인(CSL)에 해당될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구조체들(VS) 각각에서 소스 정션으로 동작하는 듀얼 정션(DJ)은 수직 채널 구조체들(VS)별로 독립적으로 동작하도록 서로 연결되지 않은 구조를 가질 수도 있다.
수직 채널 구조체들(VS) 각각의 상단에만 듀얼 정션(DJ)이 위치하는 경우에는, 도 4a에 도시된 바와 같이 수직 채널 패턴(VCP)의 하면 아래에 소스 영역(Source Region; SR)이 형성될 수 있다. 수직 채널 구조체들(VS) 각각의 소스 영역(SR)은 기판(SUB) 내 별도의 배선(미도시)을 통해 서로 연결됨으로써, 도 2의 공통 소스 라인(CSL)에 해당될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구조체들(VS) 각각의 소스 영역(SR)은 수직 채널 구조체들(VS)별로 독립적으로 동작하도록 서로 연결되지 않은 구조를 가질 수도 있다.
또한, 수직 채널 구조체들 각각의 상단에만 듀얼 정션(DJ)이 위치하는 경우에는, 수직 채널 구조체들(VS) 각각이 도 4c에 도시된 바와 같이 수직 채널 패턴(VCP)의 하면 아래에 소스 영역(SR)이 생략된 소스 프리(Source free) 구조를 가질 수도 있다.
또한, 도면에는 도시되지 않았으나, 서로 인접한 적층 구조체들(ST) 사이에는 제1 방향(D1)으로 연장되는 분리 트렌치(TR)가 제공될 수 있다. 공통 소스 영역(CSR)은 분리 트렌치(TR)에 의해 노출되는 기판(SUB) 내부에 제공될 수 있다. 공통 소스 영역(CSR)은 기판(SUB) 내에서 제1 방향(D1)으로 연장될 수 있다. 공통 소스 영역(CSR)은, 제2 도전형의 불순물(예컨대, N+의 불순물)이 도핑된 반도체 물질로 형성될 수 있다. 공통 소스 영역(CSR)은 도 2의 공통 소스 라인(CSL)에 해당할 수 있다.
공통 소스 플러그(CSP)는 분리 트렌치(TR) 내에 제공될 수 있다. 공통 소스 플러그(CSP)는 공통 소스 영역(CSR)과 연결될 수 있다. 공통 소스 플러그(CSP)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 공통 소스 플러그(CSP)는 제1 방향(D1) 및 제3 방향(D3)으로 연장되는 플레이트(Plate) 형상을 가질 수 있다. 이 때 공통 소스 플러그(CSP)는, 제3 방향(D3)으로 갈수록 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
공통 소스 플러그(CSP)와 적층 구조체들(ST) 사이에는 절연 스페이서들(SP)이 개재될 수 있다. 절연 스페이서들(SP)은 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하며 제공될 수 있다. 예를 들어 절연 스페이서들(SP)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 갖는 low-k 물질로 형성될 수 있다.
적층 구조체들(ST), 수직 채널 구조체들(VS) 및 공통 소스 플러그(CSP) 상에 캡핑 절연막(CAP)이 제공될 수 있다. 캡핑 절연막(CAP)은 층간 절연막들(ILD) 중 최상부의 것의 상면, 듀얼 정션(DJ)의 상면 및 공통 소스 플러그(CSP)의 상면을 덮을 수 있다. 캡핑 절연막(CAP)은, 층간 절연막들(ILD)과 다른 절연 물질로 형성될 수 있다. 캡핑 절연막(CAP) 내부에는 콘택 플러그(CPG) 및 비트 라인 콘택 플러그(BLPG)가 제공될 수 있다. 비트 라인 콘택 플러그(BLPG)는, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.
캡핑 절연막(CAP) 및 비트 라인 콘택 플러그(BLPG) 상에 비트 라인(BL)이 제공될 수 있다. 비트 라인(BL)은 도 2에 도시된 복수의 비트 라인들(BL0, BL1, BL2) 중 어느 하나에 해당되는 것으로, 제2 방향(D2)을 따라 도전성 물질로 연장 형성될 수 있다. 비트 라인(BL)을 구성하는 도전성 물질은 전술된 게이트 전극들(EL1, EL2, EL3) 각각을 형성하는 도전성 물질과 동일한 물질일 수 있다.
비트 라인(BL)은 비트 라인 콘택 플러그(BLPG)를 통해 수직 채널 구조체들(VS)과 전기적으로 연결될 수 있다. 여기서 비트 라인(BL)이 수직 채널 구조체들(VS)과 연결된다는 것은, 수직 채널 구조체들(VS)에 포함되는 듀얼 정션(DJ)을 통해 수직 채널 패턴(VCP)과 연결되는 것을 의미할 수 있다.
전술된 바와 같이 적층 구조체들(ST) 내에 3개의 수직 채널 구조체들(VS)의 열들이 관통함에 따라, 동일한 행에 위치하는 3개의 수직 채널 구조체들(VS)은 동일한 평면 상에 위치하는 비트 라인들(BL0, BL1, BL2) 각각과 연결되도록 각각의 비트 라인 콘택 플러그(BLPG)가 서로 어긋난 구조를 가질 수 있다. 일례로, 도 3에 도시된 바와 같이 제1 수직 채널 구조체(VS1)는 비트 라인(BL0)과 연결되도록 평면 상 제1 방향(D1)으로 편향된 비트 라인 콘택 플러그(BLPG)를 포함할 수 있고, 제2 수직 채널 구조체(VS2)는 비트 라인(BL1)과 연결되도록 평면 상 중심에 위치하는 비트 라인 콘택 플러그(BLPG)를 포함할 수 있으며, 제3 수직 채널 구조체(VS3)는 비트 라인(BL2)와 연결되도록 평면 상 제1 방향(D1)의 반대 방향으로 편향된 비트 라인 콘택 플러그(BLPG)를 포함할 수 있다.
일 실시예에 따른 3차원 메모리는 설명된 구조로 제한되거나 한정되지 않고, 구현 예시에 따라 수직 채널 패턴(VCP), 듀얼 정션(DJ), 데이터 저장 패턴(DSP), 게이트 전극들(EL1, EL2, EL3), 비트 라인(BL)을 포함하는 것을 전제로 다양한 구조로 구현될 수 있다.
이상 설명된 바와 같은 듀얼 정션(DJ)을 포함하는 구조의 3차원 메모리에 대한 동작 방법 및 제조 방법은 아래에서 기재하기로 한다.
도 5는 일 실시예에 따른 3차원 메모리의 메모리 동작 방법을 도시한 플로우 차트이고, 도 6a 내지 6b는 도 5에 도시된 3차원 메모리의 메모리 동작 방법을 설명하기 위해 3차원 메모리의 구조를 도시한 단면도이며, 도 7a 내지 7b는 일 실시예에 따른 3차원 메모리의 개선된 메모리 윈도우를 설명하기 위한 도면이고, 도 8은 일 실시예에 따른 3차원 메모리의 판독 동작을 설명하기 위해 메모리 윈도우를 도시한 도면이며, 도 9a 내지 9b는 일 실시예에 따른 3차원 메모리의 소거 동작을 설명하기 위해 메모리 윈도우를 도시한 도면이다.
이하, 설명되는 메모리 동작 방법은 도 2 내지 4를 참조하여 상술된 구조의 3차원 메모리에 의해 수행됨을 전제로 한다.
도 5를 참조하면, 단계(S510)에서 3차원 메모리는, 게이트 전극들(EL1, EL2, EL3)(보다 정확하게는 제2 게이트 전극(EL2)) 중 메모리 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 게이트 전극(Sel EL)에 전압을 인가할 수 있다.
이에, 단계(S520)에서 3차원 메모리는, 선택된 게이트 전극(Sel EL)에 인가되는 전압에 응답하여, 수직 채널 구조체들(VS) 각각의 상단에 형성된 듀얼 정션(DJ)에 포함되는 N+ 정션 및 P+ 정션 중 어느 하나가 선택적으로 활성화됨에 따라 수직 채널 패턴(VCP)에 채널을 형성하여 메모리 동작을 수행할 수 있다.
예를 들어, 3차원 메모리는 도 6a에 도시된 바와 같이 단계(S510)에서 선택된 게이트 전극(Sel EL)에 양의 전압을 인가함으로써, 단계(S520)에서 듀얼 정션(DJ)의 N+ 정션을 통해 수직 채널 패턴(VCP)에 N형 채널을 형성하여 기록 동작을 수행할 수 있다. 보다 구체적인 예를 들면, 3차원 메모리는 단계(S510)에서 선택된 게이트 전극(Sel EL)에 양의 전압을 인가함으로써, 단계(S520)에서 듀얼 정션(DJ)의 N+ 정션을 통해 수직 채널 패턴(VCP)에 N형 채널을 형성하여 "1"의 데이터를 기록하는 기록 동작(프로그램 동작)을 수행할 수 있다. 이에, N형 채널은 N+ 정션에 이어지도록 수직 방향으로 연장 형성될 수 있다.
다른 예를 들면, 3차원 메모리는 도 6b에 도시된 바와 같이 단계(S520)에서 선택된 게이트 전극(Sel EL)에 음의 전압을 인가함으로써, 단계(S520)에서 듀얼 정션(DJ)의 P+ 정션을 통해 수직 채널 패턴(VCP)에 P형 채널을 형성하여 기록 동작을 수행할 수 있다. 보다 구체적인 예를 들면, 3차원 메모리는 단계(S520)에서 선택된 게이트 전극(Sel EL)에 음의 전압을 인가함으로써, 단계(S520)에서 P형 채널을 형성함으로써 "0"의 데이터를 기록하는 기록 동작(소거 동작)을 수행할 수 있다. 따라서, P형 채널은 P+ 정션에 이어지도록 수직 방향으로 연장 형성될 수 있다.
이 때, 단계(S520)에서 3차원 메모리는, 수직 채널 구조체들(VS) 각각의 하단에도 형성된 듀얼 정션(DJ)을 이용하여 수직 채널 패턴(VCP)에 채널을 형성하여 메모리 동작을 수행할 수 있다. 수직 채널 구조체들(VS) 각각의 하단에도 형성된 듀얼 정션(DJ)을 이용하는 것은, 수직 채널 구조체들(VS) 각각의 상단에 형성된 듀얼 정션(DJ)을 이용하는 것과 동일한 과정을 통해 이루어지므로, 이에 대한 상세한 설명은 생략하기로 한다.
이처럼 일 실시예에 따른 3차원 메모리는, 듀얼 정션(DJ)을 기반으로, 선택된 게이트 전극(Sel EL)에 음의 전압을 인가하여 P형 채널을 형성하는 기록 동작(소거 동작)을 구현함으로써, 랜덤 액세스를 지원하여 고속의 메모리 동작을 가능하게 할 수 있다.
또한, 3차원 메모리는 선택된 게이트 전극(Sel EL)에 인가되는 전압의 값을 다양한 복수의 값들로 조절함으로써, 다치화를 구현할 수 있다. 특히, 3차원 메모리는 선택된 게이트 전극(Sel EL)에 인가되는 전압의 값을 양의 범위뿐만 아니라 음의 범위 내에서도 선택 가능할 수 있기 때문에, 도 7a에 도시된 바와 같은 기존의 3차원 NAND 플래시 메모리가 갖는 4 Bit의 다치화보다 더욱 개선된 도 7b에 도시된 바와 같은 5 Bit 이상의 다치화를 구현할 수 있다. 즉, 3차원 메모리는 선택된 게이트 전극(Sel EL)에 인가되는 양의 전압의 값과 음의 전압의 값을 조절함으로써, 조절된 양의 전압의 값 및 조절된 음의 전압의 값에 따라 다치화된 값의 기록 동작(프로그램 동작)을 수행할 수 있다.
이와 같이 선택된 게이트 전극(Sel EL)에 인가되는 전압의 값을 양의 범위 및 음의 범위 내에서 선택하는 경우, 판독 동작 시 인가되는 판독 전압(Vread)과 패스 전압(Vpass)은 도 8에 도시된 바와 같다.
또한, 이러한 경우, 소거 동작은 페이지 단위 또는 블록 단위로 수행될 수 있다. 구체적으로, 3차원 메모리는 도 9a 및 9b에 도시된 바와 같이 두 단계로 소거 동작을 수행할 수 있다. 예를 들어, 3차원 메모리는 음의 전압으로 프로그램된 메모리 셀들을 0V의 문턱 전압(Vth) 주변으로 이동시키는 1단계 및 양의 전압으로 프로그램된 메모리 셀들을 0V의 문턱 전압(Vth) 주변으로 이동시키는 2단계로 소거 동작을 수행할 수 있다. 이에, 프로그램 동작은 전술된 바와 같이 양의 전압 또는 음의 전압이 인가됨에 따라 이루어질 수 있다.
이처럼 두 단계로 수행되는 소거 동작은, 도 9c에 도시된 바와 같이 기존의 3차원 NAND 플래시 메모리에서 +6V의 문턱 전압(Vth)을 -4V까지 이동시키고자 25V 이상의 소거 전압(Verase)을 인가하는 소거 동작이 수 ms 소요되는 것과 달리, +6V를 0V의 문턱 전압(Vth)으로 이동시키고 -6V를 0V의 문턱 전압(Vth)으로 이동시키고자 +/- 20V 이하의 전압을 인가하기 때문에, 수 ms보다 짧은 시간이 소요되는 장점을 갖는다.
도 10은 일 실시예에 따른 3차원 메모리의 제조 방법을 도시한 플로우 차트이다.
이하, 설명되는 제조 방법은 도 2 내지 4를 참조하여 상술된 구조의 3차원 메모리를 제조하기 위한 것으로, 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
도 10을 참조하면, 단계(S1010)에서 제조 시스템은, 반도체 구조체(SEMI-STR)를 준비할 수 있다. 여기서, 반도체 구조체(SEM-STR)는 기판(SUB) 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들(EL1, EL2, EL3); 및 게이트 전극들(EL1, EL2, EL3)을 관통하며 수직 방향으로 연장 형성되는 수직 채널 구조체들(VS)을 포함할 수 있다. 즉, 반도체 구조체(SEMI-STR)는 도 2 내지 4를 참조하여 전술된 구조의 적층 구조체들(ST)과 수직 채널 구조체들(VS)을 포함할 수 있다. 다만, 수직 채널 구조체들(VS)에는 듀얼 정션(DJ)이 형성되어 있지 않다.
여기서, 제조 시스템은 수직 채널 구조체들(VS) 각각의 하단에 소스 영역이 형성된 반도체 구조체(SEMI-STR)를 준비할 수 있다. 또는 제조 시스템은 수직 채널 구조체들(VS) 각각의 하단에 소스 영역이 생략된 소스 프리 구조를 갖는 반도체 구조체를 준비할 수도 있다.
전술된 바와 같이 수직 채널 구조체들(VS) 각각의 하단에도 듀얼 정션이 형성되는 경우, 단계(S1010)에서 제조 시스템은, 수직 채널 구조체들(VS) 각각의 하단에도 듀얼 정션이 형성된 반도체 구조체(SEMI-STR)를 준비할 수 있다.
단계(S1020)에서 제조 시스템은, 반도체 구조체(SEMI-STR) 상에 수직 채널 구조체들(VS) 각각의 상면 일부 영역을 가리는 제1 마스크 패턴(MASK 1)을 배치할 수 있다.
단계(S1030에서 제조 시스템은, 제1 마스크 패턴(MASK 1)을 이용하여, 수직 채널 구조체들(VS) 각각에서 제1 마스크 패턴(MASK 1)에 의해 가려지지 않은 상면 나머지 영역에 N+ 도핑된 N+ 정션을 형성할 수 있다.
단계(S1040)에서 제조 시스템은, 반도체 구조체(SEMI-STR) 상에 수직 채널 구조체들(VS) 각각의 상면 나머지 영역을 가리는 제2 마스크 패턴(MASK 2)을 배치할 수 있다.
단계(S1050)에서 제조 시스템은, 제2 마스크 패턴(MASK 2)을 이용하여, 수직 채널 구조체들(VS) 각각에서 제2 마스크 패턴(MASK 2)에 의해 가려지지 않은 상면 일부 영역에 P+ 도핑된 P+ 정션을 형성할 수 있다.
여기서 제1 마스크 패턴(MASK 1) 및 제2 마스크 패턴(MASK 2)은, 수직 채널 구조체들(VS) 각각에서 N+ 정션 및 P+ 정션이 서로 대칭되는 구조를 갖도록 동일한 면적의 대칭되는 영역을 각기 가리도록 구성 및 배치될 수 있다.
이처럼 단계들(S1010 내지 S1050)을 통해 N+ 정션 및 P+ 정션을 포함하는 듀얼 정션(DJ)이 수직 채널 구조체들(VS) 각각에 형성될 수 있다.
이상 N+ 정션이 형성된 뒤 P+ 정션이 형성되는 제조 방법이 설명되었으나, 이에 제한되거나 한정되지 않고 P+ 정션이 형성된 뒤 N+ 정션이 형성될 수도 있다. 이러한 경우, 단계들(S1020 내지 S1030)이 단계들(S1040 내지 S1050) 이후에 수행됨으로써 P+ 정션이 N+ 정션보다 먼저 형성될 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (23)

  1. 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 및
    상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수직 채널 패턴 및 데이터 저장 패턴을 포함하고, 상기 수직 채널 구조체들 각각의 상단에는 서로 다른 타입의 불순물로 각기 도핑된 이중 구조의 듀얼 정션(Dual junction)이 형성됨-
    을 포함하는 3차원 메모리.
  2. 제1항에 있어서,
    상기 듀얼 정션은,
    N+ 도핑된 N+ 정션 및 P+ 도핑된 P+ 정션을 포함하는 것을 특징으로 하는 3차원 메모리.
  3. 제2항에 있어서,
    상기 N+ 정션 및 상기 P+ 정션은,
    상기 수직 채널 패턴에 대해 동일한 접촉 면적을 갖도록 서로 대칭되는 구조를 갖는 것을 특징으로 하는 3차원 메모리.
  4. 제2항에 있어서,
    상기 N+ 정션 및 상기 P+ 정션 중 어느 하나는,
    메모리 동작 시 상기 게이트 전극들 중 메모리 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 게이트 전극에 인가되는 전압에 응답하여, 선택적으로 활성화되어 상기 수직 채널 패턴에 채널을 형성하는 것을 특징으로 하는 3차원 메모리.
  5. 제4항에 있어서,
    상기 N+ 정션은,
    상기 선택된 게이트 전극에 인가되는 양의 전압에 응답하여, 상기 수직 채널 패턴에 N형 채널을 형성하는 것을 특징으로 하는 3차원 메모리.
  6. 제5항에 있어서,
    상기 N형 채널은,
    상기 N+ 정션에 이어지도록 상기 수직 방향으로 연장 형성되는 것을 특징으로 하는 3차원 메모리.
  7. 제4항에 있어서,
    상기 P+ 정션은,
    상기 선택된 게이트 전극에 인가되는 음의 전압에 응답하여, 상기 수직 채널 패턴에 P형 채널을 형성하는 것을 특징으로 하는 3차원 메모리.
  8. 제7항에 있어서,
    상기 P형 채널은,
    상기 P+ 정션에 이어지도록 상기 수직 방향으로 연장 형성되는 것을 특징으로 하는 3차원 메모리.
  9. 제1항에 있어서,
    상기 듀얼 정션은,
    상부에 배치되는 콘택 플러그를 통해 비트 라인 플러그와 연결되는 것을 특징으로 하는 3차원 메모리.
  10. 제1항에 있어서,
    상기 듀얼 정션은,
    상기 수직 채널 구조체들 각각의 하단에도 형성되는 것을 특징으로 하는 3차원 메모리.
  11. 제1항에 있어서,
    상기 수직 채널 구조체들 각각의 하단에는,
    소스 영역이 형성되는 것을 특징으로 하는 3차원 메모리.
  12. 제1항에 있어서,
    상기 3차원 메모리는,
    상기 수직 채널 구조체들 각각의 하단에 소스 영역이 생략된 소스 프리(Source free) 구조를 갖는 것을 특징으로 하는 3차원 메모리.
  13. 기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 및 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수직 채널 패턴 및 데이터 저장 패턴을 포함하고, 상기 수직 채널 구조체들 각각의 상단에는 서로 다른 타입의 불순물로 각기 도핑된 이중 구조의 듀얼 정션(Dual junction)이 형성됨-을 포함하는 3차원 메모리의 메모리 동작 방법에 있어서,
    상기 게이트 전극들 중 메모리 동작의 대상이 되는 대상 메모리 셀에 대응하는 선택된 게이트 전극에 전압을 인가하는 단계; 및
    상기 선택된 게이트 전극에 인가되는 전압에 응답하여, 상기 듀얼 정션에 포함되는 N+ 정션 및 P+ 정션 중 어느 하나가 선택적으로 활성화됨에 따라 상기 수직 채널 패턴에 채널을 형성하여 메모리 동작을 수행하는 단계
    를 포함하는 3차원 메모리의 메모리 동작 방법.
  14. 제13항에 있어서,
    상기 인가하는 단계는,
    상기 선택된 게이트 전극에 양의 전압을 인가하는 단계
    를 포함하고,
    상기 메모리 동작을 수행하는 단계는,
    상기 선택된 게이트 전극에 인가되는 양의 전압에 응답하여, 상기 N+ 정션을 통해 상기 수직 채널 패턴에 N형 채널을 형성하여 기록 동작을 수행하는 단계
    를 포함하는 것을 특징으로 하는 3차원 메모리의 메모리 동작 방법.
  15. 제14항에 있어서,
    상기 인가하는 단계는,
    상기 선택된 게이트 전극에 인가되는 양의 전압의 값을 조절하는 단계
    를 포함하고,
    상기 메모리 동작을 수행하는 단계는,
    상기 조절된 양의 전압의 값에 따라 다치화된 값의 기록 동작을 수행하는 단계
    를 포함하는 것을 특징으로 하는 3차원 메모리의 메모리 동작 방법.
  16. 제13항에 있어서,
    상기 인가하는 단계는,
    상기 선택된 게이트 전극에 음의 전압을 인가하는 단계
    를 포함하고,
    상기 메모리 동작을 수행하는 단계는,
    상기 선택된 게이트 전극에 인가되는 음의 전압에 응답하여, 상기 P+ 정션을 통해 상기 수직 채널 패턴에 P형 채널을 형성하여 기록 동작을 수행하는 단계
    를 포함하는 것을 특징으로 하는 3차원 메모리의 메모리 동작 방법.
  17. 제16항에 있어서,
    상기 인가하는 단계는,
    상기 선택된 게이트 전극에 인가되는 음의 전압의 값을 조절하는 단계
    를 포함하고,
    상기 메모리 동작을 수행하는 단계는,
    상기 조절된 음의 전압의 값에 따라 다치화된 값의 기록 동작을 수행하는 단계
    를 포함하는 것을 특징으로 하는 3차원 메모리의 메모리 동작 방법.
  18. 제13항에 있어서,
    상기 메모리 동작을 수행하는 단계는,
    상기 수직 채널 구조체들 각각의 하단에도 형성된 듀얼 정션에 포함되는 N+ 정션 및 P+ 정션 중 어느 하나가 선택적으로 활성화됨에 따라 상기 수직 채널 패턴에 채널을 형성하여 메모리 동작을 수행하는 단계
    를 더 포함하는 것을 특징으로 하는 3차원 메모리의 메모리 동작 방법.
  19. 서로 다른 타입의 불순물로 각기 도핑된 이중 구조의 듀얼 정션(Dual junction)을 포함하는 3차원 메모리의 제조 방법에 있어서,
    기판 상 수평 방향으로 연장 형성된 채 수직 방향으로 이격되며 적층된 게이트 전극들; 및 상기 게이트 전극들을 관통하며 상기 수직 방향으로 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 수직 채널 패턴 및 데이터 저장 패턴을 포함함-을 포함하는 반도체 구조체를 준비하는 단계;
    상기 반도체 구조체 상에 상기 수직 채널 구조체들 각각의 상면 일부 영역을 가리는 제1 마스크 패턴을 배치하는 단계;
    상기 제1 마스크 패턴을 이용하여, 상기 수직 채널 구조체들 각각에서 상기 제1 마스크 패턴에 의해 가려지지 않은 상면 나머지 영역에 N+ 도핑된 N+ 정션을 형성하는 단계;
    상기 반도체 구조체 상에 상기 수직 채널 구조체들 각각의 상기 상면 나머지 영역을 가리는 제2 마스크 패턴을 배치하는 단계; 및
    상기 제2 마스크 패턴을 이용하여, 상기 수직 채널 구조체들 각각에서 상기 제2 마스크 패턴에 의해 가려지지 않은 상기 상면 일부 영역에 P+ 도핑된 P+ 정션을 형성하는 단계
    를 포함하는 3차원 메모리의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 마스크 패턴 및 상기 제2 마스크 패턴은,
    상기 수직 채널 구조체들 각각에서 상기 N+ 정션 및 상기 P+ 정션이 서로 대칭되는 구조를 갖도록 동일한 면적의 대칭되는 영역을 각기 가리는 것을 특징으로 하는 3차원 메모리의 제조 방법.
  21. 제19항에 있어서,
    상기 반도체 구조체를 준비하는 단계는,
    상기 수직 채널 구조체들 각각의 하단에 상기 듀얼 정션이 형성된 상기 반도체 구조체를 준비하는 단계인 것을 특징으로 하는 3차원 메모리의 제조 방법.
  22. 제19항에 있어서,
    상기 반도체 구조체를 준비하는 단계는,
    상기 수직 채널 구조체들 각각의 하단에 소스 영역이 형성된 상기 반도체 구조체를 준비하는 단계인 것을 특징으로 하는 3차원 메모리의 제조 방법.
  23. 제19항에 있어서,
    상기 반도체 구조체를 준비하는 단계는,
    상기 수직 채널 구조체들 각각의 하단에 소스 영역이 생략된 소스 프리(Source free) 구조를 갖는 상기 반도체 구조체를 준비하는 단계인 것을 특징으로 하는 3차원 메모리의 제조 방법.
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