CN113161362B - 三维存储器及其制作方法 - Google Patents

Abstract

本公开实施例公开了一种三维存储器及其制作方法，所述三维存储器包括：第一衬底，包括相对设置的第一表面和第二表面，所述第一表面用于承载存储阵列；第一介质层，覆盖所述第一衬底的第一表面；焊盘结构，贯穿所述第一衬底的第一表面和第二表面、以及所述第一介质层；其中，所述焊盘结构与所述三维存储器的控制电路电连接；至少两个隔离结构，贯穿所述第一衬底的第一表面和第二表面、以及所述第一介质层；其中，沿平行于所述第一衬底的第一方向，所述焊盘结构位于第一个所述隔离结构和第二个所述隔离结构之间。

Description

三维存储器及其制作方法

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种三维存储器及其制作方法。

背景技术

为实现存储器的高集成化和小型化，已开发出三维(3D)存储器。3D NAND存储器中，通常包括形成垂直存储单元串的阵列晶体管和形成外围电路的外围晶体管。在3D NAND器件中，外部电路可以经由三维存储器的焊盘引出结构向该存储器中的晶体管提供控制信号，以实现对于存储器的控制。然而，在一些情况下，焊盘引出结构的可靠性较差，可能导致存储器失效。

发明内容

有鉴于此，本公开实施例提供一种三维存储器及三维存储器的制作方法。

根据本公开实施例的第一方面，提供一种三维存储器，包括：

第一衬底，包括相对设置的第一表面和第二表面，所述第一表面用于承载存储阵列；

第一介质层，覆盖所述第一衬底的第一表面；

焊盘结构，贯穿所述第一衬底的第一表面和第二表面、以及所述第一介质层；其中，所述焊盘结构与所述三维存储器的控制电路电连接；

至少两个隔离结构，贯穿所述第一衬底的第一表面和第二表面、以及所述第一介质层；

其中，沿平行于所述第一衬底的第一方向，所述焊盘结构位于第一个所述隔离结构和第二个所述隔离结构之间。

在一些实施例中，在垂直于所述第一方向和所述第一衬底的平面内，所述焊盘结构的投影，位于所述隔离结构的投影内。

在一些实施例中，所述焊盘结构包括：沿垂直于所述第一衬底的第二方向并列排布的第一导电层和第一接触部；其中，所述第一导电层，位于所述第一衬底的第二表面上；所述第一接触部，贯穿所述第一衬底的第一表面和第二表面、以及至少部分所述第一介质层。

在一些实施例中，所述隔离结构包括：沿所述第二方向并列排布的第二导电层和第二接触部；其中，所述第二导电层，位于所述第一衬底的第二表面上；所述第二接触部，贯穿所述第一衬底的第一表面和第二表面、以及至少部分所述第一介质层；

所述三维存储器还包括：保护层，覆盖所述第一衬底的第二表面，具有第一类开口和至少两个第二类开口；其中，所述第一类开口显露所述第一导电层，所述第二类开口显露所述第二导电层；

其中，沿所述第一方向，所述第二导电层的中心与所述第一接触部之间的间距，大于所述第二接触部的中心与所述第一接触部的中心之间的间距。

在一些实施例中，所述三维存储器还包括：

第二衬底，用于承载所述控制电路；

第二介质层，位于所述第二衬底上，覆盖所述控制电路；

所述焊盘结构，包括：

第一互连层，位于所述第一介质层中；其中，沿所述第二方向，所述第一接触部位于所述第一导电层和所述第一互连层之间；

第三互连层，位于所述第二介质层中，并与所述第一互连层接触；其中，所述第三互连层的延伸方向平行于所述第二衬底所在平面，所述第一接触部向所述第二衬底所在平面的投影，位于所述第三互连层向所述第二衬底所在平面的投影内。

在一些实施例中，所述隔离结构还包括：

第二互连层，位于所述第一介质层中；其中，沿所述第二方向，所述第二接触部位于所述第二导电层和所述第二互连层之间；

第四互连层，位于所述第二介质层中，并与所述第二互连层接触；其中，所述第四互连层的延伸方向平行于所述第二衬底所在平面。

在一些实施例中，所述第二接触部包括：

第二接触柱，贯穿所述第一衬底的第一表面和所述第二表面，包括：沿所述第二方向并列排布的第一子接触柱和第二子接触柱；

其中，所述第一子接触柱，位于所述第二导电层和所述第二子接触柱之间；所述第一子接触柱的组成材料，不同于所述保护层的组成材料。

根据本公开实施例的第二方面，提供一种三维存储器的制作方法，包括：

提供包括存储叠层结构的第一衬底；其中，所述第一衬底包括相对设置的第一表面和第二表面，所述存储叠层结构位于所述第一衬底的第一表面，所述存储叠层结构用于形成存储阵列；

形成覆盖所述第一衬底的第一表面的第一介质层；其中，至少部分所述第一介质层与所述第一表面接触；

形成贯穿所述第一衬底的第一表面和第二表面、以及所述第一介质层的焊盘结构；其中，所述焊盘结构与所述三维存储器的控制电路电连接；

形成贯穿所述第一衬底的第一表面和第二表面、以及所述第一介质层的至少两个隔离结构；其中，沿平行于所述第一衬底的第一方向，所述焊盘结构位于第一个所述隔离结构和第二个所述隔离结构之间；在垂直于所述第一方向和所述第一衬底的平面内，所述焊盘结构的投影，位于所述隔离结构的投影内。

在一些实施例中，所述焊盘结构包括贯穿所述第一衬底的第一表面和第二表面的第一接触柱，所述隔离结构包括贯穿所述第一衬底的第一表面和第二表面的第二接触柱；

所述方法还包括：

从所述第一衬底的第二表面，形成贯穿所述第一衬底的第一类通道和至少两个第二类通道；其中，所述第一类通道位于所述至少两个第二类通道之间，所述第一类通道的开口尺寸，小于所述第二类通道的开口尺寸；

形成覆盖所述第一类通道侧壁的绝缘的第一阻挡层，并形成覆盖所述第二类通道的绝缘的第二阻挡层；其中，所述第二类通道基于所述第二阻挡层的形貌形成向所述第一表面凹陷的凹槽；

在形成所述第一阻挡层和所述第二阻挡层之后，形成填充所述第一类通道的所述第一接触柱，并同时形成填充所述凹槽的第一子接触柱；

其中，所述第二接触柱，包括所述第一子接触柱和第二子接触柱；所述第二子接触柱，包括位于所述第一子接触柱底部与所述第一表面之间的第二阻挡层。

在一些实施例中，所述焊盘结构包括第一导电层，所述隔离结构包括第二导电层，所述方法还包括：

在所述第二表面上，形成与所述第一接触柱电连接的所述第一导电层，并形成与所述第二接触柱电连接的所述第二导电层；

其中，沿所述第一方向，所述第二导电层的中心与所述第一接触柱之间的间距，大于所述第二接触柱的中心与所述第一接触柱的中心之间的间距。

在一些实施例中，所述焊盘结构，包括沿垂直于所述第一衬底的第二方向依次排布的所述第一接触柱、第三接触柱和第一互连层；

所述方法还包括：

提供第二衬底；其中，所述第二衬底表面包括所述控制电路，以及覆盖所述控制电路的第二介质层；

在所述第二介质层中形成与所述控制电路电连接的第三互连层；其中，所述第三互连层的延伸方向平行于所述第二衬底所在平面，所述焊盘结构还包括所述第三互连层；

对准并键合所述第一互连层和所述第三互连层。

在一些实施例中，所述隔离结构，包括沿垂直于所述第一衬底的第二方向依次排布的所述第二接触柱、第四接触柱和第二互连层；

所述方法还包括：

在形成所述第三互连层的同时，在所述第二介质层中形成第四互连层；其中，所述隔离结构还包括所述第四互连层；

在对准并键合所述第一互连层和所述第三互连层的同时，对准并键合所述第二互连层和所述第四互连层。

本公开实施例通过设置在焊盘结构的两侧的隔离结构，当焊盘结构遭受应力冲击产生裂纹时，隔离结构能将裂纹控制在隔离结构所包夹的范围内，降低焊盘结构与隔离结构之外的其它结构之间因裂纹而发生短路的可能性，从而提高三维存储器可靠性和良率。

附图说明

图1为根据一示例性实施例示出的一种三维存储器的示意图；

图2为根据一示例性实施例示出的另一种三维存储器的局部示意图；

图3为根据一示例性实施例示出的另一种三维存储器的局部放大图；

图4为根据一示例性实施例示出的另一种三维存储器的局部放大图；

图5为根据一示例性实施例示出的另一种三维存储器的局部俯视图；

图6为根据一示例性实施例示出的一种三维存储器制作方法的流程图；

图7a至图7j是根据一示例性实施例示出的一种三维存储器制作方法的示意图。

具体实施方式

以下结合说明书附图及具体实施例对本公开的技术方案做进一步的详细阐述。

在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。

在本公开实施例中，术语“A与B接触”包含A与B直接接触的情形，或者A、B两者之间还间插有其它部件而A间接地与B接触的情形。

在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。并且，层可以包括多个子层。

可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括“在”某物“上”且其间有居间特征或层的含义。

需要说明的是，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其它实施方式。

在3D NAND存储器中，通常存储阵列的阵列晶体管和外围电路的外围晶体管形成在相同衬底上，需要占用较大的衬底面积。而在Xtacking架构的存储器中，阵列晶体管和外围晶体管形成在两个不同的衬底上，并通过键合界面键合在一起，可节省衬底面积，提高存储密度。

图1是根据一示例性实施例示出的一种三维存储器1000的局部示意图。参照图1所示，三维存储器1000包括：第一衬底10，形成在第一衬底10的第一表面10a上的叠层结构11，贯穿叠层结构11的存储柱12；在第一衬底10的第二表面10b上形成有焊盘14及暴露出焊盘14的开口13；触点15贯穿第一衬底10的第一表面10a和第二表面10b；在第一衬底10的第一表面10a上还形成有接触柱16、互连层17以及键合盘18。触点15一端连接焊盘14，另一端连接接触柱16的上端，接触柱16的下端连接到互联层17。焊盘14经由触点15、接触柱16及互连层17连接到键合盘18。

三维存储器1000还包括：第二衬底20，形成在第二衬底20表面上的介质层21、互连结构22及与互连结构22连接的键合盘23，互连结构22还连接到设置在第二衬底20上的外围电路(未图示)。

第一衬底10与第二衬底20通过键合盘18和键合盘23面对面键合在一起，从而使焊盘14与外围电路电性连接，因此，外围电路可通过焊盘14从外部电路接收指令，向存储单元提供控制信号，且外围电路还可通过焊盘14向外部电路输出数据。

在图1所示的三维存储器1000制作过程中，通常需要对存储器进行测试，需要采用探针通过开口13在焊盘14表面上扎针(Probing)。并且，在后期封装工艺中，需要将焊盘14与外部电路进行引线键合(Wire Bonding)。

然而，在焊盘14上进行探针扎针或与外部电路进行引线键合过程中，都会对焊盘14及其下方的连接结构(如触点15、接触柱16及互连层17)产生应力冲击，使焊盘14容易出现裂纹，并且裂纹会在其周围的介质层中扩展，导致结构之间的短路。例如，焊盘14中产生的裂纹扩展到第一衬底10，使焊盘14与第一衬底10发生短路，可能导致存储器失效，影响良率。

相关技术中通常采用的办法是增加焊盘14的厚度来缓解裂纹的产生，但增加焊盘14的厚度对于缓解裂纹产生的能力有限，可能还会产生应力迁移(Stress Migration，SM)，增加成本，降低产能(WPH)等问题。

图2是根据一示例性实施例示出的另一种三维存储器2000的局部示意图。参照图2所示，三维存储器2000包括：

第一衬底100，包括相对设置的第一表面100a和第二表面100b，第一表面100a用于承载存储阵列；

第一介质层101，覆盖第一衬底100的第一表面100a；

焊盘结构102，贯穿第一衬底100的第一表面100a和第二表面100b、以及第一介质层101；其中，焊盘结构102与三维存储器的控制电路电连接；

至少两个隔离结构103，贯穿第一衬底100的第一表面100a和第二表面100b、以及第一介质层101；

其中，沿平行于第一衬底100的第一方向，焊盘结构102位于第一个隔离结构和第二个隔离结构之间。

示例性地，第一衬底100的第一表面100a上形成有如图1中三维存储器包含的叠层结构(未图示)，用于形成存储单元。

第一介质层101的材料可包括：电绝缘的氧化硅或氮化硅等。

焊盘结构102穿过第一衬底100，焊盘结构102的一端位于第一衬底100的第二表面100b上，且可与外部结构产生连接，例如探针扎针(Probing)或者与外部电路的引线键合(Wire Bonding)。焊盘结构102的另一端可电连接到三维存储器的控制电路(未图示)。

示例性地，第一方向为x方向，垂直于第一衬底100的方向为z方向，y方向同时垂直于x和z方向。在x方向上，焊盘结构102的两侧至少各设置有一个隔离结构103。

需要强调的是，隔离结构103不与其它结构产生电连接，只起隔离墙作用。

在本公开实施例中，通过在焊盘结构102的两侧形成隔离结构103，当焊盘结构102在进行探针扎针或与外部电路进行引线键合，产生应力冲击致使焊盘结构102产生裂纹时，隔离结构103将裂纹控制在一定的范围内，防止裂纹进一步扩展。由此，可防止焊盘结构与其它结构之间因裂纹而发生短路，提高了三维存储器可靠性和良率。

在一些实施例中，在垂直于第一方向和第一衬底100的平面内，焊盘结构102的投影，位于隔离结构103的投影内。

示例性地，隔离结构103可为在yoz平面内延伸的隔离墙结构，焊盘结构102被包夹在至少两个隔离墙结构之间。焊盘结构102在yoz平面内的投影，位于隔离结构103在yoz平面内的投影内。

在一些实施例中，参照图3所示(图3为图2中包含焊盘结构102的局部放大图)，焊盘结构102包括：沿垂直于第一衬底100的第二方向并列排布的第一导电层104和第一接触部105；其中，第一导电层104，位于第一衬底100的第二表面100b上；第一接触部105，贯穿第一衬底100的第一表面100a和第二表面100b、以及至少部分第一介质层101。焊盘结构102可包括至少一个第一接触部105。

在一些实施例中，参照图4所示(图4为图2中包含隔离结构103的局部放大图)，隔离结构103包括：沿第二方向并列排布的第二导电层110和第二接触部111；其中，第二导电层110，位于第一衬底100的第二表面100b上；第二接触部111，贯穿第一衬底100的第一表面100a和第二表面100b、以及至少部分第一介质层101；

三维存储器2000还包括：保护层118，覆盖第一衬底100的第二表面100b，具有第一类开口121和至少两个第二类开口122；其中，第一类开口121显露第一导电层104，第二类开口122显露第二导电层110；

其中，沿所述第一方向，第二导电层110的中心与第一接触部105之间的间距，大于第二接触部111的中心与第一接触部105的中心之间的间距。

示例性地，第一导电层104和第二导电层110的组成材料可包括：铝(Al)、铜(Cu)、钨(W)或其它适当的导电材料。

第一接触部105包括：第一接触柱106和第三接触柱107。第一接触柱106位于第一导电层104和第三接触柱107之间并与二者接触。第一接触柱106和第三接触柱107的组成材料可包括：钨(W)、铝(Al)或多晶硅等导电材料。

第二接触部111包括：第二接触柱112和第四接触柱115。第二接触柱112包括第一子接触柱113和第二子接触柱114，第二子接触柱114位于第一子接触柱113和第四接触柱115之间，第二子接触柱114可由第一子接触柱113和第四接触柱115之间的介质层构成。需要说明的是，第二接触部111可以是沿yoz平面延伸的板状结构，形成隔离墙。

示例性地，第一导电层104可用于与外部电路进行引线键合的焊盘，或者用于测试探针的扎针。

保护层118包括：第一子保护层119和第二子保护层120，第一子保护层119可包括氧化硅，第二子保护层120可包括氮化硅。

隔离结构103还包括第二类开口122，第二类开口122可防止焊盘结构102产生的裂纹从第一导电层104上方的保护层118扩散出去。

在第一方向(图2所示x方向)上，第二导电层110的中心相对于第二接触部111的中心向远离第一导电层104的方向偏离，使得第二导电层110的中心与第一接触部105之间的间距，大于第二接触部111的中心与第一接触部105的中心之间的间距。如此，一方面，使第二接触部111与第一接触部105尽量靠近而节省空间，减小设置的隔离结构对于集成度的影响。另一方面，使显露第一导电层104的第一类开口121和显露第二导电层110的第二类开口122之间尽量远离而保持足够的距离，既能降低第一类开口121和第二类开口122的形成难度，又能降低第一类开口121和第二类开口122之间的保护层118因过窄而倒塌的可能性。

示例性地，参照图2中框线R内示意图所示，隔离结构103的俯视图为第二类开口122的俯视图，第二类开口122的顶部俯视形状可包括：正方形，矩形，圆形或椭圆形等。在一些实施例中，第二类开口122开口可以是沿y方向延伸的沟槽。

示例性地，在有些实施例中，三维存储器可包括四个隔离结构103。具体地，不仅可以在焊盘结构102的x方向的两侧各设置一个隔离结构103，还可以在焊盘结构102的y方向的两侧各设置一个隔离结构103，且四个隔离结构103至少部分连接，从而在xoy平面内，将焊盘结构102包围在四个隔离结构103围成的封闭空间内。具体地，参照图5所示，图5为隔离结构的俯视图(图5只示意隔离结构与焊盘结构的位置关系)，x方向和y方向设置的第二类开口122连接成环状结构，将第一类开口121包围起来。

在一些实施例中，三维存储器2000还包括：

第二衬底200，用于承载控制电路；

第二介质层201，位于第二衬底200上，覆盖控制电路；

焊盘结构102，参照图3所示，包括：

第一互连层108，位于所述第一介质层101中；其中，沿第二方向，第一接触部105位于所述第一导电层104和第一互连层108之间；

第三互连层109，位于第二介质层201中，并与第一互连层108接触；其中，第三互连层109的延伸方向平行于第二衬底200所在平面，第一接触部105向第二衬底200所在平面的投影，位于第三互连层109向第二衬底200所在平面的投影内。

在衬底200上形成有控制电路(未图示)，并被第二介质层201覆盖，第二介质层201可包括形成在第二衬底200上的所有介质层，第二介质层201的组成材料包括氧化硅或氮化硅等，与第一介质层101的组成材料可以相同或者不同。

示例性地，第一互连层108包括至少一个互连金属层和至少一个键合盘，第三互连层109也包括至少一个互连金属层和至少一个键合盘，第一互连层108与第三互连层109通过键合盘键合在一起，实现电连接。第三互连层109可电连接到控制电路，由此，可使第一导电层104通过第一接触部105、第一互连层108和第三互连层109连接到控制电路。

第一互连层108与第三互连层109的组成材料可包括：铜(Cu)、铝(Al)、钴(Co)、钨(W)或其它适当的导电材料。

第三互连层109位于第一接触部105下方，第三互连层109向第二衬底200所在平面的投影完全覆盖第一接触部105向第二衬底200所在平面的投影。

在本公开实施例中，当第一导电层104与外部结构发生接触，例如探针扎针(Probing)或者与外部电路引线键合(Wire Bonding)，对焊盘结构102造成应力冲击时，第一互连层108与第三互连层109能形成缓冲层，减轻应力冲击对焊盘结构102带来的损害(例如产生裂纹等)。

在一些实施例中，参照图4所示，隔离结构103还包括：

第二互连层116，位于第一介质层101中；其中，沿第二方向，第二接触部111位于第二导电层110和第二互连层116之间；

第四互连层117，位于第二介质层201中，并与第二互连层116接触；其中，第四互连层117的延伸方向平行于第二衬底200所在平面。

示例性地，第二互连层116包括至少一个互连金属层和至少一个键合盘，第四互连层117也包括至少一个互连金属层和至少一个键合盘，第二互连层116与第四互连层117通过键合盘键合在一起。第二互连层116与第一互连层108，第四互连层117与第三互连层109的组成材料可相同，便于在制作时同时形成。

需要说明的是，隔离结构103还包括第二互连层116与第四互连层117，第二互连层116与第四互连层117不连接到控制电路，只作为隔离结构103的一部分，发挥阻挡裂纹扩展的作用。

在一些实施例中，第二接触部111包括：

第二接触柱112，贯穿第一衬底100的第一表面100a和第二表面100b，包括：沿第二方向并列排布的第一子接触柱113和第二子接触柱114；

其中，第一子接触柱113，位于第二导电层110和第二子接触柱114之间；第一子接触柱113的组成材料，不同于保护层118的组成材料。

示例性地，第二子接触柱114可由位于第一子接触柱113和第四接触柱115之间的介质层构成，第一子接触柱113的组成材料与保护层118中第一子保护层119的组成材料不同。例如，第一子接触柱113的组成材料可包括钨(W)或铜(Cu)等金属材料，第一子保护层119的组成材料可包括氧化硅等绝缘材料，不同的材料之间形成界面，界面能阻止裂纹扩散。

因此，第一子接触柱113能在一定程度上防止第一导电层104产生的裂纹从第二导电层110的下方绕过，而扩散到隔离结构103的外侧。

图6是根据一示例性实施例示出的一种三维存储器的制作方法，该方法用于制作本公开实施例提供的三维存储器2000。参照图6所示，所述方法包括以下步骤：

S100：提供包括存储叠层结构的第一衬底；其中，第一衬底包括相对设置的第一表面和第二表面，存储叠层结构位于第一衬底的第一表面，存储叠层结构用于形成存储阵列；

S110：形成覆盖第一衬底的第一表面的第一介质层；其中，至少部分第一介质层与第一表面接触；

S120：形成贯穿第一衬底的第一表面和第二表面、以及第一介质层的焊盘结构；其中，焊盘结构与三维存储器的控制电路电连接；

S130：形成贯穿第一衬底的第一表面和第二表面、以及第一介质层的至少两个隔离结构；其中，沿平行于第一衬底的第一方向，焊盘结构位于第一个隔离结构和第二个隔离结构之间；在垂直于第一方向和第一衬底的平面内，焊盘结构的投影，位于隔离结构的投影内。

示例性地，在制作过程中，隔离结构可与焊盘结构同步形成，不占用额外的工艺。隔离结构可形成为板状隔离墙结构，将焊盘结构包夹限定在两个隔离结构之间，且不影响焊盘结构与控制电路的连接。

本公开实施例通过在焊盘结构的两侧形成隔离结构，将焊盘结构完全包夹在至少两个隔离结构之间，当焊盘结构受到应力冲击产生裂纹时，隔离结构能够将裂纹控制在隔离结构所包夹的区域内，防止裂纹扩散导致结构之间的短路而造成存储器失效，从而提高存储器的可靠性和良率。

在一些实施例中，焊盘结构包括贯穿第一衬底的第一表面和第二表面的第一接触柱，隔离结构包括贯穿第一衬底的第一表面和第二表面的第二接触柱；

所述方法还包括：

从第一衬底的第二表面，形成贯穿第一衬底的第一类通道和至少两个第二类通道；其中，第一类通道位于至少两个第二类通道之间，所述第一类通道的开口尺寸，小于第二类通道的开口尺寸；

形成覆盖第一类通道侧壁的绝缘的第一阻挡层，并形成覆盖第二类通道的绝缘的第二阻挡层；其中，第二类通道基于第二阻挡层的形貌形成向第一表面凹陷的凹槽；

在形成第一阻挡层和第二阻挡层之后，形成填充第一类通道的第一接触柱，并同时形成填充上述凹槽的第一子接触柱；

其中，第二接触柱，包括第一子接触柱和第二子接触柱；第二子接触柱，包括位于第一子接触柱底部与第一表面之间的第二阻挡层。

示例性地，第一类通道和第二类通道可包括贯穿第一衬底的第一表面和第二表面的沟槽，焊盘结构中的第一接触柱穿过第一类通道，隔离结构中的第二接触柱穿过第二类通道。

第二类通道的开口尺寸大于第一类通道的开口尺寸。一方面，是为了使第二类通道的开口足够宽，保证隔离结构两侧的第一衬底绝对的电性隔离；另一方面，在往开口尺寸较大的第二类通道中沉积第二阻挡层时，会在第二类通道中形成凹槽，在填充第一类通道形成第一接触柱的过程中会同时填充上述凹槽形成第一子接触柱。第一子接触柱能起到抑制焊盘结构产生的裂纹从第二类通道扩散到隔离结构外侧。

第一阻挡层和第二阻挡层可由相同的绝缘材料组成，例如氧化硅等，由此可同时在第一类通道中沉积第一阻挡层和在第二类通道中沉积第二阻挡层，节省工艺。

在一些实施例中，焊盘结构包括第一导电层，隔离结构包括第二导电层，所述方法还包括：

在第二表面上，形成与第一接触柱电连接的第一导电层，并形成与第二接触柱电连接的第二导电层；

其中，沿第一方向，第二导电层的中心与第一接触柱之间的间距，大于第二接触柱的中心与第一接触柱的中心之间的间距。

示例性地，第一导电层和第二导电层可采用铝(Al)、铜(Cu)或钨(W)等导电材料，通过常规沉积工艺和刻蚀工艺形成。且第一导电层和第二导电层位于第一衬底的第二表面上的同一层次，可同时形成。

第二导电层的中心相较于第二接触柱的中心，在第一方向上向远离第一接触柱的方向偏离。同时，使第二导电层与第二接触柱连接在一起，以保证隔离结构的连续性。

在一些实施例中，焊盘结构，包括沿垂直于第一衬底的第二方向依次排布的第一接触柱、第三接触柱和第一互连层；

所述方法还包括：

提供第二衬底；其中，第二衬底表面包括控制电路，以及覆盖控制电路的第二介质层；

在第二介质层中形成与控制电路电连接的第三互连层；其中，第三互连层的延伸方向平行于第二衬底所在平面，焊盘结构还包括第三互连层；

对准并键合第一互连层和第三互连层。

示例性地，第一接触柱、第三接触柱和第一互连层形成在第一衬底的第一表面上，第三互连层与控制电路形成在第二衬底上。第一互连层与第三互连层各包括至少一个导电金属层和至少一个导电金属键合盘，第一互连层与第三互连层通过键合盘键合在一起。

示例性地，第三互连层可在形成控制电路的过程中同步形成，不占用额外工艺。

在本公开实施例中，第一互连层与第三互连层键合在一起组成叠层结构，形成应力缓冲层，在焊盘结构遭受应力冲击时，能够缓冲应力冲击，降低焊盘结构产生裂纹的几率，提高存储器的可靠性。

在一些实施例中，隔离结构，包括沿垂直于第一衬底的第二方向依次排布的第二接触柱、第四接触柱和第二互连层；

所述方法还包括：

在形成第三互连层的同时，在第二介质层中形成第四互连层；其中，隔离结构还包括第四互连层；

在对准并键合第一互连层和第三互连层的同时，对准并键合第二互连层和第四互连层。

示例性地，第二互连层和第四互连层各自包括至少一个导电金属和至少一个导电金属键合盘，第二互连层和第四互连层通过键合盘键合在一起。并且第三互连层和第四互连层同步形成，节省工艺。

在一些实施例中，所述方法还包括：

形成沿垂直于第一衬底的第二方向贯穿存储叠层结构的第一沟槽；在第一沟槽的侧壁形成第一绝缘层；在形成第一绝缘层后，向第一沟槽中填充导电材料，以形成第一导电结构；

隔离结构，包括位于所述第一介质层中的第四接触柱；所述形成贯穿所述第一衬底的第一表面和第二表面、以及第一介质层的至少两个隔离结构，包括：

在形成第一沟槽的同时，在第一介质层中隔离结构的预设形成位置形成第二沟槽；在形成所述第一导电结构的同时，向第二沟槽中填充导电材料，以形成第四接触柱。

示例性地，第一导电结构为阵列共源极(Array Common Source)结构，导电材料可包括钨(W)、多晶硅等导电材料或其组合材料，采用导电材料填充第一沟槽形成板状的阵列共源极结构。

示例性地，在同时形成第一沟槽和第二沟槽后，在第一沟槽的侧壁形成第一绝缘层时，也可以同时在第二沟槽的侧壁形成第二绝缘层，第二绝缘层与第一绝缘层材料相同。再采用导电材料同时填充第一沟槽和第二沟槽，同步形成阵列共源极和第四接触柱，且第四接触柱具有如同阵列共源极结构的板状结构，从而形成隔离墙。

本公开实施例中，隔离结构中的第四接触柱可与阵列共源极结构同时形成，不占用额外的工艺，有利于节约工艺成本和提高制作效率。

以下结合上述任意实施例提供制作三维存储器2000的具体示例：

示例1

图7a至图7j是根据一示例性实施例示出的一种三维存储器的制造方法的示意图。参照图7a至图7j，所述方法包括以下步骤：

步骤一：参照图7a所示，提供衬底100，衬底100具有第一表面100a和第二表面100b。在第一表面100a上形成第一介质层101，并在第一介质层101中刻蚀出至少一个到达第一表面100a的通孔，再用导电材料填充通孔形成焊盘结构中的第三接触柱107。

示例性地，x方向为平行于第一表面100a所在平面的方向，z方向为垂直于第一表面100a所在平面的方向，y方向为同时垂直于x方向和z方向。当形成多个第三接触柱107时，可沿x方向排列。

步骤二：参照图7b所示，在第一介质层101中第三接触柱107的两侧形成隔离结构的第四接触柱115。需要说明的是，第四接触柱115并非限定为柱状结构，而是沿yoz平面延伸的板状结构。

示例性地，第四接触柱115可与贯穿存储叠层结构的阵列共源极(Array CommonSource)结构(未图示)一起形成。先在第一介质层101中第三接触柱107的两侧，沿yoz平面刻蚀出到达第一表面100a的沟槽，再采用阵列共源极结构的材料填充沟槽，从而形成第四接触柱115。沟槽的刻蚀和填充可与阵列共源极结构的刻蚀和填充同步进行，由此可节省工艺。

步骤三：参照图7c所示，在第三接触柱107上形成第一互连层108，在第四接触柱115上形成第二互连层116。第一互连层108和第二互连层116可通过刻蚀工艺和沉积工艺同步形成。

示例性地，第一互连层108和第二互连层116各自包括至少一个互连金属层和至少一个键合盘，互联金属层和键合盘可由铜(Cu)、铝(Al)、钴(Co)、钨(W)或其它适当的导电材料形成。

步骤四：参照图7d所示，提供第二衬底200，在第二衬底200上形成第二介质层201(此处第二介质层201可包括形成在第二衬底200上的所有介质层)，并在第二介质层201中形成第三互连层109和第四互连层117。第三互连层109和第四互连层117可通过刻蚀工艺和沉积工艺同步形成。

示例性地，第三互连层109和第四互连层117各自包括至少一个互连金属层和至少一个键合盘，互连金属层和键合盘可由铜(Cu)、铝(Al)、钴(Co)、钨(W)或其它适当的导电材料形成。

示例性地，该步骤还包括在第二衬底200上形成与第三互连层109电连接的控制电路(未示出)，第三互连层109和第四互连层117可在形成控制电路的过程中同步形成，有利于节省工艺。

步骤五：参照图7e所示，将第一衬底100翻转过来，与第二衬底200键合在一起。

具体地，将形成在第一衬底100上的第一互连层108和第二互连层116，分别与形成在第二衬底200上的第三互连层109和第四互连层117相向对准，通过键合盘键合在一起。

步骤六：参照图7f所示，从第一衬底100的第二表面100b除去部分第一衬底100，以减小第一衬底100的厚度。并从第一衬底100的第二表面100b上，在对准第三接触柱107的位置形成显露出第三接触柱107的第一类通道123，和在对准第四接触柱115的位置形成显露出第四接触柱115的第二类通道124，且第一类通道123的开口尺寸小于第二类通道124的开口尺寸。

示例性地，第一类通道123可包括通孔结构，第二类通道124可包括沟槽结构，第一类通道123与第二类通道124可通过干法刻蚀或湿法刻蚀形成。

步骤七：参照图7g所示，形成覆盖第一类通道123侧壁的绝缘的第一阻挡层，并形成覆盖第二类通道124的绝缘的第二阻挡层。第一阻挡层与第二阻挡层可由相同的绝缘材料组成，例如氧化硅等。

由于第二类通道的开口尺寸较大，在往第二类通道124中沉积第二阻挡层的材料时，首先会从第二类通道124的底部和侧壁开始沉积，最终会在第二类通道124的上部形成向第一表面100a凹陷的凹槽。

再采用导电材料同时填充第一类通道123和第二类通道124，在第一类通道123中形成第一接触柱106，在第二类通道124中会基于上述凹槽形成第一子接触柱113。第一子接触柱113与第四接触柱115之间的第二阻挡层构成第二子接触柱114，第一子接触柱113与第二子接触柱114共同构成第二接触柱112。

步骤八：参照图7h所示，从第一衬底100的第二表面100b侧，在第一类通道123上方形成第一导电层104，在第二类通道124上方形成第二导电层110。第一导电层104与第一接触柱106连接，第二导电层110与第一子接触柱113连接。

沿x方向，第二导电层110的中心与第一接触柱106之间的间距，大于第二接触柱112(第二接触柱112包括第一子接触柱113与第二子接触柱114)的中心与第一接触柱106的中心之间的间距，使得第二导电层110相较于第二接触柱112的中心，沿x方向朝远离第一导电层104的方向偏离。

步骤九：参照图7i所示，形成保护层118覆盖第一导电层104和第二导电层110，保护层118包括第一子保护层119和第二子保护层120。

步骤十：参照图7j所示，从第一衬底100的第二表面100b侧，刻蚀保护层118，形成显露出第一导电层104第一类开口121和形成显露出第二导电层110的第二类开口122。

示例性地，在刻蚀保护层形成第一类开口121和第二类开口122的过程中，第二子保护层120可作为刻蚀掩膜层。

需要说明的是，由于第二导电层110的中心相较于第二接触柱112的中心，沿x方向朝远离第一导电层106的方向偏离，使得第二类开口122的中心相较于第二接触柱112的中心，也沿x方向朝远离第一类开口121的方向偏离，即第二类开口122呈现远离第一类开口121的趋势。由此，保证第一类开口121与第二类开口122之间的距离较大，使得二者之间的保护层不容易倒塌，并且能降低第一类开口121与第二类开口122的形成难度。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种三维存储器，其特征在于，包括：

第一衬底，包括相对设置的第一表面和第二表面，所述第一表面用于承载存储阵列；

第一介质层，覆盖所述第一衬底的第一表面；

焊盘结构，贯穿所述第一衬底的第一表面和第二表面、以及所述第一介质层；其中，所述焊盘结构与所述三维存储器的控制电路电连接；

至少两个隔离结构，贯穿所述第一衬底的第一表面和第二表面、以及所述第一介质层；

其中，沿平行于所述第一衬底的第一方向，所述焊盘结构位于第一个所述隔离结构和第二个所述隔离结构之间。

2.根据权利要求1所述的三维存储器，其特征在于，

在垂直于所述第一方向和所述第一衬底的平面内，所述焊盘结构的投影，位于所述隔离结构的投影内。

3.根据权利要求1所述的三维存储器，其特征在于，

所述焊盘结构包括：沿垂直于所述第一衬底的第二方向并列排布的第一导电层和第一接触部；其中，所述第一导电层，位于所述第一衬底的第二表面上；所述第一接触部，贯穿所述第一衬底的第一表面和第二表面、以及至少部分所述第一介质层。

4.根据权利要求3所述的三维存储器，其特征在于，

所述隔离结构包括：沿所述第二方向并列排布的第二导电层和第二接触部；其中，所述第二导电层，位于所述第一衬底的第二表面上；所述第二接触部，贯穿所述第一衬底的第一表面和第二表面、以及至少部分所述第一介质层；

所述三维存储器还包括：保护层，覆盖所述第一衬底的第二表面，具有第一类开口和至少两个第二类开口；其中，所述第一类开口显露所述第一导电层，所述第二类开口显露所述第二导电层；

其中，沿所述第一方向，所述第二导电层的中心与所述第一接触部之间的间距，大于所述第二接触部的中心与所述第一接触部的中心之间的间距。

5.根据权利要求4所述的三维存储器，其特征在于，所述三维存储器还包括：

第二衬底，用于承载所述控制电路；

第二介质层，位于所述第二衬底上，覆盖所述控制电路；

所述焊盘结构，包括：

第一互连层，位于所述第一介质层中；其中，沿所述第二方向，所述第一接触部位于所述第一导电层和所述第一互连层之间；

第三互连层，位于所述第二介质层中，并与所述第一互连层接触；其中，所述第三互连层的延伸方向平行于所述第二衬底所在平面，所述第一接触部向所述第二衬底所在平面的投影，位于所述第三互连层向所述第二衬底所在平面的投影内。

6.根据权利要求5所述的三维存储器，其特征在于，所述隔离结构还包括：

第二互连层，位于所述第一介质层中；其中，沿所述第二方向，所述第二接触部位于所述第二导电层和所述第二互连层之间；

第四互连层，位于所述第二介质层中，并与所述第二互连层接触；其中，所述第四互连层的延伸方向平行于所述第二衬底所在平面。

7.根据权利要求4所述的三维存储器，其特征在于，所述第二接触部包括：

第二接触柱，贯穿所述第一衬底的第一表面和所述第二表面，包括：沿所述第二方向并列排布的第一子接触柱和第二子接触柱；

其中，所述第一子接触柱，位于所述第二导电层和所述第二子接触柱之间；所述第一子接触柱的组成材料，不同于所述保护层的组成材料。

8.一种三维存储器的制作方法，其特征在于，包括：

提供包括存储叠层结构的第一衬底；其中，所述第一衬底包括相对设置的第一表面和第二表面，所述存储叠层结构位于所述第一衬底的第一表面，所述存储叠层结构用于形成存储阵列；

形成覆盖所述第一衬底的第一表面的第一介质层；其中，至少部分所述第一介质层与所述第一表面接触；

形成贯穿所述第一衬底的第一表面和第二表面、以及所述第一介质层的焊盘结构；其中，所述焊盘结构与所述三维存储器的控制电路电连接；

形成贯穿所述第一衬底的第一表面和第二表面、以及所述第一介质层的至少两个隔离结构；其中，沿平行于所述第一衬底的第一方向，所述焊盘结构位于第一个所述隔离结构和第二个所述隔离结构之间；在垂直于所述第一方向和所述第一衬底的平面内，所述焊盘结构的投影，位于所述隔离结构的投影内。

9.根据权利要求8所述的方法，其特征在于，所述焊盘结构包括贯穿所述第一衬底的第一表面和第二表面的第一接触柱，所述隔离结构包括贯穿所述第一衬底的第一表面和第二表面的第二接触柱；

所述方法还包括：

从所述第一衬底的第二表面，形成贯穿所述第一衬底的第一类通道和至少两个第二类通道；其中，所述第一类通道位于所述至少两个第二类通道之间，所述第一类通道的开口尺寸，小于所述第二类通道的开口尺寸；

形成覆盖所述第一类通道侧壁的绝缘的第一阻挡层，并形成覆盖所述第二类通道的绝缘的第二阻挡层；其中，所述第二类通道基于所述第二阻挡层的形貌形成向所述第一表面凹陷的凹槽；

在形成所述第一阻挡层和所述第二阻挡层之后，形成填充所述第一类通道的所述第一接触柱，并同时形成填充所述凹槽的第一子接触柱；

其中，所述第二接触柱，包括所述第一子接触柱和第二子接触柱；所述第二子接触柱，包括位于所述第一子接触柱底部与所述第一表面之间的第二阻挡层。

10.根据权利要求9所述的方法，其特征在于，所述焊盘结构包括第一导电层，所述隔离结构包括第二导电层，所述方法还包括：

在所述第二表面上，形成与所述第一接触柱电连接的所述第一导电层，并形成与所述第二接触柱电连接的所述第二导电层；

其中，沿所述第一方向，所述第二导电层的中心与所述第一接触柱之间的间距，大于所述第二接触柱的中心与所述第一接触柱的中心之间的间距。

11.根据权利要求9所述的方法，其特征在于，所述焊盘结构，包括沿垂直于所述第一衬底的第二方向依次排布的所述第一接触柱、第三接触柱和第一互连层；

所述方法还包括：

提供第二衬底；其中，所述第二衬底表面包括所述控制电路，以及覆盖所述控制电路的第二介质层；

在所述第二介质层中形成与所述控制电路电连接的第三互连层；其中，所述第三互连层的延伸方向平行于所述第二衬底所在平面，所述焊盘结构还包括所述第三互连层；

对准并键合所述第一互连层和所述第三互连层。

12.根据权利要求11所述的方法，其特征在于，所述隔离结构，包括沿垂直于所述第一衬底的第二方向依次排布的所述第二接触柱、第四接触柱和第二互连层；

所述方法还包括：

在形成所述第三互连层的同时，在所述第二介质层中形成第四互连层；其中，所述隔离结构还包括所述第四互连层；

在对准并键合所述第一互连层和所述第三互连层的同时，对准并键合所述第二互连层和所述第四互连层。

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