CN115223998A - 存储器及其制作方法 - Google Patents

Abstract

本公开实施例公开了一种存储器及其制作方法，存储器包括：堆叠的第一半导体结构和第二半导体结构；第一键合结构，包括：第一导电线，位于所述第一半导体结构和所述第二半导体结构之间，且沿第一方向延伸；其中，所述第一导电线分别与所述第一半导体结构和所述第二半导体结构电连接；所述第一方向平行于水平面。

Description

存储器及其制作方法

技术领域

本公开实施例涉及半导体技术领域，尤其涉及一种存储器及其制作方法。

背景技术

通过改进工艺技术、电路设计、编程算法和制作工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制作技术变得具有挑战性且成本高昂。因此，平面存储单元的存储密度接近上限。

三维(3D)存储器结构可以解决平面存储单元中的密度限制，通过将形成有外围电路的晶圆与形成有存储单元阵列的晶圆键合，可提高存储器的集成度和位密度。在外围电路晶圆与存储单元阵列晶圆的键合界面处，通常采用金属互连(via)的方式键合，键合的金属互连仅作为连接使用，利用率较低。

发明内容

根据本公开实施例的第一方面，提供一种存储器，包括：

堆叠的第一半导体结构和第二半导体结构；

第一键合结构，包括：第一导电线，位于所述第一半导体结构和所述第二半导体结构之间，且沿第一方向延伸；其中，所述第一导电线分别与所述第一半导体结构和所述第二半导体结构电连接；所述第一方向平行于水平面。

根据本公开实施例的第二方面，提供一种存储器的制作方法，包括：

形成第一半导体结构；

在所述第一半导体结构上形成沿第一方向延伸的第一导电线；其中，所述第一导电线与所述第一半导体结构电连接；所述第一方向平行于水平面；

形成第二半导体结构；

对准并键合所述第一半导体结构和所述第二半导体结构，所述第一导电线与所述第二半导体结构电连接；其中，所述第一导电线位于所述第一半导体结构和所述第二半导体结构之间。

本公开实施例中，通过设置第一键合结构，由于第一键合结构包括第一导电线，并且第一导电线分别与第一半导体结构和第二半导体结构电连接，第一半导体结构与第二半导体结构之间可通过该第一键合结构电连接，以实现电信号的交互。

由于第一导电线沿第一方向延伸，第一半导体结构与第二半导体结构之间通过导电线的方式键合，在键合位置处，可将一部分键合结构(即第一键合结构)用作连接使用，另一部分键合结构(除第一键合结构之外的其它键合结构)用作其他使用，有利于提高键合位置处键合结构的利用率。

附图说明

图1是根据一示例性实施例示出的一种存储器的制作方法的示意图；

图2是根据本公开实施例示出的一种存储器的结构示意图一；

图3是根据本公开实施例示出的一种存储器的结构示意图二；

图4是根据本公开实施例示出的一种存储器的结构示意图三；

图5是根据本公开实施例示出的一种存储器的结构示意图四；

图6是根据本公开实施例示出的一种存储器的结构示意图五；

图7是根据本公开实施例示出的一种存储器的制作方法的流程图。

具体实施方式

下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。

可以理解的是，本公开的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。

在本公开实施例中，术语“第一”、“第二”、“第三”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。

需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。

图1是根据一示例性实施例示出的一种存储器30的制作方法的示意图。参照图1所示，该制作方法至少包括以下步骤：

步骤一：形成第一半导体结构10；其中，第一半导体结构10包括外围电路和第一互连结构；第一互连结构包括下部互连线(bottom metal)11和下部互连柱(bottom via)12；下部互连柱12通过下部互连线11与外围电路(图中未示出)电连接。

第一半导体结构10包括承载多个裸片(die)的晶圆(wafer)或者单个裸片。例如，设置有外围电路的晶圆或者设置有外围电路的裸片。

步骤二：形成第二半导体结构20；其中，第二半导体结构20包括存储单元阵列和第二互连结构；第二互连结构包括上部互连线(top metal)21和上部互连柱(top via)22；上部互连柱22通过上部互连线21与存储单元阵列(图中未示出)电连接。

第二半导体结构20包括承载多个裸片的晶圆或者单个裸片。例如，设置有存储单元阵列的晶圆或者设置有存储单元阵列的裸片。

步骤二：键合第一半导体结构10和第二半导体结构20，以使得下部互连柱12和上部互连柱22接触。

通过执行上述步骤一至步骤三，可形成三维的存储器30。存储器30包括键合的第一半导体结构10和第二半导体结构20。例如，键合的晶圆与晶圆、键合的晶圆与裸片或者键合的裸片与裸片。

随着第二半导体结构20中存储单元阵列叠层层数的增加，第一半导体结构10中外围电路需要提供更多的电路元件(例如，电阻或电容等)，以满足存储单元阵列的操作需求。例如，在存储器30的后段制程中需要制作更多的电容。

然而，在第一半导体结构10和第二半导体结构20的键合位置处，键合的下部互连柱12和上部互连柱22仅作为连接使用，难以用作其他使用，例如，用作电容的电极板、对准标记或者密封结构等，导致下部互连柱12和上部互连柱22的利用率较低。

此外，在第一半导体结构10中设置更多的电路元件将会导致存储器30的布线(routing)难度增加，甚至需要占用额外的衬底面积去设置这些电路元件，导致第一半导体结构10的平面尺寸增加，进而导致三维存储器30的平面尺寸增加，限制了三维存储器30的集成度的提高。

有鉴于此，本公开实施例提供一种存储器。

图2是根据本公开实施例示出的一种存储器100的结构示意图。参照图2所示，存储器100包括：

堆叠的第一半导体结构和第二半导体结构；

第一键合结构110，包括：第一导电线111，位于第一半导体结构和第二半导体结构之间，且沿第一方向y延伸；其中，第一导电线111分别与第一半导体结构和第二半导体结构电连接；第一方向y平行于水平面。

在一示例中，第一半导体结构包括外围电路101，第二半导体结构包括存储单元阵列。在另一示例中，第一半导体结构包括存储单元阵列，第二半导体结构包括外围电路101。为了便于描述，下文中将以第一半导体结构包括外围电路101，第二半导体结构包括存储单元阵列为例进行说明，然而本公开并不限于此。

外围电路101包括多个晶体管，例如，P型晶体管或者N型晶体管。每个晶体管包括源极、沟道、漏极和栅极。

在一示例中，晶体管的源极和漏极沿第一方向y并列设置，沟道位于源极和漏极之间，栅极位于沟道之上。在又一示例中，晶体管的源极和漏极沿第二方向x并列设置，沟道位于源极和漏极之间，栅极位于沟道之上。在另一示例中，晶体管的源极和漏极沿第三方向z并列设置，沟道位于源极和漏极之间，栅极位于沟道侧壁。

本公开中所使用的第一方向用“y”表示，第二方向用“x”表示，第三方向用“z”表示，第一方向”和第二方向平行于水平面，第三方向垂直于水平面，此后不再赘述。

在一些实施例中，第一半导体结构还包括：第一导电结构，位于外围电路101与第一导电线111之间，用于电连接外围电路101与第一导电线111。

在一示例中，第一导电线111通过第一导电结构与晶体管的源极电连接。在另一示例中，第一导电线111通过第一导电结构与晶体管的漏极电连接。在又一示例中，第一导电线111通过第一导电结构与晶体管的栅极电连接。

在一些实施例中，第二半导体结构还包括：第二导电结构，位于第一导电线111与存储单元阵列(图中未示出)之间，用于电连接第一导电线111与存储单元阵列。例如，存储单元阵列包括存储串，第二导电结构用于电连接第一导电线111与存储串。

虽然在本示例中，存储器100包括沿z轴正方向依次层叠设置的外围电路101、第一导电结构、第一导电线111、第二导电结构以及存储单元阵列，但在其它示例中，存储器包括沿z轴正方向依次层叠设置的存储单元阵列、第二导电结构、第一导电线111、第一导电结构以及外围电路101。

第一导电线111沿第一方向y延伸，第一导电线111在xy平面的投影包括多边形。例如，长方形，正方形，菱形、“十”字形、“T”字形或“L”形等。

第一导电线111的组成材料包括导电材料，例如，钨，铜，铝，铂，镍，钛，氮化钛，氮化钽或氮化钨中的任意一种或其组合。

本公开实施例中，通过设置第一键合结构，由于第一键合结构包括第一导电线，并且第一导电线分别与第一半导体结构和第二半导体结构电连接，第一半导体结构与第二半导体结构之间可通过该第一键合结构电连接，以实现电信号的交互。

由于第一导电线沿第一方向延伸，第一半导体结构与第二半导体结构之间通过导电线的方式键合，在键合位置处，可将一部分键合结构(即第一键合结构)用作连接使用，另一部分键合结构(除第一键合结构之外的其它键合结构)用作其他使用，有利于提高键合位置处键合结构的利用率。

在一些实施例中，参照图2所示，第一键合结构110还包括：

第二导电线112，位于第一导电线111和第二半导体结构之间，且沿第一方向y延伸；其中，第二导电线112相对靠近第一导电线111的一侧与第一导电线接触，第二导电线112相对远离第一导电线111的一侧与第二半导体结构电连接。

在一些实施例中，第二导电结构，位于第二导电线112与第二半导体结构之间，用于电连接第二导电线112与第二半导体结构。例如，第二导电结构用于电连接第二导电线112与存储单元阵列。

虽然在本示例中，存储器100包括沿z轴正方向依次层叠设置的外围电路101、第一导电结构、第一导电线111、第二导电线112、第二导电结构以及存储单元阵列，但在其它示例中，存储器包括沿z轴正方向依次层叠设置的存储单元阵列、第二导电结构、第二导电线112、第一导电线111、第一导电结构以及外围电路101。

第二导电线112沿第一方向y延伸，第二导电线112与第一导电线111接触包括：第二导电线112与第一导电线111完全接触或部分接触。

在一些实施例中，第二导电线112在xy平面的投影包括多边形。例如，长方形，正方形，菱形、“十”字形、“T”字形或“L”形等。

在一些实施例中，存储器100包括呈阵列排布的多个第一键合结构110。相邻的两个第一键合结构110之间电绝缘。例如，多个第一键合结构110沿第二方向x并列设置，和/或，多个第一键合结构110沿第一方向y并列设置。

第二导电线112的组成材料包括导电材料，例如，钨，铜，铝，铂，镍，钛，氮化钛，氮化钽或氮化钨中的任意一种或其组合。第一导电线111和第二导电线112的组成材料可以相同或者不同。

本公开实施例中，通过设置与第一导电线接触的第二导电线，由于第一导电线和第二导电线均沿第一方向延伸，第一半导体结构与第二半导体结构之间通过两个导电线的方式键合，在键合位置处，可将一部分键合的导电线用作连接使用，另一部分键合的导电线(除第一导电线和第二导电线之外的其它导电线)用作其他使用，有利于提高键合位置处键合结构的利用率。

在一些实施例中，存储器100包括：沿第二方向x并列设置的第一区域100a和第二区域100b；其中，第一键合结构110位于第一区域100a；第二方向x平行于水平面，第二方向x与第一方向y相交；

存储器100还包括：多个第二键合结构120，位于第二区域100b，且沿第二方向x并列设置；

电绝缘的介质结构，位于相邻的两个第二键合结构120之间；其中，相邻的两个第二键合结构中的一个第二键合结构与第一半导体结构或第二半导体结构电连接，相邻的两个第二键合结构中的另一个第二键合结构与接地端电连接；

第二键合结构120包括：

第三导电线121，沿第一方向y延伸；

第四导电线122，位于第三导电线121和第二半导体结构之间，且沿第一方向y延伸，第四导电线122与第三导电线121接触。

参照图2所示，两个第二键合结构120沿第二方向x并列设置，可作为电容的两个电极板，电绝缘的介质结构(图中未示出)位于两个第二键合结构120之间，可作为电容的电介质层，如此，两个第二键合结构120以及位于两个第二键合结构120之间的介质结构可构成一个电容。

在一示例中，相邻的两个第二键合结构120中的一个第二键合结构120与存储单元阵列电连接，相邻的两个第二键合结构120中的另一个第二键合结构120与接地端(图中未示出)电连接。相邻的两个第二键合结构120以及位于相邻的两个第二键合结构120之间的介质结构构成的电容与存储单元阵列电连接，有利于满足存储单元阵列的供电需求，例如，保证存储单元阵列输入端电信号(例如，电压或电流)的稳定性。

在一示例中，参照图2所示，相邻的两个第二键合结构120中的一个第二键合结构120与外围电路电连接，相邻的两个第二键合结构120中的另一个第二键合结构120与接地端电连接。相邻的两个第二键合结构120以及位于相邻的两个第二键合结构120之间的介质结构构成的电容与外围电路电连接，有利于保证外围电路输出端电信号(例如，电压或电流)的稳定性，避免电信号的强度过大，对存储单元阵列造成破坏。

这里，以沿第二方向x并列设置的两个第二键合结构120为例进行说明，沿第二方向x并列设置的第二键合结构120的数量不限于两个，还可以是三个、四个甚至更多个。

第三导电线121和第四导电线122均沿第一方向y延伸，第三导电线121与第四导电线122接触包括：第三导电线121与第四导电线122完全接触或部分接触。

在一些实施例中，第三导电线121与第一导电线111位于同一水平面，和/或，第四导电线122与第二导电线112位于同一水平面。

当第三导电线121与第一导电线111位于同一水平面时，可增加第三导电线121与第一导电线111的布线窗口、减小第三导电线121与第一导电线111的布线难度。当第四导电线122与第二导电线112位于同一水平面时，可增加第四导电线122与第二导电线112的布线窗口、减小第四导电线122与第二导电线112的布线难度。如此，有利于降低存储器中的布线难度以及降低存储器中布线制作工艺的难度。

在其它实施例中，第三导电线121与第一导电线111也可以位于不同的水平面，第四导电线122与第二导电线112也可以位于不同的水平面，本公开在此不作限制。

第三导电线121和第四导电线122的组成材料包括导电材料，例如，钨，铜，铝，铂，镍，钛，氮化钛，氮化钽或氮化钨中的任意一种或其组合。第三导电线121和第四导电线122的组成材料可以相同或者不同。

介质结构的组成材料包括绝缘材料，例如，氧化硅，氮化硅或氮氧化硅等。

第一方向y和第二方向x之间的夹角包括：锐角、直角或钝角。优选地，第一方向y和第二方向x之间的夹角为直角，即第一方向y和第二方向x垂直。

本公开实施例中，通过在存储器的第二区域设置第二键合结构，由于第二键合结构包括接触的第三导电线和第四导电线，第三导电线和第四导电线沿第一方向延伸，即第二键合结构沿第一方向延伸，延伸的第二键合结构可用作电容的电极板使用，增加了键合结构的应用场景，有利于提高键合结构的利用率。

通过设置多个第二键合结构以及位于相邻的两个第二键合结构之间的介质结构，可构成至少一个电容，通过将键合界面处的部分键合结构用作电容，可减少对外围电路衬底面积的占用，优化存储器的布局，有利于提高存储器的集成度。

此外，由于该电容的一个电极板(即相邻的两个第二键合结构中的一个第二键合结构)与第一半导体结构或第二半导体结构电连接，另一个电极板(即相邻的两个第二键合结构中的另一个第二键合结构)与接地端电连接，有利于保证存储器供电的稳定性。

进一步地，由于第一半导体结构和第二半导体结构分别位于第二键合结构的上下两侧，可从第二键合结构的上下两侧分开绕线，可减小电容与第一半导体结构或电容与第二半导体结构之间实现电连接的绕线难度，有利于降低存储器中发生短路的概率。

在一些实施例中，参照图3所示，第一半导体结构还包括：多个第一接触柱151，沿第一方向y并列设置，且位于外围电路101和第一导电线111之间；其中，第一接触柱151的一端与外围电路101电连接；多个第一接触柱151的另一端与第一导电线111电连接；

第二半导体结构还包括：多个第二接触柱161，沿第一方向y并列设置，且位于第二导电线112和存储单元阵列之间；其中，多个第二接触柱161的一端与第二导电线112电连接；第二接触柱161的另一端与存储单元阵列电连接。

参照图3所示，沿第一方向y延伸的第一导电线111可与沿第一方向y并列设置的多个第一接触柱151电连接，沿第一方向y延伸的第二导电线112可与沿第一方向y并列设置的多个第二接触柱161电连接。如此，有利于减小存储器布线的难度。

这里，相邻的两个第一接触柱151之间通过绝缘材料(例如，氧化硅或者氮化硅)间隔，连接至第一导电线111的第一接触柱151的数量可以是图3中所示的4个，还可以是其它的数量，例如，2个、3个、5个甚至更多个。

类似地，相邻的两个第二接触柱161之间通过绝缘材料间隔，连接至第二导电线112的第二接触柱161的数量可以是图3中所示的4个，还可以其它的数量，例如，2个、3个、5个甚至更多个。

在一些实施例中，连接至第一导电线111的第一接触柱151的数量，与连接至第二导电线112的第二接触柱161的数量相同。例如，4个第一接触柱151连接至第一导电线111，4个第二接触柱161连接至第二导电线112。

在另一些实施例中，连接至第一导电线111的第一接触柱151的数量，与连接至第二导电线112的第二接触柱161的数量不同。例如，4个第一接触柱151连接至第一导电线111，3个第二接触柱161连接至第二导电线112，或者，3个第一接触柱151连接至第一导电线111，4个第二接触柱161连接至第二导电线112。

第一导电线111通过第一接触柱151、下部互连线152与外围电路101(例如，晶体管)电连接，第二导电线112通过第二接触柱161、上部互连线162与存储单元阵列(例如，存储串)电连接。

第一接触柱151、第二接触柱161、下部互连线152以及上部互连线162的组成材料包括导电材料，例如，钨，铜，铝，铂，镍，钛，氮化钛，氮化钽或氮化钨中的任意一种或其组合。第一接触柱151、第二接触柱161、下部互连线152以及上部互连线162中的任意两者的组成材料相同或者不同。

本公开实施例中，通过在外围电路和第一导电线之间设置多个第一接触柱，以及在存储单元阵列和第二导电线之间设置多个第二接触柱，可与现有的存储器中的布线设计兼容，以及与现有的存储器中的布线制作工艺兼容。

此外，通过将多个第一接触柱连接至第一导电线，以及将多个第二接触柱连接至第二导电线，可降低存储器中布线难度，从而降低存储器布线制作工艺的难度。

在一些实施例中，相邻的两个第二键合结构120在第一方向y上的长度相同，且相邻的两个第二键合结构120在第一方向y上的端部具有间隔。

参照图4所示，第一个第二键合结构120-1和第二个第二键合结构120-2在第一方向y上的长度相同，第一个第二键合结构120-1和第二个第二键合结构120-2在第一方向y上的端部具有间隔，如此，可形成沿x方向错位排布的多个第二键合结构120。

在一些实施例中，存储器100还包括：沿第一方向y并列设置第一金属线125和第二金属线126，多个第二键合结构位于第一金属线125和第二金属线126之间；其中，第一金属线125与第2N-1个第二键合结构电连接；第二金属线126与第2N个第二键合结构电连接；N为大于或等于1的正整数。

这里，第一金属线125和第二金属线126均沿第二方向x延伸。可以理解的是，通过将多个第二键合结构依次编号为1、2、3、4……，设置第一金属线125与奇数号的第二键合结构电连接，以及设置第二金属线126与偶数号的第二键合结构电连接，可形成如图4所示的“叉指”状的电容阵列，如此，可增大电容的电容值。

在实际生产中，可根据对电容值的需求合理的设置第一金属线125或第二金属线126连接的第二键合结构的数量，本公开在此不作进一步限制。

在一些实施例中，第一导电线121位于第一介质层123中，相邻的两个第一导电线121之间通过第一介质层123间隔；第二导电线122位于第二介质层124中，相邻的两个第二导电线122之间通过第二介质层124间隔。可以理解的是，上述介质结构包括第一介质层123和第二介质层124。

第一金属线125和第二金属线126的组成材料包括导电材料，例如，钨，铜，铝，铂，镍，钛，氮化钛，氮化钽，氮化钨中的任意一种或其组合。第一金属线125和第二金属线126的组成材料相同或者不同。

第一介质层123和第二介质层124的组成材料包括绝缘材料，例如，氧化硅，氮化硅，氮氧化硅等。

本公开实施例中，通过设置相邻的两个第二键合结构在第一方向上的长度相同，且相邻的两个第二键合结构在第一方向上的端部具有间隔，可形成沿第二方向错位排布的多个第二键合结构，通过合理的布线可形成“叉指”状的电容阵列，有利于满足存储单元阵列对电容的需求，更好的保证存储单元阵列供电的稳定性。

在一些实施例中，参照图5所示，存储器100还包括：第三区域100c，与第一区域100a和第二区域100b沿第二方向x并列设置；其中，第二区域100b位于第一区域100a和第三区域100c之间；

存储器100还包括：第三键合结构130，位于第三区域100c；

第三键合结构130，包括：

第五导电线131，沿第一方向y延伸；

第六导电线132，位于第五导电线131和第二半导体结构之间，且沿第一方向y延伸，第五导电线131与第六导电线132接触；其中，第五导电线131在第三区域100c的投影覆盖第六导电线132在第三区域100c的投影。

第一区域100a可以是存储器100的核心区，例如，设置有外围电路、存储单元阵列的区域，第一键合结构110位于第一区域100a。第二区域100b可以是存储器100的台阶区，例如，设置有字线接触的区域，第二键合结构120位于第二区域100b。第三区域100c可以是存储器100切割区的一部分，例如，设置有键合对准标记的区域，第三键合结构130位于第三区域100c。

图5示出了存储器100的局部俯视图，第六导电线132在第三区域100c的投影位于第五导电线131在第三区域100c的投影之内。在另一些实施例中，第六导电线132在第三区域100c的投影与第五导电线131在第三区域100c的重合。在其它实施例中，第六导电线132在第三区域100c的投影覆盖第五导电线131在第三区域100c的投影。

在一些实施例中，第五导电线131与第一导电线111和第三导电线121位于同一水平面，和/或，第六导电线132与第二导电线112和第四导电线122位于同一水平面。

当第五导电线131与第一导电线111和第三导电线121位于同一水平面时，可增加第五导电线131与第一导电线111和第三导电线121的布线窗口、减小第五导电线131与第一导电线111和第三导电线121的布线难度。当第六导电线132与第二导电线112和第四导电线122位于同一水平面时，可增加第六导电线132与第二导电线112和第四导电线122的布线窗口、减小第六导电线132与第二导电线112和第四导电线122的布线难度。如此，有利于降低存储器中的布线难度以及降低存储器中布线制作工艺的难度。

在其它实施例中，第五导电线131与第一导电线111和第三导电线121也可以位于不同的水平面，第六导电线132与第二导电线112和第四导电线122也可以位于不同的水平面，本公开在此不作限制。

在一些实施例中，第五导电线131和第六导电线132用于在存储单元阵列晶圆和外围电路晶圆键合时对准。即第三键合结构可用作存储器100的对准结构使用，增加了键合结构的应用场景，有利于提高键合结构的利用率。

在一些实施例中，存储器100包括：沿第二方向x并列设置的多个第三键合结构130，相邻的两个第三键合结构之间电绝缘。可以理解的是，通过设置多个第三键合结构，有利于存储单元阵列晶圆和外围电路晶圆在键合时更好的对准，提高键合的对准精度。

第五导电线131和第六导电线132的组成材料包括导电材料，例如，钨，铜，铝，铂，镍，钛，氮化钛，氮化钽或氮化钨中的任意一种或其组合。

本公开实施例中，通过在存储器的第三区域设置第三键合结构，可将第三键合结构用作存储器的对准结构，增加了键合结构的应用场景，有利于提高键合结构的利用率。

由于第三键合结构包括接触的第五导电线和第六导电线，第五导电线和第六导电线沿第一方向延伸，有利于增加存储单元阵列晶圆和外围电路晶圆键合的对准窗口，并且第五导电线在第三区域的投影覆盖第六导电线在第三区域的投影，可保证第五导电线和第六导电线之间的重叠面积较大，即键合后的存储单元阵列晶圆和外围电路晶圆之间的对位偏差较小，有利于提高存储单元阵列晶圆和外围电路晶圆的对准精度。

此外，第五导电线、第六导电线与第一导电线、第二导电线、第三导电线以及第四导电线沿相同的方向延伸，有利于降低存储器布线的难度。

在一些实施例中，参照图5所示，存储器100还包括：第四区域100d，至少环绕第一区域100a设置；

参照图6所示，存储器100还包括：第四键合结构140，位于第四区域100d；

第四键合结构140，包括：

第一密封结构141，沿第一方向y延伸，包括：第一表面141a和第二表面141b；其中，第一表面141a相对靠近第一半导体结构，第二表面141b相对远离第一半导体结构；沿第二方向x，第二表面141b的宽度大于第一表面141a的宽度；

第二密封结构142，位于第一密封结构141和第二半导体结构之间，且沿第一方向y延伸，包括：第三表面142b和第四表面142a；第三表面142b相对靠近第一密封结构141，第四表面142a相对远离第一密封结构141；其中，沿第二方向，第三表面142b的宽度大于第四表面142a的宽度；第三表面142b与第二表面141b接触。

第四区域100d可以是存储器100中设置有密封结构的区域。在一示例中，第四区域100d环绕第一区域100a设置，在另一示例中，在一示例中，第四区域100d环绕第一区域100a和第二区域100b设置，如图5所示。

图6示出了存储器100的局部剖视图，第一密封结构141和第二密封结构142沿第一方向y延伸，第一密封结构141和第二密封结构142接触包括：第一密封结构141和第二密封结构142完全接触或部分接触。

沿第二方向x，第二表面141b的宽度大于第一表面141a的宽度，可形成如图6所示的第一密封结构141，沿第二方向x，第三表面142b的宽度大于第四表面142a的宽度，可形成如图6所示的第二密封结构142，通过将第一密封结构141和第二密封结构142键合接触表面的宽度设置的更大，有利于第一密封结构141和第二密封结构142在键合时更好的对准，提高第四键合结构的密封性。

在另一些实施例中，沿第二方向x，第二表面141b的宽度可以小于或等于第一表面141a的宽度；第三表面142b的宽度可以小于或等于第四表面142a的宽度。

在一些实施例中，第一密封结构141与第一导电线111、第三导电线121和第五导电线131位于同一水平面，和/或，第二密封结构142与第二导电线112、第四导电线122和第六导电线132位于同一水平面。

当第一密封结构141与第一导电线111、第三导电线121和第五导电线131位于同一水平面时，可增加第一密封结构141与第一导电线111、第三导电线121和第五导电线131的布线窗口、减小第一密封结构141与第一导电线111、第三导电线121和第五导电线131的布线难度。当第二密封结构142与第二导电线112、第四导电线122和第六导电线132位于同一水平面时，可增加第二密封结构142与第二导电线112、第四导电线122和第六导电线132的布线窗口、减小第二密封结构142与第二导电线112、第四导电线122和第六导电线132的布线难度。如此，有利于降低存储器中的布线难度以及降低存储器中布线制作工艺的难度。

在其它实施例中，第一密封结构141与第一导电线111、第三导电线121和第五导电线131也可以位于不同的水平面，第二密封结构142与第二导电线112、第四导电线122和第六导电线132也可以位于不同的水平面。

在一些实施例中，存储器100还包括：第三密封结构143，位于第四区域100d，且沿第一方向y延伸；其中，第一密封结构141位于第三密封结构143和第二密封结构142之间；

第四密封结构144，位于第四区域100d，且沿第一方向y延伸；其中，第二密封结构142位于第一密封结构141和第四密封结构144之间。

可以理解的是，沿z方向依次设置的第三密封结构143、第一密封结构141、第二密封结构142和第四密封结构144，可对存储单元阵列和外围电路进行良好的密封，减小外围电路和存储单元阵列被损坏的概率。

第一密封结构和第二密封结构的组成材料包括金属或电介质材料，例如，钨，铜，铝，铂，镍，钛，氮化钛，氮化钽，氮化钨、氧化硅、氮化硅或氮氧化硅等。

本公开实施例中，通过在第四区域设置第四键合结构，可将第四键合结构用作存储器的密封结构，增加了键合结构的应用场景，有利于提高键合结构的利用率。

由于第四键合结构包括接触的第一密封结构和第二密封结构，第一密封结构和第二密封结构沿第一方向延伸，并且沿第二方向，第一密封结构第二表面的宽度大于第一密封结构第一表面的宽度，第二密封结构第三表面的宽度大于第二密封结构第四表面的宽度，有利于增加第一密封结构和第二密封结构的对准精度。

此外，第一密封结构和第二密封结构与第一导电线、第二导电线沿相同的方向延伸，有利于降低存储器布线的难度。

在一些实施例中，存储器100包括：多个第一键合结构110，沿第一方向y并列设置；其中，沿第一方向y，第一导电线111的长度大于或等于第一预设值；和/或，沿第一方向y，第二导电线112的长度大于或等于第二预设值。

需要指出的是，第一导电线/第二导电线的尺寸过小，会影响外围电路与存储单元阵列之间的电信号的传输(例如，延迟)，并且第一导电线与第二导电线键合时，对准窗口减小。这里，通过设置第一导电线长度大于或等于第一预设值；和/或，第二导电线的长度大于或等于第二预设值，在保证外围电路与存储单元阵列之间的电信号的传输的同时，第一导电线与第二导电线键合时的对准精度更高。

在一具体示例中，沿第一方向y，第一导电线111长度大于或等于300纳米；和/或，沿第一方向y，第二导电线112长度大于或等于300纳米。应当理解的是，在本示例中，第一预设值可以是300纳米，第二预设值可以是300纳米，即第一预设值和第二预设值相同。在其它示例中，第一预设值和第二预设值可以不同。在实际生产中，上述第一预设值和第二预设值可以根据实际情况进行选择。

本公开实施例中，通过设置第一导电线/第二导电线沿第一方向的长度大于或等于300纳米，有利于保证外围电路与存储单元阵列之间良好的电性连接，并且可增加第一导电线与第二导电线键合的对准窗口，有利于提高第一导电线与第二导电线键合的对准精度。

在一些实施例中，相邻的两个第一导电线111之间的间距大于或等于第三预设值；和/或，相邻的两个第二导电线112之间的间距大于或等于第四预设值。

需要指出的是，当多个第一键合结构沿第一方向并列设置时，相邻的两个第一键合结构之间的间距过小，可能会存在短路的风险。这里，通过设置相邻的两个第一导电线111之间的间距大于或等于第三预设值；和/或，相邻的两个第二导电线112之间的间距大于或等于第四预设值，相邻的两个第一导电线111之间和/或相邻的两个第二导电线112之间发生短路的概率降低。

在一具体示例中，相邻的两个第一导电线111之间的间距大于或等于300纳米；和/或，相邻的两个第二导电线112之间的间距大于或等于300纳米。应当理解的是，在本示例中，第三预设值可以是300纳米，第四预设值可以是300纳米，即第三预设值和第四预设值相同。在其它示例中，第三预设值和第四预设值可以不同。在实际生产中，上述第三预设值和第四预设值可以根据实际情况进行选择。

本公开实施例中，通过设置相邻的两个第一导电线/相邻的两个第二导电线之间的间距大于或等于300纳米，有利于降低存储器发生短路的概率。

在一些实施例中，多个第一键合结构110在第一区域100a的投影面积之和与第一区域100a的比值小于10％。当多个第一键合结构在第一区域的投影面积过大(例如，大于或等于10％)时，在第一键合结构110的键合界面处(即第一导电线与第二导电线的接触面)容易出现气泡，导致第一键合结构110的键合质量下降。

本公开实施例中，通过设置多个第一键合结构在第一区域的投影面积之和与第一区域的比值小于10％，可控制多个第一键合结构在键合界面处的密度分布，减小第一键合结构的键合界面处出现气泡的概率，有利于提高第一键合结构的质量。

在一些实施例中，第一键合结构110还包括：导电柱，位于第一导电线111和第二半导体结构之间，且沿第三方向z延伸；其中，导电柱相对靠近第一导电线111的一侧与第一导电线111接触，导电柱相对远离第一导电线111的一侧与第二半导体结构电连接；第三方向z垂直于水平面。

导电柱沿第三方向z延伸，导电柱与第一导电线111接触包括：导电柱与第一导电线111完全接触或部分接触。导电柱的组成材料包括导电材料，例如，钨，铜，铝，铂，镍，钛，氮化钛，氮化钽，氮化钨中的任意一种或其组合。导电柱和第一导电线111的组成材料可以相同或者不同。

在一些实施例中，导电柱在xy平面的投影包括圆形或椭圆形等。

与图3所示的第二导电线112不同的是，本示例中，与第一导电线111键合的是沿第三方向z延伸的导电柱，即第一半导体结构(例如，外围电路)与第二半导体结构(例如，存储单元阵列)之间还可通过一个导电线(第一方向延伸)与一个导电柱(沿第三方向延伸)的方式键合。

在一些实施例中，存储器100包括：三维存储器。

在一些实施例中，三维存储器包括3D NAND存储器。

图7是根据本公开实施例示出的一种存储器的制作方法的流程图，该制作方法至少包括以下步骤：

S100：形成第一半导体结构；

S200：在第一半导体结构上形成沿第一方向延伸的第一导电线；其中，第一导电线与第一半导体结构电连接；第一方向平行于水平面；

S300：形成第二半导体结构；

S400：对准并键合第一半导体结构和第二半导体结构，第一导电线与与第二半导体结构电连接；其中，第一导电线位于第一半导体结构和第二半导体结构之间。

在步骤S100中，第一半导体结构可包括第一衬底和外围电路，外围电路(图中未示出)包括多个晶体管，例如，P型晶体管或者N型晶体管。每个晶体管包括源极、漏极和栅极。可采用离子注入工艺或离子扩散工艺，对第一衬底进行掺杂形成多个掺杂区域。例如，第一个掺杂区域用作晶体管的源极，第二个掺杂区域用作晶体管的漏极，位于第一个掺杂区域和第二掺杂区域之间的第一衬底用作晶体管的沟道。通过薄膜沉积工艺，在沟道上形成晶体管的栅极。这里，第一半导体结构包括第一衬底和外围电路。可选地，在键合第一半导体结构和第二半导体结构之后，可减薄或去除第一衬底。

在步骤S200中，可通过薄膜沉积工艺在外围电路上形成第一介质材料层，通过对第一介质材料层进行光刻和蚀刻工艺，在第一介质材料层中形成沿第一方向延伸的第一沟槽，第一沟槽位于第一区域，利用导电材料填充第一沟槽，以形成如图2或图3所示的第一导电线111。

在步骤S300中，第二半导体结构可包括第二衬底和存储单元阵列，可通过薄膜沉积、光刻、蚀刻等工艺在第二衬底上形成存储单元阵列，存储单元阵列包括交替堆叠设置的绝缘层(例如，氧化硅)和导电层(例如，金属钨)以及贯穿绝缘层和导电层的多个存储串。这里，第二半导体结构包括第二衬底和存储单元阵列。可选地，在键合第一半导体结构和第二半导体结构之后，可减薄或去除第二衬底。

在步骤S400中，利用键合工艺对准并键合第一半导体结构和第二半导体结构，键合后第一导电线与第二半导体结构电连接。

本公开实施例中，通过在第一半导体结构上形成沿第一方向延伸的第一导电线，并且第一导电线与第一半导体结构电连接，以及对准并键合第一半导体结构和第二半导体结构，使得第一导电线与第二半导体结构电连接，第一半导体结构与第二半导体结构之间可通过该第一导电线和第二导电线电连接，以实现电信号的交互。

由于第一导电线沿第一方向延伸，第一半导体结构与第二半导体结构之间通过导电线的方式键合，在键合位置处，可将一部分键合结构(即键合的第一导电线)用作连接使用，另一部分键合结构(除键合的第一导电线之外的其它键合结构)用作其他使用，有利于提高键合位置处键合结构的利用率。

在一些实施例中，在键合第一半导体结构和第二半导体结构之前，上述制作方法还包括：

在第二半导体结构上形成沿第一方向延伸的第二导电线；其中，第二导电线与第二半导体结构电连接；

上述对准并键合第一半导体结构和第二半导体结构，包括:

对准并键合第一导电线和第二导电线，第一导电线与第二导电线接触；其中，第二导电线位于第一导电线和第二半导体结构之间。

示例性地，在键合第一半导体结构和第二半导体结构之前，可通过薄膜沉积工艺在存储单元阵列上形成第二介质材料层，通过对第二介质材料层进行光刻和蚀刻工艺，在第二介质材料层中形成沿第一方向延伸的第二沟槽，第二沟槽位于第一区域，利用导电材料填充第二沟槽，以形成如图2或图3所示的第二导电线112。通过对准并键合第一导电线和第二导电线，可使得第一导电线与第二导电线接触，由于第一导电线和第二导电线均沿第一方向延伸，第一半导体结构与第二半导体结构之间通过两个导电线的方式键合，在键合位置处，可将一部分键合的导电线用作连接使用，另一部分键合的导电线(除第一导电线和第二导电线之外的其它导电线)用作其他使用，有利于提高键合位置处键合结构的利用率。

在一些实施例中，存储器包括：沿第二方向并列设置的第一区域和第二区域；其中，第一导电线和第二导电线位于第一区域；第二方向平行于水平面，第二方向与第一方向相交；

在形成第一半导体结构之后，且在键合第一导电线和第二导电线之前，上述制作方法还包括：

在第一半导体结构上形成沿第二方向并列设置的多个第三导电线；其中，第三导电线位于第二区域，且沿第一方向延伸；

在相邻的两个所述第三导电线之间形成第一介质层；

在形成第二半导体结构之后，且在键合第一导电线和第二导电线之前，上述制作方法还包括：

在第二半导体结构上形成沿第二方向并列设置的多个第四导电线；其中，第四导电线位于第二区域，且沿第一方向延伸；

在相邻的两个第四导电线之间形成第二介质层；

在对准并键合第一导电线和第二导电线的同时，对准并键合第三导电线和第四导电线，第三导电线与第四导电线接触；

对准并键合第一介质层和第二介质层，第一介质层和第二介质层接触。

在一示例中，通过光刻和蚀刻工艺，在第一介质材料层中形成沿第二方向并列设置的多个第三沟槽，第三沟槽位于第二区域，第三沟槽沿第一方向延伸，利用导电材料填充第三沟槽，以形成如图2或图4所示的第三导电线121，位于相邻的两个第三沟槽之间的第一介质材料层为第一介质层。

在一示例中，第三沟槽与第一沟槽沿第二方向并列设置，第三沟槽与第一沟槽可同时刻蚀形成，也可分开刻蚀形成。第一导电线与第三导电线沿第二方向并列设置，第一导电线与第三导电线可同时填充形成，也可分开填充形成。

在一示例中，通过光刻和蚀刻工艺，在第二介质材料层中形成沿第二方向并列设置的多个第四沟槽，第四沟槽位于第二区域，第四沟槽沿第一方向延伸，利用导电材料填充第四沟槽，以形成如图2或图4所示的第四导电线122，位于相邻的两个第四沟槽之间的第二介质材料层为第二介质层。

在一示例中，第四沟槽与第二沟槽沿第二方向并列设置，第四沟槽与第二沟槽可同时刻蚀形成，也可分开刻蚀形成。第四导电线与第二导电线沿第二方向并列设置，第四导电线与第二导电线可同时填充形成，也可分开填充形成。

在一示例中，倒置第一衬底或第二衬底，以使得第一导电线与第二导电线对准以及第三导电线与第四导电线对准。键合第一衬底和第二衬底，以使得第一导电线与第二导电线接触以及第三导电线与第四导电线接触。

本公开实施例中，通过在第一衬底的第二区域形成沿第一方向延伸的第三导电线、在第二衬底的第二区域形成沿第一方向延伸的第四导电线以及在对准并键合第一导电线和第二导电线的同时，对准并键合第三导电线和第四导电线，使第三导电线与第四导电线接触，接触的第三导电线和第四导电线沿第一方向延伸，可用作电容的电极板使用。在对准并键合第一导电线和第二导电线的同时，对准并键合第一介质层和第二介质层，使得第一介质层和第二介质层接触，接触的第一介质层和第二介质层可用作电容的介质结构，增加了键合结构的应用场景，有利于提高键合结构的利用率。

在一些实施例中，存储器还包括：第三区域，与第一区域和第二区域沿第二方向并列设置；其中，第二区域位于第一区域和第三区域之间；

在形成第一半导体结构之后，且在键合第一导电线和第二导电线之前，上述制作方法还包括：

在第一半导体结构上形成沿第一方向延伸的第五导电线；其中，第五导电线位于第三区域；

在形成第二半导体结构之后，且在键合第一导电线和第二导电线之前，上述制作方法还包括：

在第二半导体结构上形成沿第一方向延伸的第六导电线；其中，第六导电线位于第三区域；

上述对准并键合第一导电线和第二导电线，包括：

倒置第二半导体结构，并对准第五导电线和第六导电线；其中，第五导电线在第三区域的投影覆盖第六导电线在第三区域的投影；

键合第一导电线和第二导电线。

在一示例中，通过光刻和蚀刻工艺，在第一介质材料层中形成沿第一方向延伸的第五沟槽，第五沟槽位于第三区域，利用导电材料填充第五沟槽，以形成如图5所示的第五导电线131。

在一示例中，第五沟槽与第一沟槽和第三沟槽沿第二方向并列设置，第五沟槽与第一沟槽和第三沟槽可同时刻蚀形成，也可分开刻蚀形成。第一导电线、第三导电线与第五导电线沿第二方向并列设置，第一导电线、第三导电线与第五导电线可同时填充形成，也可分开填充形成。

在一示例中，通过光刻和蚀刻工艺，在第二介质层材料中形成沿第一方向延伸的第六沟槽，第六沟槽位于第三区域，利用导电材料填充第六沟槽，以形成如图5所示的第六导电线132。

在一示例中，第六沟槽与第二沟槽和第四沟槽沿第二方向并列设置，第六沟槽与第二沟槽和第四沟槽可同时刻蚀形成，也可分开刻蚀形成。第六导电线与第二导电线和第四导电线沿第二方向并列设置，第六导电线与第二导电线和第四导电线可同时填充形成，也可分开填充形成。

在一示例中，倒置第一衬底或第二衬底，以使得第五导电线和第六导电线对准，第五导电线和第六导电线用作键合的对准标记。

本公开实施例中，通过在第一衬底的第三区域形成沿第一方向延伸的第五导电线、在第二衬底的第三区域形成沿第一方向延伸的第六导电线，在键合第一衬底和第二衬底时，第五导电线和第六导电线可用作键合的对准标记，增加了键合结构的应用场景，有利于提高键合结构的利用率。

在一些实施例中，存储器还包括：第四区域，至少环绕第一区域设置；

在形成第一半导体结构之后，且在键合第一导电线和第二导电线之前，上述制作方法还包括：

在第一半导体结构上形成沿第一方向延伸的第一密封结构；其中，第一密封结构位于第四区域；第一密封结构包括第一表面和第二表面；第一表面相对靠近第一半导体结构，第二表面相对远离第一半导体结构；沿第二方向，第二表面的宽度大于第一表面的宽度；

在形成第二半导体结构之后，且在键合第一导电线和第二导电线之前，上述制作方法还包括：

在第二半导体结构上形成沿第一方向延伸的第二密封结构；其中，第二密封结构位于第四区域；第二密封结构包括第三表面和第四表面；第三表面相对远离第二半导体结构，第四表面相对靠近第二半导体结构；沿第二方向，第三表面的宽度大于第四表面的宽度；

在对准并键合第一导电线和第二导电线的同时，对准并键合第一密封结构和第二密封结构，第二表面和第三表面接触。

在一示例中，通过光刻和蚀刻工艺，在第一介质材料层中形成至少环绕第一导电线的第一密封沟槽，第一密封沟槽位于第四区域，利用密封材料填充第一密封沟槽，以形成如图6所示的第一密封结构141。

在一示例中，沿第二方向，第一密封沟槽的顶部宽度大于第一密封沟槽的底部宽度。第一密封沟槽的顶部相对远离第一半导体结构，第一密封沟槽的底部相对靠近第一半导体结构。

在一示例中，通过光刻和蚀刻工艺，在第二介质材料层中形成至少环绕第二导电线的第二密封沟槽，第二密封沟槽位于第四区域，利用导电材料填充第二密封沟槽，以形成如图6所示的第二密封结构142。

在一示例中，沿第二方向，第二密封沟槽的顶部宽度大于第二密封沟槽的底部宽度。第二密封沟槽的顶部相对远离第二半导体结构，第一密封沟槽的底部相对靠近第二半导体结构。

在一示例中，倒置第一衬底或第二衬底，以使得第一密封结构和第二密封结构接触，第一密封结构和第二密封结构用作存储器的密封结构。

本公开实施例中，通过在第一衬底的第四区域形成环绕第一导电线的第一密封结构、在第二衬底的第四区域形成环绕第二导电线的第二密封结构，在键合第一衬底和第二衬底后，第一密封结构和第二密封结构可用作存储器的密封结构，增加了键合结构的应用场景，有利于提高键合结构的利用率。

在一些实施例中，第一半导体结构包括外围电路和多个第一接触柱；第二半导体结构包括存储单元阵列和多个第二接触柱；上述步骤S100，包括：

形成覆盖外围电路的第一绝缘层；

在第一绝缘层中形成与外围电路电连接的多个第一接触柱；其中，多个第一接触柱沿第一方向并列设置；

上述步骤S200，包括：

形成覆盖第一绝缘层和多个第一接触柱的第一介质材料层；

形成贯穿第一介质材料层的第一沟槽；其中，第一沟槽沿第一方向延伸，第一沟槽的底部显露多个第一接触柱；

向第一沟槽中填充导电材料，形成第一导电线；

上述步骤S300，包括：

形成覆盖存储单元阵列的第二绝缘层；

在第二绝缘层中形成与存储单元阵列电连接的多个第二接触柱；其中，多个第二接触柱沿第一方向并列设置；

上述在第二半导体结构上形成沿第一方向延伸的第二导电线，包括：

形成覆盖第二绝缘层和多个第二接触柱的第二介质材料层；

形成贯穿第二介质材料层的第二沟槽；其中，第二沟槽沿第一方向延伸，第二沟槽的底部显露多个第二接触柱；

向第二沟槽中填充导电材料，形成第二导电线。

在一示例中，在形成第一介质材料层之前，形成覆盖外围电路的第一绝缘层，通过光刻和蚀刻工艺，在第一绝缘层中形成多个第一接触孔，第一接触孔的底部显露外围电路(例如，晶体管的源极、漏极或栅极)，利用导电材料填充第一接触孔，以形成如图3所示的第一接触柱151。

在一示例中，在形成第二介质层材料之前，形成覆盖存储单元阵列的第二绝缘层，通过光刻和蚀刻工艺，在第二绝缘层中形成多个第二接触孔，第二接触孔的底部显露存储单元阵列(例如，存储串)，利用导电材料填充第二接触孔，以形成如图3所示的第二接触柱161。

在一些实施例中，在键合第一半导体结构和第二半导体结构之前，上述制作方法还包括：

在第二半导体结构上形成沿第三方向延伸的导电柱；其中，导电柱与第二半导体结构电连接；第三方向垂直于水平面；

上述对准并键合第一半导体结构和第二半导体结构，包括:

对准并键合第一导电线和导电柱，第一导电线与导电柱接触；其中，导电柱位于第一导电线和第二半导体结构之间。

示例性地，在键合第一半导体结构和第二半导体结构之前，可通过薄膜沉积工艺在存储单元阵列上形成第二介质材料层，通过对第二介质材料层进行光刻和蚀刻工艺，在第二介质材料层中形成沿第三方向延伸的连接孔，连接孔位于第一区域，利用导电材料填充连接孔，以形成导电柱。

通过对准并键合第一导电线和导电柱，可使得第一导电线与导电柱接触，第一半导体结构与第二半导体结构之间通过一个导电线(第一方向延伸)与一个导电柱(沿第三方向延伸)的方式键合。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。

Claims (20)

1.一种存储器，其特征在于，包括：

堆叠的第一半导体结构和第二半导体结构；

第一键合结构，包括：第一导电线，位于所述第一半导体结构和所述第二半导体结构之间，且沿第一方向延伸；其中，所述第一导电线分别与所述第一半导体结构和所述第二半导体结构电连接；所述第一方向平行于水平面。

2.根据权利要求1所述的存储器，其特征在于，所述第一键合结构还包括：

第二导电线，位于所述第一导电线和所述第二半导体结构之间，且沿所述第一方向延伸；其中，所述第二导电线相对靠近所述第一导电线的一侧与所述第一导电线接触，所述第二导电线相对远离所述第一导电线的一侧与所述第二半导体结构电连接。

3.根据权利要求2所述的存储器，其特征在于，所述存储器包括：沿第二方向并列设置的第一区域和第二区域；其中，所述第一键合结构位于所述第一区域；所述第二方向平行于所述水平面，所述第二方向与所述第一方向相交；

所述存储器还包括：

多个第二键合结构，位于所述第二区域，且沿所述第二方向并列设置；

电绝缘的介质结构，位于相邻的两个所述第二键合结构之间；其中，相邻的两个所述第二键合结构中的一个第二键合结构与所述第一半导体结构或所述第二半导体结构电连接，相邻的两个所述第二键合结构中的另一个第二键合结构与接地端电连接；

所述第二键合结构包括：

第三导电线，沿所述第一方向延伸；

第四导电线，位于所述第三导电线和所述第二半导体结构之间，且沿所述第一方向延伸，所述第四导电线与所述第三导电线接触。

4.根据权利要求3所述的存储器，其特征在于，相邻的两个所述第二键合结构在所述第一方向上的长度相同，且相邻的两个所述第二键合结构在所述第一方向上的端部具有间隔。

5.根据权利要求3所述的存储器，其特征在于，所述存储器还包括：第三区域，与所述第一区域和所述第二区域沿所述第二方向并列设置；其中，所述第二区域位于所述第一区域和所述第三区域之间；

所述存储器还包括：第三键合结构，位于所述第三区域；

所述第三键合结构，包括：

第五导电线，沿所述第一方向延伸；

第六导电线，位于所述第五导电线和所述第二半导体结构之间，且沿所述第一方向延伸，所述第五导电线与所述第六导电线接触；其中，所述第五导电线在所述第三区域的投影覆盖所述第六导电线在所述第三区域的投影。

6.根据权利要求3所述的存储器，其特征在于，所述存储器还包括：第四区域，至少环绕所述第一区域设置；

所述存储器还包括：第四键合结构，位于所述第四区域；

所述第四键合结构，包括：

第一密封结构，沿所述第一方向延伸，包括：第一表面和第二表面；其中，所述第一表面相对靠近所述第一半导体结构，所述第二表面相对远离所述第一半导体结构；沿所述第二方向，所述第二表面的宽度大于所述第一表面的宽度；

第二密封结构，位于所述第一密封结构和所述第二半导体结构之间，且沿所述第一方向延伸，包括：第三表面和第四表面；其中，所述第三表面相对靠近所述第一密封结构，所述第四表面相对远离所述第一密封结构；沿所述第二方向，所述第三表面的宽度大于所述第四表面的宽度；所述第三表面与所述第二表面接触。

7.根据权利要求3所述的存储器，其特征在于，所述存储器包括：多个所述第一键合结构，沿所述第一方向并列设置；其中，

沿所述第一方向，所述第一导电线长度大于或等于300纳米；

和/或，

沿所述第一方向，所述第二导电线长度大于或等于300纳米。

8.根据权利要求3所述的存储器，其特征在于，所述存储器包括：多个所述第一键合结构，沿所述第一方向并列设置；其中，

相邻的两个所述第一导电线之间的间距大于或等于300纳米；

和/或，

相邻的两个所述第二导电线之间的间距大于或等于300纳米。

9.根据权利要求7或8所述的存储器，其特征在于，多个所述第一键合结构在所述第一区域的投影面积之和与所述第一区域的比值小于10％。

10.根据权利要求2所述的存储器，其特征在于，所述第一半导体结构包括外围电路；所述第二半导体结构包括存储单元阵列；

所述第一半导体结构还包括：多个第一接触柱，沿所述第一方向并列设置，且位于所述外围电路和所述第一导电线之间；其中，所述第一接触柱的一端与所述外围电路电连接；多个所述第一接触柱的另一端与所述第一导电线电连接；

所述第二半导体结构还包括：多个第二接触柱，沿所述第一方向并列设置，且位于所述第二导电线和所述存储单元阵列之间；其中，多个所述第二接触柱的一端与所述第二导电线电连接；所述第二接触柱的另一端与所述存储单元阵列电连接。

11.根据权利要求1所述的存储器，其特征在于，所述第一键合结构还包括：

导电柱，位于所述第一导电线和所述第二半导体结构之间，且沿第三方向延伸；其中，所述导电柱相对靠近所述第一导电线的一侧与所述第一导电线接触，所述导电柱相对远离所述第一导电线的一侧与所述第二半导体结构电连接；所述第三方向垂直于所述水平面。

12.根据权利要求1所述的存储器，其特征在于，所述存储器包括：三维存储器。

13.根据权利要求12所述的存储器，其特征在于，所述三维存储器包括3DNAND存储器。

14.一种存储器的制作方法，其特征在于，包括：

形成第一半导体结构；

在所述第一半导体结构上形成沿第一方向延伸的第一导电线；其中，所述第一导电线与所述第一半导体结构电连接；所述第一方向平行于水平面；

形成第二半导体结构；

对准并键合所述第一半导体结构和所述第二半导体结构，所述第一导电线与所述第二半导体结构电连接；其中，所述第一导电线位于所述第一半导体结构和所述第二半导体结构之间。

15.根据权利要求14所述的制作方法，其特征在于，在键合所述第一半导体结构和所述第二半导体结构之前，所述制作方法还包括：

在所述第二半导体结构上形成沿所述第一方向延伸的第二导电线；其中，所述第二导电线与所述第二半导体结构电连接；

所述对准并键合所述第一半导体结构和所述第二半导体结构，包括:

对准并键合所述第一导电线和所述第二导电线，所述第一导电线与所述第二导电线接触；其中，所述第二导电线位于所述第一导电线和所述第二半导体结构之间。

16.根据权利要求15所述的制作方法，其特征在于，所述存储器包括：沿第二方向并列设置的第一区域和第二区域；其中，所述第一导电线和所述第二导电线位于所述第一区域；所述第二方向平行于所述水平面，所述第二方向与所述第一方向相交；

在形成所述第一半导体结构之后，且在键合所述第一导电线和所述第二导电线之前，所述制作方法还包括：

在所述第一半导体结构上形成沿所述第二方向并列设置的多个第三导电线；其中，所述第三导电线位于所述第二区域，且沿所述第一方向延伸；

在相邻的两个所述第三导电线之间形成第一介质层；

在形成所述第二半导体结构之后，且在键合所述第一导电线和所述第二导电线之前，所述制作方法还包括：

在所述第二半导体结构上形成沿所述第二方向并列设置的多个第四导电线；其中，所述第四导电线位于所述第二区域，且沿所述第一方向延伸；

在相邻的两个所述第四导电线之间形成第二介质层；

在对准并键合所述第一导电线和所述第二导电线的同时，对准并键合所述第三导电线和所述第四导电线，所述第三导电线与所述第四导电线接触；

对准并键合所述第一介质层和所述第二介质层，所述第一介质层和所述第二介质层接触。

17.根据权利要求16所述的制作方法，其特征在于，所述存储器还包括：第三区域，与所述第一区域和所述第二区域沿所述第二方向并列设置；其中，所述第二区域位于所述第一区域和所述第三区域之间；

在形成所述第一半导体结构之后，且在键合所述第一导电线和所述第二导电线之前，所述制作方法还包括：

在所述第一半导体结构上形成沿所述第一方向延伸的第五导电线；其中，所述第五导电线位于所述第三区域；

在形成所述第二半导体结构之后，且在键合所述第一导电线和所述第二导电线之前，所述制作方法还包括：

在所述第二半导体结构上形成沿所述第一方向延伸的第六导电线；其中，所述第六导电线位于所述第三区域；

所述对准并键合所述第一导电线和所述第二导电线，包括：

倒置所述第二半导体结构，并对准所述第五导电线和所述第六导电线；其中，所述第五导电线在所述第三区域的投影覆盖所述第六导电线在所述第三区域的投影；

键合所述第一导电线和所述第二导电线。

18.根据权利要求16所述的制作方法，其特征在于，所述存储器还包括：第四区域，至少环绕所述第一区域设置；

在形成所述第一半导体结构之后，且在键合所述第一导电线和所述第二导电线之前，所述制作方法还包括：

在所述第一半导体结构上形成沿所述第一方向延伸的第一密封结构；其中，所述第一密封结构位于所述第四区域；所述第一密封结构包括第一表面和第二表面；所述第一表面相对靠近所述第一半导体结构，所述第二表面相对远离所述第一半导体结构；沿所述第二方向，所述第二表面的宽度大于所述第一表面的宽度；

在形成所述第二半导体结构之后，且在键合所述第一导电线和所述第二导电线之前，所述制作方法还包括：

在所述第二半导体结构上形成沿所述第一方向延伸的第二密封结构；其中，所述第二密封结构位于所述第四区域；所述第二密封结构包括第三表面和第四表面；所述第三表面相对远离所述第二半导体结构，所述第四表面相对靠近所述第二半导体结构；沿所述第二方向，所述第三表面的宽度大于所述第四表面的宽度；

在对准并键合所述第一导电线和所述第二导电线的同时，对准并键合所述第一密封结构和所述第二密封结构，所述第二表面和所述第三表面接触。

19.根据权利要求15所述的制作方法，其特征在于，所述第一半导体结构包括外围电路和多个第一接触柱；所述第二半导体结构包括存储单元阵列和多个第二接触柱；

所述形成第一半导体结构，包括：

形成覆盖所述外围电路的第一绝缘层；

在所述第一绝缘层中形成与所述外围电路电连接的所述多个第一接触柱；其中，所述多个第一接触柱沿所述第一方向并列设置；

所述在所述第一半导体结构上形成沿第一方向延伸的第一导电线，包括：

形成覆盖所述第一绝缘层和所述多个第一接触柱的第一介质材料层；

形成贯穿所述第一介质材料层的第一沟槽；其中，所述第一沟槽沿所述第一方向延伸，所述第一沟槽的底部显露所述多个第一接触柱；

向所述第一沟槽中填充导电材料，形成所述第一导电线；

所述形成第二半导体结构，包括：

形成覆盖所述存储单元阵列的第二绝缘层；

在所述第二绝缘层中形成与所述存储单元阵列电连接的所述多个第二接触柱；其中，所述多个第二接触柱沿所述第一方向并列设置；

所述在所述第二半导体结构上形成沿所述第一方向延伸的第二导电线，包括：

形成覆盖所述第二绝缘层和所述多个第二接触柱的第二介质材料层；

形成贯穿所述第二介质层材料的第二沟槽；其中，所述第二沟槽沿所述第一方向延伸，所述第二沟槽的底部显露所述多个第二接触柱；

向所述第二沟槽中填充导电材料，形成所述第二导电线。

20.根据权利要求14所述的制作方法，其特征在于，在键合所述第一半导体结构和所述第二半导体结构之前，所述制作方法还包括：

在所述第二半导体结构上形成沿第三方向延伸的导电柱；其中，所述导电柱与所述第二半导体结构电连接；所述第三方向垂直于所述水平面；

所述对准并键合所述第一半导体结构和所述第二半导体结构，包括:

对准并键合所述第一导电线和所述导电柱，所述第一导电线与所述导电柱接触；其中，所述导电柱位于所述第一导电线和所述第二半导体结构之间。

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