TWI404173B - 半導體記憶體及其製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 66
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 238000009792 diffusion process Methods 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 22
- 239000010410 layer Substances 0.000 description 22
- 239000010408 film Substances 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 238000005530 etching Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
本發明係關於半導體記憶體，更詳而言之，係關於簡化非揮發性半導體記憶體裝置之結構以及其製造過程之技術。
這是於2004年十一月三十日提交國際申請案PCT/JP2004/017809的延續，該申請案並未以英文方式依照PCT第21(2)章節公開。
為半導體記憶體其中一種類型之快閃記憶體(Flash memory)係一種電子可程式化和可抹除的ROM，亦為廣泛用於可攜式電話、數位相機、和通訊網路設備之非揮發性記憶體裝置。快閃記憶體主要分為NOR型和NAND型。NOR型快閃記憶體之特徵通常為可隨機存取以及讀取速度較NAND型快閃記憶體快。為了改進NOR型快閃記憶體之效能，已提出各種記憶體單元陣列(memory cell array)之示意圖結構(如日本專利公開申請案第2002－100689號)。
第1A圖至第1C圖顯示習知NOR型快閃記憶體之結構。更詳而言之，第1A圖為部份快閃記憶體之俯視圖，第1B圖為取自第1A圖所示之線A－A’之截面圖，及第1C圖顯示源極接觸點(source contact)周圍之閘極線。
參考這些圖，複數個擴散區域(主動區域)18形成於矽半導體基材10之主要表面上，且設置在縱向(Y方向)。在第1A圖和第1C圖中，圖示該擴散區域18。該等擴散區域18在橫向(X方向)為彼此分隔。汲極區域11間隔地(periodically)形成於擴散區域18中。以元件符號18表示之區域亦為位元線，係藉由圖案化諸如鋁之金屬而得到之佈線層(wiring layers)。位元線18經由汲極接觸點15而電性連接至汲極區域11。
複數個字元線(閘極線)17形成於半導體基材10上且設置在橫向(X方向)。字元線17包含閘極電極13。於閘極電極13之下設有形成於該半導體基材上之通道氧化物膜(tunnel oxide film)上之浮閘(floating gates)20，以及形成於浮閘20上之ONO(氧化物-氮化物-氧化物)之絕緣膜21。閘極電極13設於該絕緣膜21上。
在橫向設置之源極區域14在縱向設於彼此相鄰之字元線17之間。如第1B圖所示，源極區域14為形成於該半導體基材10之表面之擴散區域12。源極區域14設定在參考電位Vss(例如，接地電位)，且可稱為Vss線。每隔如此多個位元線18(例如，每第八個或第十六個位元線)形成源極線19，其係設置於半導體基材10之縱向。該源極線19係藉由圖案化例如鋁之金屬為給定形狀而得之佈線層。源極線19經由源極接觸點16而電性連接至源極區域14。
然而，如第1A圖至第1C圖所示之NOR型快閃記憶體具有以下問題。
第一，為了確保用於形成源極接觸點16之空間，需將在源極接觸點16附近之閘極線17彎曲。
第二，為了確保用於形成源極接觸點16之空間，在俯視圖(第1A圖)中汲極接觸點15和源極接觸點16具有不同的幾何排列。假設接觸點15之間以及接觸點16之間在Y方向之間隔以L表示，則源極接觸點16和汲極接觸點15之位置差即等於1/2間隔(L/2)。
第三，如第1C圖所示，必須滿足C<D的條件，其中C表示間隔地排列之連接汲極接觸點15之佈線層18之間隔，D表示間隔地排列之連接源極接觸點16之佈線層19之間隔。此造成各個源極接觸點16附近之無效空間(dead space)。
第四，源極接觸點16之直徑d1
、鄰近源極接觸點16之汲極接觸點15’之直徑d2
、以及其他汲極接觸點15之直徑d3
係彼此相互不同(d1
>d2
>d3
)，且可具有彼此不同之形狀。對各個接觸點必須得到關於OPC(最佳寫入電源控制(Optimum write Power Control))之資料。
本發明已克服先前技術之上述缺點以及具有簡化半導體記憶體之結構和其製造過程之目的。
本發明包含半導體記憶體，其係包含半導體基材以及形成於半導體基材中且以彼此垂直方向設置之第一和第二源極區域。在該半導體裝置之表面上於縱向和橫向設置之源極區域增加源極接觸點形成之程度且有利於簡化半導體記憶體之結構和其製造過程。
可配置半導體記憶體以使第一和第二源極區域為擴散區域且於其交叉部份彼此電性連接。較佳地，第一和第二源極區域各自包含直線區域。較佳地，該半導體記憶體復包含形成於半導體基材中之汲極區域、與第二源極區域之設置方向一致而設置之位元線、形成於第二源極區域上之源極線，其中源極線和第二源極區域間之接觸點與形成於半導體基材中之位元線和汲極區域間之接觸點對齊。較佳地，位元線排列於第二源極區域之兩側。較佳地，源極線和其鄰近之一個位元線間之距離大於相鄰的位元線間之距離。較佳地，該半導體記憶體復包含與第一源極區域設置方向一致之字元線，其中第一源極區域設置於相鄰的字元線間。字元線亦可包含形成於半導體基材上之閘極電極。該半導體記憶體可為具有浮閘之NOR型快閃記憶體。
本發明亦包含製造半導體裝置之方法，該方法包括以下步驟：形成第一源極區域於半導體基材，第一源極區域係設置於第一方向；以及形成第二源極區域於半導體基材，第二源極區域係設置於垂直該第一方向之第二方向。較佳地，該方法復包含在形成第二源極區域前形成浮閘和閘極電極之步驟。
配合所附圖式將敘述本發明之實施例。
根據本發明之一方面，藉由擴散層(diffused layer)而形成用於上述習知結構之第二源極線(佈線層)。即，具有此結構之半導體記憶體具有設置於縱向和橫向之兩種擴散區域，因此可以不被彎曲方式形成閘極線(字元線)。
第2A至2C圖顯示根據本發明之實施例之半導體記憶體裝置之結構，其中該半導體記憶體裝置為NOR型快閃記憶體。第2A圖為快閃記憶體之俯視圖，第2B圖為取自第2A圖所示之線B－B’之截面圖，及第2C圖顯示源極接觸點附近之閘極線。顯示相似於第1B圖所示之A－A’線之截面圖於本實施例。
參考第2B圖，於矽半導體基材100之主要表面上形成設置於縱向(Y方向)之擴散區域(主動區域)102。第2B圖之擴散區域102為源極區域(第二源極區域)，並形成源極線109。該源極線109取代用於習知記憶體裝置之金屬佈線層所形成之源極線19(第1A圖和第1C圖)。每隔多個預定數目之位元線108(例如，每隔八個或十六個位元線)設有源極線109。該源極線109與設置於X方向之擴散區域所形成之源極線交叉。即，擴散區域102和橫向源極線104之擴散區域(對應於如第1B圖所示之擴散區域12)相互交叉。交叉區域使源極線109和源極線104之間電性連接，其可設定在相同電位。源極線109經由源極接觸點106可電性連接至例如鋁之金屬之佈線層。
位元線108為例如鋁之金屬之佈線層。擴散層形成於半導體基材100之主要表面且位於位元線108下方。汲極區域11(第1B圖)間隔地排列於位元線108下之擴散區域，且經由汲極接觸點105而連接至位元線108。
於半導體基材100上形成設置於橫向(X方向)之複數個字元線(閘極線)107。字元線107包括閘極電極103。於閘極電極103之下設有形成於半導體基材100上之通道氧化物膜上之浮閘120，以及形成於浮閘120上之ONO(氧化物－氮化物－氧化物)之絕緣膜121。閘極電極103設於ONO之絕緣膜121上。
在具有上述結構之快閃記憶體中，設有兩種源極線104和109，其係設置於橫向和縱向由半導體基材100之晶格之擴散區域而形成。不再需要類似於以X方向設置源極接觸點16於源極線14中(第1B圖)之設置源極接觸點106於源極線104上。此使得確保不彎曲閘極線(字元線)107而形成源極接觸點106所需之空間以及減少記憶體單元(cell)面積成為可能。
在源極線104中不存在這些源極接觸點106使得在橫向對齊之汲極接觸點105和源極接觸點106沒有任何位置差成為可能。源極接觸點106在Y方向排列之間隔可與汲極接觸點在Y方向排列之間隔相同。汲極接觸點105和源極接觸點106可在X方向排列成直線。也有可能設計源極接觸點106、鄰近源極接觸點106之汲極接觸點105’、和其他汲極接觸點105具有相同的直徑和/或形狀。
此外，如第2C圖所示，有可能設計用於連接源極接觸點106之源極線109與其鄰近之位元線(佈線層)108間之距離B設定為大於相鄰位元線108間之距離A之佈局(layout)。再者，由於沒有閘極線107之彎曲部份，所以可容易校準用於形成源極線之離子佈值之遮罩(mask)。
依據本發明之半導體記憶體裝置可由於利用由設置於縱向和橫向之擴散層所形成之源極線而大幅簡化且可以簡化過程製造，其係以第二實施例而敘述如下。
第3A圖至第6圖為顯示依據本發明之實施例之製造快閃記憶體之過程之示意圖。更詳而言之，第3A至3C圖顯示範圍為自形成STI(淺溝隔離)之步驟至形成縱向源極線109和浮閘之步驟之製程程序。第4A圖和第4B圖顯示範圍為自形成閘極之步驟至形成橫向源極線104之步驟之後續製程程序。第5A圖和第5B圖顯示範圍為自形成接觸點之步驟至形成佈線層之步驟之後續程序。第6圖為依據本發明之一方面之製造快閃記憶體之全部過程之流程圖。
在各第3A至6圖中，左側圖式為俯視圖，右側較上方圖式為取自左側圖式所示之線E－E’之截面圖，而右側較下方圖式為取自左側圖式所示之線F－F’之截面圖。在第4B圖中，在右側中間圖式中另外說明取自左側圖式所示之線G－G’之截面圖。
參考第3A圖，藉由蝕刻矽基材100表面和以絕緣體110埋設所產生之溝槽(groove)而形成STI於矽基材100之相對主要表面中之一個表面上。部份分割該半導體基材100之表面區域以在表面上形成並暴露設置於縱向之長條(stripes)。可利用已知之微影(photolithography)和蝕刻技術以及已知之間隙填充(gap fill)技術而形成STI(第6圖，步驟S101)。依據本發明之用於共存元素隔離(interelement isolation)之STI可有效實現減小記憶體單元之尺寸。
在半導體基材100之暴露的長條形分割的表面區域中，在第3A圖之左側圖式以元件符號100a表示之區域將為第4A圖左側圖式中設置於縱向(Y方向)之源極線109，而第3A圖左側圖式中以元件符號100b表示之區域將為第4A圖左側圖式中設置於縱向之位元線108。
參考第3B圖，形成STI 110之後，除了以元件符號100a表示之區域外，以光阻(photoresist)111覆蓋半導體基材100之表面，以及透過遮罩的開口以給定深度和給定所需劑量而進行離子佈植。該離子佈植形成如第3B圖所示之設置於Y方向之源極線109(擴散層102)(第6圖，步驟S102)。
離子佈植後，如第3C圖(第6圖，步驟S103)所示，移除光阻111以及藉由習知微影技術和薄膜成長及蝕刻技術而形成後續將為浮閘120之層112於通道氧化物膜上。
接下來參考第4A圖，用於形成字元線107之層成長於整個晶圓上，以及藉由習知微影和蝕刻技術圖案化該層為設置於X方向之閘極線(字元線)109。
此造成由具有直線形而無任何彎曲部份之閘極線107所形成之閘極(第6圖，步驟S104)。在上述蝕刻中，除了位於閘極線107下之部份外，移除層112，而層112之因此形成的部份為浮閘120(第4A圖)。
接著，如第4B圖左側圖式所示之區域以作為遮罩之光阻113覆蓋，且以給定深度和給定劑量在給定角度經由遮罩的開口而佈植離子。該離子佈植造成設置於X方向之源極線104(第6圖，步驟S105)。在此步驟中，形成設置於Y方向之源極線109與設置於X方向之源極線104間之電性連接(第4B圖)。
成長層間絕緣膜(interlayer insulation film)114於晶圓之整個表面上，以及藉由習知微影和蝕刻技術形成接觸孔(contact holes)於給定的位置，並且如第5A圖所示，接觸孔以金屬填滿以使汲極接觸點105和源極接觸點106得以形成(第6圖，步驟S106)。最後，參考第5B圖，一起形成用以連接接觸孔之金屬佈線(wiring lines)115(第6圖，步驟S107)。在Y方向形成於源極線上之金屬佈線115經由源極接觸點106而連接至源極線109。作為位元線之金屬線115經由源極接觸點105而連接至汲極區域。
如上所述，在製造半導體記憶體裝置之過程中，在形成閘極線107之前，以光阻覆蓋除了待形成源極接觸點106之區域外之區域且佈植離子，以形成設置於Y方向之源極線109於半導體基材100中。接著，形成設置於X方向之源極線於半導體基材100中以連接至Y方向之源極線109。以此方式，可形成源極接觸點106而不彎曲閘極線107以及可得到與汲極接觸點105對齊之源極接觸點106。
如上所述，本發明使簡化半導體記憶體之結構和其製造過程以及排除習知半導體記憶體裝置之各種問題成為可能。
雖已敘述本發明之較佳實施例，本發明不限於該特定揭露之實施例，在本發明之範疇內可作各種的改變和修飾。
10．．．半導體基材
11．．．汲極區域
12．．．擴散區域
13．．．閘極電極
14．．．源極區域
15．．．汲極接觸點
16．．．源極接觸點
17．．．字元線
18．．．位元線(佈線層)
19．．．源極線(佈線層)
20．．．浮閘
21．．．絕緣膜
100．．．半導體基材
102．．．擴散區域
103．．．閘極電極
104．．．源極線
105．．．汲極接觸點
106．．．源極接觸點
107．．．字元線(閘極線)
108．．．位元線
109．．．源極線
110．．．STI(絕緣體)
111．．．光阻
112．．．層
113．．．光阻
114．．．層間絕緣膜
115．．．金屬佈線(金屬線)
120．．．浮閘
121．．．絕緣膜
S101至S107．．．步驟
第1A至1C圖顯示習知NOR型快閃記憶體之結構，其中第1A圖為部份快閃記憶體之俯視圖，第1B圖為取自第1A圖所示之線A－A’之截面圖，及第1C圖顯示源極接觸點附近之閘極線；第2A至2C圖描述依據本發明之方面之NOR型快閃記憶體，其中第2A圖為快閃記憶體之俯視圖，第2B圖為取自第2A圖所示之線B－B’之截面圖，及第2C圖顯示源極接觸點附近之閘極線；第3A至3C圖顯示依據本發明之一方面之製造快閃記憶體之過程，其中說明範圍為自形成STI(淺溝隔離(Shallow Trench Isolation))之步驟至形成縱向設置之源極線和浮閘之步驟之程序；第4A圖和第4B圖顯示依據本發明之一方面之製造快閃記憶體之過程，其中說明範圍為自形成閘極之步驟至形成橫向設置之源極線之步驟之後續程序；第5A圖和第5B圖顯示依據本發明之一方面之製造快閃記憶體之過程，其中說明範圍為自形成接觸點之步驟至形成佈線層之步驟之進一步後續程序；以及第6圖為依據本發明之一方面之製造快閃記憶體之全部過程之流程圖。
104．．．源極線
105．．．汲極接觸點
106．．．源極接觸點
107．．．字元線(閘極線)
108．．．位元線
109．．．源極線
Claims (11)
- 一種半導體記憶體，包括：半導體基材；以及第一和第二源極區域，形成於該半導體基材中且以彼此垂直方向設置，其中，該第一和第二源極區域為擴散區域且在其交叉部份彼此電性連接。
- 如申請專利範圍第1項之半導體記憶體，其中，該第一和第二源極區域包括直線區域。
- 如申請專利範圍第1項之半導體記憶體，復包括形成於該半導體基材之汲極區域、與該第二源極區域設置方向一致而設置之位元線、以及形成於該第二源極區域上之源極線，其中該源極線和該第二源極區域間之接觸點與形成於該半導體基材之該等位元線和汲極區域間之接觸點對齊。
- 如申請專利範圍第3項之半導體記憶體，其中，該等位元線排列於該第二源極區域之兩側。
- 如申請專利範圍第3項之半導體記憶體，其中，該源極線和該等位元線中之鄰近的一個位元線間之距離大於該等位元線中之相鄰的位元線間之距離。
- 如申請專利範圍第1項之半導體記憶體，復包括與該第一源極區域設置方向一致之字元線，其中該第一源極區域設置於相鄰的字元線間。
- 如申請專利範圍第6項之半導體記憶體，其中，該等字 元線包括形成於該半導體基材上之閘極電極。
- 如申請專利範圍第1項之半導體記憶體，其中，該半導體記憶體為具有浮閘之NOR型快閃記憶體。
- 一種製造半導體裝置之方法，包括以下步驟：形成第一源極區域於半導體基材，該第一源極區域係設置於第一方向；以及形成第二源極區域於該半導體基材，該第二源極區域係設置於垂直該第一方向之第二方向，其中，該第一和第二源極區域為擴散區域且在其交叉部份彼此電性連接。
- 如申請專利範圍第9項之方法，復包括在形成該第二源極區域前形成浮閘和閘極電極之步驟。
- 如申請專利範圍第10項之方法，復包括在形成該第二源極區域後形成浮閘和閘極電極之步驟。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2004/017809 WO2006059376A1 (ja) | 2004-11-30 | 2004-11-30 | 半導体メモリ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200633146A TW200633146A (en) | 2006-09-16 |
| TWI404173B true TWI404173B (zh) | 2013-08-01 |
Family
ID=36260801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW094141843A TWI404173B (zh) | 2004-11-30 | 2005-11-29 | 半導體記憶體及其製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US7736953B2 (zh) |
| JP (1) | JP5014802B2 (zh) |
| CN (1) | CN101091253A (zh) |
| DE (1) | DE112004003021T5 (zh) |
| GB (1) | GB2434919B (zh) |
| TW (1) | TWI404173B (zh) |
| WO (1) | WO2006059376A1 (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8486782B2 (en) | 2006-12-22 | 2013-07-16 | Spansion Llc | Flash memory devices and methods for fabricating the same |
| KR100871547B1 (ko) | 2007-08-14 | 2008-12-01 | 주식회사 동부하이텍 | 노어 플래시 메모리 소자 및 그 제조 방법 |
| KR101004506B1 (ko) * | 2008-09-09 | 2010-12-31 | 주식회사 하이닉스반도체 | 공통 소스라인을 갖는 수직 자기형 비휘발성 메모리 장치 및 그 제조 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH10189919A (ja) * | 1996-12-27 | 1998-07-21 | Sony Corp | 半導体記憶装置 |
| US20020036927A1 (en) * | 2000-09-22 | 2002-03-28 | Kabushiki Kaisha Toshiba | Semiconductor memory with nonvolatile memory cell array and semiconductor device with nonvolatile memory cell array and logic device |
| US6472275B2 (en) * | 1999-09-22 | 2002-10-29 | Oki Electric Industry Co., Ltd. | Read-only memory and method for fabricating the same |
| US6603171B2 (en) * | 1999-11-26 | 2003-08-05 | Stmicroelectronics S.R.L. | Electronic devices with nonvolatile memory cells of reduced dimensions |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001308205A (ja) * | 2000-04-19 | 2001-11-02 | Nec Corp | 不揮発性半導体記憶装置及びその製造方法 |
-
2004
- 2004-11-30 GB GB0710456A patent/GB2434919B/en not_active Expired - Fee Related
- 2004-11-30 CN CNA2004800447700A patent/CN101091253A/zh active Pending
- 2004-11-30 DE DE112004003021T patent/DE112004003021T5/de not_active Ceased
- 2004-11-30 JP JP2006546542A patent/JP5014802B2/ja active Active
- 2004-11-30 WO PCT/JP2004/017809 patent/WO2006059376A1/ja active Application Filing
-
2005
- 2005-11-29 TW TW094141843A patent/TWI404173B/zh active
- 2005-11-30 US US11/291,342 patent/US7736953B2/en active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH10189919A (ja) * | 1996-12-27 | 1998-07-21 | Sony Corp | 半導体記憶装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| WO2006059376A1 (ja) | 2006-06-08 |
| GB2434919B (en) | 2010-05-05 |
| TW200633146A (en) | 2006-09-16 |
| JPWO2006059376A1 (ja) | 2008-06-05 |
| US7736953B2 (en) | 2010-06-15 |
| GB2434919A (en) | 2007-08-08 |
| CN101091253A (zh) | 2007-12-19 |
| US20060091422A1 (en) | 2006-05-04 |
| JP5014802B2 (ja) | 2012-08-29 |
| DE112004003021T5 (de) | 2007-10-31 |
| GB0710456D0 (en) | 2007-07-11 |
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