WO2006059376A1 - 半導体メモリ及びその製造方法 - Google Patents

半導体メモリ及びその製造方法 Download PDF

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Hiroshi Murai
Masahiko Higashi
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the present invention relates to a semiconductor memory, and more particularly, to a technique that enables simplification of the structure of a nonvolatile semiconductor memory device and simplification of a manufacturing process.
  • Flash memory which is one of semiconductor memories, is a kind of electrically rewritable ROM, and is a non-volatile semiconductor memory device widely used in mobile phones, digital still cameras, communication network devices, and the like. It is. Flash memory is roughly divided into NOR type and NA ND type. Of these, NOR type flash memory is generally capable of random access and has a higher read speed than NAND type flash memory. In order to further improve the characteristics, various proposals have also been made regarding the wiring structure arranged in the memory cell array (see, for example, Patent Document 1).
  • FIG. 1 is a schematic diagram for explaining a configuration example of a conventional NOR flash memory.
  • FIG. 1 (a) is a top view of a part of the flash memory
  • FIG. 1 (b) is FIG. A sectional view along the A-line in (a)
  • Fig. 1 (c) are diagrams for explaining the state of the gate line near the source contact.
  • a plurality of diffusion regions (active regions) 18 extending in the vertical direction (Y direction) are formed on the main surface of the silicon semiconductor substrate 10.
  • the diffusion region 18 is schematically shown. These diffusion regions 18 are spaced apart in the lateral direction (X direction).
  • the drain region 11 is periodically formed.
  • the part indicated by reference numeral 18 also indicates a bit line formed of a wiring layer patterned with a metal such as aluminum. The bit line 18 is electrically connected to the drain region 11 through the drain contact 15.
  • a plurality of word lines (gate lines) 17 extending in the horizontal direction (X direction) are formed on the semiconductor substrate 10.
  • the word line 17 includes a gate electrode 13. Under the gate electrode 13, a floating formed on the tunnel oxide film formed on the semiconductor substrate 10.
  • a gate 20 and an insulating film ONO (oxide-nitride-oxide) 21 formed thereon are formed.
  • the gate electrode 13 is formed on the insulating film ON021.
  • a source region 14 extending in the horizontal direction is formed between the word lines 17 adjacent in the vertical direction.
  • the source region 14 is formed of a diffusion region 12 formed on the surface of the semiconductor substrate 10 as shown in FIG. Since the source region 12 is set to a reference potential Vss (for example, ground), it is also called a Vss line.
  • a source line 19 extending in the vertical direction of the semiconductor substrate 10 is formed for each of a plurality of (for example, 8 or 16) bit lines 18.
  • the source line 19 is a wiring layer obtained by patterning a metal such as aluminum.
  • the source line 19 is electrically connected to the source region 14 via the source contact 16.
  • Patent Document 1 JP 2002-100689 A
  • the conventional NOR type flash memory as shown in FIG. 1 has the following problems.
  • the geometrical arrangement of the drain contact 15 and the source contact 16 when viewed from the top view (FIG. 1 (a)) is different. Become. When the period in the Y direction of these contacts 15 and 16 is L, the source contact 16 and the drain contact 15 are shifted by 1Z2 period (LZ2).
  • the wiring layer 18 connecting the drain contact 15 is connected to the interval C, and the wiring layer 19 connecting the source contact 16 and the drain contact 15 are connected. Comparing the distance D with the wiring layer 18 to be used, C ⁇ D must be satisfied, and a relatively large dead space is formed in the vicinity of the source contact 16.
  • drain contacts 15 have different d values (d> d> d)
  • the shape can also be different. For this reason, it is necessary to acquire OPC (Optimum Write Power Control) data for each of these contacts.
  • OPC Optimum Write Power Control
  • the present invention is a semiconductor memory having a semiconductor substrate and first and second source regions formed in the semiconductor substrate and extending in first and second directions orthogonal to each other. is there. Since the source region extending in the vertical and horizontal directions on the surface portion of the semiconductor substrate is formed, the degree of freedom in forming the source contact is generated, and the structure of the semiconductor memory and the manufacturing process can be simplified.
  • the first and second source regions are each a diffusion region, and are electrically connected at intersecting portions.
  • the first and second source regions each have a linear region.
  • the semiconductor memory includes a drain region formed in the semiconductor substrate, a bit line extending in the same direction as the second source region, and a source formed on the second source region.
  • a contact line between the source line and the second source region and a contact between the bit line and the drain region formed in the semiconductor substrate are preferably arranged in a straight line.
  • the bit line is disposed on both sides of the second source region. The distance between the source line and the bit line adjacent to the source line is preferably smaller than the distance between adjacent bit lines.
  • the semiconductor memory preferably has a linear word line extending in the same direction as the first source region, and the first source region is disposed between adjacent word lines.
  • the word line may include a gate electrode formed on the semiconductor substrate.
  • the first and second source regions are diffusion regions formed in separate diffusion steps.
  • the semiconductor memory is, for example, a NOR type flash memory having a floating gate.
  • the present invention also provides a step of forming a first source region extending in a first direction in a semiconductor substrate, and a second direction extending in a second direction orthogonal to the first direction. And a method of manufacturing a semiconductor memory. In this manufacturing method, the floating gate and the gate electrode are formed after the second source region is formed. It is preferable that the process is included.
  • the source line is formed by two diffusion regions extending in the vertical and horizontal directions (X direction and Y direction when the substrate surface is an XY plane), the gate line (word line)
  • the gate line word line
  • FIG. 1 A schematic diagram for explaining the configuration of a conventional NOR flash memory, (a) is a top view of a part of the flash memory, and (b) is A in (a). — A cross-sectional view along the A ′ line, and (c) is a diagram for explaining the state of the gate line near the source contact.
  • FIG. 2 is a schematic diagram for explaining the configuration of the NOR type flash memory of the present invention, where (a) is a top view of a part of the flash memory, and (b) is a B-line in (a).
  • FIG. 8C is a cross-sectional view taken along the line, and FIG. 8C is a view for explaining the state of the gate line in the vicinity of the source contact.
  • FIG. 3 is a diagram for explaining a manufacturing process of a flash memory according to the present invention, illustrating each process from forming STI (Shallow Trench Isolation) to forming a vertical source line and a floating gate.
  • STI Shallow Trench Isolation
  • FIG. 4 is a diagram for explaining the manufacturing process of the flash memory according to the present invention, and shows each process from gate formation to lateral source line formation.
  • FIG. 5 is a diagram for explaining a manufacturing process of a flash memory according to the present invention, and shows a process for forming a contact layer and forming a wiring layer.
  • FIG. 6 is a flow chart for explaining the manufacturing process of the flash memory according to the present invention.
  • the second source line (wiring layer) having the above-described conventional configuration is formed in the diffusion region.
  • the two extending in the horizontal direction and the vertical direction are By providing a diffusion region, the gate line (word line) can be formed without bending.
  • FIG. 2 is a diagram for explaining a configuration example of the semiconductor memory device according to the present invention.
  • the semiconductor memory device is assumed to be a NOR flash memory.
  • Fig. 2 (a) is a top view of a part of this flash memory
  • Fig. 2 (b) is a cross-sectional view taken along line B-B 'in Fig. 2 (a)
  • Fig. 2 (c) is a source contact. It is a figure for demonstrating the mode of the gate line of the vicinity.
  • the cross-sectional view along the line AA ′ shown in FIG. 1 (b) is the same in this embodiment.
  • a diffusion region (active region) 102 extending in the vertical direction (Y direction) is formed on the main surface of the silicon semiconductor substrate 100.
  • This diffusion region 102 is a source region (second source region) and constitutes a source line 109.
  • This source line 109 replaces 19 formed by the metal wiring layer described above.
  • the source line 109 is provided for each of a plurality of (for example, 8 or 16) bit lines 108.
  • the source line 109 intersects a source line 104 formed by a diffusion region (first source region) extending in the X direction. That is, the diffusion region 102 of the source line 109 intersects with the diffusion region of the lateral source line 104 (corresponding to the diffusion region 12 of FIG. 1B).
  • the source lines 109 and 106 are electrically connected to each other at the intersecting diffusion region portions and have the same potential.
  • the source line 109 is electrically connected to a wiring layer formed of a metal such as aluminum, which will be described later, via the source contact 106.
  • the bit line 108 is a wiring layer formed of a metal such as aluminum.
  • a diffusion region is formed on the surface of the semiconductor substrate 100 located below the bit line 108. In this diffusion region, drain regions 11 are periodically formed.
  • the bit line 108 is electrically connected to the drain region via the drain contact 105.
  • a plurality of word lines (gate lines) 107 extending in the horizontal direction (X direction) are formed on the semiconductor substrate 100.
  • the word line 107 includes a gate electrode 103.
  • a floating gate 120 formed on the tunnel oxide film on the semiconductor substrate 100 and an insulating film ONO 121 formed thereon are formed.
  • the gate electrode 103 is formed on the insulating film ONO 121.
  • the wiring provided on the main surface of the semiconductor substrate 100 Two vertical and horizontal source lines 104 and 109 formed as diffusion regions in the crystal of the semiconductor substrate 100 without using layers are formed. This eliminates the need to provide the source contact 106 on the source line 104 in the X direction, allows the formation of the source contact 106 without bending the gate line (word line) 107, and reduces the area of the memory cell. It becomes possible to do.
  • the same arrangement can be achieved without shifting the arrangement period of the drain contact 105 and the source contact 106. That is, the arrangement interval of the source contacts 106 in the Y direction is equal to the arrangement interval of the drain contacts 105 in the Y direction, and each of the source contacts 106 is arranged on a straight line connecting a plurality of the drain contacts 105 in the X direction. Is possible. Furthermore, the diameter of the source contact 106, the diameter of the drain contact 105 to be provided adjacent thereto, and the diameters (and their shapes) of the other drain contacts 105 can be designed to be equal.
  • the distance B between the source line 109 for connecting the source contact 106 and the bit line (wiring layer) 108 adjacent thereto is connected to the drain contact 105. It is possible to perform layout so that the interval A between successive bit lines 108 is less than or equal to A. In addition, since the s-curved portion of the gate line 107 is eliminated, it is easy to align the mask when forming the source line by ion implantation.
  • Example 2 As described above, the structure of the semiconductor memory device according to the present invention in which the source line is formed of two diffusion regions in the vertical and horizontal directions is greatly simplified, and the manufacturing process thereof is also simplified. An example of the method for manufacturing the semiconductor memory of Example 1 will be described in detail in Example 2. Example 2
  • FIG. 3-6 is a diagram for explaining the manufacturing process of the flash memory in the present embodiment.
  • FIG. 3 shows from STI (Shallow Trench Isolation) formation to vertical source line 109 and floating gate formation.
  • FIG. 4 shows each process from gate formation force to formation of the source line 104 in the lateral direction, and
  • FIG. 5 illustrates each process from contact formation to wiring layer formation, and
  • FIG. 6 is a flowchart of these processes.
  • the left figure is a schematic top view and the upper right figure is an E-line in the left figure.
  • the cross-sectional schematic diagram along the line, and the lower right diagram is the schematic cross-sectional diagram along the F to T line in the left diagram.
  • Figure 4 (b) also shows a schematic cross-sectional view along the G-line.
  • one main surface of a silicon semiconductor substrate 100 is provided with an STI in which the surface of the silicon semiconductor substrate 100 is etched and filled with an insulator 110.
  • a partial area of the surface of 100 is exposed in a striped manner extending in the vertical direction of the left figure.
  • Such STI formation is performed by a known photolithography technique, etching technique, and gap fill technique (step S101).
  • the STI is provided because it is effective for reducing the size of the STI element isolation camera cell.
  • the region denoted by reference numeral 100a is the region that will later become the source line 109 in the vertical direction (Y direction) (in the left figure).
  • the area indicated by reference numeral 100b later corresponds to the formation area of the bit line 108 in the vertical direction (in the left figure).
  • a source line 109 (diffusion layer 102) extending in the Y direction is formed as shown in FIG. 3B (step S102).
  • the photoresist 111 is removed, and a layer 112 to be a floating gate 120 is formed on the tunnel oxide film using a known photolithography technique, a film forming technique, and an etching technique ( Figure 3 (c), step S103).
  • a predetermined patterning is performed by a known photolithography technique and etching technique, and a gate line (word word) extending in the X direction is formed.
  • Line) 107 is formed.
  • step S104 a gate portion having a structure formed by the straight gate line 107 having no curved portion is obtained (step S104).
  • step S104 a gate portion having a structure formed by the straight gate line 107 having no curved portion is obtained.
  • the layers 112 other than those located under the gate line 107 are removed, and the aforementioned floating gate 120 is formed (FIG. 4A).
  • the region shown in the left figure of FIG. 4 (b) is covered with a photoresist 113 to form a mask, and the opening force of this mask is set at a predetermined inclination angle, implantation depth, and dose.
  • Ion implantation To form the source line 104 in the X direction (step S105). In this process, the region where the source line 109 in the Y direction intersects with the source line 104 in the X direction is electrically connected (FIG. 4 (b)).
  • a contact hole is provided at a predetermined position by a known photolithography technique and etching technique. Then, the contact hole is filled with metal to form the drain contact 105 and the source contact 106 (FIG. 5 (&), step 3106). Finally, a metal wiring 115 for connecting these contacts to each other is formed (FIG. 5 (b), step S107).
  • the metal wiring 115 formed on the Y-direction source line 109 is connected to the source line 109 via the source contact 106. Also, the metal wiring 115 serving as a bit line is connected to the drain region via the drain contact 105! RU
  • the semiconductor memory device of the present invention when the semiconductor memory device of the present invention is manufactured, first, before forming the gate line 107, a portion other than the diffusion region for forming the source contact 106 is covered with a photoresist, A source line 109 extending in the Y direction is formed in the semiconductor substrate 100 by implantation. Then, a source line 104 extending in the X direction after forming the gate line 107 is formed in the semiconductor substrate 100, and this is connected to the source line 109 in the Y direction. In this way, the source contact 106 can be formed without bending the gate line 107, and the source contact 106 having the same arrangement as the drain contact 105 can be obtained.

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Abstract

　半導体基板１００と、半導体基板１００内に形成され、かつ互いに直交する第１及び第２の方向にそれぞれ延在する第１及び第２のソース領域１０４、１０９とを有する半導体メモリ。第１及び第２のソース領域はそれぞれ拡散領域であって、交差する部分で電気的に接続されている。また半導体メモリは、第２のソース領域１０９と同一方向に延在するビットライン１０８と、第２のソース領域１０９上に形成されたソースライン１１５とを有し、ソースライン１１５と第２のソース領域１０９とのコンタクトと、ビットライン１０８と半導体基板１００内に形成されたドレイン領域とのコンタクトとは直線状に配置されている。

Description

明 細 書
半導体メモリ及びその製造方法
技術分野
[0001] 本発明は半導体メモリに関し、より詳細には、不揮発性半導体記憶装置の構造の 簡略ィ匕および製造プロセスの簡易化を可能とする技術に関する。
背景技術
[0002] 半導体メモリの一つであるフラッシュメモリは電気的に書換えが可能な ROMの一種 であり、携帯電話やデジタルスチルカメラ、あるいは通信ネットワーク機器などに広く 用いられている不揮発性の半導体記憶装置である。フラッシュメモリは NOR型と NA ND型とに大別される力 このうち NOR型のフラッシュメモリは、一般に、ランダム'ァ クセスが可能で且つ NAND型のフラッシュメモリに比較して読み出し速度が高速で あるという特長を有しており、更なる特性改善のために、メモリセルアレイ内に配置さ れる配線構造に関しても種々の提案がなされている（例えば、特許文献 1参照)。
[0003] 図 1は、従来の NOR型フラッシュメモリの構成例を説明するための概略図で、図 1 ( a)はこのフラッシュメモリの一部領域の上面図、図 1 (b)は図 1 (a)中の A— ラインに 沿う断面図、そして図 1 (c)はソースコンタクト近傍のゲートラインの様子を説明するた めの図である。
[0004] 図 1 (b)を参照すると、シリコンの半導体基板 10の主面上には、縦方向（Y方向）に 延びる複数の拡散領域 (活性領域） 18が形成されている。図 1 (a)及び 1 (c)では、拡 散領域 18を模式的に示している。これらの拡散領域 18は、横方向 (X方向）に離間 配置されている。各拡散領域 18には、ドレイン領域 11が周期的に形成されている。 また、参照番号 18で示される部分は、アルミニウムなどの金属をパターユングした配 線層で形成されるビットラインをも示している。ビットライン 18はドレインコンタクト 15を 介して、ドレイン領域 11に電気的に接続されている。
[0005] 半導体基板 10上には、横方向 (X方向）に延びる複数のワードライン (ゲートライン） 17が形成されている。ワードライン 17は、ゲート電極 13を含む。ゲート電極 13の下 には、半導体基板 10上に形成されたトンネル酸化膜上に形成されたフローティング ゲート 20と、その上に形成された絶縁膜 ONO (oxide-nitride-oxide) 21とが形成され ている。ゲート電極 13は、絶縁膜 ON021上に形成されている。
[0006] 縦方向に隣り合うワードライン 17の間には、横方向に延びるソース領域 14が形成さ れている。ソース領域 14は、図 1 (b)に示すように、半導体基板 10の表面に形成され た拡散領域 12で形成されている。ソース領域 12は基準電位 Vss (例えばグランド）に 設定されるので、 Vssラインとも言う。複数本 (例えば、 8本や 16本)のビットライン 18 ごとに、半導体基板 10の縦方向に延びるソースライン 19が形成されている。ソースラ イン 19は、アルミニウムなどの金属をパターユングした配線層である。ソースライン 19 は、ソースコンタクト 16を介してソース領域 14に電気的に接続されている。
特許文献 1：特開 2002-100689号公報
発明の開示
発明が解決しょうとする課題
[0007] し力しながら、図 1に図示したような従来構造の NOR型フラッシュメモリには、以下 のような問題がある。
[0008] 第 1に、ソースコンタクト 16を設けるために必要となるスペースを充分に確保するた めに、ソースコンタクト 16の近傍でゲートライン 17を湾曲させて形成する必要がある。
[0009] 第 2に、ソースコンタクト 16形成用のスペースを確保するために、上面図（図 1 (a) ) で見た場合のドレインコンタクト 15とソースコンタクト 16の幾何学的配列が異なること となる。これらのコンタクト 15、 16の Y方向の周期を Lとしたときに、ソースコンタクト 16 とドレインコンタクト 15が 1Z2周期（LZ2)だけずれることとなる。
[0010] 第 3に、図 1 (c)に示すように、ドレインコンタクト 15を接続する配線層 18相互の間 隔 Cと、ソースコンタクト 16を接続するための配線層 19とドレインコンタクト 15を接続 する配線層 18との間隔 Dとを比較すると、 C< Dとならざるを得ず、ソースコンタクト 16 の近傍領域には比較的広いデッドスペースができてしまう。
[0011] 第 4に、ソースコンタクト 16の径 dとこれに隣接するドレインコンタクト 15'の径 d、お
1 2 よびその他のドレインコンタクト 15の dはそれぞれ異なり（d >d >d )、さらにはその
3 1 3 2
形状も異なる場合があり得る。このため、これらのコンタクトのそれぞれについての OP C (Optimum Write Power Control)データを取得する必要がある。 [0012] 本発明は、力かる問題に鑑みてなされたもので、半導体メモリの構造の簡略化と製 造プロセスの簡易化とを実現することを目的とする。
課題を解決するための手段
[0013] 本発明は、半導体基板と、該半導体基板内に形成され、かつ互いに直交する第 1 及び第 2の方向にそれぞれ延在する第 1及び第 2のソース領域とを有する半導体メモ リである。半導体基板の表面部分を縦横方向に延びるソース領域を形成したため、ソ ースコンタクトの形成に自由度が生まれ、半導体メモリの構造の簡略化と製造プロセ スの簡易化とを実現することができる。
[0014] 上記半導体メモリにお 、て、好ましくは、前記第 1及び第 2のソース領域はそれぞれ 拡散領域であって、交差する部分で電気的に接続されている構成である。また、好ま しくは、前記第 1及び第 2のソース領域はそれぞれ直線状の領域を有する。また、前 記半導体メモリは、前記半導体基板内に形成されたドレイン領域と、前記第 2のソー ス領域と同一方向に延在するビットラインと、前記第 2のソース領域上に形成されたソ ースラインとを有し、前記ソースラインと前記第 2のソース領域とのコンタクトと、前記ビ ットラインと前記半導体基板内に形成されたドレイン領域とのコンタクトとは直線状に 配置されている構成が好ましい。また、前記第 2のソース領域の両側に前記ビットライ ンが配置されて 、ることが好ま 、。前記ソースラインとこれに隣接する前記ビットライ ンとの距離は、隣り合うビットライン間の距離よりも小であることが好ましい。また、前記 半導体メモリは前記第 1のソース領域と同一方向に延在する直線状のワードラインを 有し、前記第 1のソース領域は隣接するワードライン間に配置されている構成が好ま しい。また、前記ワードラインは、前記半導体基板上に形成されたゲート電極を含む 構成とすることができる。また、前記第 1及び第 2のソース領域はそれぞれ別の拡散 工程で形成された拡散領域である。更に、前記半導体メモリは例えば、フローテイン グゲートを有する NOR型のフラッシュメモリである。
[0015] 本発明はまた、半導体基板内に、第 1の方向に延在する第 1のソース領域を形成す る工程と、前記第 1の方向と直交する第 2の方向に延在する第 2のソース領域を形成 する工程とを有する半導体メモリの製造方法を含む。この製造方法において、前記 第 2のソース領域を形成した後に、フローティングゲートとゲート電極とを形成するェ 程を含むことが好ましい。
発明の効果
[0016] 本発明では、ソースラインを縦横 (基板表面を XY平面としたときの X方向と Y方向） に延在する 2本の拡散領域で形成することとしたので、ゲートライン (ワードライン)の 湾曲部をなくすことが可能となり、半導体記憶装置の構造の簡略化と製造プロセスの 簡易化とを可能とする技術が提供される。
図面の簡単な説明
[0017] [図 1]従来の NOR型フラッシュメモリの構成を説明するための概略図で、（a)はこのフ ラッシュメモリの一部領域の上面図、（b)は（a)中の A— A'ラインに沿う断面図、そし て（c)はソースコンタクト近傍のゲートラインの様子を説明するための図である。
[図 2]本発明の NOR型フラッシュメモリの構成を説明するための概略図で、（a)はこ のフラッシュメモリの一部領域の上面図、（b)は (a)中の B— ラインに沿う断面図、そ して (c)はソースコンタクト近傍のゲートラインの様子を説明するための図である。
[図 3]本発明のフラッシュメモリの製造プロセスを説明するための図で、 STI (Shallow Trench Isolation)形成から縦方向のソースラインとフローティングゲート形成までの各 プロセスを図示して 、る。
[図 4]本発明のフラッシュメモリの製造プロセスを説明するための図で、ゲート形成か ら横方向のソースライン形成までの各プロセスを図示している。
[図 5]本発明のフラッシュメモリの製造プロセスを説明するための図で、コンタクト形成 力も配線層形成までの各プロセスを図示して 、る。
[図 6]本発明のフラッシュメモリの製造プロセスを説明するためのフローチャートである 発明を実施するための最良の形態
[0018] 以下に、図面を参照して、本発明を実施するための形態について説明する。
実施例 1
[0019] 本発明は、前述した従来の構成の第 2のソースライン (配線層）を、拡散領域で形成 する。つまり、本発明の半導体メモリにおいては、横方向と縦方向に延在する 2つの 拡散領域を設けることとし、ゲートライン (ワードライン)を湾曲させることなく形成するこ とを可能としている。
[0020] 図 2は、本発明の半導体記憶装置の構成例を説明するための図で、ここでは半導 体記憶装置は NOR型フラッシュメモリであるとしている。図 2 (a)はこのフラッシュメモ リの一部領域の上面図、図 2 (b)は図 2 (a)中の B— B'ラインに沿う断面図、そして図 2 (c)はソースコンタクト近傍のゲートラインの様子を説明するための図である。なお、 図 1 (b)に示す A-A'線断面図は、本実施例でも同様である。
[0021] 図 2 (b)を参照すると、シリコンの半導体基板 100の主面上には、縦方向（Y方向） に延びる拡散領域 (活性領域） 102が形成されている。この拡散領域 102はソース領 域（第 2のソース領域）であって、ソースライン 109を構成する。このソースライン 109 は、前述した金属配線層で形成される 19に置き換わるものである。ソースライン 109 は、複数本 (例えば、 8本や 16本)のビットライン 108ごとに設けられている。ソースラ イン 109は、 X方向に延びる拡散領域 (第 1のソース領域)で形成されたソースライン 1 04と交差している。つまり、ソースライン 109の拡散領域 102と横方向ソースライン 10 4の拡散領域（図 1 (B)の拡散領域 12に相当）とが交差している。この交差している拡 散領域部分で、ソースライン 109と 106は電気的に接続され、同電位となる。ソースラ イン 109は、ソースコンタクト 106を介して、後述するアルミニウムなどの金属で形成さ れた配線層と電気的に接続される。
[0022] ビットライン 108は、アルミニウムなどの金属で形成された配線層である。ビットライン 108の下に位置する半導体基板 100の表面には、拡散領域が形成されている。この 拡散領域内に、ドレイン領域 11が周期的に形成されている。ビットライン 108はドレイ ンコンタクト 105を介して、ドレイン領域に電気的に接続されている。
[0023] 半導体基板 100上には、横方向 (X方向）に延びる複数のワードライン (ゲートライン ) 107が形成されている。ワードライン 107は、ゲート電極 103を含む。ゲート電極 10 3の下には、半導体基板 100上のトンネル酸化膜上に形成されたフローティングゲー ト 120と、その上に形成された絶縁膜 ONO 121とが形成されている。ゲート電極 103 は、絶縁膜 ONO 121上に形成されている。
[0024] このような構成のフラッシュメモリでは、半導体基板 100の主面上に設けられた配線 層を用いることなぐ半導体基板 100の結晶中に拡散領域として形成された縦横の 2 本のソースライン 104、 109が形成されている。これにより、ソースコンタクト 106を X方 向のソースライン 104上に設ける必要がなくなり、ゲートライン (ワードライン） 107を湾 曲させることなくソースコンタクト 106の形成スペースを確保でき、メモリセルの面積を 狭くすることが可能となる。
[0025] また、ソースコンタクト 106を X方向のソースライン 104上に設ける必要がなくために 、ドレインコンタクト 105とソースコンタクト 106の配置周期をずらすことなく同一配列と することができる。すなわち、ソースコンタクト 106の Y方向の配置間隔とドレインコン タクト 105の Y方向の配置間隔を等しくし、かつソースコンタクト 106のそれぞれをドレ インコンタクト 105の複数を X方向に結ぶ直線上に配置することが可能となる。さらに 、ソースコンタクト 106の径とこれに隣接して設けられることとなるドレインコンタクト 10 5 の径、およびその他のドレインコンタクト 105の径（およびこれらの形状)も等しく設 計することが可能となる。
[0026] さらに、図 2 (c)に示すように、ソースコンタクト 106を接続するためのソースライン 10 9とこれに隣接するビットライン (配線層） 108との間隔 Bを、ドレインコンタクト 105を接 続するビットライン 108相互の間隔 A以下となるようにレイアウトすることが可能となる。 また、ゲートライン 107の s湾曲部がなくなるために、ソースラインをイオン注入で形成 する際のマスクの位置合わせも容易となる。
[0027] このように、ソースラインを縦横 2本の拡散領域で形成することとした本発明の半導 体記憶装置の構造は極めて簡略化され、その製造プロセスも簡易化されることとなる 。なお、実施例 1の半導体メモリの製造方法の例については実施例 2で詳述する。 実施例 2
[0028] 図 3— 6は、本実施例におけるフラッシュメモリの製造プロセスを説明するための図 で、図 3は STI (Shallow Trench Isolation)形成から縦方向のソースライン 109とフロー ティングゲート形成まで、図 4はゲート形成力も横方向のソースライン 104形成まで、 そして図 5はコンタクト形成カゝら配線層形成までの各プロセスを図示しており、図 6は これらのプロセスのフローチャートである。
[0029] なお、図 3— 5の各図において、左図は上面概略図、右上図は左図中の E— ライ ンに沿う断面概略図、そして右下図は左図中の F~Tラインに沿う断面概略図であり
、図 4 (b)では G— ラインに沿う断面概略図も示してある。
[0030] 先ず、図 3 (a)を参照すると、シリコンの半導体基板 100の一方の主面にはシリコン の半導体基板 100の表面をエッチング及び絶縁物 110で埋められた STIが設けられ 、半導体基板 100の表面の一部領域が左図の縦方向に延在するストライプ状に区画 されて露出されている。このような STI形成は、公知のフォトリソグラフィ技術とエッチ ング技術及びギャップフィル技術により実行される (ステップ S 101)。なお、 STIを設 けるのは、 STI素子分離カ モリセルの縮小化に有効なためである。
[0031] これらのストライプ状に区画されて露出された半導体基板 100の表面のうち、符号 1 00aで示した領域は後に (左図中の）縦方向（Y方向）のソースライン 109となる領域 に対応し、符号 100bで示した領域は後に (左図中の）縦方向のビットライン 108の形 成領域に対応している。
[0032] このような STI110の形成に続いて、半導体基板 100の表面の 100aで示した領域 以外をフォトレジスト 111で被覆し、このフォトレジスト 111のマスク開口部から所望の 注入深さとドーズ量でイオン注入を行うことで、図 3 (b)に示すように Y方向に延在す るソースライン 109 (拡散層 102)を形成する (ステップ S 102)。
[0033] このイオン注入終了後にフォトレジスト 111を除去し、公知のフォトリソグラフィ技術と 成膜技術及びエッチング技術を用いて、トンネル酸ィ匕膜上にフローティングゲート 12 0となる層 112を形成する（図 3 (c)、ステップ S 103)。
[0034] 次に、ワードライン 107を形成するための層をゥエーハ全面に成膜した後に、公知 のフォトリソグラフィ技術とエッチング技術により所定のパターユングを施し、 X方向に 延在するゲートライン (ワードライン） 107を形成する。
[0035] これにより、湾曲部をもたない直線状のゲートライン 107によって形成された構造を もつゲート部が得られる（ステップ S104)。なお、上記のエッチングの時点で、ゲート ライン 107の下に位置する以外の層 112は除去され、前述のフローティングゲート 12 0が形成されることになる（図 4 (a) )。
[0036] これに続いて、図 4 (b)左図に図示した領域をフォトレジスト 113で被覆してマスクと し、このマスクの開口部力 所定の傾斜角、注入深さ、およびドーズ量でイオン注入 を行うことで X方向のソースライン 104を形成する（ステップ S105)。この工程で、 Y方 向のソースライン 109と X方向のソースライン 104の交差する領域が電気的に接続さ れる（図 4 (b) )。
[0037] さらに、層間絶縁膜 114をゥエーハ全面に成膜した後に、公知のフォトリソグラフィ 技術とエッチング技術により所定の箇所にコンタクトホールを設ける。そしてこのコン タクトホール中に金属を埋め込んで、ドレインコンタクト 105とソースコンタクト 106とを 形成する（図 5 (&)、ステップ3106)。そして最後に、これらのコンタクトを相互に接続 するための金属配線 115を形成する（図 5 (b)、ステップ S107)。 Y方向のソースライ ン 109上に形成された金属配線 115は、ソースコンタクト 106を介してソースライン 10 9に接続されている。また、ビット線となる金属配線 115は、ドレインコンタクト 105を介 してドレイン領域に接続されて！、る。
[0038] このように、本発明の半導体記憶装置を作製するに際しては、先ず、ゲートライン 1 07の形成に先立って、ソースコンタクト 106を形成する拡散領域以外の部分をフォト レジストで被覆し、イオン注入により Y方向に延在するソースライン 109を半導体基板 100中に形成する。そして、ゲートライン 107形成後に X方向に延在するソースライン 104を半導体基板 100中に形成し、これを上記の Y方向のソースライン 109と接続さ せる。このようにして、ゲートライン 107を湾曲させることなくソースコンタクト 106を形 成することが可能となり、ドレインコンタクト 105と同じ配列のソースコンタクト 106が得 られること〖こなる。
[0039] 以上説明したように、本発明によれば、半導体記憶装置の構造の簡略化と製造プ 口セスの簡易化とを可能とする技術を提供することができ、従来構造の半導体記憶装 置が抱える種々の不都合が解消される。
[0040] 以上本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施 形態に限定されるものではなぐ特許請求の範囲に記載された本発明の要旨の範囲 内において、種々の変形 ·変更が可能である。

Claims

請求の範囲
[I] 半導体基板と、該半導体基板内に形成され、かつ互いに直交する第 1及び第 2の方 向にそれぞれ延在する第 1及び第 2のソース領域とを有する半導体メモリ。
[2] 前記第 1及び第 2のソース領域はそれぞれ拡散領域であって、交差する部分で電気 的に接続されている請求項 1記載の半導体メモリ。
[3] 前記第 1及び第 2のソース領域はそれぞれ直線状の領域を有する請求項 1又は 2に 記載の半導体メモリ。
[4] 前記半導体メモリは、前記半導体基板内に形成されたドレイン領域と、前記第 2のソ ース領域と同一方向に延在するビットラインと、前記第 2のソース領域上に形成された ソースラインとを有し、前記ソースラインと前記第 2のソース領域とのコンタクトと、前記 ビットラインと前記半導体基板内に形成されたドレイン領域とのコンタクトとは直線状 に配置されている請求項 1から 3のずれか一項に記載の半導体メモリ。
[5] 前記第 2のソース領域の両側に前記ビットラインが配置されて 、る請求項 4に記載の 半導体メモリ。
[6] 前記ソースラインとこれに隣接する前記ビットラインとの距離は、隣り合うビットライン間 の距離よりも小である請求項 4又は 5に記載の半導体メモリ。
[7] 前記半導体メモリは前記第 1のソース領域と同一方向に延在する直線状のワードライ ンを有し、前記第 1のソース領域は隣接するワードライン間に配置されている請求項 1 力も 6のいずれか一項に記載の半導体メモリ。
[8] 前記ワードラインは、前記半導体基板上に形成されたゲート電極を含む請求項 7〖こ 記載の半導体メモリ。
[9] 前記第 1及び第 2のソース領域はそれぞれ別の拡散工程で形成された拡散領域であ る請求項 1から 8のいずれか一項に記載の半導体メモリ。
[10] 前記半導体メモリは、フローティングゲートを有する NOR型のフラッシュメモリである 請求項 1から 9のいずれか一項記載の半導体メモリ。
[II] 半導体基板内に、第 1の方向に延在する第 1のソース領域を形成する工程と、
前記第 1の方向と直交する第 2の方向に延在する第 2のソース領域を形成する工程 とを有する半導体メモリの製造方法。 前記製造方法は、前記第 2のソース領域を形成した後に、フローティングゲートとゲ ート電極とを形成する工程を含む請求項 11記載の半導体メモリの製造方法。
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