KR20200031442A - 집적회로 소자 및 그 제조 방법 - Google Patents

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Abstract

집적회로 소자는 기판 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고 상기 주면에 수직인 수직 방향을 따라 상호 중첩되어 있는 복수의 워드 라인 구조물과, 상기 복수의 워드 라인 구조물 각각의 사이에 개재되고 상기 수평 방향으로 연장되는 복수의 절연 구조물과, 상기 복수의 워드 라인 구조물 및 상기 복수의 절연 구조물을 관통하는 채널 홀 내에서 상기 수직 방향으로 연장된 채널막과, 상기 채널 홀 내에서 상기 복수의 워드 라인 구조물과 상기 채널막의 사이에 개재되고, 국부 절연 영역을 사이에 두고 상기 수직 방향으로 서로 이격되어 있는 복수의 전하 트랩 패턴을 포함하고, 상기 채널막은 상기 복수의 절연 구조물에 대면하는 복수의 제1 굴곡부를 포함한다.

Description

집적회로 소자 및 그 제조 방법 {Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 불휘발성 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법에 관한 것이다.
집적회로 소자의 대용량화 및 고집적화에 따라 기판 상에 수직 방향으로 복수의 메모리 셀을 적층하여 메모리 용량을 높이는 수직형 메모리 소자가 제안되고 있다. 수직형 메모리 소자에서 수직 방향을 따르는 셀 적층 밀도를 높이는 경우, 수직 방향으로 서로 인접한 셀들 사이의 간격이 축소되어 상기 인접한 셀들 사이의 전하 확산에 의한 셀 간섭으로 인해 집적회로 소자의 신뢰성이 저하될 수 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 고도로 스케일링된 수직형 메모리 소자에서 수직 방향으로 서로 인접한 셀들 사이의 간격이 비교적 작은 경우에도 인접한 셀들 사이의 전하 확산에 의한 셀 간섭을 억제하여 신뢰성을 향상시킬 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 고도로 스케일링된 수직형 메모리 소자에서 수직 방향으로 서로 인접한 셀들 사이의 간격이 비교적 작은 경우에도 인접한 셀들 사이의 전하 확산에 의한 셀 간섭을 억제할 수 있는 구조를 용이하고 효율적인 방법으로 형성할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 기판 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고 상기 주면에 수직인 수직 방향을 따라 상호 중첩되어 있는 복수의 워드 라인 구조물과, 상기 복수의 워드 라인 구조물 각각의 사이에 개재되고 상기 수평 방향으로 연장되는 복수의 절연 구조물과, 상기 복수의 워드 라인 구조물 및 상기 복수의 절연 구조물을 관통하는 채널 홀 내에서 상기 수직 방향으로 연장된 채널막과, 상기 채널 홀 내에서 상기 복수의 워드 라인 구조물과 상기 채널막의 사이에 개재되고, 국부 절연 영역을 사이에 두고 상기 수직 방향으로 서로 이격되어 있는 복수의 전하 트랩 패턴을 포함하고, 상기 채널막은 상기 복수의 절연 구조물에 대면하는 복수의 제1 굴곡부를 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판 상에서 상기 기판의 주면에 수직인 제1 방향을 따라 연장되는 채널막과, 상기 채널막의 주위에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고 상기 수직 방향을 따라 상호 중첩되어 있는 복수의 워드 라인 구조물과, 상기 채널막의 주위에서 상기 복수의 워드 라인 구조물 각각의 사이에 개재된 복수의 절연 구조물과, 상기 복수의 워드 라인 구조물과 상기 채널막의 사이에 개재되고, 국부 절연 영역을 사이에 두고 상기 수직 방향으로 서로 이격되어 있고, 상기 수직 방향을 따라 비선형으로 연장되는 복수의 전하 트랩 패턴과, 상기 복수의 워드 라인 구조물과 상기 복수의 전하 트랩 패턴과의 사이에 개재되고, 상기 국부 절연 영역을 사이에 두고 상기 수직 방향으로 서로 이격되어 있는 복수의 블로킹 유전 패턴을 포함하고, 상기 채널막은 상기 복수의 절연 구조물에 대면하는 복수의 굴곡부를 포함한다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따른 집적회로 소자는 기판 상에서 상기 기판의 주면에 수직인 제1 방향을 따라 연장되는 채널막과, 상기 채널막의 주위에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고 상기 수직 방향을 따라 상호 중첩되어 있는 복수의 워드 라인 구조물과, 상기 채널막의 주위에서 상기 복수의 워드 라인 구조물 각각의 사이에 개재된 에어갭을 포함하는 복수의 절연 구조물과, 상기 복수의 워드 라인 구조물과 상기 채널막의 사이에 개재되고, 상기 에어갭을 사이에 두고 상기 수직 방향으로 서로 이격되어 있는 복수의 전하 트랩 패턴과, 상기 복수의 워드 라인 구조물과 상기 복수의 전하 트랩 패턴과의 사이에 개재되고, 상기 에어갭을 사이에 두고 상기 수직 방향으로 서로 이격되어 있는 복수의 블로킹 유전 패턴을 포함하고, 상기 채널막은 상기 에어갭에 대면하는 복수의 제1 굴곡부를 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판 상에 복수의 제1 막 및 복수의 제2 막이 교대로 1 층씩 적층된 구조물을 형성한다. 상기 구조물을 관통하는 복수의 채널 홀을 형성한다. 상기 복수의 채널 홀 내에 전하 트랩막을 형성한다. 상기 복수의 채널 홀 내에서 상기 전하 트랩막 위에 상기 복수의 제1 막에 대면하는 복수의 굴곡부를 포함하는 채널막을 형성한다. 상기 기판의 주면에 평행한 방향으로 라인 형상으로 연장되도록 상기 구조물을 관통하는 워드 라인 컷 영역을 형성한다. 상기 워드 라인 컷 영역을 통해 노출되는 상기 복수의 제1 막의 적어도 일부를 제거하여 복수의 제1 공간을 형성한다. 상기 복수의 제1 공간을 통해 상기 전하 트랩막을 식각하여 상기 전하 트랩막을 복수의 전하 트랩 패턴으로 분할한다.
본 발명의 기술적 사상에 의한 집적회로 소자는 채널 홀 내에서 국부 절연 영역을 사이에 두고 수직 방향으로 서로 이격되어 있는 복수의 전하 트랩 패턴과, 복수의 절연 구조물에 대면하는 복수의 굴곡부를 가지는 채널막을 포함함으로써, 고도로 스케일링된 집적회로 소자를 구현하는 데 유리하게 채용될 수 있으며, 수직형 메모리 소자에서 수직 방향으로 서로 인접한 셀들 사이의 간격이 비교적 작은 경우에도 인접한 셀들 사이의 전하 확산에 의한 셀 간섭을 억제하여 신뢰성을 향상시킬 수 있는 구조를 제공할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시에들에 따른 집적회로 소자의 메모리 셀 어레이의 등가회로도이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성 요소들을 보여주는 평면도이고, 도 3은 도 2의 X1 - X1' 선 단면도이고, 도 4는 도 3의 P1으로 표시한 점선 영역의 확대 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 개략적인 단면도이고, 도 6은 도 5의 P2로 표시한 점선 영역의 확대 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 개략적인 단면도이고, 도 8은 도 7의 P3로 표시한 점선 영역의 확대 단면도이다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 개략적인 단면도이고, 도 10은 도 9의 P4로 표시한 점선 영역의 확대 단면도이다.
도 11a 내지 도 11j는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적 회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 12a 내지 도 12c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적 회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 13a 및 도 13b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적 회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 14a 내지 도 14c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적 회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 15는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적 회로 소자의 제조 방법을 설명하기 위한 단면도이다.
도 16a 내지 도 16l은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적 회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 17a 내지 도 17d는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적 회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 18은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 영역들의 평면 레이아웃 다이어그램이다.
도 19a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 개략적인 사시도이고, 도 19b는 도 19a에 예시한 집적회로 소자의 개략적인 단면도이다.
도 20은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 설명하기 위한 개략적인 사시도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시에들에 따른 집적회로 소자의 메모리 셀 어레이(MCA)의 등가회로도이다. 도 1에는 수직 채널 구조를 갖는 수직형 낸드(NAND) 플래시 메모리 소자의 등가 회로도가 예시되어 있다.
도 1을 참조하면, 메모리 셀 어레이(MCA)는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 비트 라인(BL: BL1, BL2, …, BLm), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함할 수 있다. 복수의 비트 라인(BL: BL1, BL2, …, BLm) 및 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링(MS)이 형성될 수 있다.
복수의 메모리 셀 스트링(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트 라인(BL: BL1, BL2, …, BLm)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역일 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 각각 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)에 연결될 수 있다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100)의 주요 구성 요소들을 보여주는 평면도이고, 도 3은 도 2의 X1 - X1' 선 단면도이다.
도 2 및 도 3을 참조하면, 집적회로 소자(100)는 활성 영역(AC)을 가지는 기판(102)을 포함한다. 기판(102)의 활성 영역(AC) 위에는 메모리 셀 어레이(MCA)가 형성될 수 있다. 메모리 셀 어레이(MCA)는 도 1을 참조하여 설명한 바와 같은 회로 구성을 가질 수 있다.
기판(102)은 X 방향 및 Y 방향으로 연장되는 주면(main surface)(102M)을 가질 수 있다. 일부 실시예들에서, 기판(102)은 Si, Ge, 또는 SiGe를 포함할 수 있다. 다른 일부 실시예들에서, 기판(102)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다.
도 1 내지 도 3을 참조하면, 메모리 셀 어레이(MCA)에서 메모리 셀 스트링(MS)을 구성하는 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 기판(102)의 주면(102M)에 수직인 수직 방향(Z 방향)을 따라 직렬 연결된 구조를 가질 수 있다. 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 구성하는 데 필요한 복수의 채널 구조물(CHS1)이 기판(102)의 주면(102M)에 수직인 수직 방향(Z 방향)으로 연장되도록 형성될 수 있다. 복수의 채널 구조물(CHS1)은 X 방향 및 Y 방향을 따라 소정 간격을 사이에 두고 상호 이격되어 배열될 수 있다.
복수의 채널 구조물(CHS1)은 각각 기판(102)에 접하고 채널 홀(CHH)을 부분적으로 채우는 반도체 패턴(120)과, 반도체 패턴(120)에 접하고 채널 홀(CHH) 내에서 수직 방향(Z 방향)으로 연장되는 채널막(150)과, 채널막(150)의 내부 공간을 채우는 매립 절연막(156)과, 채널막(150)에 접하고 채널 홀(CHH)의 입구측 상부를 채우는 드레인 영역(158)를 포함할 수 있다. 일부 실시예들에서, 채널막(150)은 내부 공간을 가지는 실린더 형상을 가질 수 있으며, 채널막(150)의 내부 공간은 매립 절연막(156)으로 채워질 수 있다. 채널막(150)은 불순물이 도핑된 폴리실리콘, 불순물이 도핑되지 않은 폴리실리콘으로 이루어질 수 있다. 매립 절연막(156)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서 매립 절연막(156)은 생략 가능하며, 이 경우 채널막(150)은 내부 공간이 없는 필라(pillar) 구조를 가질 수 있다. 드레인 영역(158)은 불순물이 도핑된 폴리실리콘막으로 이루어질 수 있다. 복수의 채널 구조물(CHS1)에 포함되는 복수의 드레인 영역(158)은 절연 패턴(114)에 의해 상호 절연될 수 있다. 절연 패턴(114)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 워드 라인 구조물(WS1)이 기판(102) 상에서 주면(102M)에 평행한 수평 방향으로 X-Y 평면을 따라 연장되고, 기판(102)의 주면(102M)에 수직인 수직 방향 (Z 방향)으로 서로 이격되어 상호 중첩되도록 배치될 수 있다.
복수의 워드 라인 구조물(WS1)의 제1 수평 방향(X 방향)의 폭은 복수의 워드 라인 컷 영역(WLC)에 의해 한정될 수 있다. 복수의 워드 라인 구조물(WS1)은 복수의 워드 라인 컷 영역(WLC)에 의해 일정 간격으로 상호 이격되어 반복적으로 배치될 수 있다.
기판(102)에는 복수의 공통 소스 영역(160)이 제2 수평 방향(Y 방향)을 따라 연장될 수 있다. 일부 실시예들에서, 복수의 공통 소스 영역(160)은 n 형 불순물이 고농도로 도핑된 불순물 영역일 수 있다. 복수의 공통 소스 영역(160)은 수직형 메모리 셀들로 전류를 공급하는 소스 영역으로서 기능할 수 있다.
복수의 워드 라인 컷 영역(WLC)의 일부는 공통 소스 라인(CSL)으로 채워질 수 있다. 공통 소스 라인(CSL)은 복수의 공통 소스 영역(160) 상에서 제2 수평 방향(Y 방향)으로 연장될 수 있다. 워드 라인 컷 영역(WLC) 내에는 공통 소스 라인(CSL)의 측벽을 덮는 절연 스페이서(170)가 형성될 수 있다. 절연 스페이서(170)는 공통 소스 라인(CSL)과 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)과의 사이를 전기적으로 절연시키는 역할을 할 수 있다. 공통 소스 라인(CSL) 및 절연 스페이서(170)는 캡핑 절연막(172)으로 덮일 수 있다. 공통 소스 라인(CSL)은 텅스텐, 구리, 또는 알루미늄 등과 같은 금속; 질화티타늄, 질화탄탈럼 등과 같은 도전성 금속질화물; 티타늄, 탄탈럼 등과 같은 전이 금속; 또는 이들의 조합으로 이루어질 수 있다. 절연 스페이서(170) 및 캡핑 절연막(172)은 각각 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 공통 소스 영역(160)과 공통 소스 라인(CSL)과의 사이에는 접촉 저항을 낮추기 위한 금속 실리사이드막(도시 생략)이 개재될 수 있다. 예를 들면, 상기 금속 실리사이드막은 코발트 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드 등으로 이루어질 수 있다.
이웃하는 2 개의 워드 라인 컷 영역(WLC) 사이에 있는 복수의 워드 라인 구조물(WS1)은 도 1을 참조하여 설명한 접지 선택 라인(GSL), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 및 스트링 선택 라인(SSL)을 포함할 수 있다. 기판(102) 상에 Z 방향을 따라 적층되는 복수의 워드 라인 구조물(WS1)의 수는 필요에 다양하게 선택될 수 있다. 복수의 워드 라인 구조물(WS1) 중 기판(102)에 가장 가까운 워드 라인 구조물(WS1)은 접지 선택 라인(GSL)을 구성할 수 있다. 복수의 워드 라인 구조물(WS1) 중 최상부 측의 2 개의 워드 라인 구조물(WS1)은 각각 스트링 선택 라인(SSL)을 구성할 수 있다. 스트링 선택 라인(SSL)은 스트링 선택 라인 컷 영역(SSLC)에 의해 이격된 부분을 포함할 수 있다. 스트링 선택 라인 컷 영역(SSLC)은 절연막(184)으로 채워질 수 있다. 절연막(184)은 산화막, 질화막, 에어갭, 또는 이들의 조합으로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "에어갭"은 대기 또는 제조 공정 중에 존재할 수 있는 다른 가스들을 포함하는 공간을 의미할 수 있다.
복수의 워드 라인 구조물(WS1)은 각각 기판(102)의 주면에 평행한 수평 방향으로 연장되는 워드 라인(WL)과, 워드 라인(WL)의 표면을 덮는 유전 박막(168)을 포함할 수 있다. 유전 박막(168)은 워드 라인(WL)의 저면 및 상면과, 채널막(150)에 대면하는 측벽을 덮을 수 있다.
워드 라인(WL)은 텅스텐, 니켈, 코발트, 탄탈럼 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈럼 실리사이드 등과 같은 금속 실리사이드, 불순물이 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 유전 박막(168)은 실리콘 산화물보다 더 높은 유전 상수를 갖는 고유전막으로 이루어질 수 있다. 상기 고유전막은 금속 산화물, 예를 들면 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 또는 탄탈럼 산화물로 이루어질 수 있다.
복수의 워드 라인 구조물(WS1) 각각의 사이에는 절연 구조물(INS1)이 기판(102)의 주면에 평행한 수평 방향으로 연장되어 있다. 절연 구조물(INS1)은 제1 에어갭 부분(AG1)과, 제1 에어갭 부분(AG1)의 높이를 한정하는 제1 절연막(110A) 및 제3 절연막(110C)과, 절연 플러그(164)를 포함할 수 있다. 제1 절연막(110A) 및 제3 절연막(110C)은 각각 워드 라인 구조물(WS1)에 접할 수 있다. 절연 플러그(164)는 제1 에어갭 부분(AG1)과 워드 라인 컷 영역(WLC)과의 사이에 개재되고, 워드 라인 컷 영역(WLC)의 일부의 수평 방향(X 방향) 폭을 한정할 수 있다. 제1 절연막(110A), 제3 절연막(110C), 및 절연 플러그(164)는 각각 실리콘 산화막으로 이루어질 수 있다.
복수의 워드 라인 구조물(WS1)과 복수의 절연 구조물(INS1)은 스택 구조물(ST1)을 구성할 수 있다.
도 4는 도 3의 P1으로 표시한 점선 영역의 확대 단면도이다.
도 3 및 도 4를 참조하면, 복수의 워드 라인 구조물(WS1)은 각각 채널막(150)을 향해 국부적으로 돌출된 저면 돌출부(WP1) 및 상면 돌출부(WP2)를 포함할 수 있다. 복수의 워드 라인 구조물(WS1)은 각각 저면 돌출부(WP1)와 상면 돌출부(WP2)와의 사이에서 비선형으로 연장되고 채널막(150)에 대면하는 비선형 측벽(S1)을 가질 수 있다.
채널 홀(CHH) 내에서 복수의 워드 라인 구조물(WS1)과 채널막(150)과의 사이에는 복수의 블로킹 유전 패턴(124), 복수의 전하 트랩 패턴(130P), 및 터널링 유전막(140)이 개재될 수 있다.
복수의 블로킹 유전 패턴(124)은 각각 워드 라인 구조물(WS1)과 복수의 전하 트랩 패턴(130P)과의 사이에 개재된다. 복수의 블로킹 유전 패턴(124)은 각각 수직 방향(Z 방향) 양 끝부에서 수평 방향(X 방향)을 따르는 폭이 중앙부에서 수평 방향(X 방향)을 따르는 폭보다 더 작을 수 있다. 복수의 블로킹 유전 패턴(124)은 각각 채널막(150)의 비선형 측벽(S1)에 접하고, 채널막(150)의 비선형 측벽(S1)의 윤곽에 상응하는 형상의 비선형 표면을 가질 수 있다. 복수의 워드 라인 구조물(WS1) 각각의 저면 돌출부(WP1) 및 상면 돌출부(WP2)는 복수의 블로킹 유전 패턴(124)의 수직 방향(Z 방향) 양 끝부에 접할 수 있다. 워드 라인 구조물(WS1)의 유전 박막(168)은 블로킹 유전 패턴(124)과 워드 라인(WL)과의 사이에 개재될 수 있다. 복수의 블로킹 유전 패턴(124)은 실리콘 산화막 또는 실리콘 산질화막으로 이루어질 수 있다.
복수의 전하 트랩 패턴(130P)은 각각 채널 홀(CHH) 내에서 블로킹 유전 패턴(124)과 터널링 유전막(140)과의 사이에 개재될 수 있다. 복수의 전하 트랩 패턴(130P)은 제2 에어갭 부분(AG2)으로 이루어지는 국부 절연 영역을 사이에 두고 수직 방향(Z 방향)으로 서로 이격되어 있다. 제2 에어갭 부분(AG2)은 채널 홀(CHH) 내에 배치되며, 절연 구조물(INS1)의 일부인 제1 에어갭 부분(AG1)에 연통될 수 있다. 복수의 전하 트랩 패턴(130P)은 각각 블로킹 유전 패턴(124)의 비선형 측벽에 접하고 블로킹 유전 패턴(124)의 수직 방향(Z 방향) 양 끝부에 접할 수 있으며, 이에 따라 복수의 전하 트랩 패턴(130P)은 수직 방향(Z 방향)을 따라 비선형으로 연장될 수 있다. 복수의 전하 트랩 패턴(130P)은 실리콘 질화막으로 이루어질 수 있다.
터널링 유전막(140)은 채널 홀(CHH) 내에서 채널막(150)의 외주면을 따라 수직 방향(Z 방향)으로 연장될 수 있다. 터널링 유전막(140)은 실리콘 산화막으로 이루어질 수 있다.
터널링 유전막(140) 및 채널막(150)은 수직 방향(Z 방향)을 따라 비선형으로 연장될 수 있다. 터널링 유전막(140) 및 채널막(150)은 각각 복수의 절연 구조물(INS1)에 대면하는 부분에서 복수의 절연 구조물(INS1)로부터 멀어지는 방향으로 볼록하게 돌출되는 형상을 가질 수 있다. 채널막(150)은 복수의 절연 구조물(INS1)에 대면하는 복수의 제1 굴곡부(150P1)를 포함할 수 있다. 복수의 제1 굴곡부(150P1)는 각각 제1 에어갭 부분(AG1)에 대면하는 제1 오목 외주부(150C1)와, 채널 홀(CHH)의 중심을 향해 돌출된 제1 볼록 내주부(150V1)를 포함할 수 있다. 채널막(150)과 유사하게, 터널링 유전막(140)도 복수의 절연 구조물(INS1)에 대면하는 복수의 제1 굴곡부(140P1)를 포함할 수 있다. 절연 구조물(INS1)의 제1 굴곡부(140P1)는 제2 에어갭 부분(AG2)에 노출되는 오목 외주부와, 채널막(150)의 제1 굴곡부(150P1)에 접하는 볼록 내주부를 포함할 수 있다.
또한, 복수의 전하 트랩 패턴(130P), 터널링 유전막(140), 및 채널막(150)은 각각 워드 라인 구조물(WS1)에 대면하는 부분에서 복수의 워드 라인 구조물(WS1)로부터 멀어지는 방향으로 볼록하게 돌출되는 형상을 가질 수 있다. 채널막(150)은 복수의 전하 트랩 패턴(130P) 및 터널링 유전막(140)을 사이에 두고 복수의 워드 라인 구조물(WS1)에 대면하는 복수의 제2 굴곡부(150P2)를 포함할 수 있다. 복수의 제2 굴곡부(150P2)는 각각 워드 라인 구조물(WS1)에 대면하는 제2 오목 외주부(150C2)와, 채널 홀(CHH)의 중심을 향해 돌출된 제2 볼록 내주부(150V2)를 포함할 수 있다. 수직 방향(Z 방향)에서, 채널막(150)의 제1 굴곡부(150P1)의 길이는 채널막(150)의 제2 굴곡부(150P2)의 길이보다 더 작을 수 있다. 채널막(150)과 유사하게, 터널링 유전막(140)도 워드 라인 구조물(WS1)에 대면하는 복수의 제2 굴곡부(140P2)를 포함할 수 있다. 절연 구조물(INS1)의 제2 굴곡부(140P2)는 전하 트랩 패턴(130P)에 접하는 오목 외주부와, 채널막(150)의 제2 굴곡부(150P2)에 접하는 볼록 내주부를 포함할 수 있다.
메모리 셀 어레이(MCA)에서, 복수의 채널 구조물(CHS1) 상에 복수의 비트 라인(BL)이 제1 수평 방향(X 방향)으로 연장될 수 있다. 복수의 채널 구조물(CHS1)과 복수의 비트 라인(BL)과의 사이에는 복수의 비트 라인 콘택 패드(182)가 개재되어 있다. 복수의 채널 구조물(CHS1) 각각의 드레인 영역(158)은 비트 라인 콘택 패드(182)를 통해 복수의 비트 라인(BL) 중 대응하는 하나의 비트 라인(BL)에 연결될 수 있다. 복수의 비트 라인 콘택 패드(182)는 절연막(190)에 의해 상호 절연될 수 있다. 절연막(190)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 2 내지 도 4를 참조하여 설명한 집적회로 소자(100)는 복수의 전하 트랩 패턴(130P)이 채널 홀(CHH) 내에 배치되어 있으므로 복수의 전하 트랩 패턴(130P)이 채널 홀(CHH)의 외부에 있는 경우에 비해 수평 방향 및 수직 방향으로 고도로 스케일링된 집적회로 소자를 구현하는 데 유리하게 채용될 수 있다. 또한, 하나의 채널 홀(CHH) 내에서 복수의 전하 트랩 패턴(130P)이 제2 에어갭 부분(AG2)으로 이루어지는 국부 절연 영역을 사이에 두고 수직 방향(Z 방향)으로 서로 이격되어 있다. 따라서, 수직형 메모리 소자에서 수직 방향으로 서로 인접한 셀들 사이의 간격이 비교적 작은 경우에도 인접한 셀들 사이의 전하 확산에 의한 셀 간섭을 억제하여 신뢰성을 향상시킬 수 있는 구조를 제공할 수 있다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자(200)의 개략적인 단면도이고, 도 6은 도 5의 P2로 표시한 점선 영역의 확대 단면도이다. 도 5에는 도 2의 X1 - X1' 선 단면에 대응하는 단면의 주요 구성 요소들이 예시되어 있다.
도 5 및 도 6을 참조하면, 집적회로 소자(200)는 도 1 내지 도 4를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200)는 복수의 워드 라인 구조물(WS1) 대신 복수의 워드 라인 구조물(WS2)을 포함한다. 복수의 워드 라인 구조물(WS2)은 각각 공통 소스 라인(CSL)에 대면하는 끝부에서 기판(102)을 향하는 방향으로 돌출된 하향 돌출부(DWP)를 가지는 저면과, 기판(102)으로부터 멀어지는 방향으로 돌출된 상향 돌출부(UWP)를 가지는 상면을 가진다. 이에 따라, 복수의 워드 라인 구조물(WS2)에서, 워드 라인 컷 영역(WLC)에 대면하는 측벽(S2)의 높이(WH1)는 채널막(150)에 대면하는 비선형 측벽(S1)의 높이(WH2)보다 더 클 수 있다.
복수의 워드 라인 구조물(WLS2) 각각의 사이에는 제1 에어갭 부분(AG1)과, 제1 에어갭 부분(AG1)의 높이를 한정하는 제1 절연막(110A) 및 제3 절연막(110C)과, 절연 플러그(164)를 포함하는 절연 구조물(INS2)이 개재될 수 있다. 제1 절연막(110A)은 워드 라인 구조물(WS2)의 상향 돌출부(UWP)를 가지는 상면에 접하고, 제3 절연막(110C)은 워드 라인 구조물(WS2)의 하향 돌출부(DWP)를 가지는 저면에 접할 수 있다. 절연 구조물(INS2) 중 공통 소스 라인(CSL)에 대면하는 부분의 측벽 높이는 채널막(150)에 더 가까운 부분의 측벽 높이보다 작을 수 있다. 워드 라인 구조물(WS2)의 보다 상세한 구성은 도 3 및 도 4를 참조하여 워드 라인 구조물(WS1)에 대하여 설명한 바와 대체로 동일하다.
복수의 워드 라인 구조물(WS2)과 복수의 절연 구조물(INS2)은 스택 구조물(ST2)을 구성할 수 있다.
도 5 및 도 6을 참조하여 설명한 집적회로 소자(200)는 수평 방향 및 수직 방향으로 고도로 스케일링된 집적회로 소자를 구현하는 데 유리하게 채용될 수 있으며, 수직형 메모리 소자에서 수직 방향으로 서로 인접한 셀들 사이의 간격이 비교적 작은 경우에도 인접한 셀들 사이의 전하 확산에 의한 셀 간섭을 억제하여 신뢰성을 향상시킬 수 있는 구조를 제공할 수 있다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300)의 개략적인 단면도이고, 도 8은 도 7의 P3로 표시한 점선 영역의 확대 단면도이다. 도 7에는 도 2의 X1 - X1' 선 단면에 대응하는 단면의 주요 구성 요소들이 예시되어 있다.
도 7 및 도 8을 참조하면, 집적회로 소자(300)는 도 1 내지 도 4를 참조하여 설명한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(300)는 복수의 워드 라인 구조물(WS1) 대신 복수의 워드 라인 구조물(WS3)을 포함하고, 절연 구조물(INS1) 대신 절연 구조물(INS3)을 포함하고, 복수의 채널 구조물(CHS1) 대신 복수의 채널 구조물(CHS3)을 포함한다.
절연 구조물(INS3)은 게이트간 절연 패턴(362)을 포함할 수 있다. 게이트간 절연 패턴(362)은 실리콘 산화막, 에어갭, 또는 이들의 조합으로 이루어질 수 있다.
복수의 채널 구조물(CHS3)은 각각 반도체 패턴(120)과, 반도체 패턴(120)에 접하고 채널 홀(CHH) 내에서 수직 방향(Z 방향)으로 연장되는 채널막(350)과, 채널막(150)의 내부 공간을 채우는 매립 절연막(356)과, 채널막(350)에 접하고 채널 홀(CHH)의 입구측 상부를 채우는 드레인 영역(158)를 포함할 수 있다. 채널막(350) 및 매립 절연막(356)에 대한 상세한 구성은 도 3 및 도 4를 참조하여 채널막(150) 및 매립 절연막(156)에 대하여 설명한 바와 대체로 유사하다. 채널막(350)은 수직 방향(Z 방향)을 따라 비선형으로 연장될 수 있다. 단, 채널막(350)은 절연 구조물(INS3)을 구성하는 게이트간 절연 패턴(362)이 위치된 레벨과 동일 레벨에 위치하는 복수의 굴곡부(350P)를 포함한다. 여기서 사용되는 용어 "레벨"은 기판(102)으로부터 수직 방향(Z 방향)을 따르는 높이를 의미한다. 복수의 굴곡부(350P)는 각각 절연 구조물(INS3)에 대면하는 복수의 볼록 외주부(350V)와, 채널 홀(CHH)의 중심을 향하는 오목 내주부(350C)를 포함할 수 있다. 매립 절연막(356)의 외부면은 채널막(350)의 오목 내주부(350C)에 대면하는 돌출부(356P)를 포함할 수 있다.
복수의 워드 라인 구조물(WS3)은 도 3 및 도 4를 참조하여 설명한 복수의 워드 라인 구조물(WS1)에 대하여 설명한 바와 대체로 유사한 구성을 가질 수 있다. 복수의 워드 라인 구조물(WS3)은 워드 라인(WL) 및 유전 박막(168)을 포함할 수 있다. 단, 복수의 워드 라인 구조물(WS3) 각각에서, 채널막(350)에 대면하는 측벽(S3)의 높이(WH3)는 워드 라인 컷 영역(WLC)에 대면하는 측벽(S4)의 높이(WH4)보다 더 클 수 있다.
채널 홀(CHH) 내에서 복수의 워드 라인 구조물(WS3)과 채널막(350)과의 사이에는 복수의 블로킹 유전 패턴(324P), 복수의 전하 트랩 패턴(330P), 및 터널링 유전막(340)이 개재될 수 있다.
복수의 전하 트랩 패턴(330P)은 각각 채널막(350)과 평행하게 연장되는 제1 부분(330A)과, 제1 부분(330A)에 일체로 연결되고 제1 부분(330A)으로부터 절곡되어 채널막(350)으로부터 멀어지는 수평 방향으로 연장되는 제2 부분(330B)을 포함할 수 있다. 복수의 전하 트랩 패턴(330P)은 "[" 형상 또는 "]" 형상의 단면 구조를 가지며 채널막(350)을 포위하는 환형 링 형상을 가질 수 있다. 일부 실시예들에서, 복수의 전하 트랩 패턴(330P)의 제2 부분(330B)의 X 방향 길이는 기판(102)으로부터 멀어질수록 더 작아질 수 있다. 다른 일부 실시예들에서, 복수의 전하 트랩 패턴(330P)의 제2 부분(330B)의 X 방향 길이는 기판(102)으로부터 멀어질수록 더 커질 수 있다. 또 다른 일부 실시예들에서, 복수의 전하 트랩 패턴(330P)의 제2 부분(330B)의 X 방향 길이는 기판(102)으로부터의 거리와 상관없이 일정할 수 있다. 복수의 전하 트랩 패턴(330P)은 실리콘 질화막으로 이루어질 수 있다.
복수의 블로킹 유전 패턴(324P)은 각각 워드 라인 구조물(WS3)과 전하 트랩 패턴(330P)과의 사이에 개재될 수 있다. 복수의 블로킹 유전 패턴(324P)은 각각 채널막(350)과 평행하게 연장되는 제1 부분(324A)과, 제1 부분(324A)에 일체로 연결되고 제1 부분(324A)으로부터 절곡되어 채널막(350)으로부터 멀어지는 수평 방향으로 연장되는 제2 부분(324B)을 포함할 수 있다. 복수의 블로킹 유전 패턴(324P)은 복수의 전하 트랩 패턴(330P)과 유사하게 "[" 형상 또는 "]" 형상의 단면 구조를 가지며 채널막(350)을 포위하는 환형 링 형상을 가질 수 있다. 일부 실시예들에서, 복수의 블로킹 유전 패턴(324P)의 제2 부분(324B)의 X 방향 길이는 기판(102)으로부터 멀어질수록 더 작아질 수 있다. 다른 일부 실시예들에서, 복수의 블로킹 유전 패턴(324P)의 제2 부분(324B)의 X 방향 길이는 기판(102)으로부터 멀어질수록 더 커질 수 있다. 또 다른 일부 실시예들에서, 복수의 블로킹 유전 패턴(324P)의 제2 부분(330B)의 X 방향 길이는 기판(102)으로부터의 거리와 상관없이 일정할 수 있다. 복수의 블로킹 유전 패턴(324P)은 실리콘 산화막 또는 실리콘 산질화막으로 이루어질 수 있다.
터널링 유전막(340)은 채널 홀(CHH) 내에서 채널막(150)의 외주면을 따라 연장되며, 수직 방향(Z 방향)을 따라 비선형으로 연장될 수 있다. 터널링 유전막(340)은 채널막(350)과 평행하게 연장되는 제1 부분(340A)과, 제1 부분(340A)으로부터 X 방향으로 돌출되고 이웃하는 2 개의 워드 라인 구조물(WS3) 사이의 공간까지 연장된 복수의 제2 부분(340B)과, 채널막(350)의 복수의 볼록 외주부(350V)에 접하는 오목한 내벽(324S)을 포함할 수 있다. 터널링 유전막(340)의 복수의 제2 부분(340B)은 각각 복수의 전하 트랩 패턴(330P) 중 이웃하는 2 개의 전하 트랩 패턴(330P) 사이의 공간을 채울 수 있다. 일부 실시예들에서, 터널링 유전막(340)의 복수의 제2 부분(340B)의 X 방향 길이는 기판(102)으로부터 멀어질수록 더 작아질 수 있다. 다른 일부 실시예들에서, 터널링 유전막(340)의 복수의 제2 부분(340B)의 X 방향 길이는 기판(102)으로부터 멀어질수록 더 커질 수 있다. 또 다른 일부 실시예들에서, 터널링 유전막(340)의 복수의 제2 부분(340B)의 X 방향 길이는 기판(102)으로부터의 거리와 상관없이 일정할 수 있다. 터널링 유전막(340)은 실리콘 산화막으로 이루어질 수 있다.
집적회로 소자(300)에서, 복수의 워드 라인 구조물(WS3) 각각의 사이에는 게이트간 절연 패턴(362)과, 블로킹 유전막(324)의 일부와, 전하 트랩 패턴(330P)의 일부와, 터널링 유전막(340)의 일부를 포함하는 절연 구조물(INS3)이 개재될 수 있다. 복수의 워드 라인 구조물(WS3)과 복수의 절연 구조물(INS3)은 스택 구조물(ST3)을 구성할 수 있다.
도 7 및 도 8을 참조하여 설명한 집적회로 소자(300)는 복수의 전하 트랩 패턴(330P)이 채널 홀(CHH) 내에 배치되어 있으므로 고도로 스케일링된 집적회로 소자를 구현하는 데 유리하게 채용될 수 있다. 또한, 하나의 채널 홀(CHH) 내에서 복수의 전하 트랩 패턴(330P)이 국부 절연 영역을 사이에 두고 수직 방향(Z 방향)으로 서로 이격되어 있다. 따라서, 수직형 메모리 소자에서 수직 방향으로 서로 인접한 셀들 사이의 간격이 비교적 작은 경우에도 인접한 셀들 사이의 전하 확산에 의한 셀 간섭을 억제하여 신뢰성을 향상시킬 수 있는 구조를 제공할 수 있다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(300)의 개략적인 단면도이고, 도 10은 도 9의 P4로 표시한 점선 영역의 확대 단면도이다. 도 9에는 도 2의 X1 - X1' 선 단면에 대응하는 단면의 주요 구성 요소들이 예시되어 있다.
도 9 및 도 10을 참조하면, 집적회로 소자(400)는 도 7 및 도 8을 참조하여 설명한 집적회로 소자(300)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(400)는 복수의 워드 라인 구조물(WS3) 대신 복수의 워드 라인 구조물(WS4)을 포함한다.
복수의 워드 라인 구조물(WS4)은 균일한 두께를 가질 수 있다. 일부 실시예들에서, 복수의 워드 라인 구조물(WS4)은 도핑된 폴리실리콘막으로 이루어질 수 있다. 다른 일부 실시예들에서, 복수의 워드 라인 구조물(WS4)은 도핑된 폴리실리콘막과 금속 실리사이드막의 조합으로 이루어질 수 있다. 금속 실리사이드막은 코발트 실리사이드막, 니켈 실리사이드막, 또는 텅스텐 실리사이드막으로 이루어질 수 있다.
복수의 워드 라인 구조물(WS4)과 복수의 절연 구조물(INS3)은 스택 구조물(ST4)을 구성할 수 있다.
도 9 및 도 10을 참조하여 설명한 집적회로 소자(400)는 고도로 스케일링된 집적회로 소자를 구현하는 데 유리하게 채용될 수 있으며, 수직형 메모리 소자에서 수직 방향으로 서로 인접한 셀들 사이의 간격이 비교적 작은 경우에도 인접한 셀들 사이의 전하 확산에 의한 셀 간섭을 억제하여 신뢰성을 향상시킬 수 있는 구조를 제공할 수 있다.
도 11a 내지 도 11j는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적 회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 도 2 내지 도 4를 참조하여 설명한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다. 도 11a 내지 도 11j에는 도 3의 Q1으로 표시한 점선 영역의 확대된 단면 구성이 집적회로 소자(100)의 제조 공정에 따라 예시되어 있다.
도 11a를 참조하면, 기판(102)에 활성 영역(AC)을 정의하기 위한 소자분리막(도시 생략)을 형성한 후, 기판(102) 상에 복수의 절연막(110) 및 복수의 희생막(PL)을 교대로 하나씩 적층한다.
복수의 절연막(110) 중 기판(102)에 접하는 최저층 절연막(110L)은 실리콘 산화막으로 이루어지는 단일층으로 구성될 수 있다. 최저층 절연막(110L)은 다른 절연막(110)보다 더 작은 두께(D1)를 가질 수 있다.
복수의 절연막(110) 중 복수의 희생막(PL) 각각의 사이에 개재되는 절연막(110) 및 최상층 절연막(110)은 각각 제1 절연막(110A), 제2 절연막(110B), 및 제3 절연막(110C)으로 이루어지는 삼중층 구조를 가질 수 있다. 제2 절연막(110B)은 제1 절연막(110A) 및 제3 절연막(110C)과는 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 제1 절연막(110A) 및 제3 절연막(110C)은 서로 동일한 물질로 이루어질 수 있다. 제1 절연막(110A), 제2 절연막(110B), 및 제3 절연막(110C)은 각각 희생막(PL)의 구성 물질과는 다른 물질로 이루어질 수 있다.
일부 실시예들에서, 복수의 희생막(PL)은 실리콘 질화막으로 이루어지고, 제1 절연막(110A) 및 제3 절연막(110C)은 실리콘 산화막으로 이루어지고, 제2 절연막(110B)은 SiGe, Si-리치 실리콘 질화막, 또는 N-리치 실리콘 질화막으로 이루어질 수 있다. 본 명세서에서 사용되는 용어 "Si-리치 실리콘 질화막"은 화학양론 조성의 실리콘 질화막(Si3N4 막)에서의 Si/N 조성비보다 더 높은 Si/N 조성비를 가지는 실리콘 질화막을 의미하고, 용어 "N-리치 실리콘 질화막"은 화학양론 조성의 실리콘 질화막(Si3N4 막)에서의 N/Si 조성비보다 더 높은 N/Si 조성비를 가지는 실리콘 질화막을 의미한다.
복수의 희생막(PL)은 각각 후속 공정에서 적어도 하나의 그라운드 선택 라인(GSL), 복수의 워드 라인(WL), 및 적어도 하나의 스트링 선택 라인(SSL)을 형성하기 위한 공간을 제공하는 역할을 할 수 있다. 복수의 희생막(PL) 중 그라운드 선택 라인(GSL)을 형성하기 위한 공간을 제공하는 희생막(PL), 즉 기판(102)으로부터 첫 번째 희생막(PL)의 바로 위에 형성되는 절연막(110)에서, 상기 첫 번째 희생막(PL)의 상면에 접하는 제1 절연막(110A)은 다른 위치에 형성되는 제1 절연막(110A)보다 더 큰 두께(D2)를 가질 수 있다.
복수의 절연막(110) 및 복수의 희생막(PL)은 각각 CVD(chemical vapor deposition), PECVD(plasma enhanced CVD), 또는 ALD(atomic layer deposition) 공정으로 형성될 수 있다.
도 11b를 참조하면, 복수의 절연막(110) 중 최상층 절연막(110) 상에 절연 패턴(114)을 형성한 후, 절연 패턴(114)을 식각 마스크로 사용하여 복수의 절연막(110) 및 복수의 희생막(PL)을 이방성 식각하여 기판(102)을 노출시키는 채널 홀(CHH)을 형성한다.
채널 홀(CHH)의 수평 방향의 폭은 기판(102)에 가까울수록 더 작아질 수 있다. 절연 패턴(114)은 산화막, 질화막, 또는 이들의 조합으로 이루어지는 단일층 또는 다중충으로 이루어질 수 있다.
도 11c를 참조하면, 채널 홀(CHH)의 바닥에서 노출되는 기판(102)을 시드(seed)로 사용하는 선택적 에피택셜 성장 공정을 수행하여 채널 홀(CHH)을 부분적으로 채우는 반도체 패턴(120)을 형성한다. 반도체 패턴(120)의 상면은 복수의 희생막(PL) 중 기판(102)으로부터 가장 가까운 희생막(PL)의 상면과, 복수의 제2 절연막(110B) 중 기판(102)으로부터 가장 가까운 제2 절연막(110B)의 저면과의 사이의 레벨에 위치될 수 있다. 반도체 패턴(120)은 도 11d를 참조하여 후술하는 공정에서 형성되는 채널막(150)과 유사하게 채널 역할을 수행할 수 있다. 반도체 패턴(120)은 Si 또는 Ge로 이루어질 수 있다. 일부 실시예들에서, 반도체 패턴(120)은 불순물이 도핑된 반도체로 이루어질 수 있다.
그 후, 반도체 패턴(120)이 형성된 결과물에 대하여 산화 분위기에서 산화 공정을 수행하여, 복수의 제2 절연막(110B) 및 복수의 희생막(PL) 각각의 노출 표면을 산화시킨다. 그 결과, 채널 홀(CHH) 내에서 노출되는 복수의 제2 절연막(110B) 각각의 표면에 희생 산화막(122)이 형성되고, 채널 홀(CHH) 내에서 노출되는 복수의 희생막(PL) 각각의 표면에 블로킹 유전 패턴(124)이 형성될 수 있다.
일부 실시예들에서, 희생 산화막(122) 및 블로킹 유전 패턴(124)이 형성되는 동안 반도체 패턴(120)의 노출 표면도 산화되어 반도체 패턴(120)의 상면이 산화막(도시 생략)으로 덮일 수 있다. 그러나, 도 11d를 참조하여 후술하는 공정에서 채널막(150)을 형성하기 전에 반도체 패턴(120)의 상면을 덮는 산화막 중 적어도 일부가 제거되어 채널막(150)이 반도체 패턴(120)과 직접 접할 수 있다.
도 11d를 참조하면, 도 11c의 결과물에서 채널 홀(CHH) 내에 전하 트랩막(130), 터널링 유전막(140), 채널막(150), 및 매립 절연막(156)을 차례로 형성하고, 채널 홀(CHH)의 입구측 상부를 채우는 드레인 영역(158)를 형성한다.
채널 홀(CHH)(도 11c 참조) 내에서, 전하 트랩막(130), 터널링 유전막(140), 및 채널막(150)은 각각 실린더 형상을 가질 수 있다. 전하 트랩막(130), 터널링 유전막(140), 및 채널막(150)은 각각 복수의 희생 산화막(122) 및 복수의 블로킹 유전 패턴(124)을 덮는 부분에 형성된 복수의 굴곡부를 포함할 수 있다.
전하 트랩막(130), 터널링 유전막(140), 및 채널막(150)을 형성하는 과정에서 반도체 패턴(120)의 상면 중 일부 영역이 제거되어 반도체 패턴(120)의 상면에 리세스 표면(120R)이 형성될 수 있다. 채널막(150)은 반도체 패턴(120)의 리세스 표면(120R)과 접촉할 수 있다.
전하 트랩막(130), 터널링 유전막(140), 채널막(150), 및 매립 절연막(156)을 형성하기 위하여 증착 공정 및 에치백 공정을 복수 회 수행할 수 있다. 상기 증착 공정은 CVD, LPCVD(low pressure CVD), 또는 ALD(atomic layer deposition) 공정 중에서 선택될 수 있으나, 이들에 한정되는 것은 아니다.
도 11d에는 드레인 영역(158) 주위에 절연 패턴(114)이 남아 있는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 전하 트랩막(130), 터널링 유전막(140), 채널막(150), 및 매립 절연막(156)을 형성하는 동안 절연 패턴(114)을 제거하여 최상층 절연막(110)의 상면을 노출시킨 후, 최상층 절연막(110)의 상면을 덮는 새로운 절연막(도시 생략)을 형성하고, 상기 절연막 중 채널 홀(CHH)에 대응하는 영역들을 식각하여 복수의 콘택홀을 형성한 후, 상기 복수의 콘택홀을 채우는 드레인 영역(158)를 형성할 수도 있다. 드레인 영역(158)은 불순물이 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 드레인 영역(158)를 구성하는 금속의 예로서 텅스텐, 니켈, 코발트, 탄탈럼 등을 들 수 있으나, 이들에 한정되는 것은 아니다.
도 11e를 참조하면, 절연 패턴(114), 복수의 절연막(110), 및 복수의 희생막(PL)을 이방성 식각하여 절연 패턴(114), 복수의 절연막(110), 및 복수의 희생막(PL)을 관통하여 기판(102)을 노출시키는 워드 라인 컷 영역(WLC)을 형성한 후, 워드 라인 컷 영역(WLC)을 통해 기판(102)에 불순물 이온을 주입하여 공통 소스 영역(160)을 형성한다.
도 11f를 참조하면, 워드 라인 컷 영역(WLC)을 통해 복수의 제2 절연막(110B)(도 11e 참조)을 제거하여, 복수의 절연막(110) 중 제1 절연막(110A)과 제3 절연막(110C)과의 사이에서 희생 산화막(122)을 노출시키는 복수의 제1 에어갭 부분(AG1)을 형성한다. 복수의 제2 절연막(110B)을 제거하기 위하여 등방성 식각 공정을 수행할 수 있다.
도 11g를 참조하면, 워드 라인 컷 영역(WLC) 및 복수의 제1 에어갭 부분(AG1)을 통해 복수의 희생 산화막(122)을 등방성 식각 공정에 의해 제거하고, 그 결과 노출되는 전하 트랩막(130)을 등방성 식각하여, 전하 트랩막(130)을 복수의 전하 트랩 패턴(130P)으로 분리하고, 복수의 전하 트랩 패턴(130P) 각각의 사이에 하나씩 배치되는 복수의 제2 에어갭 부분(AG2)을 형성한다.
복수의 희생 산화막(122)을 등방성 식각 공정에 의해 제거하는 동안, 제1 절연막(110A) 및 제3 절연막(110C) 중 상기 등방성 식각 공정에 노출되는 부분들이 일부 소모되어 제1 절연막(110A) 및 제3 절연막(110C)의 두께가 감소될 수 있고, 그 결과 복수의 제1 에어갭 부분(AG1)의 높이가 증가할 수 있다. 본 명세서에서 사용되는 용어 "높이"는 Z 방향 크기를 의미한다. 도 11g에는 이해를 돕기 위하여 복수의 희생 산화막(122)을 등방성 식각하기 전의 제1 절연막(110A)의 상면의 레벨(E1)과 제3 절연막(110C)의 저면의 레벨(E1)이 점선으로 표시되어 있다.
복수의 전하 트랩 패턴(130P)은 채널 홀(CHH) 내에서 제2 에어갭 부분(AG2)을 사이에 두고 서로 이격될 수 있다. 복수의 제2 에어갭 부분(AG2)은 채널 홀(CHH) 내에 위치하고 제1 에어갭 부분(AG1)과 연통될 수 있다.
도 11h를 참조하면, 복수의 제1 에어갭 부분(AG1) 중 워드 라인 컷 영역(WLC)측 입구를 막는 복수의 절연 플러그(164)를 형성한다.
절연 플러그(164)를 형성하기 위한 예시적인 공정에서, 스텝 커버리지 특성이 비교적 낮은 절연막이 얻어지는 공정 조건으로 워드 라인 컷 영역(WLC)의 내부 측벽에 절연 물질을 퇴적한 후, 상기 절연막이 복수의 제1 에어갭 부분(AG1) 내에만 남도록 상기 절연막의 일부를 제거하여 워드 라인 컷 영역(WLC) 에서 복수의 희생막(PL)의 측벽이 노출시킬 수 있다. 복수의 절연 플러그(164)는 실리콘 산화막으로 이루어질 수 있다.
수직 방향으로 중첩된 복수의 희생막(PL) 각각의 사이에는 제1 에어갭 부분(AG1)과, 제1 에어갭 부분(AG1)의 높이를 한정하는 제1 절연막(110A) 및 제3 절연막(110C)과, 절연 플러그(164)를 포함하는 절연 구조물(INS1)이 개재될 수 있다.
도 11i를 참조하면, 복수의 희생막(PL)을 복수의 워드 라인 구조물(WS1)로 치환한다. 이를 위하여, 복수의 워드 라인 컷 영역(WLC)을 통해 복수의 희생막(PL)을 제거하여 블로킹 유전 패턴(124)을 노출시키는 복수의 워드 라인 공간을 마련한 후, 상기 복수의 워드 라인 공간 내에 복수의 유전 박막(168)을 형성하고, 상기 복수의 워드 라인 공간 중 복수의 유전 박막(168)에 의해 한정되는 공간을 채우는 복수의 워드 라인(WL)을 형성할 수 있다.
복수의 워드 라인 구조물(WS1)은 각각 기판(102)의 주면에 평행한 수평 방향으로 연장되는 워드 라인(WL)과, 블로킹 유전 패턴(124)과 워드 라인(WL)과의 사이에 개재된 유전 박막(168)을 포함할 수 있다. 유전 박막(168)은 워드 라인(WL)의 측벽, 저면, 및 상면을 덮도록 상기 복수의 워드 라인 공간의 내벽에 컨포멀하게 형성될 수 있다.
복수의 워드 라인 구조물(WS1)은 각각 도 4를 참조하여 설명한 바와 같이 채널막(150)을 향해 국부적으로 돌출된 저면 돌출부(WP1) 및 상면 돌출부(WP2)를 포함할 수 있다. 복수의 워드 라인 구조물(WLS1) 각각의 사이에는 제1 에어갭 부분(AG1)과, 제1 에어갭 부분(AG1)의 높이를 한정하는 제1 절연막(110A) 및 제3 절연막(110C)과, 절연 플러그(164)를 포함하는 절연 구조물(INS1)이 개재될 수 있다.
도 11j를 참조하면, 워드 라인 컷 영역(WLC) 내에 절연 스페이서(170) 및 공통 소스 라인(CSL)을 형성하고, 워드 라인 컷 영역(WLC) 내에서 절연 스페이서(170) 및 공통 소스 라인(CSL) 각각의 상면을 덮는 캡핑 절연막(172)을 형성한다.
절연 스페이서(170) 및 캡핑 절연막(172)은 각각 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 공통 소스 라인(CSL)은 텅스텐, 구리, 또는 알루미늄 등과 같은 금속; 질화티타늄, 질화탄탈럼 등과 같은 도전성 금속질화물; 티타늄, 탄탈럼 등과 같은 전이 금속; 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 공통 소스 영역(160)과 공통 소스 라인(CSL)과의 사이에는 접촉 저항을 낮추기 위한 금속 실리사이드막(도시 생략)이 개재될 수 있다. 예를 들면, 상기 금속 실리사이드막은 코발트 실리사이드, 텅스텐 실리사이드, 니켈 실리사이드 등으로 이루어질 수 있다.
일부 실시예들에서, 워드 라인 컷 영역(WLC) 내에 절연 스페이서(170)를 형성하기 위하여, 먼저 워드 라인 컷 영역(WLC)의 내벽을 덮는 절연막을 형성할 수 있다. 그 후, 워드 라인 컷 영역(WLC)의 저면에서 공통 소스 영역(160)이 노출되도록 상기 절연막을 에치백하여 워드 라인 컷 영역(WLC)의 내부 측벽에 상기 절연막의 남은 부분으로 이루어지는 절연 스페이서(170)를 형성할 수 있다.
공통 소스 라인(CSL)을 형성하기 위하여, 워드 라인 컷 영역(WLC) 내에서 절연 스페이서(170)로 한정되는 공간이 도전 물질로 채워지도록 워드 라인 컷 영역(WLC)의 내부 및 외부에 도전층을 형성한 후, 상기 도전층 중 불필요한 부분들을 CMP(chemical mechanical polishing) 또는 에치백에 의해 제거할 수 있다.
캡핑 절연막(172)을 형성하기 위하여, 절연 스페이서(170) 및 공통 소스 라인(CSL)이 형성된 결과물 상에 워드 라인 컷 영역(WLC)의 남은 공간을 채우는 절연막을 형성한 후, 상기 절연막의 일부를 CMP 또는 에치백 공정에 의해 제거하여 절연 패턴(114)의 상면 및 드레인 영역(158)의 상면이 노출되도록 할 수 있다.
그 후, 도 3에 예시한 바와 같이, 절연 패턴(114), 드레인 영역(158), 및 캡핑 절연막(172)을 덮는 절연막(180)을 형성한 후, 절연막(180)의 일부, 절연 패턴(114)의 일부, 절연 구조물(INS1)의 일부, 및 복수의 워드 라인 구조물(WS1) 중 상측 2 개의 워드 라인 구조물(WS1)의 일부를 제거하여 스트링 선택 라인 컷 영역(SSLC)(도 3 참조)을 한정하고, 스트링 선택 라인 컷 영역(SSLC)을 절연막(184)으로 채울 수 있다.
그 후, 절연막(180)의 일부 영역들을 관통하는 복수의 비트라인 콘택홀(180H)을 형성하고, 복수의 비트라인 콘택홀(180H) 내에 도전 물질을 매립하여 복수의 비트 라인 콘택 패드(182)를 형성하고, 복수의 비트 라인 콘택 패드(182)에 연결되는 복수의 비트 라인(BL)을 절연막(180) 위에 형성하여 도 3에 예시한 집적회로 소자(100)를 제조할 수 있다.
도 12a 내지 도 12c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적 회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 도 2 내지 도 4를 참조하여 설명한 집적회로 소자(100)의 다른 제조 방법을 설명한다. 도 12a 내지 도 12c에는 도 11a 내지 도 11j에서와 유사하게 도 3의 Q1으로 표시한 점선 영역에 대응하는 부분의 일부 구성 요소들의 확대된 단면 구성이 예시되어 있다. 도 12a 내지 도 12c에 있어서, 도 11a 내지 도 11j에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 12a를 참조하면, 도 11a 내지 도 11e를 참조하여 설명한 바와 같은 방법으로 워드 라인 컷 영역(WLC) 및 공통 소스 영역(160)을 형성하는 공정까지 수행한다. 단, 본 예에서는 절연막(110)을 구성하는 제2 절연막(110B) 대신 희생막(PL)의 구성 물질과 동일한 물질로 이루어지는 제2 절연막(210D)을 채용한다. 일부 실시예들에서, 제2 절연막(210D)은 실리콘 질화막으로 이루어질 수 있다.
워드 라인 컷 영역(WLC)을 통해 희생막(PL) 및 제2 절연막(210D)을 등방성 식각한다. 비교적 작은 높이를 가지는 제2 절연막(210D)은 비교적 큰 높이를 가지는 희생막(PL)에 비해 상기 등방성 식각에 의한 수평 방향 제거량이 작을 수 있다. 그 결과, 상기 등방성 식각 후, 제2 절연막(210D)과 동일한 레벨에서는 워드 라인 컷 영역(WLC) 주위에 비교적 작은 폭의 제1 수평 공간(DH1)이 형성되고, 희생막(PL)과 동일한 레벨에서는 워드 라인 컷 영역(WLC) 주위에 비교적 큰 폭의 제2 수평 공간(DH2)이 형성될 수 있다.
도 12b를 참조하면, 제2 수평 공간(DH2) 내에 희생막(PL)을 덮는 보호막(266)을 형성하고, 워드 라인 컷 영역(WLC)을 통해 노출되는 보호막(266)의 표면을 산화시켜 보호 산화막(268)을 형성한다.
일부 실시예들에서, 보호막(266)은 폴리실리콘막으로 이루어지고, 보호 산화막(268)은 실리콘 산화막으로 이루어질 수 있다.
도 12c를 참조하면, 도 11f 및 도 11g를 참조하여 설명한 바와 유사한 방법으로, 워드 라인 컷 영역(WLC)을 통해 복수의 제2 절연막(210D)을 제거하여 복수의 제1 에어갭 부분(AG1)을 형성한 후, 워드 라인 컷 영역(WLC) 및 복수의 제1 에어갭 부분(AG1)을 통해 복수의 희생 산화막(122)을 등방성 식각 공정에 의해 제거하고, 그 결과 노출되는 전하 트랩막(130)을 등방성 식각하여, 전하 트랩막(130)을 복수의 전하 트랩 패턴(130P)으로 분리하고, 복수의 전하 트랩 패턴(130P) 각각의 사이에 하나씩 배치되는 복수의 제2 에어갭 부분(AG2)을 형성한다.
복수의 제1 에어갭 부분(AG1) 및 복수의 제2 에어갭 부분(AG2)을 형성하기 위한 등방성 식각 공정을 복수 회 수행하는 동안, 보호막(266) 및 보호 산화막(268)은 제2 수평 공간(DH2)(도 12a 참조)을 통한 주변 구성 요소들의 원하지 않는 식각 또는 소모를 방지하는 역할을 할 수 있다.
그 후, 도 11h를 참조하여 설명한 바와 같은 방법으로 복수의 제1 에어갭 부분(AG1) 중 워드 라인 컷 영역(WLC)측 입구를 막는 복수의 절연 플러그(164)를 형성한 후, 도 11i를 참조하여 설명한 바와 유사한 방법으로, 제2 수평 공간(DH2)(도 12a 참조)을 채우는 보호막(266) 및 보호 산화막(268)과, 희생막(PL)을 워드 라인 구조물(WS1)로 치환한다. 그 후, 도 11j를 참조하여 설명한 공정들을 수행하여 도 3에 예시한 집적회로 소자(100)를 제조할 수 있다.
이상, 도 3에 예시한 집적회로 소자(100)를 제조하기 위하여, 도 11a 내지 도 11j 및 도 12a 내지 도 12c를 참조하여, 복수의 제1 에어갭 부분(AG1) 및 복수의 제2 에어갭 부분(AG2)을 형성함으로써 전하 트랩막(130)을 복수의 전하 트랩 패턴(130P)으로 분리하는 공정을 먼저 수행한 후 복수의 워드 라인 구조물(WS1)을 형성하는 방법에 대하여 설명하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 복수의 워드 라인 구조물(WS1)을 먼저 형성한 후 복수의 제1 에어갭 부분(AG1) 및 복수의 제2 에어갭 부분(AG2)을 형성함으로써 전하 트랩막(130)을 복수의 전하 트랩 패턴(130P)으로 분리하는 공정을 수행할 수도 있다.
도 13a 및 도 13b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적 회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 도 2 내지 도 4를 참조하여 설명한 집적회로 소자(100)의 또 다른 제조 방법으로서, 복수의 워드 라인 구조물(WS1)을 먼저 형성한 후 전하 트랩막(130)을 복수의 전하 트랩 패턴(130P)으로 분리하기 위한 예시적인 방법을 설명한다. 도 13a 및 도 13b에는 도 11a 내지 도 11j에서와 유사하게 도 3의 Q1으로 표시한 점선 영역에 대응하는 부분의 일부 구성 요소들의 확대된 단면 구성이 예시되어 있다. 도 13a 및 도 13b에 있어서, 도 11a 내지 도 11j 및 도 12a 내지 도 12c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 13a를 참조하면, 도 12a를 참조하여 설명한 바와 같은 방법으로 워드 라인 컷 영역(WLC)을 통해 희생막(PL) 및 제2 절연막(210D)을 등방성 식각하여 제2 절연막(210D)과 동일한 레벨에 제1 수평 공간(DH1)을 형성하고, 희생막(PL)과 동일한 레벨에 제2 수평 공간(DH2)을 형성한 후, 제1 수평 공간(DH1), 제2 수평 공간(DH2), 및 워드 라인 컷 영역(WLC)에서 노출되는 구성 요소들을 컨포멀하게 덮는 보호 라이너(276)를 형성한다.
보호 라이너(276)는 제1 수평 공간(DH1)은 완전히 채우고 제2 수평 공간(DH2)은 일부만 채우도록 형성될 수 있다. 보호 라이너(276)는 폴리실리콘으로 이루어질 수 있다. 보호 라이너(276)를 형성하기 위하여 CVD 또는 ALD 공정을 이용할 수 있다.
도 13b를 참조하면, 도 13a의 결과물에서 보호 라이너(276)를 등방성 식각하여, 보호 라이너(276) 중 비교적 넓은 공간인 워드 라인 컷 영역(WLC) 및 제2 수평 공간(DH2)에서 노출되는 부분들을 제거한다. 이 때, 보호 라이너(276) 중 비교적 넓은 영역에서 등방성 식각 분위기에 먼저 노출되는 부분과 비교적 좁은 부분에 매립되어 등방성 식각 분위기에 비교적 늦게 노출되는 부분의 식각 속도 차이를 이용하여, 보호 라이너(276) 중 비교적 작은 폭의 제1 수평 공간(DH1)을 채우는 부분은 보호 패턴(276P)으로서 남아 있도록 할 수 있다.
그 후, 제2 절연막(210D)이 보호 패턴(276P)으로 덮인 상태에서 복수의 제2 수평 공간(DH2)을 통해 복수의 희생막(PL)을 제거하고 복수의 워드 라인 구조물(WS1)을 형성할 수 있다. 그 후, 복수의 제1 수평 공간(DH1)으로부터 보호 패턴(276P)을 제거하고, 도 12c를 참조하여 설명한 바와 같은 방법으로 복수의 제2 절연막(210D)을 제거하여 복수의 제1 에어갭 부분(AG1)을 형성하고, 워드 라인 컷 영역(WLC) 및 복수의 제1 에어갭 부분(AG1)을 통해 복수의 희생 산화막(122)을 등방성 식각 공정에 의해 제거하고, 그 결과 노출되는 전하 트랩막(130)을 등방성 식각하여, 전하 트랩막(130)을 복수의 전하 트랩 패턴(130P)으로 분리하고, 복수의 전하 트랩 패턴(130P) 각각의 사이에 하나씩 배치되는 복수의 제2 에어갭 부분(AG2)을 형성하고, 복수의 제1 에어갭 부분(AG1) 중 워드 라인 컷 영역(WLC)측 입구를 막는 복수의 절연 플러그(164)를 형성한 후, 도 11j를 참조하여 설명한 공정들을 수행하여 도 3에 예시한 집적회로 소자(100)를 제조할 수 있다.
도 14a 내지 도 14c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적 회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 도 5 및 도 6을 참조하여 설명한 집적회로 소자(200)의 예시적인 제조 방법을 설명한다. 도 14a 내지 도 14c에는 도 5의 Q2로 표시한 점선 영역에 대응하는 부분의 일부 구성 요소들의 확대된 단면 구성이 예시되어 있다. 도 14a 내지 도 14c에 있어서, 도 11a 내지 도 13b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 14a를 참조하면, 도 11a 내지 도 11e를 참조하여 설명한 바와 같은 방법으로 워드 라인 컷 영역(WLC) 및 공통 소스 영역(160)을 형성하는 공정까지 수행한다. 단, 본 예에서는 도 12a를 참조하여 설명한 바와 유사하게, 절연막(110)을 구성하는 제2 절연막(110B) 대신 희생막(PL)의 구성 물질과 동일한 물질로 이루어지는 제2 절연막(210D)을 채용한다.
도 12a를 참조하여 설명한 바와 같은 방법으로 워드 라인 컷 영역(WLC)을 통해 희생막(PL) 및 제2 절연막(210D)을 등방성 식각하여 복수의 제1 수평 공간(DH1) 및 복수의 제2 수평 공간(DH2)을 형성한 후, 도 12b를 참조하여 설명한 바와 같은 방법으로 복수의 제2 수평 공간(DH2) 내에 희생막(PL)을 덮는 보호막(266)을 형성한다. 단, 본 예에서는 도 12b를 참조하여 설명한 바와 달리, 보호 산화막(268)의 형성 공정은 생략한다.
도 14b를 참조하면, 도 12c를 참조하여 설명한 바와 같은 방법으로, 워드 라인 컷 영역(WLC)을 통해 복수의 제2 절연막(210D)을 제거하여 복수의 제1 에어갭 부분(AG1)을 형성한 후, 복수의 희생 산화막(122)을 제거하고, 전하 트랩막(130)을 등방성 식각하여 전하 트랩막(130)을 복수의 전하 트랩 패턴(130P)으로 분리하고 복수의 제2 에어갭 부분(AG2)을 형성한다.
복수의 제1 에어갭 부분(AG1) 및 복수의 제2 에어갭 부분(AG2)을 형성하기 위한 등방성 식각 공정을 복수 회 수행하는 동안, 보호막(266)을 이용하여 희생막(PL)이 소모되는 것이 방지할 수 있다. 반면, 제1 절연막(110A) 및 제3 절연막(110C) 중 복수의 제2 에어갭 부분(AG2) 및 워드 라인 컷 영역(WLC)에서 노출되는 부분들은 복수의 제1 에어갭 부분(AG1) 및 복수의 제2 에어갭 부분(AG2)을 형성하기 위한 등방성 식각 공정을 복수 회 수행하는 동안 일부 소모될 수 있다. 그 결과, 워드 라인 컷 영역(WLC)의 수평 방향 폭이 커질 수 있고, 복수의 제2 에어갭 부분(AG2) 중 워드 라인 컷 영역(WLC)에 연통되는 입구측 부분의 높이(AH1)가 블로킹 유전 패턴(124)에 가까운 내측 부분의 높이(AH2)보다 더 커질 수 있다.
도 14c를 참조하면, 도 14b의 결과물에서, 도 11h를 참조하여 설명한 바와 같은 방법으로 복수의 제1 에어갭 부분(AG1) 중 워드 라인 컷 영역(WLC)측 입구를 막는 복수의 절연 플러그(164)를 형성한 후, 도 11i를 참조하여 설명한 바와 유사한 방법으로, 복수의 제2 수평 공간(DH2)을 채우는 보호막(266) 및 희생막(PL)을 워드 라인 구조물(WLS2)로 치환한다. 도 6을 참조하여 설명한 바와 같이, 복수의 워드 라인 구조물(WLS2)에서, 공통 소스 라인(CSL)에 대면하는 측벽의 높이(WH1)는 채널막(150)에 대면하는 측벽의 높이(WH2)보다 더 클 수 있다.
복수의 워드 라인 구조물(WLS2) 각각의 사이에는 제1 에어갭 부분(AG1)과, 제1 에어갭 부분(AG1)의 높이를 한정하는 제1 절연막(110A) 및 제3 절연막(110C)과, 절연 플러그(164)를 포함하는 절연 구조물(INS2)이 개재될 수 있다. 절연 구조물(INS2) 중 공통 소스 라인(CSL)에 대면하는 측벽의 높이는 채널막(150)에 더 가까운 부분의 높이보다 작을 수 있다.
그 후, 도 11j를 참조하여 설명한 공정들을 수행하여 도 5에 예시한 집적회로 소자(200)를 제조할 수 있다.
도 15는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적 회로 소자의 제조 방법을 설명하기 위한 단면도이다. 본 예에서는 도 5 및 도 6을 참조하여 설명한 집적회로 소자(200)의 다른 제조 방법을 설명한다. 도 15에는 도 14a 내지 도 14c에서와 유사하게 도 5의 Q2로 표시한 점선 영역에 대응하는 부분의 일부 구성 요소들의 확대된 단면 구성이 예시되어 있다. 도 15에 있어서, 도 14a 내지 도 14c에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 15를 참조하면, 도 14a를 참조하여 보호막(266)을 형성에 대하여 설명한 바와 같은 방법으로 복수의 제2 수평 공간(DH2) 내에 보호막(286)을 형성한다. 단, 본 예에서는 도 14a를 참조하여 설명한 바와 달리, 희생막(PL)을 완전히 제거하여 복수의 제2 수평 공간(DH2)에서 블로킹 유전 패턴(124)을 노출시킨 후, 복수의 제2 수평 공간(DH2) 내에서 보호막(286)이 블로킹 유전 패턴(124)에 접하도록 형성할 수 있다. 보호막(286)은 폴리실리콘으로 이루어질 수 있다.
그 후, 도 14b 및 도 14b를 참조하여 설명한 바와 같은 방법으로 도 4에 예시한 집적회로 소자(200)를 제조할 수 있다.
도 16a 내지 도 16l은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적 회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 도 7 및 도 8을 참조하여 설명한 집적회로 소자(300)의 예시적인 제조 방법을 설명한다. 도 16a 내지 도 16l에는 도 7의 Q3로 표시한 점선 영역에 대응하는 부분의 일부 구성 요소들의 확대된 단면 구성이 집적회로 소자(300)의 제조 공정에 따라 예시되어 있다. 도 16a 내지 도 16l에 있어서, 도 11a 내지 도 11j에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 중복 설명을 생략한다.
도 16a를 참조하면, 기판(102)에 활성 영역(AC)을 정의하기 위한 소자분리막(도시 생략)을 형성한 후, 기판(102) 상에 복수의 제1 희생막(310) 및 복수의 제2 희생막(PL3)을 교대로 하나씩 적층한다.
복수의 제1 희생막(310) 중 기판(102)에 접하는 최저층의 제1 희생막(310L1)은 다른 제1 희생막(310)보다 더 작은 두께(D31)를 가질 수 있다. 복수의 제1 희생막(310) 중 기판(102)으로부터 2 번째 제1 희생막(310L2)은 다른 제1 희생막(310)보다 더 큰 두께(D32)를 가질 수 있다. 복수의 제1 희생막(310) 및 복수의 제2 희생막(PL3)은 서로 다른 식각 선택비를 가지는 물질로 이루어질 수 있다. 일부 실시예들에서, 복수의 제1 희생막(310)은 실리콘 산화막으로 이루어지고, 복수의 제2 희생막(PL3)은 실리콘 질화막으로 이루어질 수 있다.
복수의 제2 희생막(PL3)은 각각 후속 공정에서 적어도 하나의 그라운드 선택 라인(GSL), 복수의 워드 라인(WL), 및 적어도 하나의 스트링 선택 라인(SSL)을 형성하기 위한 공간을 제공하는 역할을 할 수 있다.
도 16b를 참조하면, 복수의 제1 희생막(310) 중 최상층 제1 희생막(310) 상에 절연 패턴(114)을 형성한 후, 절연 패턴(114)을 식각 마스크로 사용하여 복수의 제1 희생막(310) 및 복수의 제2 희생막(PL3)을 이방성 식각하여 기판(102)을 노출시키는 채널 홀(CHH)을 형성한다.
도 16c를 참조하면, 도 11c를 참조하여 설명한 바와 유사한 방법으로 채널 홀(CHH)(도 16b 참조)의 바닥부에 반도체 패턴(120)을 형성한다.
그 후, 채널 홀(CHH)로부터 복수의 제1 희생막(310) 각각의 일부를 선택적으로 등방성 식각하여 복수의 제1 희생막(310)과 동일 레벨에서 채널 홀(CHH)에 연통되는 복수의 인덴트 공간(310S)을 형성한다.
도 16d를 참조하면, 채널 홀(CHH) 및 복수의 인덴트 공간(310S)에서 노출되는 복수의 제2 희생막(PL3)의 표면을 컨포멀하게 순차적으로 덮는 스토퍼 절연막(322), 블로킹 유전막(324), 전하 트랩막(330), 터널링 유전막(340), 채널막(350), 및 매립 절연막(356)을 차례로 형성하고, 채널 홀(CHH)의 입구측 상부를 채우는 드레인 영역(158)를 형성한다.
채널 홀(CHH)(도 16c 참조) 내에서, 스토퍼 절연막(322), 블로킹 유전막(324), 전하 트랩막(330), 터널링 유전막(340), 및 채널막(350)은 각각 실린더 형상을 가지며, 복수의 인덴트 공간(310S)(도 16c 참조)을 향해 돌출된 부분들을 포함할 수 있다.
도 16d에서 점선 영역으로 표시한 바와 같이, 채널막(350)은 복수의 제1 희생막(310)이 위치된 레벨과 동일 레벨에 위치하는 복수의 굴곡부(350P)를 포함한다. 복수의 굴곡부(350P)는 각각 제1 희생막(310)에 대면하는 복수의 볼록 외주부(350V)와, 채널 홀(CHH)의 중심축을 향하는 오목 내주부(350C)를 포함할 수 있다. 매립 절연막(356)의 외부면은 채널막(350)의 오목 내주부(350C)에 대면하는 돌출부(356P)를 포함할 수 있다.
스토퍼 절연막(322), 블로킹 유전막(324), 전하 트랩막(330), 터널링 유전막(340), 및 채널막(350)을 형성하는 과정에서 반도체 패턴(120)의 상면 중 일부 영역이 제거되어 반도체 패턴(120)의 상면에 리세스 표면(120R)이 형성될 수 있다. 채널막(350)은 반도체 패턴(120)의 리세스 표면(120R)과 접촉할 수 있다.
스토퍼 절연막(322) 및 전하 트랩막(330)은 각각 실리콘 질화막으로 이루어질 수 있다. 블로킹 유전막(324)은 실리콘 산화막으로 이루어질 수 있다. 채널막(350)은 불순물이 도핑된 폴리실리콘, 불순물이 도핑되지 않은 폴리실리콘으로 이루어질 수 있다. 매립 절연막(156)은 실리콘 산화막으로 이루어질 수 있다.
스토퍼 절연막(322), 블로킹 유전막(324), 전하 트랩막(330), 터널링 유전막(340), 채널막(350), 및 매립 절연막(356)을 형성하기 위하여 증착 공정 및 에치백 공정을 복수 회 수행할 수 있다. 상기 증착 공정은 CVD, LPCVD, ALD 공정 중에서 선택될 수 있으나, 이들에 한정되는 것은 아니다.
도 16e를 참조하면, 절연 패턴(114), 복수의 제1 희생막(310), 및 복수의 제2 희생막(PL3)을 이방성 식각하여 기판(102)을 노출시키는 워드 라인 컷 영역(WLC)을 형성한 후, 워드 라인 컷 영역(WLC)을 통해 기판(102)에 불순물 이온을 주입하여 공통 소스 영역(160)을 형성한다.
도 16f를 참조하면, 워드 라인 컷 영역(WLC)을 통해 복수의 제1 희생막(310)을 등방성 식각하여 제거한다. 이 때, 스토퍼 절연막(322)을 식각 정지막으로 이용할 수 있다. 복수의 제1 희생막(310)이 제거된 후, 복수의 제2 희생막(PL3) 각각의 사이, 및 최상층의 제2 희생막(PL3)과 절연 패턴(114)과의 사이에 하나씩 배치되고 워드 라인 컷 영역(WLC)과 연통되는 복수의 절연 공간(H3)이 형성될 수 있다.
도 16g를 참조하면, 스토퍼 절연막(322), 블로킹 유전막(324), 전하 트랩막(330), 및 터널링 유전막(340) 중 복수의 인덴트 공간(310S)(도 16c 참조)을 채우는 부분들 각각을 부분적으로 제거하여, 복수의 절연 공간(H3)보다 수평 방향 길이가 더 큰 복수의 확장된 절연 공간(H3A)을 형성한다. 그 결과, 스토퍼 절연막(322)이 복수의 스토퍼 절연 패턴(322P)으로 분할되고, 블로킹 유전막(324)이 복수의 블로킹 유전 패턴(324P)으로 분할되고, 전하 트랩막(330)이 복수의 전하 트랩 패턴(330P)으로 분할될 수 있다.
상기 확장된 절연 공간(H3A)을 형성하기 위하여 등방성 식각 공정을 이용할 수 있다. 상기 등방성 식각 공정을 위한 식각 가스 또는 식각액은 워드 라인 컷 영역(WLC)을 통해 공급될 수 있다. 상기 등방성 식각 공정을 수행하는 데 있어서, 스토퍼 절연막(322), 블로킹 유전막(324), 전하 트랩막(330), 및 터널링 유전막(340) 각각의 식각량은 기판(102)으로부터의 거리, 식각 가스 또는 식각액의 종류, 채널 홀(CHH)의 크기, 채널 홀(CHH) 내벽의 경사도 등에 따라 다양하게 제어될 수 있다. 일부 실시예들에서, 기판(102)으로부터의 거리가 클수록 스토퍼 절연막(322), 블로킹 유전막(324), 전하 트랩막(330), 및 터널링 유전막(340) 중 적어도 하나의 식각량이 더 커질 수 있다. 다른 일부 실시예들에서, 기판(102)으로부터의 거리가 클수록 스토퍼 절연막(322), 블로킹 유전막(324), 전하 트랩막(330), 및 터널링 유전막(340) 중 적어도 하나의 식각량이 더 작아질 수 있다. 또 다른 일부 실시예들에서, 기판(102)으로부터의 거리와 상관없이 스토퍼 절연막(322), 블로킹 유전막(324), 전하 트랩막(330), 및 터널링 유전막(340)의 식각량이 일정할 수 있다.
상기 등방성 식각 공정을 수행하는 데 있어서, 스토퍼 절연막(322), 블로킹 유전막(324), 전하 트랩막(330), 및 터널링 유전막(340) 각각의 식각량에 따라, 이들 각각의 X 방향으로 연장되는 부분들의 길이는 기판(102)으로부터 멀어질수록 더 작거나, 기판(102)으로부터 멀어질수록 더 커지거나, 기판(102)으로부터의 거리와 상관없이 일정할 수 있다.
도 16h를 참조하면, 복수의 확장된 절연 공간(H3A)을 채우는 게이트간 절연 패턴(362)을 형성한다. 게이트간 절연 패턴(362)은 실리콘 산화막, 에어갭, 또는 이들의 조합으로 이루어질 수 있다.
수직 방향으로 중첩된 복수의 제2 희생막(PL3) 각각의 사이에는 게이트간 절연 패턴(362)과, 블로킹 유전 패턴(324P)의 일부와, 전하 트랩 패턴(330P)의 일부와, 터널링 유전막(340)의 일부를 포함하는 절연 구조물(INS3)이 개재될 수 있다.
도 16i를 참조하면, 도 16h의 결과물로부터 복수의 제2 희생막(PL3)을 제거하여 스토퍼 절연 패턴(322P)을 노출시키는 워드 라인 공간(H3B)을 형성한다. 복수의 제2 희생막(PL3)을 제거하는 데 있어서, 스토퍼 절연 패턴(322P)을 식각 정지막으로 이용할 수 있다. 워드 라인 공간(H3B)이 형성된 후 워드 라인 공간(H3B)에서 스토퍼 절연 패턴(322P)이 노출될 수 있다.
도 16j를 참조하면, 워드 라인 컷 영역(WLC) 및 복수의 워드 라인 공간(H3B)을 통해 노출된 스토퍼 절연 패턴(322P)을 제거하여 워드 라인 공간(H3B)에서 블로킹 유전 패턴(324P)을 노출시킨다.
복수의 워드 라인 공간(H3B)을 통해 노출된 스토퍼 절연 패턴(322P)을 제거된 후, 복수의 워드 라인 공간(H3B) 중 채널막(350)에 가까운 부분의 수직 방향 높이(VH1)가 복수의 워드 라인 공간(H3B) 중 워드 라인 컷 영역(WLC)에 가까운 부분의 수직 방향 높이(VH2)보다 더 클 수 있다.
도 16k를 참조하면, 복수의 워드 라인 공간(H3B)을 채우는 복수의 워드 라인 구조물(WS3)을 형성한다. 복수의 워드 라인 구조물(WS3)은 워드 라인(WL) 및 유전 박막(168)을 포함할 수 있다. 도 8을 참조하여 설명한 바와 같이, 채널막(350)에 대면하는 측벽(S3)의 높이(WH3)는 워드 라인 컷 영역(WLC)에 대면하는 측벽(S4)의 높이(WH4)보다 더 클 수 있다.
도 16l을 참조하면, 도 11j를 참조하여 설명한 바와 유사한 방법으로, 워드 라인 컷 영역(WLC) 내에 절연 스페이서(170), 공통 소스 라인(CSL), 및 캡핑 절연막(184)을 형성한다.
그 후, 절연막(180), 스트링 선택 라인 컷 영역(SSLC)을 채우는 절연막(184), 복수의 비트 라인 콘택 패드(182), 및 복수의 비트 라인(BL)을 형성하여 도 7에 예시한 집적회로 소자(300)를 제조할 수 있다.
도 17a 내지 도 17d는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적 회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 도 9 및 도 10을 참조하여 설명한 집적회로 소자(400)의 제조 방법을 설명한다. 도 17a 내지 도 17d에는 도 9의 Q4로 표시한 점선 영역에 대응하는 부분의 일부 구성 요소들의 확대된 단면 구성이 예시되어 있다. 도 17a 내지 도 17d에 있어서, 도 11a 내지 도 16l에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 17a를 참조하면, 기판(102)에 활성 영역(AC)을 정의하고 기판(102) 상에 복수의 제1 희생막(310) 및 복수의 예비 워드 라인층(PWL)을 교대로 하나씩 적층한다. 복수의 제1 희생막(310)은 실리콘 산화막으로 이루어지고, 복수의 예비 워드 라인층(PWL)은 도핑된 폴리실리콘으로 이루어질 수 있다.
도 17b를 참조하면, 도 17a의 결과물에 대하여 도 16b 내지 도 16d를 참조하여 설명한 공정들과 유사한 공정들을 수행한다. 단, 도 16d의 공정에서는 복수의 제2 희생막(PL3)의 표면을 컨포멀하게 순차적으로 덮는 스토퍼 절연막(322), 블로킹 유전막(324), 전하 트랩막(330), 터널링 유전막(340), 채널막(350), 및 매립 절연막(356)을 차례로 형성하는 것과 달리, 본 예에서는 복수의 예비 워드 라인층(PWL)의 표면을 컨포멀하게 순차적으로 덮는 블로킹 유전막(324), 전하 트랩막(330), 터널링 유전막(340), 채널막(350), 및 매립 절연막(356)을 차례로 형성한다. 본 예에서는 스토퍼 절연막(322)의 형성 공정을 생략한다.
도 17c를 참조하면, 도 17b의 결과물에 대하여 도 16f 내지 도 16h를 참조하여 설명한 공정들과 유사한 공정들을 수행한다. 그 결과, 블로킹 유전막(324)이 복수의 블로킹 유전 패턴(324P)으로 분할되고, 전하 트랩막(330)이 복수의 전하 트랩 패턴(330P)으로 분할되고, 복수의 예비 워드 라인층(PWL)이 워드 라인 컷 영역(WLC)에 의해 복수의 워드 라인 구조물(WS4)로 분할될 수 있다.
도 17d를 참조하면, 도 11j를 참조하여 설명한 바와 유사한 방법으로, 워드 라인 컷 영역(WLC) 내에 절연 스페이서(170), 공통 소스 라인(CSL), 및 캡핑 절연막(184)을 형성한다.
그 후, 절연막(180), 스트링 선택 라인 컷 영역(SSLC)을 채우는 절연막(184), 복수의 비트 라인 콘택 패드(182), 및 복수의 비트 라인(BL)을 형성하여 도 6에 예시한 집적회로 소자(400)를 제조할 수 있다.
도 18은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(500)의 주요 영역들의 평면 레이아웃 다이어그램이다.
도 18을 참조하면, 집적회로 소자(500)는 메모리 셀 어레이 영역(512), 제1 주변 회로 영역(514), 제2 주변 회로 영역(516), 및 본딩 패드 영역(518)을 포함할 수 있다.
메모리 셀 어레이 영역(512)은 도 1을 참조하여 설명한 바와 같은 구성을 가지는 복수의 메모리 셀 어레이(MCA)를 포함할 수 있다.
상기 제1 주변 회로 영역(514) 및 제2 주변 회로 영역(516)은 메모리 셀 어레이 영역(512)으로부터의 데이터 입력 또는 출력을 제어하기 위한 제어 유니트를 포함할 수 있다. 상기 제1 주변 회로 영역(514) 및 제2 주변 회로 영역(516)에는 메모리 셀 어레이 영역(512)에 포함된 수직형 메모리 셀들을 구동하기 위한 주변 회로들이 배치될 수 있다.
상기 제1 주변 회로 영역(514)은 메모리 셀 어레이 영역(512)과 수직으로 오버랩되도록 배치됨으로써, 집적회로 소자(500)를 포함하는 칩의 평면 크기를 감소시킬 수 있다.
일부 실시예들에서, 제1 주변 회로 영역(514) 내에 배치되는 주변 회로들은 메모리 셀 어레이 영역(512)으로 입력/출력되는 데이터를 고속으로 처리할 수 있는 회로들일 수 있다. 예를 들면, 제1 주변 회로 영역(514) 내에 배치되는 주변 회로들은 페이지 버퍼 (page buffer), 래치 회로 (latch circuit), 캐시 회로 (cache circuit), 칼럼 디코더 (column decoder), 감지 증폭기 (sense amplifier), 또는 데이터 인/아웃 회로(data in/out circuit) 등일 수 있다.
제2 주변 회로 영역(516)은 메모리 셀 어레이 영역(512)의 일측에서 메모리 셀 어레이 영역(512) 및 제1 주변 회로 영역(514)과 오버랩되지 않는 영역상에 배치될 수 있다. 상기 제2 주변 회로 영역(516)에 형성되는 주변 회로들은 예를 들어 로우 디코더(row decoder)일 수 있다. 일부 실시예들에서, 도 18에 예시한 바와 달리, 제2 주변 회로 영역(516)의 적어도 일부가 메모리 셀 어레이 영역(512)의 하부에 배치될 수도 있다.
본딩 패드 영역(518)은 메모리 셀 어레이 영역(512)의 타측에 형성될 수 있다. 본딩 패드 영역(518)은 메모리 셀 어레이 영역(512)의 수직형 메모리 셀들 각각의 워드 라인들로부터 연결되는 배선들이 형성되는 영역일 수 있다.
도 19a는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자(600)의 개략적인 사시도이고, 도 19b는 집적회로 소자(600)의 개략적인 단면도이다. 도 19a 및 도 19b에 예시한 집적회로 소자(600)는 도 18의 집적회로 소자(500)의 평면 레이아웃과 동일한 평면 레이아웃을 가질 수 있다. 도 19a 및 도 19b에서, 도 1 내지 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 19a 및 도 19b를 참조하면, 집적회로 소자(600)는 기판(502)상의 제1 레벨에 형성된 제1 주변 회로 영역(514)과, 기판(502)상에서 상기 제1 레벨보다 높은 제2 레벨에 형성된 메모리 셀 어레이 영역(512)을 포함한다. 여기서 사용되는 용어 "레벨"은 기판(502)으로부터 수직 방향 (도 19a 및 도 19b에서 Z 방향)을 따르는 높이를 의미한다. 기판(502)상에서 상기 제1 레벨은 상기 제2 레벨보다 기판(502)에 더 가깝다.
일부 실시예들에서, 상기 기판(502)은 X 방향 및 Y 방향으로 연장되는 주면(502M)을 가질 수 있다. 상기 기판(502)에 대한 보다 상세한 사항은 도 3을 참조하여 기판(102)에 대하여 설명한 바와 대체로 동일하다.
기판(502)에는 소자 분리막(504)에 의해 주변 회로용 활성 영역(AC)이 정의될 수 있다. 기판(502)의 활성 영역(AC) 위에는 제1 주변 회로 영역(514)을 구성하는 복수의 트랜지스터(TR)가 형성될 수 있다. 상기 복수의 트랜지스터(TR)는 각각 게이트(G), 게이트 유전막(GD), 및 소스/드레인 영역(SD)을 포함할 수 있다. 상기 게이트(G)의 양 측벽은 절연 스페이서(106)로 덮일 수 있고, 상기 게이트(G) 및 절연 스페이서(106) 위에 식각 정지막(108)이 형성될 수 있다. 상기 식각 정지막(108)은 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
식각 정지막(108) 상에 복수의 층간절연막(112A, 112B, 112C, 112D)이 순차적으로 적층될 수 있다. 복수의 층간절연막(112A, 112B, 112C, 112D)은 실리콘 산화물, 실리콘 산질화물, 실리콘 산질화물 등을 포함할 수 있다.
제1 주변 회로 영역(514)은 복수의 트랜지스터(TR)에 전기적으로 연결되는 다층 배선 구조(630)를 포함한다. 다층 배선 구조(630)는 복수의 층간절연막(112A, 112B, 112C, 112D)에 의해 상호 절연될 수 있다.
다층 배선 구조(630)는 기판(502)상에 차례로 순차적으로 적층되고 상호 전기적으로 연결되는 제1 콘택(116A), 제1 배선층(118A), 제2 콘택(116B), 제2 배선층(118B), 제3 콘택(116C), 및 제3 배선층(118C)을 포함할 수 있다. 일부 실시예들에서, 제1 배선층(118A), 제2 배선층(118B), 및 제3 배선층(118C)은 각각 금속, 도전성 금속 질화물, 금속 실리사이드, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 제1 배선층(118A), 제2 배선층(118B), 및 제3 배선층(118C)은 텅스텐, 몰리브덴, 티타늄, 코발트, 탄탈럼, 니켈, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 탄탈럼 실리사이드, 니켈 실리사이드 등과 같은 도전 물질을 포함할 수 있다.
도 19a 및 도 19b에서, 다층 배선 구조(630)가 제1 배선층(118A), 제2 배선층(118B), 및 제3 배선층(118C)을 포함하는 3 층의 배선 구조를 가지는 것으로 예시되었으나, 본 발명의 기술적 사상은 도 19a 및 도 19b에 예시된 바에 한정되는 것은 아니다. 예를 들면, 제1 주변 회로 영역(514)의 레이아웃, 게이트(G)의 종류 및 배열에 따라 다층 배선 구조(630)가 2 층, 또는 4 층 이상의 다층 배선 구조를 가질 수도 있다.
제1 주변 회로 영역(514) 위에는 복수의 층간절연막(112A, 112B, 112C, 112D)을 덮는 반도체층(520)이 형성되어 있다. 반도체층(520) 상에는 메모리 셀 어레이 영역(512)이 형성되어 있다. 메모리 셀 어레이 영역(512)은 도 1 내지 도 4를 참조하여 집적회로 소자(100)의 메모리 셀 어레이 영역(MCA)에 대하여 설명한 바와 대체로 동일한 구성을 가진다.
반도체층(520)은 Si, Ge, 또는 이들의 조합으로 이루어질 수 있다. 상기 반도체층(520)은 불순물이 도핑된 반도체, 또는 불순물이 도핑되지 않은 반도체로 이루어질 수 있다. 반도체층(520)은 단결정 구조, 비정질 구조, 또는 다결정 구조를 가질 수 있다.
반도체층(520)에는 복수의 공통 소스 영역(572)이 형성될 수 있다. 복수의 공통 소스 영역(572)에 대한 보다 상세한 구성은 도 3을 참조하여 공통 소스 영역(160)에 대하여 설명한 바와 대체로 유사하다.
복수의 공통 소스 영역(572)은 반도체층(520) 내에 불순물을 도핑하여 형성될 수 있다. 도 19a 및 도 19b에 예시한 바와 같이, 복수의 공통 소스 영역(572)의 깊이는 반도체층(520)의 두께와 실질적으로 동일할 수 있다. 이에 따라, 복수의 공통 소스 영역(572)의 바닥면들은 제1 주변 회로 영역(514)을 구성하는 복수의 층간절연막(112A, 112B, 112C, 112D) 중 최상층의 층간절연막과 접촉될 수 있다.
집적회로 소자(600)에서, 메모리 셀 어레이 영역(512)과 제1 주변 회로 영역(514)은 수직 방향 (Z 방향)으로 연장되는 적어도 하나의 연결 플러그(도시 생략)를 통해 전기적으로 연결될 수 있다. 상기 적어도 하나의 연결 플러그는 제1 주변 회로 영역(514)을 구성하는 복수의 층간절연막(112A, 112B, 112C, 112D) 중 적어도 일부와, 반도체층(520)을 관통하여 형성될 수 있다. 상기 적어도 하나의 연결 플러그에 의해 메모리 셀 어레이 영역(512)에 형성된 배선 구조들과 제1 주변 회로 영역(514)에 형성된 배선 구조들이 전기적으로 연결 가능하게 상호 접속될 수 있다.
도 19a 및 도 19b에 예시한 집적회로 소자(600)는 서로 다른 기능을 가지는 제1 레벨 반도체 소자 및 제2 레벨 반도체 소자가 서로 다른 레벨에서 서로 수직으로 오버랩되도록 적층된 다중층 소자 구조를 가진다. 따라서, 메모리 셀 어레이 영역(512)에서 복수의 공통 소스 라인(CSL)의 상부, 및 복수의 채널 구조물(CHS1)의 상부에 형성되는 다층 배선 구조의 층 수를 줄일 수 있다. 이에 따라, 메모리 셀 어레이 영역(512)에서 다층 배선 구조를 구성하는 배선 패턴들의 밀도가 과도하게 높아지는 것을 방지할 수 있으며, 집적회로 소자의 제조 공정을 단순화할 수 있다. 또한, 상기 다층 배선 구조의 금속 배선층의 적층 수를 줄임으로써, 금속 배선들로 인한 물리적 스트레스를 감소시켜 기판의 휨 현상을 방지할 수 있다.
도 20은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(700)를 설명하기 위한 개략적인 사시도이다. 도 20에서, 도 1 내지 도 19b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 20을 참조하면, 집적회로 소자(700)는 기판(102)과, 기판(102) 상에 수직 방향으로 상호 중첩되도록 적층된 복수의 하부 워드 라인(LWL)을 포함하는 하부 스택(LST)과, 하부 스택(LST) 상에 수직 방향으로 상호 중첩되도록 적층된 복수의 상부 워드 라인(UWL)을 포함하는 상부 스택(UST)을 포함한다.
복수의 채널 구조물(CH7)이 기판(102) 상에서 하부 스택(LST) 및 상부 스택(UST)을 수직 방향으로 관통하도록 연장될 수 있다. 복수의 채널 구조물(CH7)은 복수의 비트 라인 콘택 패드(182)를 통해 복수의 비트 라인(BL)에 연결될 수 있다. 하부 스택(LST) 및 상부 스택(UST)은 각각 도 3 내지 도 10에 예시한 스택 구조물(ST1, ST2, ST3, ST4) 중에서 선택되는 어느 하나의 스택 구조물로 이루어질 수 있다. 복수의 채널 구조물(CH7)은 각각 도 3 내지 도 10에 예시한 채널 구조물(CHS1, CHS3) 중에서 선택되는 어느 하나의 채널 구조물을 포함할 수 있다.
복수의 하부 워드 라인(LWL) 및 복수의 상부 워드 라인(UWL)은 기판(102)으로부터 멀어질수록 Y 방향 폭이 작아질 수 있다. 이에 따라, 하부 스택(LST) 및 상부 스택(UST)은 각각 피라미드 형상을 가질 수 있다. 복수의 하부 워드 라인(LWL) 각각의 Y 방향 에지 부분들은 하부 콘택 패드(CP1)로 이용되고, 복수의 상부 워드 라인(UWL) 각각의 Y 방향 에지 부분들은 상부 콘택 패드(CP2)로 이용될 수 있다. 도 20에는 하부 스택(LST) 및 상부 스택(UST)에서 Y 방향 양측 에지 부분이 계단형 구조를 가지는 형태로 도시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 계단형 구조가 형성되는 방향은 다양하게 선택될 수 있다.
복수의 하부 워드 라인(LWL)은 하부 콘택 패드(CP1)에 접하는 복수의 하부 콘택(CON1)과, 복수의 하부 콘택(CON1)에 연결된 복수의 배선(712, 714)을 통해 워드 라인 구동 회로(도시 생략)에 전기적으로 연결될 수 있다. 복수의 상부 워드 라인(UWL)은 상부 콘택 패드(CP2)에 접하는 복수의 상부 콘택(CON2)과, 복수의 상부 콘택(CON2)에 연결된 복수의 배선(722, 724)을 통해 상기 워드 라인 구동 회로(도시 생략)에 전기적으로 연결될 수 있다. 복수의 상부 워드 라인(UWL) 중 스트링 선택 라인(SSL)으로 사용되는 적어도 하나의 상부 워드 라인(UWL)은 복수의 배선(726)을 통해 선택 라인 구동 회로(도시 생략)에 연결될 수 있다.
집적회로 소자(700)에서, 수직 방향으로 서로 중첩된 하부 스택(LST) 및 상부 스택(UST)을 포함함으로써 집적도가 향상될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
124: 블로킹 유전 패턴, 130P: 전하 트랩 패턴, 150: 채널막, INS1: 절연 구조물, WS1: 워드 라인 구조물.

Claims (20)

  1. 기판 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고 상기 주면에 수직인 수직 방향을 따라 상호 중첩되어 있는 복수의 워드 라인 구조물과,
    상기 복수의 워드 라인 구조물 각각의 사이에 개재되고 상기 수평 방향으로 연장되는 복수의 절연 구조물과,
    상기 복수의 워드 라인 구조물 및 상기 복수의 절연 구조물을 관통하는 채널 홀 내에서 상기 수직 방향으로 연장된 채널막과,
    상기 채널 홀 내에서 상기 복수의 워드 라인 구조물과 상기 채널막의 사이에 개재되고, 국부 절연 영역을 사이에 두고 상기 수직 방향으로 서로 이격되어 있는 복수의 전하 트랩 패턴을 포함하고,
    상기 채널막은 상기 복수의 절연 구조물에 대면하는 복수의 제1 굴곡부를 포함하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 복수의 절연 구조물은 각각 제1 에어갭 부분을 포함하고,
    상기 채널막에서 상기 복수의 제1 굴곡부는 각각 상기 제1 에어갭 부분에 대면하는 제1 오목 외주부와, 상기 채널 홀의 중심을 향해 돌출된 제1 볼록 내주부를 포함하는 집적회로 소자.
  3. 제2항에 있어서,
    상기 채널 홀 내에 위치하고 상기 제1 에어갭 부분과 연통되는 제2 에어갭 부분과,
    상기 복수의 워드 라인 구조물과 상기 복수의 전하 트랩 패턴과의 사이에 개재되고, 상기 제2 에어갭 부분을 사이에 두고 상기 수직 방향으로 서로 이격되어 있는 복수의 블로킹 유전 패턴을 더 포함하고,
    상기 복수의 블로킹 유전 패턴 각각에서 상기 수직 방향 양 끝부에서의 상기 수평 방향을 따르는 폭은 상기 양 끝부 사이의 중앙부에서의 상기 수평 방향을 따르는 폭보다 더 작은 집적회로 소자.
  4. 제1항에 있어서,
    상기 채널막은 상기 복수의 워드 라인 구조물에 대면하는 복수의 제2 굴곡부를 더 포함하는 집적회로 소자.
  5. 제4항에 있어서,
    상기 채널막에서 상기 복수의 제2 굴곡부는 각각 상기 워드 라인 구조물에 대면하는 제2 오목 외주부와, 상기 채널 홀의 중심을 향해 돌출된 제2 볼록 내주부를 포함하는 집적회로 소자.
  6. 제1항에 있어서,
    상기 채널 홀 내에서 상기 복수의 전하 트랩 패턴과 상기 채널막과의 사이에 개재되고 상기 채널막의 외주면을 따라 상기 수직 방향으로 연장되는 터널링 유전막을 더 포함하고,
    상기 터널링 유전막은 상기 복수의 제1 굴곡부에 접하는 복수의 굴곡부를 포함하는 집적회로 소자.
  7. 제1항에 있어서,
    상기 복수의 워드 라인 구조물은 각각 상기 채널막을 향해 국부적으로 돌출된 저면 돌출부 및 상면 돌출부를 포함하는 집적회로 소자.
  8. 제1항에 있어서,
    상기 국부 절연 영역은 에어갭을 포함하는 집적회로 소자.
  9. 제1항에 있어서,
    상기 채널막에서 상기 복수의 제1 굴곡부는 각각 상기 절연 구조물에 대면하는 제1 볼록 외주부와, 상기 채널 홀의 중심을 향하는 제1 오목 내주부를 포함하는 집적회로 소자.
  10. 제1항에 있어서,
    상기 복수의 전하 트랩 패턴은 각각 상기 채널막과 평행하게 연장되는 제1 부분과, 상기 제1 부분에 일체로 연결되고 상기 제1 부분으로부터 절곡되어 상기 채널막으로부터 멀어지도록 수평 방향으로 연장되는 제2 부분을 포함하는 집적회로 소자.
  11. 제10항에 있어서,
    상기 채널 홀 내에서 상기 복수의 전하 트랩 패턴과 상기 채널막과의 사이에 개재되고 상기 채널막의 외주면을 따라 상기 수직 방향으로 연장되는 터널링 유전막을 더 포함하고,
    상기 터널링 유전막은 상기 복수의 전하 트랩 패턴 중 이웃하는 2 개의 전하 트랩 패턴 사이의 공간을 채우는 복수의 돌출부를 포함하는 집적회로 소자.
  12. 제1항에 있어서,
    상기 복수의 워드 라인 구조물의 폭을 한정하는 워드 라인 컷 영역을 더 포함하고,
    상기 복수의 워드 라인 구조물 각각에서 상기 채널막에 대면하는 측벽의 높이가 상기 워드 라인 컷 영역에 대면하는 측벽의 높이보다 더 큰 집적회로 소자.
  13. 기판 상에서 상기 기판의 주면에 수직인 제1 방향을 따라 연장되는 채널막과,
    상기 채널막의 주위에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고 상기 수직 방향을 따라 상호 중첩되어 있는 복수의 워드 라인 구조물과,
    상기 채널막의 주위에서 상기 복수의 워드 라인 구조물 각각의 사이에 개재된 복수의 절연 구조물과,
    상기 복수의 워드 라인 구조물과 상기 채널막의 사이에 개재되고, 국부 절연 영역을 사이에 두고 상기 수직 방향으로 서로 이격되어 있고, 상기 수직 방향을 따라 비선형으로 연장되는 복수의 전하 트랩 패턴과,
    상기 복수의 워드 라인 구조물과 상기 복수의 전하 트랩 패턴과의 사이에 개재되고, 상기 국부 절연 영역을 사이에 두고 상기 수직 방향으로 서로 이격되어 있는 복수의 블로킹 유전 패턴을 포함하고,
    상기 채널막은 상기 복수의 절연 구조물에 대면하는 복수의 굴곡부를 포함하는 집적회로 소자.
  14. 제13항에 있어서,
    상기 채널막은 외주면과 내주면을 포함하는 실린더 형상을 가지고,
    상기 복수의 굴곡부는 각각 상기 절연 구조물에 대면하는 볼록 외주부를 포함하는 집적회로 소자.
  15. 제14항에 있어서,
    복수의 전하 트랩 패턴과 상기 채널막과의 사이에 개재되는 터널링 유전막을 더 포함하고,
    상기 터널링 유전막은 상기 볼록 외주부에 접하는 오목한 내벽과, 상기 채널막과 평행하게 연장되는 제1 부분과, 상기 복수의 전하 트랩 패턴 중 이웃하는 2 개의 전하 트랩 패턴 사이의 공간을 채우는 제2 부분을 포함하는 집적회로 소자.
  16. 제13항에 있어서,
    상기 복수의 워드 라인 구조물은 각각 상기 수직 방향을 따라 제1 길이를 가지는 제1 부분과, 상기 수직 방향을 따라 상기 제1 길이보다 더 작은 제2 길이를 가지는 제2 부분을 포함하고, 상기 제1 부분은 상기 제2 부분보다 상기 채널막에 더 가까운 집적회로 소자.
  17. 기판 상에서 상기 기판의 주면에 수직인 제1 방향을 따라 연장되는 채널막과,
    상기 채널막의 주위에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고 상기 수직 방향을 따라 상호 중첩되어 있는 복수의 워드 라인 구조물과,
    상기 채널막의 주위에서 상기 복수의 워드 라인 구조물 각각의 사이에 개재된 에어갭을 포함하는 복수의 절연 구조물과,
    상기 복수의 워드 라인 구조물과 상기 채널막의 사이에 개재되고, 상기 에어갭을 사이에 두고 상기 수직 방향으로 서로 이격되어 있는 복수의 전하 트랩 패턴과,
    상기 복수의 워드 라인 구조물과 상기 복수의 전하 트랩 패턴과의 사이에 개재되고, 상기 에어갭을 사이에 두고 상기 수직 방향으로 서로 이격되어 있는 복수의 블로킹 유전 패턴을 포함하고,
    상기 채널막은 상기 에어갭에 대면하는 복수의 제1 굴곡부를 포함하는 집적회로 소자.
  18. 제17항에 있어서,
    상기 채널막은 상기 복수의 워드 라인 구조물에 대면하는 복수의 제2 굴곡부를 더 포함하고,
    상기 수직 방향에서 상기 복수의 제1 굴곡부의 길이는 상기 복수의 제2 굴곡부의 길이보다 더 작은 집적회로 소자.
  19. 제17항에 있어서,
    상기 복수의 워드 라인 구조물은 각각 상기 채널막을 향해 국부적으로 돌출된 저면 돌출부 및 상면 돌출부와, 상기 저면 돌출부와 상기 상면 돌출부와의 사이에서 비선형으로 연장되는 비선형 측벽을 포함하고,
    상기 복수의 블로킹 유전 패턴은 각각 상기 비선형 측벽에 접하고 상기 비선형 측벽의 윤곽에 상응하는 형상의 비선형 표면을 가지는 집적회로 소자.
  20. 제17항에 있어서,
    상기 복수의 워드 라인 구조물의 폭을 한정하는 워드 라인 컷 영역을 더 포함하고,
    상기 복수의 워드 라인 구조물 각각에서 상기 워드 라인 컷 영역에 대면하는 측벽의 높이가 상기 채널막에 대면하는 측벽의 높이보다 더 큰 집적회로 소자.
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