CN114141781A - 三维存储器件中的阶梯形成 - Google Patents

三维存储器件中的阶梯形成 Download PDF

Info

Publication number
CN114141781A
CN114141781A CN202111451410.4A CN202111451410A CN114141781A CN 114141781 A CN114141781 A CN 114141781A CN 202111451410 A CN202111451410 A CN 202111451410A CN 114141781 A CN114141781 A CN 114141781A
Authority
CN
China
Prior art keywords
stair
region
sub
stepped
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111451410.4A
Other languages
English (en)
Inventor
周玉婷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Priority to CN202111451410.4A priority Critical patent/CN114141781A/zh
Publication of CN114141781A publication Critical patent/CN114141781A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Geometry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Thin Film Transistor (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)

Abstract

一种用于形成3D存储器的阶梯结构的方法，包括：形成交替层堆叠体，所述交替层堆叠体包括设置在衬底上方的多个电介质层对；在所述交替层堆叠体上方形成第一掩模堆叠体；使用光刻工艺图案化第一掩模堆叠体以限定阶梯区域，所述阶梯区域包括在所述交替层堆叠体上方的N个子阶梯区域，其中N大于1；在所述阶梯区域上方形成第一阶梯结构，所述第一阶梯结构在每个阶梯区域处具有M个台阶，其中M大于1；并且在所述第一阶梯结构上形成第二阶梯结构，所述第二阶梯结构在阶梯区域处具有2*N*M个台阶。

Description

三维存储器件中的阶梯形成
技术领域
本公开的实施例涉及三维(3D)存储器件及其制造方法。
背景技术
通过改善工艺技术、电路设计、编程算法以及制造工艺，平面存储单元被缩放到更小尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得更具挑战性并且成本高昂。结果，用于平面存储单元的存储密度接近上限。
3D存储器架构能够解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列、用于控制发送至存储器阵列以及来自存储器阵列的信号的外围器件。典型的3D存储器架构包括布置于衬底上方的栅电极堆叠体，多个半导体沟道穿过字线并与其相交进入衬底中。字线和半导体沟道的交叉点形成存储单元。
3D存储器架构需要电接触方案以允许控制每个单独的存储单元。一种电接触方案是形成阶梯结构以连接到每个单独的存储单元的字线。阶梯结构已被用于沿典型的3D存储器件中的半导体沟道连接多于32条字线。
随着半导体技术的进步，诸如3D NAND存储器件的3D存储器件保持缩放更多的氧化物/氮化物(ON)层。结果，用于形成这种阶梯结构的现有多循环修整和蚀刻工艺产量低并且价格昂贵。
发明内容
本文公开了一种用于形成3D存储器件的阶梯结构的方法的实施例。所公开的结构和方法提供了许多优点，包括但不限于降低3D存储器件的制造复杂度和制造成本。
在一些实施例中，一种用于形成3D存储器件的方法，包括：形成交替层堆叠体，所述交替层堆叠体包括设置在衬底上方的多个电介质层对；在所述交替层堆叠体上方形成第一掩模堆叠体；图案化所述第一掩模堆叠体以限定阶梯区域，所述阶梯区域包括在所述交替层堆叠体上方的N个子阶梯区域，其中N大于1；在所述阶梯区域上方形成第一阶梯结构，所述第一阶梯结构在每个所述阶梯区域处具有M个台阶，其中M大于1；并且在所述第一阶梯结构上形成第二阶梯结构，所述第二阶梯结构在阶梯区域处具有2*N*M个台阶。在一些实施例中，该方法还包括在衬底上的堆叠存储区域中形成多个垂直半导体沟道。在一些实施例中，每个所述阶梯区域与所述堆叠存储区域相邻。
在一些实施例中，一种3D存储器件，包括：设置于衬底上方的交替层堆叠体；包括多个垂直半导体沟道的存储结构；与存储结构相邻的多个阶梯区域；以及阶梯结构，该阶梯结构设置于每个阶梯区域处以暴露交替层堆叠体中的多个层堆叠体的一部分。在一些实施例中，阶梯结构包括N个子阶梯区域，N大于1。在一些实施例中，N个子阶梯区域中的每一个包括2*M个台阶，M大于1。
本公开的其他方面可以由本领域的技术人员考虑到本公开的说明书、权利要求和附图而理解。
附图说明
附图被并入本文并且形成说明书的一部分，例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1示出了根据一些实施例通过图案化光致抗蚀剂堆叠体形成的多个电介质层对的截面图。
图2示出了根据一些实施例形成具有一级的第一台阶的截面图。
图3A-3B示出了根据一些实施例形成两个台阶的蚀刻修整工艺的各个阶段的截面图。
图4A-4B示出了根据一些实施例具有多个掩模堆叠体的3D存储器件的俯视图。
图5A-5B示出了根据一些实施例在每个阶梯区域处形成第一阶梯结构之后的3D存储器件的阶梯区域的俯视图。
图5C-5D示出了根据一些实施例在每个阶梯区域处形成第一阶梯结构之后的3D存储器件的阶梯区域的截面图。
图6A-6B示出了根据一些实施例在每个阶梯区域处的第一阶梯结构上方形成第二阶梯结构之后的3D存储器件的阶梯区域的俯视图。
图6C-6D示出了根据一些实施例在每个阶梯区域处的第一阶梯结构上方形成第二阶梯结构之后的3D存储器件的阶梯区域的截面图。
图7是根据一些实施例用于形成3D存储器件的示范性方法的流程图。
具体实施方式
尽管讨论了具体配置和布置，但是应当理解所述讨论仅出于说明的目的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他的配置和布置。对于相关领域的技术人员显而易见的是也可以将本公开应用到各种各样的其他应用当中。
应当指出，在说明书中提到“一个实施例”、“实施例”、“范例实施例”、“一些实施例”等表示所描述的实施例可以包括特定的特征、结构或特性，但未必每个实施例都必须包括该特定特征、结构或特性。此外，这样的短语未必是指同一实施例。此外，在结合实施例描述特定特征、结构或特性时，结合明确或未明确描述的其他实施例实现这样的特征、结构或特性处于相关领域的技术人员的知识范围之内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“所述”的术语也可以被理解为表达单数使用或表达复数使用。此外，可以将术语“基于”理解为未必旨在表达排他性的一组因素，并且相反可以允许存在未必明确描述的额外因素，这同样至少部分地取决于上下文
应当容易理解，本公开中的“在…上”、“在…之上”和“在…上方”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义。另外，“在…之上”或“在…上方”不仅表示“在”某物“之上”或“上方”的含义，而且还可以包括其“在”某物“之上”或“上方”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的如图中所示的关系。空间相对术语旨在涵盖除了在附图所描绘的取向之外的在器件使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相对描述词可以类似地被相应解释。
如这里所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底包括顶表面和底表面。衬底的顶表面是形成半导体器件的地方，因此半导体器件形成在衬底的顶侧。底表面与顶表面相对，因此衬底的底侧与衬底的顶侧相对。可以对衬底自身进行构图。在衬底顶部上增加的材料可以被构图或可以保持不被构图。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由不导电材料，例如玻璃、塑料或蓝宝石晶晶圆制成。
如这里所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底而顶侧相对远离衬底。一层可以在下方或上方结构的整体上延伸，或者可以具有小于下方或上方结构范围的范围。此外，一层可以是厚度小于连续结构厚度的均质或不均质连续结构的区域。例如，一层可以位于在连续结构顶表面和底表面之间或在顶表面和底表面所处的任何一组水平面之间。层可以水平、垂直和/或沿倾斜表面延伸。衬底可以是一层，其中可以包括一个或多个层和/或可以其上、其上方和/或其下方具有一个或多个层。一层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成接触部、互连线和/或通孔)和一个或多个电介质层。
如这里所使用的，术语“标称/标称地”是指在生产或处理的设计阶段期间设置的针对部件或工艺操作的特性或参数的期望或目标值，以及期望值以上和/或以下的值的范围。该值的范围可能是由于制造工艺或容限中的轻微变化导致的。如这里所使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如这里所使用的，术语“3D存储器件”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(本文称为“存储器串”，例如NAND串)的半导体器件，使得存储器串在相对于衬底的垂直方向上延伸。如这里所使用的，术语“垂直/垂直地”表示标称地垂直于衬底的横向表面。
在一些实施例中，NAND串或3D存储器件包括通过多个导体/电介质层对垂直延伸的半导体沟道(例如，硅沟道)。本文中还将多个导体/电介质层对称为“交替导体/电介质堆叠体”。交替导体/电介质堆叠体的导体层可被用作字线(电连接一个或多个控制栅极)。字线和半导体沟道的交叉点形成存储单元。垂直取向的存储器串需要导电材料(例如，字线板或控制栅极)和存取线(例如，字线)之间的电连接，以使得沿存储器串或3D存储器件中的每个存储单元可被唯一地选择用于写入或读取功能。
在3D存储器件架构中，用于存储数据的存储单元被垂直堆叠以形成堆叠存储结构。3D存储器件可以包括形成于堆叠存储结构的一侧或多侧上的阶梯结构，用于诸如字线扇出的目的，其中堆叠存储结构包括多个半导体沟道，其中半导体沟道可以是垂直或水平的。随着对更高存储容量的需求的持续增长，堆叠存储结构的垂直级的数量也在增加。因此，需要更厚的掩模层，例如光致抗蚀剂(PR)层，以蚀刻具有增加的级的阶梯结构。然而，掩模层厚度的增加可能使阶梯结构的蚀刻控制更具挑战性。
在本公开中，阶梯结构是指一组表面，其包括至少两个水平表面(例如，沿x-y平面)和至少两个(例如，第一和第二)垂直表面(例如，沿z轴)，以使得每个水平表面邻接于从水平表面的第一边缘向上延伸的第一垂直表面，并且邻接于从水平表面的第二边缘向下延伸的第二垂直表面。每个水平表面被称为阶梯结构的“台阶”或“阶梯”。在本公开中，水平方向可以指与衬底(例如，提供用于在其上形成结构的制造平台的衬底)的顶表面平行的方向(例如，x轴或y轴)，并且垂直方向可以指垂直于结构的顶表面的方向(例如，z轴)。
可以通过使用在电介质堆叠体层上方形成的掩模层重复蚀刻电介质堆叠体层，从电介质堆叠体层形成阶梯结构。在一些实施例中，掩膜层可以包括光致抗蚀剂(PR)层。在本公开中，电介质堆叠体层包括多个交替布置的电介质层对，并且每个电介质层对的厚度是一级。换言之，每个电介质层对在垂直方向上是一级高。在本公开中，术语“阶梯”和术语“台阶”可互换使用，是指阶梯结构中的一级或多级，并且台阶(或阶梯)暴露电介质层对的一部分表面。在一些实施例中，电介质层对包括交替的第一材料层和第二材料层。在一些实施例中，第一材料层包括绝缘材料层。在一些实施例中，第二材料包括牺牲材料层或导电材料层。在一些实施例中，一个电介质层对中的第一材料层和第二材料层相对衬底可以具有相同的标称高度，使得一组可以形成一个台阶。在形成阶梯结构期间，修整掩模层(例如，逐渐蚀刻)并将其用作蚀刻掩模，用于蚀刻电介质堆叠体的暴露部分。被修整的掩模层的量可以与阶梯的尺寸直接相关(例如，决定因素)。可以利用适当的蚀刻，例如，各向同性干法蚀刻或湿法蚀刻来获得掩膜层的修整。可以形成一个或多个掩模层并连续修整以形成阶梯结构。在修整掩模层之后，可以使用适当的蚀刻剂来蚀刻每个电介质层对，以去除第一材料层和第二材料层的一部分。在形成阶梯结构之后，可以去除掩模层。在一些实施例中，第二材料层是导电材料层，因此可以是3D存储器结构的栅电极(或字线)。在一些实施例中，阶梯结构的第二材料层是牺牲材料层并且可以用金属/导体层(例如，钨)替换牺牲材料层来形成3D存储器结构的栅电极(或字线)。
阶梯结构可以提供作为字线扇出的互连方案，以在互连形成工艺之后控制半导体沟道。阶梯结构中的每个电介质层对与半导体沟道的一部分相交。在用金属/导体层替换每个牺牲层之后，阶梯结构中的每个导电材料层可以控制半导体沟道的一部分。互连形成工艺的示例包括在阶梯结构上方设置或以其他方式沉积第二绝缘材料，例如氧化硅、旋涂电介质或硼磷硅玻璃(BPSG)，并使第二绝缘材料平面化。暴露阶梯结构中的每个导电材料层以在平面化的第二绝缘材料中打开多个接触孔，接触孔被填充有一种或多种导电材料，例如氮化钛和钨，以形成多个VIA(垂直互连接入)结构。
在本公开中，术语“SC”是指阶梯结构内的电介质层对。在一些实施例中，阶梯结构包括交替层堆叠体，并且每个层堆叠体表示SC层。
图1示出了根据一些实施例通过图案化光致抗蚀剂堆叠体形成的多个电介质层对的截面图。结构100可以包括形成在衬底160上方(例如，设置在第一侧，例如顶侧)的多个SC层。每个SC层可以包括具有第一材料层(例如，102、106、110……)和第二材料层(104、108、112、……)的电介质层对。掩模堆叠体材料(例如光致抗蚀剂层)被沉积并图案化以在SC层上方形成掩模堆叠体153。掩模堆叠体153限定了SC层的区域101和区域103。区域101处的SC层的第一(例如，顶)表面被暴露，区域103处的SC层被掩模堆叠体153覆盖。在一些实施例中，掩模堆叠体153可以包括光致抗蚀剂或碳基聚合物材料。在一些实施例中，区域101和区域103二者由掩模堆叠体153使用包括光刻和蚀刻工艺的一个或多个工艺限定。
第一材料层102可以是包括氮化硅的牺牲层，第二材料层104可以是包括氧化硅的绝缘层，反之亦然。在一些实施例中，随后用导电材料层(例如，栅极金属材料)替换牺牲层以形成3D存储器件的字线。在一些实施例中，第二材料层可以是导电材料层。
在一些实施例中，其上形成有结构100的衬底可以包括用于支撑3D存储器结构的任何适当的材料。例如，衬底可以包括硅、硅锗、碳化硅、绝缘体上硅(SOI)、绝缘体上锗(GOI)、玻璃、氮化镓、砷化镓、任何适当的III-V族化合物、任何其他适当材料和/或其组合。
在一些实施例中，每个SC层的厚度可以彼此相同或不同。在一些实施例中，牺牲层包括与绝缘材料层不同的任何适当的材料。例如，牺牲层可以包括多晶硅、氮化硅、多晶锗、多晶锗硅、任何其他适当材料和/或其组合中的一种或多种。在一个实施例中，牺牲层可以包括氮化硅。绝缘层可以包括任何适当绝缘材料，例如氧化硅或氧化铝。导电材料层可以包括任何适当导电材料。在一些实施例中，导电材料层可以包括多晶硅、硅化物、镍、钛、铂、铝、氮化钛、氮化钽、氮化钨、任何其他适当材料和/或其组合中的一种或多种。形成绝缘材料层、牺牲材料层和导电材料层可以包括任何适当的沉积方法例如，化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、溅射、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、任何其他适当沉积方法和/或其组合。在一些实施例中，绝缘层、牺牲层和导电材料层均通过CVD形成。
图2示出了根据一些实施例形成一级台阶的截面图。通过在结构100上产生台阶SC24B(具有一级台阶的阶梯)来形成阶梯结构200。在一些实施例中，在形成台阶SC24B之后去除掩模堆叠体153。台阶SC24B具有一级，包括层294和296，通过执行蚀刻工艺从由掩模堆叠体153限定的第一区域101去除单个SC层的至少一部分形成该台阶。在一些实施例中，蚀刻工艺包括使用任何适当的蚀刻剂(例如，湿法蚀刻和/或干法蚀刻)以相继去除第一材料层194和第二材料层196的一部分。在一些实施例中，使用两种不同的蚀刻剂分别去除第一材料层194的一部分和第二材料层196的一部分。用于第一材料层194的蚀刻剂相对于第二材料层196具有足够高的蚀刻选择性，和/或反之亦然。因此，下面的SC层可以用作蚀刻停止层，使得仅图案化/蚀刻单个SC层。在一些实施例中，使用诸如反应离子蚀刻(RIE)或其他干法蚀刻的各向异性蚀刻来蚀刻第一和第二材料层。在一些实施例中，蚀刻剂包括基于四氟化碳(CF4)的气体或基于六氟乙烷(C2F6)的气体。在一些实施例中，使用一种蚀刻剂(例如，定时湿法蚀刻工艺)来去除第一材料层和第二材料层，蚀刻剂包括磷酸。在各种实施例中，用于去除单个SC层的方法和蚀刻剂不应受到本公开的实施例的限制。
图3A-3B示出了伴随着蚀刻修整工艺的结构300A和300B，其包括修整工艺(图3A中示出)和蚀刻工艺(图3B中示出)。参照图3A，在掩模堆叠体153(图1和图2中所示)上应用修整工艺之后形成掩模堆叠体353。修整工艺包括适当的蚀刻(例如，各向同性干法蚀刻或湿法蚀刻)，并且该工艺发生在平行于衬底表面的方向上。被修整的掩模层的量可以与阶梯的横向尺寸直接相关。在一些实施例中，掩模堆叠体353覆盖由蚀刻工艺(图2中所示)产生的第一台阶的一部分(例如，303)。参照图3B，通过蚀刻工艺产生两个均具有一级的台阶，以从阶梯结构300A去除一个SC层。在一些实施例中，蚀刻工艺可包括重复执行蚀刻工艺。
图4A-4B示出了根据本公开的一些实施例的3D存储器件(例如，400A和400B)的俯视图。参考图4A-4B，3D存储器件400A和400B包括堆叠存储结构区域460和由缝隙470分隔开的多个阶梯区域480。堆叠存储结构区域460可以包括多个半导体沟道。在一些实施例中，阶梯区域480和490分布在与堆叠存储结构区域460相邻的不同区域处。在一些实施例中，每个阶梯区域480通过堆叠存储区域460在平行于衬底表面的方向(例如，x方向或y方向)上与每个阶梯区域490分离。在一些实施例中，在互连形成工艺之后，阶梯区域480和490提供字线扇出，以沿着堆叠存储结构区域460中的半导体沟道唯一地选择存储单元中的每一个。掩模堆叠体材料(例如，光致抗蚀剂层)被沉积并图案化以在阶梯区域中的SC层上方形成掩模堆叠体(例如，图4A中的453A和图4B中的453B)。阶梯区域处的SC层的顶表面的一部分(例如，没有光致抗蚀剂的区域)被暴露，SC层的顶表面的一部分被掩模堆叠体(例如，图4A中的453A和图4B中的453B)覆盖。在一些实施例中，掩模堆叠体453A和453B可以包括光致抗蚀剂或碳基聚合物材料。在一些实施例中，可以在阶梯区域执行包括光刻和蚀刻工艺的一个或多个工艺。在一些实施例中，可以在从第一掩模堆叠体的横向边缘边界朝向掩模堆叠体的中心的方向上向内执行蚀刻修整工艺(例如，图1-3和图4A)。在一些实施例中，可以在从第一掩模堆叠体的中心向掩模堆叠体的横向边缘边界的方向上向外执行蚀刻修整工艺(例如，图4B)。如本文所使用的，“横向边缘边界”是指堆叠掩模的横向表面(例如，顶表面和底表面)的边缘。顶表面和底表面是掩模堆叠体的两个主表面，它们彼此相对并平行。如本文所使用的，“中心”是指掩模堆叠体的横向表面的中点，与横向表面的圆周上的每个点等距。在一些实施例中，每个阶梯区域480或490可以被限定为多个子阶梯区域(例如，如图4A所示的子阶梯区域481、483、485，以及如图4B所示的子阶梯区域482、484、486)。在一些实施例中，利用光刻工艺图案化掩模堆叠体以限定阶梯区域，所述阶梯区域包括在交替层堆叠体上方的N个子阶梯区域，N大于1(N>1)。在一些实施例中，N为2、3、4、5或6。在一些实施例中，N为3。
图5A-5B在每个阶梯区域480A和480B处形成第一阶梯结构之后的3D存储器件的阶梯区域580A和580B的俯视图的一些实施例。通过在3D存储器件400A和400B的阶梯区域480A和480B处应用重复的蚀刻修整工艺来形成第一阶梯结构。在一些实施例中，第一阶梯结构在阶梯区域580A(SC24A、SC23A、SC22A、SC21A)和580B(SC24B、SC23B、SC22B、SC21B)中的每一处具有四个台阶，并且四个台阶中的每一个是一级。结果，第一阶梯结构暴露四个最顶部SC层的一部分。在一些实施例中，第一阶梯结构在每个阶梯区域580A和580B处具有第一数量(M)的台阶，并且M个台阶中的每一个是一级，其中第一数量M大于1(M>1)。在一些实施例中，M为2、3、4、5或6。在一些实施例中，M为4。在一些实施例中，第一阶梯结构不形成在堆叠存储区域(如图4所示的堆叠存储区域460)处。
图5C-5D示出了在每个阶梯区域480A和480B处形成第一阶梯结构之后的3D存储器件的阶梯区域580A和580B的截面图，其中第一阶梯结构在每个阶梯区域580A和580B处具有四个台阶(M＝4)。如图5C-5D所示，第一阶梯结构表现出四个台阶(M＝4)，并且四个台阶中的每一个都是一级。
图6A-6D示出了在3D存储器件的每个阶梯区域680A和680B处的第一阶梯结构上方形成第二阶梯结构(例如，将第二阶梯结构叠加在第一阶梯结构上)之后的3D存储器件的阶梯区域680A和680B的俯视图的一些实施例。图6A-6B示出了3D存储器件的阶梯区域680A和680B的俯视图，图6C-6D示出了3D存储器件的阶梯区域680A和680B的截面图。形成第二阶梯结构包括使用在3D存储器件(如图5A-5B所示的3D存储器件580A和580B)的顶表面上形成并图案化的掩模堆叠体(未示出)来应用重复的蚀刻修整工艺。在一些实施例中，掩模堆叠体可以包括光致抗蚀剂或碳基聚合物材料。掩模堆叠体在第一方向(例如，x方向)上暴露每个阶梯区域580A和580B的第一部分(例如，如图5A和5B所示的S1A和S1B)。在一些实施例中，蚀刻修整工艺去除连续的SC层的M级，因此可以包括重复蚀刻工艺或任何其他湿法/干法蚀刻工艺。然后可以修整掩模堆叠体以暴露每个阶梯区域580A和580B的第二部分(例如，如图5A和5B所示的S2A和S2B)，接着进行蚀刻工艺以去除连续的SC层的M级。在一些实施例中，可以重复蚀刻修整工艺，直到所有SC层(例如，如图6C所示的SC1A、SC2A、……SC24A和如图6D所示SC1B、SC2B、……SC24B)的顶表面被暴露以用于电连接。在形成第二阶梯结构之后，形成在阶梯区域具有2*N*M(例如，如图6A-6D所示的2*3*4＝24)个台阶的阶梯结构。N个子阶梯区域中的每一个包括2*M个台阶。在一些实施例中，可以在从第一掩模堆叠体的横向边缘边界朝向掩模堆叠体的中心的方向上向内执行蚀刻修整工艺以形成第一阶梯结构(例如，图1-3和图4A)。阶梯结构在每个子阶梯区域(例如，子阶梯区域481、483和485)中的最顶部层堆叠体位于子阶梯区域的中心部分。在一些实施例中，可以在从第一掩模堆叠体的中心向掩模堆叠体的横向边缘边界的方向上向外执行蚀刻修整工艺(例如，图4B)。阶梯结构在每个子阶梯区域(例如，子阶梯区域482、484和486)中的最顶部层堆叠体位于子阶梯区域的边界。
本公开的实施例还提供了用于在3D存储器件中形成阶梯结构的方法。图7示出了根据一些实施例用于形成3D存储器件的示范性方法。方法700的操作可用于形成图1-6D中所示的存储器件结构。应当理解，方法700中所示的操作不是穷举性的，并且也可以在例示的任何操作之前、之后或之间执行其他操作。在一些实施例中，示范性方法700的一些操作可以被省略，或者可以包括为简单起见而在此未描述的其他操作。在一些实施例中，方法700的操作可以按照不同次序被执行和/或改变。
在操作710中，提供衬底以形成3D存储器件。衬底可以包括用于形成三维存储器结构的任何适当的材料。例如，衬底可以包括硅、硅锗、碳化硅、SOI、GOI、玻璃、氮化镓、砷化镓、塑料片和/或其他适当的III-V族化合物。
在操作720中，在衬底上方沉积交替层堆叠体。所述交替层堆叠体中的每个层堆叠体表示SC层。SC层可以包括具有第一材料层和第二材料层的电介质层对。在一些实施例中，第一材料层可以是绝缘层，第二材料层可以是牺牲层，反之亦然。在一些实施例中，第一材料层可以是绝缘层，第二材料层可以是导电材料层，反之亦然。牺牲层可以包括诸如氮化硅、多晶硅、多晶锗、多晶锗硅、任何其他适当材料和/或其组合的材料。绝缘层可以包括诸如氧化硅、氧化铝或其他适当材料的材料。导电材料层可以包括诸如钨、氮化钛、氮化钽、氮化钨、任何其他适当材料和/或其组合的材料。绝缘材料层、牺牲材料层和导电材料层中的每一个可以包括通过一种或多种薄膜沉积工艺，包括但不限于CVD、PVD、ALD或其任意组合沉积的材料。如上面在图1中所描述的，多个SC层的示例可以是交替的层102和104。
在操作730，使用掩模堆叠体来图案化SC层的顶表面上的多个阶梯区域和堆叠存储区域。每个阶梯区域与堆叠存储区域相邻。在一些实施例中，由堆叠存储区域在水平方向上将第一多个阶梯区域与第二多个阶梯区域分隔开。在一些实施例中，通过掩模堆叠体使用包括光刻的多个工艺来图案化堆叠存储区域和多个阶梯区域。在一些实施例中，掩模堆叠体可以包括光致抗蚀剂或碳基聚合物材料。如上面图4A中所描述的，堆叠存储区域和多个SC层的示例可以是区域460、480A和490A。在一些实施例中，利用光刻工艺图案化第一掩模堆叠体以限定阶梯区域，所述阶梯区域包括在交替层堆叠体上方的N个子阶梯区域，N大于1。
在操作740，在每个阶梯区域处形成第一阶梯结构。通过使用掩模堆叠体重复执行蚀刻修整工艺，可以在每个阶梯区域处形成第一阶梯结构。蚀刻修整工艺包括蚀刻工艺和修整工艺。在一些实施例中，蚀刻工艺蚀刻SC层的一部分。在一些实施例中，蚀刻工艺蚀刻多个SC层的一部分。在一些实施例中，在蚀刻工艺中使用一种或多种蚀刻剂，并且每种蚀刻剂以比蚀刻第二材料层高得多的蚀刻速率蚀刻第一材料层，或反之亦然(例如，第一材料层和第二材料层之间的高蚀刻选择性)。在一些实施例中，由于第一和第二材料层之间的高蚀刻选择性，蚀刻工艺可以精确地控制SC层的蚀刻。修整工艺包括掩模堆叠体的适当蚀刻(例如，各向同性干法蚀刻或湿法蚀刻)，并且该工艺发生在平行于衬底表面的方向上。被修整的掩模堆叠体的量可以与第一阶梯结构的横向尺寸直接相关。在重复蚀刻修整工艺之后，所得到的第一阶梯结构包括M个台阶，其中M个台阶中的每一个是一级。在一些实施例中，M大于1。在一些实施例中，M为2、3、4、5或6。在一些实施例中，M为4(如图5A-5D中所示)。蚀刻修整工艺可以参考图1-3的描述。第一阶梯结构的形成可以参考图4A-5D的描述。
在操作750，在第一阶梯结构上形成第二阶梯结构。在一些实施例中，掩模堆叠体被图案化以暴露阶梯区域的第一部分(例如，SC1A和SC1B)并覆盖阶梯区域的其余部分。在一些实施例中，掩模堆叠体覆盖堆叠存储区域。在一些实施例中，由光刻工艺图案化掩模堆叠体。类似于蚀刻修整工艺中使用的蚀刻工艺的蚀刻工艺被应用于从暴露的第一阶梯区域去除SC层的M级。在蚀刻工艺之后去除掩模堆叠体。可以执行使用掩模堆叠体的重复蚀刻工艺，直到所有SC层(例如，如图6C所示的SC1A、SC2A、……SC24A和如图6D所示SC1B、SC2B、……SC24B)的顶表面被暴露以用于电连接。在一些实施例中，蚀刻修整工艺包括修整工艺和蚀刻M个SC层的蚀刻工艺。在第一阶梯结构上形成第二阶梯结构可以参考图6A-6D的描述。
在操作760，在堆叠存储区域中形成包括半导体沟道的存储结构。进一步的工艺步骤可以包括在3D存储器件的每个阶梯区域处形成互连结构。在一些实施例中，半导体沟道在堆叠存储区域处形成并延伸通过SC层。通过用导体层替换每个SC层的牺牲材料层来形成3D存储器件的字线。阶梯区域处的阶梯结构暴露3D存储器件处的每条字线的一部分，这允许互连结构(例如，VIA结构)为每条字线提供扇出以控制每个半导体沟道。
本文描述的各种实施例涉及3D存储器件的阶梯结构及其制造方法。示范性制造方法包括形成交替层堆叠体，所述交替层堆叠体包括设置在衬底上方的多个电介质层对；在交替层堆叠体上方形成第一掩模堆叠体；图案化该第一掩模堆叠体以限定阶梯区域，阶梯区域包括在交替层堆叠体上方的N个子阶梯区域；在该阶梯区域上方形成第一阶梯结构，该第一阶梯结构在每个阶梯区域处具有M个台阶；并且在第一阶梯结构上形成第二阶梯结构。N和M均大于1，该第二阶梯结构在阶梯区域处具有2*N*M个台阶。在一些实施例中，该方法还包括在衬底上的堆叠存储区域中形成多个垂直半导体沟道，每个阶梯区域与堆叠存储区域相邻。在一些实施例中，一种3D存储器件包括设置于衬底上方的交替层堆叠体；包括多个垂直半导体沟道的存储结构；与存储结构相邻的多个阶梯区域；以及阶梯结构，该阶梯结构设置于每个阶梯区域处以暴露交替层堆叠体中的多个层堆叠体的一部分。在一些实施例中，阶梯结构包括N个子阶梯区域，N大于1。在一些实施例中，N子阶梯区域中的每一个包括2*M个台阶，M大于1。公开的结构和方法提供了众多益处，包括但不限于降低3D存储器件的制造复杂度和制造成本。
对特定实施例的上述说明将完全地展现本公开的一般性质，使得他人在不需要过度实验和不脱离本公开一般概念的情况下，能够通过运用本领域技术范围内的知识容易地对此类特定实施例的各种应用进行修改和/或调整。因此，根据本文呈现的教导和指导，此类调整和修改旨在处于本文所公开实施例的等同物的含义和范围之内。应当理解，本文中的措辞或术语是出于说明的目的，而不是为了进行限制，所以本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意定义了这些功能构建块的边界。可以定义替代边界，只要适当执行其指定功能和关系即可。
发明内容和摘要部分可以阐述发明人构思的本公开的一个或多个，但未必所有示范性实施例，因此，并非意在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物进行限定。

Claims (20)

1.一种3D存储器件，包括：
设置于衬底上方的交替层堆叠体；
包括多个垂直半导体沟道的存储结构；
与所述存储结构相邻的多个阶梯区域；以及
阶梯结构，所述阶梯结构设置于每个所述阶梯区域处，以暴露所述交替层堆叠体中的多个层堆叠体的一部分，其中所述阶梯结构包括N个子阶梯区域，N大于1，并且所述N个子阶梯区域中的每一个包括2*M个台阶，M大于1，所述阶梯结构处具有2*N*M个台阶，所述2*N*M个台阶的上表面距离所述衬底的高度均不相同。
2.根据权利要求1所述的3D存储器件，其中，所述阶梯结构位于相邻的堆叠存储结构区域之间。
3.根据权利要求1所述的3D存储器件，其中，所述2*N*M个台阶处均具有互连结构。
4.根据权利要求1所述的3D存储器件，其中，每个子阶梯区域的第一部分与第二部分在截面方向上关于每个子阶梯区域的中心不对称，其中，所述子阶梯区域的第一部分与第二部分是被所述子阶梯区域的中心线分割的两个部分。
5.根据权利要求4所述的3D存储器件，其中，所述子阶梯区域的第一部分的离衬底最远的表面与所述子阶梯区域的第二部分的离衬底最远的表面相差M个台阶。
6.根据权利要求1所述的3D存储器件，其中阶梯结构在每个子阶梯区域中的的最顶部层堆叠体位于所述子阶梯区域的中心部分。
7.根据权利要求1所述的3D存储器件，其中阶梯结构在每个子阶梯区域中的最顶部层堆叠体位于所述子阶梯区域的横向边缘边界。
8.一种用于形成3D存储器件的方法，包括：
形成交替层堆叠体，所述交替层堆叠体包括设置在衬底上方的多个电介质层对；
在所述交替层堆叠体上方形成第一掩模堆叠体；
图案化所述第一掩模堆叠体以限定阶梯区域，所述阶梯区域包括在所述交替层堆叠体上方的N个子阶梯区域，其中N大于1；
在所述阶梯区域上方形成第一阶梯结构，所述第一阶梯结构在每个所述子阶梯区域处具有M个台阶，其中M大于1；以及
在所述第一阶梯结构上形成第二阶梯结构，其中所述第二阶梯结构在所述阶梯区域处具有2*N*M个台阶，所述2*N*M个台阶的上表面距离所述衬底的高度均不相同。
9.根据权利要求8所述的方法，其中，所述阶梯结构位于相邻的堆叠存储结构区域之间。
10.根据权利要求8所述的方法，其中，所述2*N*M个台阶处均形成互连结构。
11.根据权利要求8所述的方法，其中，在形成所述第二阶梯结构之后，每个子阶梯区域的第一部分与第二部分在截面方向上关于每个子阶梯区域的中心不对称，其中，所述子阶梯区域的第一部分与第二部分是被所述子阶梯区域的中心线分割的两个部分。
12.根据权利要求8所述的方法，其中形成所述第一阶梯结构包括：
使用所述第一掩模堆叠体去除最顶部电介质层对的一部分；
修整所述第一掩模堆叠体；以及
通过依次重复所述去除和所述修整直到形成所述M个台阶，来形成所述第一阶梯结构。
13.根据权利要求8所述的方法，其中形成所述第二阶梯结构包括：
使用第二掩模堆叠体去除电介质层对中的M个层的一部分；
修整所述第二掩模堆叠体；并且
通过依次重复所述去除和所述修整直到形成2*N*M个台阶，来形成所述第二阶梯结构。
14.根据权利要求8所述的方法，其中在所述衬底上形成所述交替层堆叠体包括在所述衬底上设置多个电介质层对。
15.根据权利要求8所述的方法，其中形成所述交替层堆叠体包括在基本垂直于所述衬底的主表面的方向上设置交替的导体/电介质层对。
16.根据权利要求12所述的方法，其中在从所述第一掩模堆叠体的横向边缘边界朝着所述第一掩模堆叠体的中心的方向上向内执行所述去除和修整。
17.根据权利要求12所述的方法，其中在从所述第一掩模堆叠体的中心向所述第一掩模堆叠体的横向边缘边界的方向上向外执行所述去除和所述修整。
18.根据权利要求13所述的方法，其中修整所述第一掩模堆叠体或所述第二掩模堆叠体包括使用各向同性干法蚀刻、湿法蚀刻或其组合逐渐蚀刻所述第一掩模堆叠体或所述第二掩模堆叠体。
19.根据权利要求8所述的方法，还包括在所述衬底上的堆叠存储区域中形成多个垂直半导体沟道，其中每个所述阶梯区域与所述堆叠存储区域相邻。
20.根据权利要求19所述的方法，还包括执行光刻工艺以限定第一多个阶梯区域和第二多个阶梯区域，其中所述第一多个阶梯区域和所述第二多个阶梯区域由所述堆叠存储区域分隔开。
CN202111451410.4A 2019-01-31 2019-01-31 三维存储器件中的阶梯形成 Pending CN114141781A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111451410.4A CN114141781A (zh) 2019-01-31 2019-01-31 三维存储器件中的阶梯形成

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
PCT/CN2019/074073 WO2020154997A1 (en) 2019-01-31 2019-01-31 Staircase formation in three-dimensional memory device
CN202111451410.4A CN114141781A (zh) 2019-01-31 2019-01-31 三维存储器件中的阶梯形成
CN201980000263.3A CN109952644A (zh) 2019-01-31 2019-01-31 三维存储器件中的阶梯形成

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201980000263.3A Division CN109952644A (zh) 2019-01-31 2019-01-31 三维存储器件中的阶梯形成

Publications (1)

Publication Number Publication Date
CN114141781A true CN114141781A (zh) 2022-03-04

Family

ID=67017304

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202111451410.4A Pending CN114141781A (zh) 2019-01-31 2019-01-31 三维存储器件中的阶梯形成
CN201980000263.3A Pending CN109952644A (zh) 2019-01-31 2019-01-31 三维存储器件中的阶梯形成

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201980000263.3A Pending CN109952644A (zh) 2019-01-31 2019-01-31 三维存储器件中的阶梯形成

Country Status (7)

Country Link
US (5) US10896844B2 (zh)
EP (1) EP3853899A4 (zh)
JP (2) JP7192121B2 (zh)
KR (1) KR102611731B1 (zh)
CN (2) CN114141781A (zh)
TW (1) TWI707457B (zh)
WO (1) WO2020154997A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102611731B1 (ko) 2019-01-31 2023-12-07 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단 형성
KR102668097B1 (ko) * 2019-07-24 2024-05-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
CN110534527B (zh) * 2019-09-06 2022-07-12 长江存储科技有限责任公司 三维存储器及其形成方法
CN111492480B (zh) * 2020-03-23 2021-07-09 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
WO2021189190A1 (en) * 2020-03-23 2021-09-30 Yangtze Memory Technologies Co., Ltd. Staircase structure in three-dimensional memory device and method for forming the same
CN113097215B (zh) * 2020-06-11 2021-12-07 长江存储科技有限责任公司 三维存储器结构及其制备方法
CN112185974B (zh) * 2020-09-11 2024-06-07 长江存储科技有限责任公司 3d nand存储器件的制造方法及3d nand存储器件
CN112614856B (zh) * 2020-12-17 2024-04-23 长江存储科技有限责任公司 半导体器件及用于制造半导体器件的方法、掩模板系统
JP2023039082A (ja) * 2021-09-08 2023-03-20 キオクシア株式会社 半導体記憶装置
US20240266180A1 (en) * 2023-02-07 2024-08-08 Applied Materials, Inc. Enhanced etch selectivity using halides

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7511826B2 (en) * 2006-02-27 2009-03-31 Asml Holding N.V. Symmetrical illumination forming system and method
US7795149B2 (en) * 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
JP5091526B2 (ja) * 2007-04-06 2012-12-05 株式会社東芝 半導体記憶装置及びその製造方法
JP5330017B2 (ja) 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
US9892972B2 (en) * 2009-10-12 2018-02-13 Monolithic 3D Inc. 3D semiconductor device and structure
KR101744127B1 (ko) * 2010-11-17 2017-06-08 삼성전자주식회사 반도체 소자 및 그 제조방법
KR101787041B1 (ko) * 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
US8329051B2 (en) * 2010-12-14 2012-12-11 Lam Research Corporation Method for forming stair-step structures
US8530350B2 (en) * 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
KR20130066950A (ko) * 2011-12-13 2013-06-21 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20130072522A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
KR20130072523A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조방법
KR101981996B1 (ko) * 2012-06-22 2019-05-27 에스케이하이닉스 주식회사 반도체 소자와 그 제조방법
US8928149B2 (en) * 2013-03-12 2015-01-06 Macronix International Co., Ltd. Interlayer conductor and method for forming
US9099538B2 (en) * 2013-09-17 2015-08-04 Macronix International Co., Ltd. Conductor with a plurality of vertical extensions for a 3D device
KR102183713B1 (ko) * 2014-02-13 2020-11-26 삼성전자주식회사 3차원 반도체 장치의 계단형 연결 구조 및 이를 형성하는 방법
US9362338B2 (en) * 2014-03-03 2016-06-07 Sandisk Technologies Inc. Vertical thin film transistors in non-volatile storage systems
KR20150139255A (ko) * 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9401309B2 (en) * 2014-08-26 2016-07-26 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US9601502B2 (en) * 2014-08-26 2017-03-21 Sandisk Technologies Llc Multiheight contact via structures for a multilevel interconnect structure
US9478546B2 (en) * 2014-10-16 2016-10-25 Macronix International Co., Ltd. LC module layout arrangement for contact opening etch windows
US9502429B2 (en) * 2014-11-26 2016-11-22 Sandisk Technologies Llc Set of stepped surfaces formation for a multilevel interconnect structure
US9741731B2 (en) * 2014-12-22 2017-08-22 Macronix International Co., Ltd. Three dimensional stacked semiconductor structure
US9530781B2 (en) * 2014-12-22 2016-12-27 Sandisk Technologies Llc Three dimensional NAND memory having improved connection between source line and in-hole channel material as well as reduced damage to in-hole layers
TWI559370B (zh) * 2015-01-15 2016-11-21 力晶科技股份有限公司 半導體結構的製造方法
KR102287275B1 (ko) * 2015-04-17 2021-08-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9627498B2 (en) * 2015-05-20 2017-04-18 Macronix International Co., Ltd. Contact structure for thin film semiconductor
KR20170014757A (ko) 2015-07-31 2017-02-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102568886B1 (ko) * 2015-11-16 2023-08-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9905514B2 (en) * 2016-04-11 2018-02-27 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
KR102550571B1 (ko) 2016-05-02 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102415206B1 (ko) * 2016-06-27 2022-07-01 에스케이하이닉스 주식회사 반도체 장치
JP2018049968A (ja) * 2016-09-23 2018-03-29 東芝メモリ株式会社 集積回路装置及びその製造方法
US10134757B2 (en) * 2016-11-07 2018-11-20 Asm Ip Holding B.V. Method of processing a substrate and a device manufactured by using the method
TWI630709B (zh) * 2017-03-14 2018-07-21 旺宏電子股份有限公司 三維半導體元件及其製造方法
TWI656601B (zh) * 2017-03-23 2019-04-11 旺宏電子股份有限公司 非對稱階梯結構及其製造方法
JP6674406B2 (ja) * 2017-03-23 2020-04-01 キオクシア株式会社 半導体装置及びその製造方法
KR20180115550A (ko) * 2017-04-13 2018-10-23 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
US10847529B2 (en) * 2017-04-13 2020-11-24 Asm Ip Holding B.V. Substrate processing method and device manufactured by the same
US10651087B2 (en) 2017-08-31 2020-05-12 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
US10474027B2 (en) * 2017-11-13 2019-11-12 Macronix International Co., Ltd. Method for forming an aligned mask
US11342351B2 (en) * 2018-01-10 2022-05-24 Samsung Electronics Co., Ltd. Three-dimensional semiconductor device
KR102639721B1 (ko) * 2018-04-13 2024-02-26 삼성전자주식회사 3차원 반도체 메모리 장치
WO2019218351A1 (en) * 2018-05-18 2019-11-21 Yangtze Memory Technologies Co., Ltd. Staircase formation in three-dimensional memory device
KR20200088680A (ko) 2019-01-15 2020-07-23 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR102611731B1 (ko) 2019-01-31 2023-12-07 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 계단 형성
JP7132142B2 (ja) 2019-02-05 2022-09-06 キオクシア株式会社 半導体記憶装置の製造方法

Also Published As

Publication number Publication date
US10896844B2 (en) 2021-01-19
CN109952644A (zh) 2019-06-28
US20210265203A1 (en) 2021-08-26
TWI707457B (zh) 2020-10-11
JP7192121B2 (ja) 2022-12-19
US20210098288A1 (en) 2021-04-01
WO2020154997A1 (en) 2020-08-06
JP2022509276A (ja) 2022-01-20
KR102611731B1 (ko) 2023-12-07
JP2023029357A (ja) 2023-03-03
US20240145296A1 (en) 2024-05-02
US11545388B2 (en) 2023-01-03
US11961760B2 (en) 2024-04-16
US20200251381A1 (en) 2020-08-06
EP3853899A1 (en) 2021-07-28
US20230102588A1 (en) 2023-03-30
EP3853899A4 (en) 2022-05-11
KR20210061452A (ko) 2021-05-27
TW202030871A (zh) 2020-08-16
US11361988B2 (en) 2022-06-14

Similar Documents

Publication Publication Date Title
US11997851B2 (en) Staircase formation in three-dimensional memory device
JP6987876B2 (ja) メモリデバイスおよび方法
JP7192121B2 (ja) ３次元メモリデバイスにおける階段構造の形成
US11114439B2 (en) Multi-division 3D NAND memory device
US12010838B2 (en) Staircase structure for memory device
US12137558B2 (en) Staircase structure for memory device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination