TW202030871A - 三維記憶體元件中的階梯形成 - Google Patents

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Abstract

一種用於形成3D記憶體的階梯結構的方法，包括形成交替層堆疊體，交替層堆疊體包括設置在基底上方的多個介電層對，在交替層堆疊體上方形成第一遮罩堆疊體，使用曝光微影製程圖案化第一遮罩堆疊體以限定階梯區域，階梯區域包括在交替層堆疊體上方的N個子階梯區域，其中N大於1，在階梯區域上方形成第一階梯結構，第一階梯結構在每個階梯區域處具有M個臺階，其中M大於1並且在第一階梯結構上形成第二階梯結構，第二階梯結構在階梯區域處具有2*N*M個臺階。

Description

三維記憶體元件中的階梯形成
本發明的實施例涉及三維（3D）記憶體元件及其製造方法。
通過改善製程技術、電路設計、程式設計演算法以及製造技術，平面記憶體單元被縮放到更小尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面製程和製造技術變得更具挑戰性並且成本高昂。結果，用於平面記憶體單元的儲存密度接近上限。
3D記憶體架構能夠解決平面記憶體單元中的密度限制。3D記憶體架構包括記憶體陣列、用於控制發送至記憶體陣列以及來自記憶體陣列的信號的週邊元件。典型的3D記憶體架構包括佈置於基底上方的閘電極堆疊體，多個半導體溝道穿過字元線並與其相交進入基底中。字元線和半導體溝道的交叉點形成記憶體單元。
3D記憶體架構需要電接觸方案以允許控制每個單獨的記憶體單元。一種電接觸方案是形成階梯結構以連接到每個單獨的記憶體單元的字元線。階梯結構已被用於沿典型的3D記憶體元件中的半導體溝道連接多於32條字元線。
隨著半導體技術的進步，諸如3D NAND記憶體元件的3D記憶體元件保持縮放更多的氧化物/氮化物（ON）層。結果，用於形成這種階梯結構的現有多迴圈修整和蝕刻技術產量低並且價格昂貴。
本文公開了一種用於形成3D記憶體元件的階梯結構的方法的實施例。所公開的結構和方法提供了許多優點，包括但不限於降低3D記憶體元件的製造複雜度和製造成本。
在一些實施例中，一種用於形成3D記憶體元件的方法，包括：形成交替層堆疊體，交替層堆疊體包括設置在基底上方的多個介電層對，在交替層堆疊體上方形成第一遮罩堆疊體，圖案化第一遮罩堆疊體以限定階梯區域，階梯區域包括在交替層堆疊體上方的N個子階梯區域，其中N大於1，在階梯區域上方形成第一階梯結構，第一階梯結構在每個階梯區域處具有M個臺階，其中M大於1並且在第一階梯結構上形成第二階梯結構，第二階梯結構在階梯區域處具有2*N*M個臺階。在一些實施例中，本發明的方法還包括在基底上的堆疊記憶體區域中形成多個垂直半導體溝道。在一些實施例中，每個階梯區域與堆疊記憶體區域相鄰。
在一些實施例中，一種3D記憶體元件，包括設置於基底上方的交替層堆疊體；包括多個垂直半導體溝道的記憶體結構，與記憶體結構相鄰的多個階梯區域，以及階梯結構，階梯結構設置於每個階梯區域處以暴露交替層堆疊體中的多個層堆疊體的一部分。在一些實施例中，階梯結構包括N個子階梯區域，N大於1。在一些實施例中， N個子階梯區域中的每一個包括2*M個臺階，M大於1。
本發明的其他方面可以由本領域的技術人員參考本發明的說明書、申請專利範圍和附圖而理解。
儘管討論了具體配置和佈置，但是應當理解所述討論僅出於說明的目的。相關領域的技術人員將認識到，在不脫離本發明的精神和範圍的情況下，可以使用其他的配置和佈置。對於相關領域的技術人員顯而易見的是也可以將本發明應用到各種各樣的其他應用當中。
應當指出，在說明書中提到“一個實施例”、“實施例”、“範例實施例”、“一些實施例”等表示所描述的實施例可以包括特定的特徵、結構或特性，但未必每個實施例都必須包括該特定特徵、結構或特性。此外，這樣的短語未必是指同一實施例。此外，在結合實施例描述特定特徵、結構或特性時，結合明確或未明確描述的其他實施例實現這樣的特徵、結構或特性處於相關領域的技術人員的知識範圍之內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語“一個或多個”可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如“一”、“一個”或“所述”的術語也可以被理解為表達單數使用或表達複數使用。此外，可以將術語“基於”理解為未必旨在表達排他性的一組因素，並且相反可以允許存在未必明確描述的額外因素，這同樣至少部分地取決於上下文
應當容易理解，本發明中的“在…上”、“在…之上”和“在…上方”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義。另外，“在…之上”或“在…上方”不僅表示“在”某物“之上”或“上方”的含義，而且還可以包括其“在”某物“之上”或“上方”且其間沒有居間特徵或層（即，直接在某物上）的含義。
此外，諸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空間相對術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的如圖中所示的關係。空間相對術語旨在涵蓋除了在附圖所描繪的取向之外的在元件使用或操作中的不同取向。設備可以以另外的方式被定向（旋轉90度或在其它取向），並且本文中使用的空間相對描述詞可以類似地被相應解釋。
如這裡所使用的，術語“基底”是指在其上添加後續材料層的材料。基底包括頂表面和底表面。基底的頂表面是形成半導體元件的地方，因此半導體元件形成在基底的頂側。底表面與頂表面相對，因此基底的底側與基底的頂側相對。可以對基底自身進行構圖。在基底頂部上增加的材料可以被構圖或可以保持不被構圖。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由不導電材料，例如玻璃、塑膠或藍寶石晶晶圓製成。
如這裡所使用的，術語“層”是指包括具有厚度的區域的材料部分。層具有頂側和底側，其中層的底側相對靠近基底而頂側相對遠離基底。一層可以在下方或上方結構的整體上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，一層可以是厚度小於連續結構厚度的均質或不均質連續結構的區域。例如，一層可以位於在連續結構頂表面和底表面之間或在頂表面和底表面所處的任何一組水平面之間。層可以水準、垂直和/或沿傾斜表面延伸。基底可以是一層，其中可以包括一個或多個層和/或可以其上、其上方和/或其下方具有一個或多個層。一層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層（其中形成接觸部、互連線和/或通孔）和一個或多個介電層。
如這裡所使用的，術語“標稱/標稱地”是指在生產或處理的設計階段期間設置的針對部件或工藝操作的特性或參數的期望或目標值，以及期望值以上和/或以下的值的範圍。該值的範圍可能是由於製造技術或容限中的輕微變化導致的。如這裡所使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%（例如，值的±10%、±20%或±30%）內變化。
如這裡所使用的，術語“3D記憶體元件”是指在橫向取向的基底上具有垂直取向的記憶體單元電晶體串（本文稱為“記憶體串”，例如NAND串）的半導體元件，使得記憶體串在相對於基底的垂直方向上延伸。如這裡所使用的，術語“垂直/垂直地”表示標稱地垂直於基底的橫向表面。
在一些實施例中，NAND串或3D記憶體元件包括通過多個導體/介電層對垂直延伸的半導體溝道（例如，矽溝道）。本文中還將多個導體/介電層對稱為“交替導體/介電堆疊體”。交替導體/介電堆疊體的導體層可被用作字元線（電連接一個或多個控制閘極）。字元線和半導體溝道的交叉點形成記憶體單元。垂直取向的記憶體串需要導電材料（例如，字元線板或控制閘極）和存取線（例如，字元線）之間的電連接，以使得沿記憶體串或3D記憶體元件中的每個記憶體單元可被唯一地選擇用於寫入或讀取功能。
在3D記憶體元件架構中，用於儲存資料的記憶體單元被垂直堆疊以形成堆疊記憶體結構。3D記憶體元件可以包括形成於堆疊記憶體結構的一側或多側上的階梯結構，用於諸如字元線扇出的目的，其中堆疊記憶體結構包括多個半導體溝道，其中半導體溝道可以是垂直或水準的。隨著對更高儲存容量的需求的持續增長，堆疊記憶體結構的垂直級的數量也在增加。因此，需要更厚的遮罩層，例如光阻（PR）層，以蝕刻具有增加的級的階梯結構。然而，遮罩層厚度的增加可能使階梯結構的蝕刻控制更具挑戰性。
在本發明中，階梯結構是指一組表面，其包括至少兩個水平表面（例如，沿x-y平面）和至少兩個（例如，第一和第二）垂直表面（例如，沿z軸），以使得每個水平表面鄰接於從水平表面的第一邊緣向上延伸的第一垂直表面，並且鄰接於從水平表面的第二邊緣向下延伸的第二垂直表面。每個水平表面被稱為階梯結構的“臺階”或“階梯”。在本發明中，水平方向可以指與基底（例如，提供用於在其上形成結構的製造平臺的基底）的頂表面平行的方向（例如，x軸或y軸），並且垂直方向可以指垂直於結構的頂表面的方向（例如，z軸）。
可以通過使用在介電堆疊體層上方形成的遮罩層重複蝕刻介電堆疊體層，從介電堆疊體層形成階梯結構。在一些實施例中，遮罩層可以包括光阻（PR）層。在本發明中，介電堆疊體層包括多個交替佈置的介電層對，並且每個介電層對的厚度是一級。換言之，每個介電層對在垂直方向上是一級高。在本發明中，術語“階梯”和術語“臺階”可互換使用，是指階梯結構中的一級或多級，並且臺階（或階梯）暴露介電層對的一部分表面。在一些實施例中，介電層對包括交替的第一材料層和第二材料層。在一些實施例中，第一材料層包括絶緣材料層。在一些實施例中，第二材料包括犧牲材料層或導電材料層。在一些實施例中，一個介電層對中的第一材料層和第二材料層相對基底可以具有相同的標準高度，使得一組可以形成一個臺階。在形成階梯結構期間，修整遮罩層（例如，逐漸蝕刻）並將其用作蝕刻遮罩，用於蝕刻介電堆疊體的暴露部分。被修整的遮罩層的量可以與階梯的尺寸直接相關（例如，決定因素）。可以利用適當的蝕刻，例如，等向性乾式蝕刻或濕式蝕刻來獲得遮罩層的修整。可以形成一個或多個遮罩層並連續修整以形成階梯結構。在修整遮罩層之後，可以使用適當的蝕刻劑來蝕刻每個介電層對，以去除第一材料層和第二材料層的一部分。在形成階梯結構之後，可以去除遮罩層。在一些實施例中，第二材料層是導電材料層，因此可以是3D記憶體結構的閘電極（或字元線）。在一些實施例中，階梯結構的第二材料層是犧牲材料層並且可以用金屬/導體層（例如，鎢）替換犧牲材料層來形成3D記憶體結構的閘電極（或字元線）。
階梯結構可以提供作為字元線扇出的互連方案，以在互連形成製程之後控制半導體溝道。階梯結構中的每個介電層對與半導體溝道的一部分相交。在用金屬/導體層替換每個犧牲層之後，階梯結構中的每個導電材料層可以控制半導體溝道的一部分。互連形成製程的示例包括在階梯結構上方設置或以其他方式沉積第二絶緣材料，例如氧化矽、旋塗介電或硼磷矽玻璃（BPSG），並使第二絶緣材料平面化。暴露階梯結構中的每個導電材料層以在平面化的第二絶緣材料中打開多個接觸孔，接觸孔被填充有一種或多種導電材料，例如氮化鈦和鎢，以形成多個VIA（垂直互連接入）結構。
在本發明中，術語“SC”是指階梯結構內的介電層對。在一些實施例中，階梯結構包括交替層堆疊體，並且每個層堆疊體表示SC層。
圖1繪示出了根據一些實施例通過圖案化光阻堆疊體形成的多個介電層對的截面圖。結構100可以包括形成在基底160上方（例如，設置在第一側，例如頂側）的多個SC層。每個SC層可以包括具有第一材料層（例如，102、106、110……）和第二材料層（104、108、112、……）的介電層對。遮罩堆疊體材料（例如光阻層）被沉積並圖案化以在SC層上方形成遮罩堆疊體153。遮罩堆疊體153限定了SC層的區域101和區域103。區域101處的SC層的第一（例如，頂）表面被暴露，區域103處的SC層被遮罩堆疊體153覆蓋。在一些實施例中，遮罩堆疊體153可以包括光阻或碳基聚合物材料。在一些實施例中，區域101和區域103二者由遮罩堆疊體153使用包括曝光顯影和蝕刻製程的一個或多個製程限定。
第一材料層102可以是包括氮化矽的犧牲層，第二材料層104可以是包括氧化矽的絶緣層，反之亦然。在一些實施例中，隨後用導電材料層（例如，閘極金屬材料）替換犧牲層以形成3D記憶體元件的字元線。在一些實施例中，第二材料層可以是導電材料層。
在一些實施例中，其上形成有結構100的基底可以包括用於支撐3D記憶體結構的任何適當的材料。例如，基底可以包括矽、矽鍺、碳化矽、絶緣體上矽（SOI）、絶緣體上鍺（GOI）、玻璃、氮化鎵、砷化鎵、任何適當的III-V族化合物、任何其他適當材料和/或其組合。
在一些實施例中，每個SC層的厚度可以彼此相同或不同。在一些實施例中，犧牲層包括與絶緣材料層不同的任何適當的材料。例如，犧牲層可以包括多晶矽、氮化矽、多晶鍺、多晶鍺矽、任何其他適當材料和/或其組合中的一種或多種。在一個實施例中，犧牲層可以包括氮化矽。絶緣層可以包括任何適當絶緣材料，例如氧化矽或氧化鋁。導電材料層可以包括任何適當導電材料。在一些實施例中，導電材料層可以包括多晶矽、矽化物、鎳、鈦、鉑、鋁、氮化鈦、氮化鉭、氮化鎢、任何其他適當材料和/或其組合中的一種或多種。形成絶緣材料層、犧牲材料層和導電材料層可以包括任何適當的沉積方法例如，化學氣相沉積（CVD）、物理氣相沉積（PVD）、電漿增強CVD（PECVD）、濺鍍、金屬有機化學氣相沉積（MOCVD）、原子層沉積（ALD）、任何其他適當沉積方法和/或其組合。在一些實施例中，絶緣層、犧牲層和導電材料層均通過CVD形成。
圖2示出了根據一些實施例形成一級臺階的截面圖。通過在結構100上產生臺階SC24B （具有一級臺階的階梯）來形成階梯結構200。在一些實施例中，在形成臺階SC24B 之後去除遮罩堆疊體153。臺階SC24B 具有一級，包括層294和296，通過執行蝕刻製程從由遮罩堆疊體153限定的第一區域101去除單個SC層的至少一部分形成該臺階。在一些實施例中，蝕刻製程包括使用任何適當的蝕刻劑（例如，濕式蝕刻和/或乾式蝕刻）以相繼去除第一材料層194和第二材料層196的一部分。在一些實施例中，使用兩種不同的蝕刻劑分別去除第一材料層194的一部分和第二材料層196的一部分。用於第一材料層194的蝕刻劑相對於第二材料層196具有足夠高的蝕刻選擇性，和/或反之亦然。因此，下面的SC層可以用作蝕刻停止層，使得僅圖案化/蝕刻單個SC層。在一些實施例中，使用諸如反應離子蝕刻（RIE）或其他乾式蝕刻的非等向性蝕刻來蝕刻第一和第二材料層。在一些實施例中，蝕刻劑包括基於四氟化碳（CF4 ）的氣體或基於六氟乙烷（C2 F6 ）的氣體。在一些實施例中，使用一種蝕刻劑（例如，定時濕式蝕刻製程）來去除第一材料層和第二材料層，蝕刻劑包括磷酸。在各種實施例中，用於去除單個SC層的方法和蝕刻劑不應受到本發明的實施例的限制。
圖3A-3B示出了伴隨著蝕刻修整製程的結構300A和300B，其包括修整製程（圖3A中示出）和蝕刻製程（圖3B中示出）。參照圖3A，在遮罩堆疊體153（圖1和圖2中所示）上應用修整製程之後形成遮罩堆疊體353。修整製程包括適當的蝕刻（例如，等向性乾式蝕刻或濕式蝕刻），並且該製程發生在平行於基底表面的方向上。被修整的遮罩層的量可以與階梯的橫向尺寸直接相關。在一些實施例中，遮罩堆疊體353覆蓋由蝕刻製程（圖2中所示）產生的第一臺階的一部分（例如，303）。參照圖3B，通過蝕刻製程產生兩個均具有一級的臺階，以從階梯結構300A去除一個SC層。在一些實施例中，蝕刻製程可包括重複執行蝕刻製程。
圖4A-4B示出了根據本發明的一些實施例的3D記憶體元件（例如，400A和400B）的俯視圖。參考圖4A-4B，3D記憶體元件400A和400B包括堆疊記憶體結構區域460和由縫隙470分隔開的多個階梯區域480。堆疊記憶體結構區域460可以包括多個半導體溝道。在一些實施例中，階梯區域480和490分佈在與堆疊記憶體結構區域460相鄰的不同區域處。在一些實施例中，每個階梯區域480通過堆疊記憶體區域460在平行於基底表面的方向（例如，x方向或y方向）上與每個階梯區域490分離。在一些實施例中，在互連形成製程之後，階梯區域480和490提供字元線扇出，以沿著堆疊記憶體結構區域460中的半導體溝道唯一地選擇記憶體單元中的每一個。遮罩堆疊體材料（例如，光阻層）被沉積並圖案化以在階梯區域中的SC層上方形成遮罩堆疊體（例如，圖4A中的453A和圖4B中的453B）。階梯區域處的SC層的頂表面的一部分（例如，沒有光阻的區域）被暴露，SC層的頂表面的一部分被遮罩堆疊體（例如，圖4A中的453A和圖4B中的453B）覆蓋。在一些實施例中，遮罩堆疊體453A和453B可以包括光阻或碳基聚合物材料。在一些實施例中，可以在階梯區域執行包括曝光顯影和蝕刻製程的一個或多個製程。在一些實施例中，可以在從第一遮罩堆疊體的橫向邊緣邊界朝向遮罩堆疊體的中心的方向上向內執行蝕刻修整製程（例如，圖1-3和圖4A）。在一些實施例中，可以在從第一遮罩堆疊體的中心向遮罩堆疊體的橫向邊緣邊界的方向上向外執行蝕刻修整製程（例如，圖4B）。如本文所使用的，“橫向邊緣邊界”是指堆疊遮罩的橫向表面（例如，頂表面和底表面）的邊緣。頂表面和底表面是遮罩堆疊體的兩個主表面，它們彼此相對並平行。如本文所使用的，“中心”是指遮罩堆疊體的橫向表面的中點，與橫向表面的圓周上的每個點等距。在一些實施例中，每個階梯區域480或490可以被限定為多個子階梯區域（例如，如圖4A所示的子階梯區域481、483、485，以及如圖4B所示的子階梯區域482、484、486）。在一些實施例中，利用曝光微影製程圖案化遮罩堆疊體以限定階梯區域，所述階梯區域包括在交替層堆疊體上方的N個子階梯區域，N大於1（N＞1）。在一些實施例中，N為2、3、4、5或6。在一些實施例中，N為3。
圖5A-5B在每個階梯區域480A和480B處形成第一階梯結構之後的3D記憶體元件的階梯區域580A和580B的俯視圖的一些實施例。通過在3D記憶體元件400A和400B的階梯區域480A和480B處應用重複的蝕刻修整製程來形成第一階梯結構。在一些實施例中，第一階梯結構在階梯區域580A（SC24A 、SC23A 、SC22A 、SC21A ）和580B（SC24B 、SC23B 、SC22B 、SC21B ）中的每一處具有四個臺階，並且四個臺階中的每一個是一級。結果，第一階梯結構暴露四個最頂部SC層的一部分。在一些實施例中，第一階梯結構在每個階梯區域580A和580B處具有第一數量（M）的臺階，並且M個臺階中的每一個是一級，其中第一數量M大於1（M＞1）。在一些實施例中，M為2、3、4、5或6。在一些實施例中，M為4。在一些實施例中，第一階梯結構不形成在堆疊記憶體區域（如圖4所示的堆疊記憶體區域460）處。
圖5C-5D示出了在每個階梯區域480A和480B處形成第一階梯結構之後的3D記憶體元件的階梯區域580A和580B的截面圖，其中第一階梯結構在每個階梯區域580A和580B處具有四個臺階（M=4）。如圖5C-5D所示，第一階梯結構表現出四個臺階（M=4），並且四個臺階中的每一個都是一級。
圖6A-6D示出了在3D記憶體元件的每個階梯區域680A和680B處的第一階梯結構上方形成第二階梯結構（例如，將第二階梯結構疊加在第一階梯結構上）之後的3D記憶體元件的階梯區域680A和680B的俯視圖的一些實施例。圖6A-6B示出了3D記憶體元件的階梯區域680A和680B的俯視圖，圖6C-6D示出了3D記憶體元件的階梯區域680A和680B的截面圖。形成第二階梯結構包括使用在3D記憶體元件（如圖5A-5B所示的3D記憶體元件580A和580B）的頂表面上形成並圖案化的遮罩堆疊體（未示出）來應用重複的蝕刻修整製程。在一些實施例中，遮罩堆疊體可以包括光阻或碳基聚合物材料。遮罩堆疊體在第一方向（例如，x方向）上暴露每個階梯區域580A和580B的第一部分（例如，如圖5A和5B所示的S1A 和S1B ）。在一些實施例中，蝕刻修整製程去除連續的SC層的M級，因此可以包括重複蝕刻製程或任何其他濕法/乾式蝕刻製程。然後可以修整遮罩堆疊體以暴露每個階梯區域580A和580B的第二部分（例如，如圖5A和5B所示的S2A 和S2B ），接著進行蝕刻製程以去除連續的SC層的M級。在一些實施例中，可以重複蝕刻修整製程，直到所有SC層（例如，如圖6C所示的SC1A 、SC2A 、……SC24A 和如圖6D所示SC1B 、SC2B 、……SC24B ）的頂表面被暴露以用於電連接。在形成第二階梯結構之後，形成在階梯區域具有2*N*M（例如，如圖6A-6D所示的2*4*3=24）個臺階的階梯結構。N個子階梯區域中的每一個包括2*M個臺階。在一些實施例中，可以在從第一遮罩堆疊體的橫向邊緣邊界朝向遮罩堆疊體的中心的方向上向內執行蝕刻修整製程以形成第一階梯結構（例如，圖1-3和圖4A）。階梯結構在每個子階梯區域（例如，子階梯區域481、483和485）中的最頂部層堆疊體位於子階梯區域的中心部分。在一些實施例中，可以在從第一遮罩堆疊體的中心向遮罩堆疊體的橫向邊緣邊界的方向上向外執行蝕刻修整製程（例如，圖4B）。階梯結構在每個子階梯區域（例如，子階梯區域482、484和486）中的最頂部層堆疊體位於子階梯區域的邊界。
本發明的實施例還提供了用於在3D記憶體元件中形成階梯結構的方法。圖7示出了根據一些實施例用於形成3D記憶體元件的示範性方法。方法700的操作可用於形成圖1-6D中所示的記憶體元件結構。應當理解，方法700中所示的操作不是窮舉性的，並且也可以在例示的任何操作之前、之後或之間執行其他操作。在一些實施例中，示範性方法700的一些操作可以被省略，或者可以包括為簡單起見而在此未描述的其他操作。在一些實施例中，方法700的操作可以按照不同次序被執行和/或改變。
在操作710中，提供基底以形成3D記憶體元件。基底可以包括用於形成三維記憶體結構的任何適當的材料。例如，基底可以包括矽、矽鍺、碳化矽、SOI、GOI、玻璃、氮化鎵、砷化鎵、塑膠片和/或其他適當的III-V族化合物。
在操作720中，在基底上方沉積交替層堆疊體。所述交替層堆疊體中的每個層堆疊體表示SC層。SC層可以包括具有第一材料層和第二材料層的介電層對。在一些實施例中，第一材料層可以是絶緣層，第二材料層可以是犧牲層，反之亦然。在一些實施例中，第一材料層可以是絶緣層，第二材料層可以是導電材料層，反之亦然。犧牲層可以包括諸如氮化矽、多晶矽、多晶鍺、多晶鍺矽、任何其他適當材料和/或其組合的材料。絶緣層可以包括諸如氧化矽、氧化鋁或其他適當材料的材料。導電材料層可以包括諸如鎢、氮化鈦、氮化鉭、氮化鎢、任何其他適當材料和/或其組合的材料。絶緣材料層、犧牲材料層和導電材料層中的每一個可以包括通過一種或多種薄膜沉積製程，包括但不限於CVD、PVD、ALD或其任意組合沉積的材料。如上面在圖1中所描述的，多個SC層的示例可以是交替的層102和104。
在操作730，使用遮罩堆疊體來圖案化SC層的頂表面上的多個階梯區域和堆疊記憶體區域。每個階梯區域與堆疊記憶體區域相鄰。在一些實施例中，由堆疊記憶體區域在水平方向上將第一多個階梯區域與第二多個階梯區域分隔開。在一些實施例中，通過遮罩堆疊體使用包括曝光顯影的多個製程來圖案化堆疊記憶體區域和多個階梯區域。在一些實施例中，遮罩堆疊體可以包括光阻或碳基聚合物材料。如上面圖4A中所描述的，堆疊記憶體區域和多個SC層的示例可以是區域460、480A和490A。在一些實施例中，利用曝光微影製程圖案化第一遮罩堆疊體以限定階梯區域，所述階梯區域包括在交替層堆疊體上方的N個子階梯區域，N大於1。
在操作740，在每個階梯區域處形成第一階梯結構。通過使用遮罩堆疊體重複執行蝕刻修整製程，可以在每個階梯區域處形成第一階梯結構。蝕刻修整製程包括蝕刻製程和修整製程。在一些實施例中，蝕刻製程蝕刻SC層的一部分。在一些實施例中，蝕刻製程蝕刻多個SC層的一部分。在一些實施例中，在蝕刻製程中使用一種或多種蝕刻劑，並且每種蝕刻劑以比蝕刻第二材料層高得多的蝕刻速率蝕刻第一材料層，或反之亦然（例如，第一材料層和第二材料層之間的高蝕刻選擇性）。在一些實施例中，由於第一和第二材料層之間的高蝕刻選擇性，蝕刻製程可以精確地控制SC層的蝕刻。修整製程包括遮罩堆疊體的適當蝕刻（例如，等向性乾式蝕刻或濕式蝕刻），並且該製程發生在平行於基底表面的方向上。被修整的遮罩堆疊體的量可以與第一階梯結構的橫向尺寸直接相關。在重複蝕刻修整製程之後，所得到的第一階梯結構包括M個臺階，其中M個臺階中的每一個是一級。在一些實施例中，M大於1。在一些實施例中，M為2、3、4、5或6。在一些實施例中，M為4（如圖5A-5D中所示）。蝕刻修整製程可以參考圖1-3的描述。第一階梯結構的形成可以參考圖4A-5D的描述。
在操作750，在第一階梯結構上形成第二階梯結構。在一些實施例中，遮罩堆疊體被圖案化以暴露階梯區域的第一部分（例如，SC1A 和SC1B ）並覆蓋階梯區域的其餘部分。在一些實施例中，遮罩堆疊體覆蓋堆疊記憶體區域。在一些實施例中，由曝光微影製程圖案化遮罩堆疊體。類似於蝕刻修整製程中使用的蝕刻製程被應用於從暴露的第一階梯區域去除SC層的M級。在蝕刻製程之後去除遮罩堆疊體。結果，第一多個階梯區域處的最頂部SC層（例如，如圖6C所示的SC24A ）比第二多個階梯區域處的最頂部SC層（例如，如圖6C所示的SC24B ）低M級。可以執行使用遮罩堆疊體的重複蝕刻製程，直到所有SC層（例如，如圖6C所示的SC1A 、SC2A 、……SC24A 和如圖6D所示SC1B 、SC2B 、……SC24B ）的頂表面被暴露以用於電連接。在一些實施例中，蝕刻修整製程包括修整製程和蝕刻M個SC層的蝕刻製程。在第一階梯結構上形成第二階梯結構可以參考圖6A-6D的描述。
在操作760，在堆疊記憶體區域中形成包括半導體溝道的記憶體結構。進一步的製程步驟可以包括在3D記憶體元件的每個階梯區域處形成互連結構。在一些實施例中，半導體溝道在堆疊記憶體區域處形成並延伸通過SC層。通過用導體層替換每個SC層的犧牲材料層來形成3D記憶體元件的字元線。階梯區域處的階梯結構暴露3D記憶體元件處的每條字元線的一部分，這允許互連結構（例如，VIA結構）為每條字元線提供扇出以控制每個半導體溝道。
本文描述的各種實施例涉及3D記憶體元件的階梯結構及其製造方法。示範性製造方法包括形成交替層堆疊體，所述交替層堆疊體包括設置在基底上方的多個介電層對，在交替層堆疊體上方形成第一遮罩堆疊體，圖案化第一遮罩堆疊體以限定階梯區域，階梯區域包括在交替層堆疊體上方的N個子階梯區域，在階梯區域上方形成第一階梯結構，第一階梯結構在每個階梯區域處具有M個臺階，並且在第一階梯結構上形成第二階梯結構。N和M均大於1，第二階梯結構在階梯區域處具有2*N*M個臺階。在一些實施例中，方法還包括在基底上的堆疊記憶體區域中形成多個垂直半導體溝道，每個階梯區域與堆疊記憶體區域相鄰。在一些實施例中，一種3D記憶體元件包括設置於基底上方的交替層堆疊體，包括多個垂直半導體溝道的記憶體結構，與記憶體結構相鄰的多個階梯區域以及階梯結構，階梯結構設置於每個階梯區域處以暴露交替層堆疊體中的多個層堆疊體的一部分。在一些實施例中，階梯結構包括N個子階梯區域，N大於1。在一些實施例中，N子階梯區域中的每一個包括2*M個臺階，M大於1。公開的結構和方法提供了眾多益處，包括但不限於降低3D記憶體元件的製造複雜度和製造成本。
對特定實施例的上述說明將完全地展現本發明的一般性質，使得他人在不需要過度實驗和不脫離本發明一般概念的情況下，能夠通過運用本領域技術範圍內的知識容易地對此類特定實施例的各種應用進行修改和/或調整。因此，根據本文呈現的教導和指導，此類調整和修改旨在處於本文所公開實施例的等同物的含義和範圍之內。應當理解，本文中的措辭或術語是出於說明的目的，而不是為了進行限制，所以本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本發明的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意定義了這些功能構建塊的邊界。可以定義替代邊界，只要適當執行其指定功能和關係即可。
發明內容和摘要部分可以闡述發明人構思的本發明的一個或多個，但未必所有示範性實施例，因此，並非意在通過任何方式限制本發明和所附之申請專利範圍。
本發明的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下申請專利範圍及其等同物進行限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:結構 101:區域 102:第一材料層 103:區域 104:第二材料層 106:第一材料層 108:第二材料層 110:第一材料層 112:第二材料層 153:遮罩堆疊體 160:基底 194:第一材料層 196:第二材料層 200:階梯結構 294:層 296:層 300A:結構 300B:結構 301:區域 303:第一臺階的一部分 353:遮罩堆疊體 400A:記憶體元件 400B:記憶體元件 453A:遮罩堆疊體 453B:遮罩堆疊體 460:記憶體結構區域 470:縫隙 480:階梯區域 480A:階梯區域 480B:階梯區域 481:子階梯區域 482:子階梯區域 483:子階梯區域 484:子階梯區域 485:子階梯區域 486:子階梯區域 490:階梯區域 490A:區域 490B:區域 580A:階梯區域 580B:階梯區域 680A:階梯區域 680B:階梯區域 700:方法 710:操作 720:操作 730:操作 740:操作 750:操作 760:操作 S1A:第一部分 S2A:第二部分 S3A:第一部分 S4A:第二部分 S5A:第一部分 S6A:第二部分 S1B:第一部分 S2B:第二部分 S3B:第一部分 S4B:第二部分 S5B:第一部分 S6B:第二部分 SC1A:SC層 SC2A:SC層 SC3A:SC層 SC21A:臺階 SC22A:臺階 SC23A:臺階 SC24A:臺階 SC21B:臺階 SC22B:臺階 SC23B:臺階 SC24B:臺階
附圖被併入本文並且形成說明書的一部分，例示了本發明的實施例並與說明書一起進一步用以解釋本發明的原理，並使相關領域的技術人員能夠做出和使用本發明。 圖1繪示出了根據一些實施例通過圖案化光阻堆疊體形成的多個介電層對的截面圖。 圖2繪示出了根據一些實施例形成具有一級的第一臺階的截面圖。 圖3A-3B繪示出了根據一些實施例形成兩個臺階的蝕刻修整製程的各個階段的截面圖。 圖4A-4B繪示出了根據一些實施例具有多個遮罩堆疊體的3D記憶體元件的俯視圖。 圖5A-5B繪示出了根據一些實施例在每個階梯區域處形成第一階梯結構之後的3D記憶體元件的階梯區域的俯視圖。 圖5C-5D繪示出了根據一些實施例在每個階梯區域處形成第一階梯結構之後的3D記憶體元件的階梯區域的截面圖。 圖6A-6B繪示出了根據一些實施例在每個階梯區域處的第一階梯結構上方形成第二階梯結構之後的3D記憶體元件的階梯區域的俯視圖。 圖6C-6D繪示出了根據一些實施例在每個階梯區域處的第一階梯結構上方形成第二階梯結構之後的3D記憶體元件的階梯區域的截面圖。 圖7是根據一些實施例用於形成3D記憶體元件的示範性方法的流程圖。
481:子階梯區域
483:子階梯區域
485:子階梯區域
680A:階梯區域
S1A:第一部分
S2A:第二部分
S3A:第一部分
S4A:第二部分
S5A:第一部分
S6A:第二部分
SC21A:臺階
SC22A:臺階
SC23A:臺階
SC24A:臺階

Claims (20)

  1. 一種用於形成3D記憶體元件的方法，包括： 形成交替層堆疊體，所述交替層堆疊體包括設置在基底上方的多個介電層對； 在所述交替層堆疊體上方形成第一遮罩堆疊體； 圖案化所述第一遮罩堆疊體以限定階梯區域，所述階梯區域包括在所述交替層堆疊體上方的N個子階梯區域，其中N大於1； 在所述階梯區域上方形成第一階梯結構，所述第一階梯結構在每個所述子階梯區域處具有M個臺階，其中M大於1；以及 在所述第一階梯結構上形成第二階梯結構，其中所述第二階梯結構在所述階梯區域處具有2*N*M個臺階。
  2. 根據申請專利範圍第1項所述的方法，其中形成所述第一階梯結構包括： 使用所述第一遮罩堆疊體去除最頂部介電層對的一部分； 修整所述第一遮罩堆疊體；以及 通過依次重複所述去除和所述修整直到形成所述M個臺階，來形成所述第一階梯結構。
  3. 根據申請專利範圍第1項所述的方法，其中形成所述第二階梯結構包括： 使用第二遮罩堆疊體去除介電層對中的M個層的一部分； 修整所述第二遮罩堆疊體；並且 通過依次重複所述去除和所述修整直到形成2*N*M個臺階，來形成所述第二階梯結構。
  4. 根據申請專利範圍第1項所述的方法，其中形成所述交替層堆疊體包括使用化學氣相沉積、物理氣相沉積、電漿增強CVD、濺鍍、金屬有機化學氣相沉積、原子層沉積或其組合來沉積層。
  5. 根據申請專利範圍第4項所述的方法，其中在所述基底上形成所述交替層堆疊體包括在所述基底上設置多個介電層對。
  6. 根據申請專利範圍第4項所述的方法，其中形成所述交替層堆疊體包括在基本垂直於所述基底的主表面的方向上設置交替的導體/介電層對。
  7. 根據申請專利範圍第2項所述的方法，其中在從所述第一遮罩堆疊體的橫向邊緣邊界朝著所述第一遮罩堆疊體的中心的方向上向內執行所述去除和修整。
  8. 根據申請專利範圍第2項所述的方法，其中在從所述第一遮罩堆疊體的中心向所述第一遮罩堆疊體的橫向邊緣邊界的方向上向外執行所述去除和所述修整。
  9. 根據申請專利範圍第2項所述的方法，其中使用所述第一遮罩堆疊體去除最頂部介電層對的所述一部分包括乾式蝕刻、濕式蝕刻或其組合。
  10. 根據申請專利範圍第3項所述的方法，其中使用所述第二遮罩堆疊體去除介電層對中的M個層的所述一部分包括乾式蝕刻、濕式蝕刻或其組合。
  11. 根據申請專利範圍第2或3項所述的方法，其中修整所述第一遮罩堆疊體或所述第二遮罩堆疊體包括使用等向性乾式蝕刻、濕式蝕刻或其組合逐漸蝕刻所述第一遮罩堆疊體或所述第二遮罩堆疊體。
  12. 根據申請專利範圍第1項所述的方法，還包括在所述基底上的堆疊記憶體區域中形成多個垂直半導體溝道，其中每個所述階梯區域與所述堆疊記憶體區域相鄰。
  13. 根據申請專利範圍第12項所述的方法，還包括執行曝光微影製程以限定第一多個階梯區域和第二多個階梯區域，其中所述第一多個階梯區域和所述第二多個階梯區域由所述堆疊記憶體區域分隔開。
  14. 一種3D記憶體元件，包括： 設置於基底上方的交替層堆疊體； 包括多個垂直半導體溝道的記憶體結構； 與所述記憶體結構相鄰的多個階梯區域；以及 階梯結構，所述階梯結構設置於每個所述階梯區域處，以暴露所述交替層堆疊體中的多個層堆疊體的一部分，其中所述階梯結構包括N個子階梯區域，N大於1，並且所述N子階梯區域中的每一個包括2*M個臺階，M大於1。
  15. 根據申請專利範圍第14項所述的3D記憶體元件，其中所述階梯結構中的每一臺階是一級，N為3，M為4。
  16. 根據申請專利範圍第14項所述的3D記憶體元件，其中階梯結構在每個子階梯區域中的的最頂部層堆疊體位於所述子階梯區域的中心部分。
  17. 根據申請專利範圍第14項所述的3D記憶體元件，其中階梯結構在每個子階梯區域中的最頂部層堆疊體位於所述子階梯區域的橫向邊緣邊界。
  18. 根據申請專利範圍第14項所述的3D記憶體元件，其中所述交替層堆疊體中的每個層堆疊體包括犧牲材料層或導電材料層中的至少一個以及絶緣材料層。
  19. 根據申請專利範圍第18項所述的3D記憶體元件，其中所述絶緣材料層包括氧化矽或氧化鋁，所述犧牲材料包括多晶矽、氮化矽、多晶鍺、多晶鍺矽或其組合。
  20. 根據申請專利範圍第18項所述的3D記憶體元件，其中所述導電材料層包括多晶矽、矽化物、鎳、鈦、鉑、鋁、氮化鈦、氮化鉭、氮化鎢或其組合。
TW108108221A 2019-01-31 2019-03-12 三維記憶體元件中的階梯形成 TWI707457B (zh)

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