CN101807595B - 3d半导体结构及其制造方法 - Google Patents

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Abstract

本发明公开了一种3D半导体结构及其制造方法。3D半导体结构至少包括一第一存储单元和叠层于第一存储单元上方的一第二存储单元。第一存储单元包括一第一导线和一第二导线。第二存储单元包括第二导线和与第一存储单元的第一导线相对的另一第一导线，且第二导线是形成于第一、第二存储单元的两条第一导线之间。当3D半导体结构进行编程和擦除动作时，第一、第二存储单元共享同一条第二导线。其中，第一、第二存储单元各具有一二极管。

Description

3D半导体结构及其制造方法
技术领域
本发明是有关于一种3D半导体结构及其制造方法，且特别是有关于一种3D电阻式非易失性存储器(resistive random-access memory，RRAM)的半导体结构及其制造方法。
背景技术
许多现代电子元件是靠集成电路控制其各项功能，如具有许多优点的存储器元件可经由集成电路轻易地进行储存(写入)数据和读取数据等动作。目前半导体产业已经研发出许多不同数据存取型态的存储器元件，一般是根据存储器元件的存取速度和数据保存特性(data retentioncharacteristic)作分类。
存储器元件主要分为两大类：随机存取存储器RAM(Random AccessMemory)和只读存储器ROM(Read Only Memory)。许多RAM和ROM的各种改良和研发已经使RAM和ROM的性能表现更上层楼。随机存取存储器RAM和只读存储器ROM有其各自的优缺点。一般而言，RAM(即易失性存储器)具有较快的数据传输速度和有效率的写入架构(efficientwriting architectures)，但是需要连续供电才能保存数据。而ROM则是即使电源中断，存储器储存的数据并不会消失，重新供电后就能够读取存储器数据，但是在存取速度、写入次数和写入方式等方面较为受限。ROM主要包括：闪存(Flash memory)、可擦除可编程只读存储器(ErasableProgrammable Read Only Memory，EPROM)、一次编程只读存储器(OneTime Programmable Read Only Memory，OTPROM)、电可编程可擦除只读存储器(Electrically Erasable Programmable Read Only Memory，EEPROM)和可编程只读存储器(Programmable Read Only Memory，PROM)。RAM主要包括：静态随机存取存储器(static RAM，SRAM)和动态随机存取存储器(dynamic RAM，DRAM)。
静态随机存取存储器(SRAM)具有非常快速的存取速度，且在持续供电的状况下数据可以一直保存。然而，它的易失性(即电源中断，存储器储存的数据也跟着消失)、大尺寸(增加应用产品的总体积)和必须提供备用电力等种种条件都限制了SRAM的应用。动态随机存取存储器(DRAM)具有较小尺寸，但是需要复杂的重新存储算法(refresh algorithm)，也需要持续供电以避免数据消失(易失性)。与易失性的RAM相比，非易失性的闪存具有较慢的编程速度，且在某些状况下必需先擦除大量的存储器区块才能重新进行编程。
电阻式非易失性存储器(resistive random-access memory，RRAM)是近年来许多相关业者致力研究的一种新型态非易失性存储器。根据不同介电材料的应用，从钙钛矿(perovskites)到过渡金属氧化物(transition metaloxides)到硫属化合物(chalcogenides)，目前已有不同形式的RRAM被揭露。RRAM拥有非常优异的元件特性，许多文献相关数据和数据均指出：RRAM已经接近成为一个通用存储器(a universal memory)。例如：RRAM操作时间极为快速(转换时间可达10奈秒以下)，以及具有更简单和更小的存储单元尺寸(如4-8F2金属-绝缘体-金属叠层)。与闪存相比，RRAM具有更低的操作电压。与DRAM相比，RRAM可保存更久的数据(10年)。
另外，存储器元件中的存储单元排列(cell array)方式可区分为平面(two-dimensional，2D)存储单元排列和立体(three-dimensional，3D)存储单元排列。因此，2D存储器元件是指存储器元件中的该多个存储单元在一X-Y平面上排列。而3D存储器元件是指存储单元不但在平面上排列也在Z轴上叠层，以形成一个具有立体存储单元的存储器元件。当每一位线和字线的存储单元数量较为庞大时，使用3D存储单元排列方式可形成更有效率的存储器元件。图1是绘示一种传统3D存储器元件的剖面示意图。如图1所示，传统的3D存储器元件1是由两组存储单元10A和10B叠层而成。当然，其它传统的3D存储器元件结构可包括更多组叠层的存储单元(如叠上3组、4组、...)，并不仅限于两组。再者，图1中的每一组存储单元(10A或10B)都具有两组存储单元单元，但实际应用时也可包括更多组的存储单元单元以符合高密度存储单元的元件需求。因此，如图1所示的传统3D存储器元件可以在z方向上继续垂直叠层，也可以在X-Y平面上继续延伸组合。
如图1所示，存储单元10B是以一衬底层(base layer)11支撑，其中衬底层11为一绝缘材质，例如氧化物、氮化物、二氧化硅或其它绝缘材料。而衬底层11可以是形成于一基板上(未显示)，使衬底层11和基板可共同支撑存储单元10A和10B。每一存储单元包括多个插件(plugs)形成于第一导线(如字线)12上，且该多个插件是分开设置并以一第一绝缘层16分离。每一插件包括一金属层13和一金属氧化层14。当存储单元进行编程(写入或擦除)时，金属氧化层14是作为一存储元素。第二导线(如位线)18是形成于金属氧化层14上方，且在Y方向上延伸的第二导线18是垂直于在X方向上延伸的第一导线(如字线)12。而第二绝缘层19形成于第二导线18上。存储单元10A和10B是通过第二绝缘层19而隔开。在操作3D存储器元件1时，拥有相同结构的存储单元10A和10B是两个独立的操作单元。例如，欲编程存储单元10B时，可施加一电压于第一导线(如字线)12和第二导线(如位线)18处。金属氧化层14的电阻会随着施加电压的大小而改变，而根据金属氧化层14的不同阻值可以定义出存储单元不同的逻辑状态。同理，欲编程存储单元10A时，可施加一电压于第一导线(如字线)12’和第二导线(如位线)18’处。
虽然已经发展出许多不同构造的3D存储器元件，但是每一存储单元都是独立操作(即单独施加电压于各存储单元自己的字线和位线)，因此传统的3D存储器元件其内含的单一存储单元都是各自独立地进行编程。无论有多少各式各样的3D存储器元件已被提出或广泛应用，相关业者仍希望能制造出一个具有更高密度的3D存储器元件，使应用电子产品的尺寸得以缩小但仍具有一样、甚至更多的功能。
发明内容
本发明是有关于一种3D(three-dimensional)半导体结构及其制造方法，特别是以简单且低成本的方法制造的一种高密度3D电阻式非易失性存储器(RRAM)的半导体结构。
根据本发明的第一方面，提出一种3D半导体结构，至少包括一第一存储单元和叠层于第一存储单元上方的第二存储单元。第一存储单元包括一第一导线和一第二导线。第二存储单元包括与第一存储单元的第一导线相对的另一第一导线和该第二导线。第二导线是形成于第一、第二存储单元的两条第一导线之间。当3D半导体结构进行编程和擦除动作时，第一、第二存储单元共享第二导线。再者，第一、第二存储单元各具有一二极管(diode)。
根据本发明的第二方面，提出一种3D半导体结构的制造方法，至少包括形成一第一存储单元和形成一第二存储单元于第一存储单元上方的步骤。形成第一存储单元的步骤包括：形成一第一导线；形成一第一金属层于第一导线上方；形成一第一金属氧化层于第一金属层上；和形成一第二导线于第一金属氧化层上。形成第二存储单元的步骤包括：形成一第二金属层于第二导线上；形成一第二金属氧化层于第二金属层上；和形成另一第一导线于第二金属氧化层上，且此第一导线是相对于第一存储单元的第一导线。其中，第二导线是形成于第一、第二存储单元的两条第一导线之间，当3D半导体结构进行编程和擦除动作时，第一、第二存储单元共享第二导线；且各形成一二极管(diode)于第一、第二存储单元内。
根据本发明的第三方面，提出一种3D半导体结构，至少包括一第一存储单元和叠层于第一存储单元上方的第二存储单元。第一存储单元包括一第一位线和一字线。第二存储单元包括一第二位线和该字线，且第二位线是相对于第一存储单元的第一位线。字线是形成于第一存储单元的第一位线和第二存储单元的第二位线之间。其中，当3D半导体结构进行编程和擦除动作时，第一存储单元的第一位线和第二存储单元的第二位线共享位于两着之间的字线。
根据本发明的第四方面，提出一种3D半导体结构，至少包括一第一存储单元和叠层于第一存储单元上方的第二存储单元。第一存储单元包括一第一字线和一位线。第二存储单元包括一第二字线和该位线，其中第二字线是相对于第一存储单元的第一字线。位线是形成于第一存储单元的第一字线和第二存储单元的第二字线之间，其中，当3D半导体结构进行编程和擦除动作时，第一存储单元的第一字线和第二存储单元的第二字线共享位线。
为让本发明的上述内容能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1绘示一种传统3D存储器元件的剖面示意图。
图2绘示本发明第一实施例的3D半导体结构的剖面示意图。
图3A～图3L绘示依照本发明第一实施例的3D半导体结构的制造方法示意图。
图4绘示本发明第二实施例的3D半导体结构的剖面示意图。
图5A～图5J绘示依照本发明第二实施例的3D半导体结构的制造方法示意图。
图6绘示本发明第三实施例的3D半导体结构的剖面示意图。
图7绘示本发明第四实施例的3D半导体结构的剖面示意图。
【主要元件符号说明】
1、2、5、6、8：3D存储器元件
10A、10B：存储单元
11：衬底层
12、12’、22、42、52、72：第一导线
13、13’：金属层
14、14’：金属氧化层
16、16’：第一绝缘层
18、18’、32、62：第二导线
19、19’：第二绝缘层
20A、50A、60A、80A：第一存储单元
24、54：第一氧化层
26、60：第一掺杂区域
28、56、81、91：第一金属层
30、58、82、92：第一金属氧化层
20B、50B、60B、80B：第二存储单元
34、66：第二氧化层
36、64：第二掺杂区域
38、68、93：第二金属层
40、70、94：第二金属氧化层
43、73、281、481：第一叠层单元
45、75、282、482：第二叠层单元
283、483：第三叠层单元
284、484：第四叠层单元
241、341、541、661：孔洞
226、620：第一二极管
326、624：第二二极管
具体实施方式
本发明是提出一种3D半导体结构，特别是关于一种3D电阻式非易失性存储器(RRAM)的半导体结构及其制造方法。本发明的3D半导体结构是由至少两个存储单元叠层而成，且当3D半导体结构进行编程和擦除时，第一、第二存储单元共享位于两存储单元之间的同一条导线。根据本发明可利用简单且低成本的制造方法，制得一种具高密度的3D半导体结构。再者，根据本发明的实施例，可较佳地于3D半导体结构的每一存储单元中形成一二极管，以控制电荷流量与流动方向。
以下是提出四种实施例，以详细说明本发明的3D半导体结构及其制造方法。其中，第一、第二实施例的3D半导体结构的每一存储单元中包括一个存储元素(memory element)，但两实施例的3D半导体结构的二极管位置不同。第三、第四实施例和第一、第二实施例的3D半导体结构类似，但每一存储单元中包括两个存储元素(memory element)。然而，3D半导体结构中在垂直方向上可能是由多层存储单元叠层而成，存储单元叠层的数目没有限制，而每一存储单元中也可以包括任何数目的存储元素，而四个实施例仅是绘示可应用的3D半导体结构其中几个不同态样。因此，实施例中所提出的结构仅为举例说明之用，并非作为限缩本发明保护范围之用。
另外，其它基本技术，例如形成P型掺杂区域、N型掺杂区域、刻蚀、氧化沉积、金属氧化等等工艺，皆为相关技术领域者熟知的技艺，在此不多作赘述。再者，于实施例中所提出的3D半导体结构可在本发明的技术保护领域内稍微变更和修饰，本发明的说明书和图式为参考非为限制之用。而实施例的图示仅绘示本发明技术的相关元件，省略不必要的元件，以清楚显示本发明的技术特点。
<3D半导体结构中每一存储单元包括一个存储元素>
第一实施例
图2是绘示本发明第一实施例的3D半导体结构的剖面示意图。如图2所示，3D半导体结构2至少由第一存储单元20A和第二存储单元20B叠层而成，第二存储单元20B是叠层在第一存储单元20A上方。第一存储单元20A例如是以一绝缘材质的衬底层(base layer，未显示)支撑。另外，衬底层也可以是形成于一基板上，使衬底层和基板共同支撑3D半导体结构2。
第一存储单元20A包括一第一导线22、一第一掺杂区域26、一第一金属层28、一第一金属氧化层30、和相对于第一导线22的一第二导线32。第一导线22和第二导线32例如是P型导线。而第一掺杂区域26，例如是一N型掺杂区域，则形成于第一导线22内。第一金属层28形成于第一掺杂区域26上，第一金属氧化层30形成于第一金属层28上。而第二导线32则形成于第一金属氧化层30上。其中，第二导线32与第一导线22的表面延伸方向的相互垂直。再者，P型第一导线22和N型第一掺杂区域26可作为第一存储单元20A的二极管(PN接面)，操作第一存储单元20A时，二极管可控制电荷流量与流动方向。
相似的，叠层在第一存储单元20A上方的第二存储单元20B包括第二导线32、一第二掺杂区域36、一第二金属层38、一第二金属氧化层40、和第一导线42。第二掺杂区域36例如是一N型掺杂区域是形成于第二导线32上。第二金属层38形成于第二掺杂区域36上，第二金属氧化层40形成于第二金属层38上。第二存储单元20B的第一导线42则形成于第二金属氧化层40上。其中，第二存储单元20B的第一导线42和第二导线32的表面延伸方向的相互垂直。再者，P型第二导线32和N型第二掺杂区域36可作为第二存储单元20B的二极管(PN接面)；操作第二存储单元20B时，二极管可控制电荷流量与流动方向。
再者，当第一、二存储单元20A和20B操作时，第一金属氧化层30和第二金属氧化层40的分别为两存储单元的一存储元素(memoryelement)，金属氧化层(即第一、二金属氧化层30和40)的电阻会随着施加电压的大小而改变，因此第一、二存储单元20A和20B是属于电阻式非易失性存储器(RRAM)的类型。而根据金属氧化层的不同阻值可以定义出存储单元不同的逻辑状态。
在结构上，第二导线32是形成于第一存储单元20A的第一导线22和第二存储单元的第一导线42之间，如图2所示。欲编程存储单元20A时，是施加一电压于第一导线(如字线)22和第二导线(如位线)32。欲编程存储单元20B时，是施加一电压于第一导线(如字线)42和第二导线(如位线)32。因此，当3D半导体结构2进行操作时，第一存储单元20A和第二存储单元20B共享第二导线32。实际应用时，第一存储单元20A的第一导线22和第二存储单元的第一导线42例如是两字线，而第二导线32例如是位线，当3D半导体结构2进行操作时，两字线共享中间的位线。又或者，第一存储单元20A的第一导线22和第二存储单元的第一导线42例如是两位线，而第二导线32例如是字线，当3D半导体结构2进行操作时，两位线共享中间的字线。
虽然，如图2所示的3D半导体结构2是由第一、二存储单元20A和20B叠层而成，但实际应用时3D半导体结构可在Z方向垂直叠层更多组的存储单元，在X-Y平面上也可继续组合更多组的存储单元形成阵列，因而在Z方向和在X-Y平面上都可提升存储单元的数目，以达到在实际应用状况下需高密度存储单元的元件要求。因此，应用本发明的的存储器元件可能会包括许多个如图2所示的3D半导体结构2的重复单元，且该多个单元是排列成3D阵列。
再者，重复单元中，第一导线22和42例如是P型字线，第二导线32例如是P型位线并且作为第一存储单元20A和第二存储单元20B的共同位线。或者，第一导线22和42例如是P型位线，第二导线32例如是字线并且作为第一存储单元20A和第二存储单元20B的共同字线。因此，实际应用本发明时(如将多个3D半导体结构2重复排列成3D阵列以形成一存储器元件)，本发明对于存储单元的操作方式、或是以字线/位线作为共同导线并没有特别限制。
以下是说明如图2所示的3D半导体结构2的制造方法。请参照图3A～图3L，其绘示依照本发明第一实施例的3D半导体结构的制造方法示意图。
如图3A所示，形成一绝缘层如第一氧化层24于第一导线22上。第一导线22例如是包括P型导电材料，第一氧化层24可以用任何方式如沉积法形成于第一导线22上。之后，如图3B所示，图案化第一氧化层24以暴露出第一导线22的部分表面并形成孔洞241。其中，第一氧化层24可利用刻蚀方式进行图案化。
接着，如图3C所示，掺杂第一导线22以形成第一掺杂区域26，例如一N型掺杂区域。其中，可利用离子注入将材料掺杂于第一导线22。而第一掺杂区域26的位置是对应于图3B中暴露出的第一导线22表面。之后，将一导体如金属形成于第一氧化层24上和第一导线22的的暴露表面处，以填满孔洞241，接着再进行平坦化以形成如图3D所示的第一金属层28。其中，第一金属层28和第一氧化层24的平坦化可透过化学机械抛光(CMP)平坦技术、或仅运用刻蚀技术、或是通过CMP再搭配刻蚀技术而达成。
然后，如图3E所示，利用各种现有的形成方法，例如热氧化法(ThermalOxidation)、等离子体氧化法(plasma oxidation)等方法，于第一金属层28上形成一第一金属氧化层30。之后，沉积一导电层31于第一金属氧化层30和第一氧化层24上，如图3F所示。其中，第一金属氧化层30包括氧化钨(tungsten oxide，WOx)、氧化镍(Nickel Oxide，NiO)、氧化铌(NiobiumOxide，Nb2O5)、氧化铜(Copper Oxide，CuO2)、氧化钽(Tantalum Oxide，Ta2O5)、氧化铝(Aluminum Oxide，Al2O3)、氧化钴(Cobalt Oxide，CoO)、氧化铁(Ferric Oxide，Fe2O3)、氧化铪(Hafnium Oxide，HfO2)、二氧化钛(Titanium Dioxide，TiO2)、钛酸锶(Strontium Titanate，SrTiO3)、锆酸锶(Strontium Zirconate，SrZrO3)、钡锶钛(Barium Strontium Titanate，(BaSr)TiO3)、锗钛(Germanium Titanium，GeTi)、碲化锰锡(Tin manganesetelluride，SnMnTe)、锑碲(Antimony Tellurium，SbTe)、钙钛矿锰氧化物(Pr1-XCaXMnO3)、或其它类似材料。在某些特殊状况下，可利用相变化材料取代上述金属氧化材料。
接着，图案化导电层31以形成一第二导线32于第一金属氧化层30上方，且第二导线32的宽度实质上与第一金属氧化层30的宽度相等，如图3G所示。其中，可利用刻蚀方法以图案化导电层31。第二导线32例如也包括了P型导电材料。
然后，如图3H所示，将一第二氧化层34沉积于第二导线32上并覆盖第二导线32。接着，图案化第二氧化层34，以暴露出第二导线32的部分表面和形成孔洞341，如图3I所示。其中，可利用刻蚀技术对第二氧化层34进行图案化。
之后，如图3J所示，掺杂第二导线32以形成第二掺杂区域36，例如N型掺杂区域。其中，可利用离子注入技术将材料掺杂于第二导线32。而第二掺杂区域36的位置是对应于图3I中暴露出的第二导线32表面。之后，将一导体如金属沉积于第二氧化层34上和第二导线32的的暴露表面处，以填满孔洞341，接着再进行平坦化以形成如图3K所示的第二金属层38。其中，第二金属层38和第二氧化层34的平坦化可透过化学机械抛光(CMP)平坦技术、或仅运用刻蚀技术、或是通过CMP再搭配刻蚀技术而达成。
然后，如图3L所示，利用各种现有的形成方法，例如热氧化或等离子体氧化等方法，于第二金属层38上形成一第二金属氧化层40。且第二氧化层34和第二金属氧化层40的上表面是齐平。之后，沉积另一第一导电层42于第二金属氧化层40和第二氧化层34上方，如图3L所示。其中，第二金属氧化层40可包括氧化钨(WOx)、氧化镍(NiO)、氧化铌(Nb2O5)、氧化铜(CuO2)、氧化钽(Ta2O5)、氧化铝(Al2O3)、氧化钴(CoO)、氧化铁(Fe2O3)、氧化铪(HfO2)、二氧化钛(TiO2)、钛酸锶(SrTiO3)、锆酸锶(SrZrO3)、钡锶钛((BaSr)TiO3)、锗钛(GeTi)、碲化锰锡(SnMnTe)、锑碲(SbTe)、钙钛矿锰氧化物(Pr1-XCaXMnO3)、或其它等类似材料。而第二金属氧化层40和第一金属氧化层30的材料可以相同或不同，视实际应用元件的条件要求而定。而第一导线42是与第二导线32的表面延伸方向相互垂直。再者，第二存储单元20B的第一导线42，是与第一存储单元20A的第一导线22相对，例如也包括P型材料。
根据上述，如图2所示的3D半导体结构2，包括第二存储单元20B叠层于第一存储单元20A上方，是制作完成。
在第一实施例的3D半导体结构中(图2和图3L)，第一存储单元20A是具有一存储单元单元，即形成于第一导线22和第二导线32之间的第一叠层单元(first multi-layer unit)43；其中第一叠层单元43包括第一金属层28(形成于第一导线22上方)和第一金属氧化层30(形成于第一金属层28上方)。同样地，第二存储单元20B也具有一存储单元单元，即形成于第一导线42和第二导线32之间的第二叠层单元(second multi-layer unit)45；其中第二叠层单元45包括第二金属层38和第二金属氧化层40。再者，当3D半导体结构2进行操作时，第一存储单元20A和第二存储单元20B共享形成于第一导线22和42之间的第二导线32。再者，根据第一实施例，也在每一存储单元中较佳地构建出一二极管，例如：第一存储单元20A里的第一导线(P型)22和第一掺杂区域(N型)26可作为第一二极管226，而第二存储单元20B里的第二导线(P型)32和第二掺杂区域(N型)36可作为第二二极管326。
第二实施例
图4是绘示本发明第二实施例的3D半导体结构的剖面示意图。如图4所示，3D半导体结构5至少由第一存储单元50A和第二存储单元50B垂直叠层而成。第一实施例和第二实施例的3D半导体结构类似，除了第一存储单元50A和第二存储单元50B的二极管位置略为不同。
如图4所示，第一存储单元50A包括一第一导线52、一第一金属层56、一第一金属氧化层58、一第一掺杂区域60、和相对于第一导线52的一第二导线62。第一导线52和第二导线62例如是P型导线。第一金属层56形成于第一导线52上，第一金属氧化层58形成于第一金属层56上。第一掺杂区域60，例如是一N型掺杂区域，则形成于第一金属氧化层58上和位于第二导线62下方。形成于第一掺杂区域60上的第二导线62，是与第一导线52的表面延伸方向是相互垂直。再者，P型第二导线62和N型第一掺杂区域60可作为第一存储单元50A的二极管(PN接面)，存储单元进行操作时，二极管可控制电荷流量与流动方向。
相似的，叠层在第一存储单元50A上方的第二存储单元50B包括第二导线62、一第二掺杂区域64、一第二金属层68、一第二金属氧化层70、和另一个第一导线72。第二掺杂区域64例如是一N型掺杂区域是形成于第二导线62上。第二金属层68形成于第二掺杂区域64上，第二金属氧化层70形成于第二金属层68上。第二存储单元50B的第一导线72则形成于第二金属氧化层70上，并与第二导线62的表面延伸方向是相互垂直。再者，P型第二导线62和N型第二掺杂区域64可作为第二存储单元50B的二极管(PN接面)；操作第二存储单元50B时，二极管可控制电荷流量与流动方向。
根据第二实施例，图4的3D半导体结构5中，第一掺杂区域60和第二掺杂区域64是分别位于第二导线62下方和上方。例如是一N型掺杂区域，则形成于第一金属氧化层58和位于第二导线62。再者，当第一、二存储单元50A和50B操作时，第一金属氧化层58和第二金属氧化层70是分别为两存储单元的一存储元素(memory element)。在结构上，第二导线62是位于第一存储单元50A的第一导线52和第二存储单元50B的第一导线72之间，如图4所示。欲编程存储单元50A时，是施加一电压于第一导线(如字线)52和第二导线(如位线)62。欲编程存储单元50B时，是施加一电压于第一导线(如字线)72和第二导线(如位线)62。与第一实施例的结构相似，当第二实施例的3D半导体结构5进行操作时，第一存储单元50A和第二存储单元50B共享第二导线62。
再者，当实际应用第二实施例的3D半导体结构5时，应用本发明的的存储器元件可能会包括许多个如图4所示的3D半导体结构5的重复单元，且该多个单元是排列成3D阵列(如在X-Y平面上形成更多组的存储单元阵列，和在Z方向上垂直叠层更多组的存储单元)。另外，第一导线52和72例如是P型字线，第二导线62例如是P型位线并且作为第一存储单元50A和第二存储单元50B的共同位线。或者，第一导线52和72例如是P型位线，第二导线62例如是字线并且作为第一存储单元50A和第二存储单元50B的共同字线。因此，实际应用本发明时(如将多个3D半导体结构5重复排列成3D阵列以形成一存储器元件)，本发明对于存储单元的操作方式、或是以字线/位线作为共同导线并没有特别限制。
以下是说明如图4所示的3D半导体结构5的制造方法。请参照图5A～图5J，其绘示依照本发明第二实施例的3D半导体结构的制造方法示意图。
如图5A所示，形成一绝缘层如第一氧化层54于第一导线52上。第一导线52例如包括P型导电材料，而第一氧化层54例如以沉积方式形成于第一导线52上。之后，如图5B所示，例如以刻蚀方式图案化第一氧化层54以暴露出第一导线52的部分表面并形成孔洞541。
接着，如图5C所示，将一导体如金属沉积于第一导线52的暴露表面处以填满孔洞541，接着再进行平坦化，如透过化学机械抛光(CMP)平坦技术、或仅运用刻蚀技术、或是通过CMP并搭配刻蚀技术，以形成第一金属层56。然后，利用热氧化或等离子体氧化等方法，于第一金属层56上形成一第一金属氧化层58。其中，第一氧化层54和第一金属氧化层58的上表面是齐平。
请参照图5D和图5E，依序沉积一掺杂的多晶硅薄膜59、一导电层61、和另一掺杂的多晶硅薄膜63于第一金属氧化层58上，然后进行图案化(如刻蚀)以分别形成一第一掺杂区域60、和一第二导线62和一第二掺杂区域64。在此实施例中，第二导线62包括P型导电材料，而第一、二掺杂区域60和64例如是两个N型掺杂区域。再者，第一掺杂区域60、第二导线62和第二掺杂区域64的位置是对应(如对齐)于图5B中暴露出的第一导线52表面。
接着，如图5F所示，将一第二氧化层66沉积于第一氧化层54上，并覆盖第一掺杂区域60、第二导线62和第二掺杂区域64。接着，图案化(如刻蚀)第二氧化层66，以暴露出第二掺杂区域64的部分表面并形成孔洞661，如图5G所示。
之后，如图5H所示，将一导体如金属沉积于第二掺杂区域64的暴露表面处，以填满孔洞661，接着再对导体和第二氧化层66进行平坦化，如利用化学机械抛光(CMP)、或刻蚀、或是CMP搭配刻蚀技术，以形成第二金属层68。
然后，如图5I所示，利用热氧化、或等离子体氧化、或其他现有方法，于第二金属层68上形成一第二金属氧化层70。且第二氧化层66和第二金属氧化层70的上表面是齐平。之后，沉积另一第一导电层72于第二金属氧化层70和第二氧化层66上方，如图5J所示。其中，第一导线72是与第二导线62的表面延伸方向相互垂直。再者，于此实施例中，与第一存储单元50A的第一导线52相对的第二存储单元50B的第一导线72，也包括P型材料。
根据上述，如图4所示的3D半导体结构5，包括第二存储单元50B叠层于第一存储单元50A上方，是制作完成。
在第二实施例的3D半导体结构5中(图4和图5J)，第一存储单元50A是具有一存储单元单元，即形成于第一导线52和第二导线62之间的第一叠层单元73(包括第一金属层56和第一金属氧化层58)。同样地，第二存储单元50B也具有一存储单元单元，即形成于第一导线72和第二导线62之间的第二叠层单元75(包括第二金属层68和第二金属氧化层70)。再者，当3D半导体结构5进行操作时，第一存储单元50A和第二存储单元50B共享形成于第一导线52和72之间的第二导线62。再者，根据第二实施例，也在每一存储单元中较佳地构建出一二极管，例如：第二导线(P型)62和第一掺杂区域(N型)60可作为第一存储单元50A的第一二极管620，而第二导线(P型)62和第二掺杂区域(N型)64可作为第二存储单元50B的第二二极管624。
<3D半导体结构中每一存储单元包括多个存储元素>
第三实施例
图6是绘示本发明第三实施例的3D半导体结构的剖面示意图。其中，第三实施例的3D半导体结构6是和第一实施例的3D半导体结构2类似，除了第三实施例中每个存储单元包括多个存储元素，使制得的3D半导体结构具有多层存储单元(MLC，Multi Level Cell，即每个存储单元中可储存多个位)。图6中与图2相同的元件是沿用相同标号，且第三实施例的3D半导体结构6的制法可参照第一实施例的相关说明，在此不再赘述。
根据第三实施例的3D半导体结构6，第一存储单元60A是具有至少两个存储单元单元(即两个叠层单元)，包括一第一叠层单元281(即第一金属层28和第一金属氧化层30)，和一第二叠层单元282(即另一第一金属层81和另一第一金属氧化层82)，且两个叠层单元是位于第一导线22和第二导线32之间。因此，如图6所示，第一叠层单元281和第二叠层单元282是叠层于第二导线32和第一掺杂区域26之间，而每一叠层单元都包括了一第一金属层和形成于第一金属层上的一第一金属氧化层。
同样的，第二存储单元60B具有至少两个存储单元单元(即两个叠层单元)，包括一第三叠层单元283(即第二金属层38和第二金属氧化层40)，和一第四叠层单元284(即另一第二金属层83和另一第二金属氧化层84)，且两个叠层单元是位于第一导线42和第二导线32之间。因此，如图6所示，第三叠层单元283和第四叠层单元284是叠层于第二掺杂区域36和第二存储单元60B的第一导线42之间，而每一个叠层单元都包括了一第二金属层和形成于第二金属层上的一第二金属氧化层。
而类似于第一实施例的结构，第三实施例的3D半导体结构6进行操作时，第一存储单元60A和第二存储单元60B共享形成于第一导线22和42之间的第二导线32。再者，第一导线(P型)22和第一掺杂区域(N型)26可作为第一存储单元60A的第一二极管226，而第二导线(P型)32和第二掺杂区域(N型)36可作为第二存储单元60B的第二二极管326。
图6的3D半导体结构6是可作为一具有多层存储单元(MLC)的元件结构。比起储存单一位信息的存储单元，MLC可以储存多个位。其中，第一存储单元60A具有两个存储元素(即第一叠层单元281和第二叠层单元282)可储存两个位信息，而第二存储单元60B也具有两个存储元素(即第三叠层单元283和第四叠层单元284)可储存两个位信息。因此，如图6所示的3D半导体结构6的存储单元可以定义出四个逻辑状态”00”，“01”，“10”和“11”。
第四实施例
图7是绘示本发明第四实施例的3D半导体结构的剖面示意图。其中，第四实施例的3D半导体结构8是和第二实施例的3D半导体结构5类似，除了第四实施例中每个存储单元包括多个存储元素，使制得的3D半导体结构的存储单元是多层存储单元(MLC)。图7中与图4相同的元件是沿用相同标号，且第四实施例的3D半导体结构8的制法可参照第二实施例的相关说明，在此不再赘述。
根据第四实施例的3D半导体结构8，第一存储单元80A是具有至少两个存储单元单元(即两个叠层单元)，包括一第一叠层单元481(即第一金属层56和第一金属氧化层58)，和一第二叠层单元482(即另一第一金属层91和另一第一金属氧化层92)，且两个叠层单元是位于第一导线52和第二导线62之间。因此，如图7所示，第一叠层单元481和第二叠层单元482是叠层于第一导线52和第一掺杂区域60之间，而每一叠层单元都包括了一第一金属层和形成于第一金属层上的一第一金属氧化层。
同样的，第二存储单元80B具有至少两个存储单元单元(即两个叠层单元)，包括一第三叠层单元483(即第二金属层68和第二金属氧化层70)，和一第四叠层单元484(即另一第二金属层93和另一第二金属氧化层94)，且两个叠层单元是位于第一导线72和第二导线62之间。因此，如图7所示，第三叠层单元483和第四叠层单元484是叠层于第二掺杂区域64和第二存储单元80B的第一导线72之间，而每一个叠层单元都包括了一第二金属层和形成于第二金属层上的一第二金属氧化层。
而类似于第二实施例的3D半导体结构5，第四实施例的3D半导体结构8进行操作时，第一存储单元80A和第二存储单元80B共享形成于第一导线52和72之间的第二导线62。再者，第二导线(P型)62和第一掺杂区域(N型)60可作为第一存储单元80A的第一二极管620，而第二导线(P型)62和第二掺杂区域(N型)64可作为第二存储单元80B的第二二极管624。
图7的3D半导体结构8是可作为一具有多层存储单元(MLC)的元件结构。比起储存单一位信息的存储单元，MLC可以储存多个位。其中，第一存储单元80A具有两个存储元素(即第一叠层单元481和第二叠层单元482)可储存两个位信息，而第二存储单元80B也具有两个存储元素(即第三叠层单元483和第四叠层单元484)可储存两个位信息。因此，如图7所示的3D半导体结构8的存储单元可以定义出四个逻辑状态”00”，“01”，“10”和“11”。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求所界定的范围为准。

Claims (22)

1.一种3D(three-dimensional)半导体结构，其特征在于，至少包括：
一第一存储单元，包括：
一第一导线；
一第二导线；和
一第一叠层单元形成于该第一、第二导线之间；以及
一第二存储单元，叠层于该第一存储单元上方，该第二存储单元包括：
另一第一导线，是相对于该第一存储单元的该第一导线；和
该第二导线，是形成于该第一、第二存储单元的两条第一导线之间，当该3D半导体结构进行编程和擦除动作时，该第一、第二存储单元共享该第二导线；
其中，该第一、第二存储单元各具有一二极管(diode)，该第一导线、该另一第一导线和该第二导线为带电性的P型导线，分别作为二极管的一极。
2.根据权利要求1所述的3D半导体结构，其特征在于，该第一叠层单元包括形成于该第一导线上的一第一金属层(first metal layer)，和形成于该第一金属层上的一第一金属氧化层(first metal oxide layer)。
3.根据权利要求1所述的3D半导体结构，其特征在于，该第一存储单元更包括至少两个叠层单元(multi-layer units)叠层于该第一、第二导线之间，且每一叠层单元包括一第一金属层和一第一金属氧化层。
4.根据权利要求1所述的3D半导体结构，其特征在于，该第一存储单元更包括形成于该第一导线内的一第一掺杂区域(first doped region)，而该第二存储单元更包括形成于该第二导线上方的一第二掺杂区域(seconddoped region)。
5.根据权利要求4所述的3D半导体结构，其特征在于，更包括：
一第一金属层，形成于该第一存储单元的该第一掺杂区域上；
一第二金属层，形成于该第二存储单元的该第二掺杂区域上；
一第一金属氧化层，形成于该第一存储单元的该第一金属层上；
一第二金属氧化层形成于该第二存储单元的该第二金属层上；
其中，该第二导线形成于该第一存储单元的该第一金属氧化层上，而该第二存储单元的该第一导线形成于该第二金属氧化层上。
6.根据权利要求4所述的3D半导体结构，其特征在于，更包括：
一第一叠层单元，包括形成于该第一存储单元的该第一掺杂区域上的一第一金属层(first metal layer)，和形成于该第一存储单元的该第一金属层上的一第一金属氧化层(first metal oxide layer)；
一第二叠层单元，叠层于该第一存储单元的该第一叠层单元上，该第二叠层单元包括：另一第一金属层(another first metal layer)形成于该第一存储单元中该第一叠层单元的该第一金属氧化层上，以及另一第一金属氧化层(another first metal oxide layer)形成于该第一存储单元中该第二叠层单元的该第一金属层上；
一第三叠层单元，包括形成于该第二存储单元的该第二掺杂区域上的一第二金属层(second metal layer)，和形成于该第二存储单元的该第二金属层上的一第二金属氧化层(second metal oxide layer)；和
一第四叠层单元，叠层于该第二存储单元的该第三叠层单元上，该第四叠层单元包括：另一第二金属层(another second metal layer)形成于该第二存储单元中该第三叠层单元的该第二金属氧化层上，以及另一第二金属氧化层(another second metal oxide layer)形成于该第二存储单元中该第四叠层单元的该第二金属层上；
其中，该第一和第二叠层单元叠层于该第一存储单元的该第一掺杂区域和该第二导线之间，该第三和第四叠层单元则叠层于该第二存储单元的该第二掺杂区域和该第一导线之间。
7.根据权利要求4所述的3D半导体结构，其特征在于，该多个第一导线和该第二导线包括P型导电材料，该第一、第二掺杂区域则包括N型导电材料。
8.根据权利要求1所述的3D半导体结构，其特征在于，该第一存储单元更包括一第一掺杂区域，该第二存储单元更包括一第二掺杂区域，且该第一、第二掺杂区域分别位于该第二导线的下方和上方。
9.根据权利要求8所述的3D半导体结构，其特征在于，更包括：
一第一金属层，形成于该第一存储单元的该第一导线上；
一第二金属层，形成于该第二存储单元的该第二掺杂区域上；
一第一金属氧化层，形成于该第一存储单元的该第一金属层上；
一第二金属氧化层形成于该第二存储单元的该第二金属层上；
其中，该第一掺杂区域形成于该第一存储单元的该第一金属氧化层上，而该第二存储单元的该第一导线形成于该第二存储单元的该第二金属氧化层上。
10.根据权利要求8所述的3D半导体结构，其特征在于，更包括：
一第一叠层单元，包括形成于该第一存储单元的该第一导线上的一第一金属层，和形成于该第一存储单元的该第一金属层上的一第一金属氧化层；
一第二叠层单元，叠层于该第一叠层单元上，且该第二叠层单元包括：另一第一金属层(another first metal layer)形成于该第一叠层单元的该第一金属氧化层上，以及另一第一金属氧化层(another first metal oxide layer)形成于该第一存储单元中该第二叠层单元的该第一金属层上；
一第三叠层单元，包括形成于该第二存储单元的该第二掺杂区域上的一第二金属层(second metal layer)，和形成于该第二存储单元的该第二金属层上的一第二金属氧化层(second metal oxide layer)；和
一第四叠层单元，叠层于该第二存储单元的该第三叠层单元上，且该第四叠层单元包括：另一第二金属层(another second metal layer)形成于该第三叠层单元的该第二金属氧化层上，以及另一第二金属氧化层(anothersecond metal oxide layer)形成于该第二存储单元中该第四叠层单元的该第二金属层上；
其中，该第一和第二叠层单元叠层于该第一存储单元的该第一导线和该第一掺杂区域之间，该第三和第四叠层单元则叠层于该第二存储单元的该第二掺杂区域和其该第一导线之间。
11.根据权利要求1所述的3D半导体结构，其特征在于，该多个第一导线为一第一字线和一第二字线，该第二导线为一位线。
12.根据权利要求1所述的3D半导体结构，其特征在于，该多个第一导线为一第一位线和一第二位线，该第二导线为一字线。
13.一种3D(three-dimensional)半导体结构的制造方法，其特征在于，至少包括步骤：
形成一第一存储单元，包括步骤：
形成一第一导线；
形成一第一金属层于该第一导线上方；
形成一第一金属氧化层于该第一金属层上；和
形成一第二导线于该第一金属氧化层上；以及
形成一第二存储单元于该第一存储单元上方，包括步骤：
形成一第二金属层于该第二导线上；
形成一第二金属氧化层于该第二金属层上；和
形成另一第一导线于该第二金属氧化层上，且此该第一导线是相对于该第一存储单元的该第一导线；
其中，该第二导线形成于该第一、第二存储单元的两条第一导线之间，当该3D半导体结构进行编程和擦除动作时，该第一、第二存储单元共享该第二导线；且各形成一二极管(diode)于该第一、第二存储单元内，该第一导线、该另一第一导线和该第二导线为带电性的P型导线，分别作为二极管的一极。
14.根据权利要求13所述的制造方法，其特征在于，形成该第一存储单元的步骤包括：
形成至少两个叠层单元于该第一、第二导线之间，且形成每一叠层单元的步骤包括：形成该第一金属层和形成该第一金属氧化层于该第一金属层上。
15.根据权利要求14所述的制造方法，其特征在于，形成该第二存储单元的步骤包括：
形成至少两个叠层单元于该第一、第二导线之间，且形成每一叠层单元的步骤包括：形成该第二金属层和形成该第二金属氧化层于该第二金属层上。
16.根据权利要求13所述的制造方法，其特征在于，形成该第一存储单元的步骤更包括：在形成该第一金属层之前先形成一第一掺杂区域于该第一导线内，而使得该第一掺杂区域和该第一导线可作为该第一存储单元的该二极管；形成该第二存储单元的步骤更包括：在形成该第二金属层之前先形成一第二掺杂区域于该第二导线上，而使得该第二掺杂区域和该第二导线可作为该第二存储单元的该二极管。
17.根据权利要求13所述的制造方法，其特征在于，形成该第一存储单元的步骤更包括：在形成该第二导线之前先形成一第一掺杂区域于该第一金属氧化层上；形成该第二存储单元的步骤更包括：在形成该第二金属层之前先形成一第二掺杂区域于该第二导线上，而使得该第一掺杂区域和该第二导线可作为该第一存储单元的该二极管，该第二掺杂区域和该第二导线可作为该第二存储单元的该二极管。
18.根据权利要求13所述的制造方法，其特征在于，形成该第一存储单元的步骤包括：
形成一第一氧化层于该第一导线上，并图案化该第一氧化层以曝露出该第一导线的部分区域；
离子注入一第一掺杂区域于该第一导线内，且该第一掺杂区域是对应于曝露的该第一导线部分区域；
沉积该第一金属层于对应曝露的该第一导线部分区域处，并平坦化该第一金属层和该第一氧化层；
形成该第一金属氧化层于该第一金属层上；
沉积一导电层于该第一金属氧化层和该第一金属层上；以及
图案化该导电层以形成该第二导线于该第一金属氧化层上。
19.根据权利要求18所述的制造方法，其特征在于，形成该第二存储单元的步骤包括：
形成一第二氧化层于该第二导线上，并图案化该第二氧化层以曝露出该第二导线；
离子注入一第二掺杂区域于该第二导线内；
沉积该第二金属层于该第二导线上，并平坦化该第二金属层和该第二氧化层；
形成该第二金属氧化层于该第二金属层上；
沉积另一导电层于该第二金属氧化层和该第二金属层上；以及
图案化该导电层以形成另该第一导线于该第二金属氧化层上。
20.根据权利要求13所述的制造方法，其特征在于，包括：
形成一第一氧化层于该第一导线上，并图案化该第一氧化层以曝露出该第一导线的部分区域；
沉积该第一金属层于对应曝露的该第一导线部分区域处，并平坦化该第一金属层和该第一氧化层；
形成该第一金属氧化层于该第一金属层上；
依序沉积一第一多晶硅薄膜、一导电层和一第二多晶硅薄膜于该第一金属氧化层和该第一金属层上；
图案化该第一多晶硅薄膜、该导电层和该第二多晶硅薄膜导电层以分别形成该第一掺杂区域、该第二导线和该第二掺杂区域于该第一金属氧化层上；
形成一第二氧化层于该第一氧化层上，且该第二氧化层是覆盖该第一掺杂区域、该第二导线和该第二掺杂区域；
图案化该第二氧化层以曝露出该第二掺杂区域；
沉积该第二金属层于该第二掺杂区域上，并平坦化该第二金属层和该第二氧化层；
形成该第二金属氧化层于该第二金属层上；
沉积另一导电层于该第二金属氧化层和该第二金属层上；以及
图案化该导电层以形成另该第一导线于该第二金属氧化层上。
21.一种3D(three-dimensional)半导体结构，其特征在于，至少包括：
一第一存储单元，包括：
一第一位线；
一字线；和
一第一叠层单元形成于该第一位线与该字线之间；以及
一第二存储单元，叠层于该第一存储单元上方，该第二存储单元包括：
一第二位线，是相对于该第一存储单元的该第一位线；和
该字线，是形成于该第一存储单元的该第一位线和该第二存储单元的该第二位线之间，
其中，当该3D半导体结构进行编程和擦除动作时，该第一存储单元的该第一位线和该第二存储单元的该第二位线共享该字线，该第一位线、该第二位线和该字线为带电性的P型导线，分别作为二极管的一极。
22.一种3D(three-dimensional)半导体结构，其特征在于，至少包括：
一第一存储单元，包括：
一第一字线；
一位线；和
一第一叠层单元形成于该第一字线与该位线之间；以及
一第二存储单元，叠层于该第一存储单元上方，该第二存储单元包括：
一第二字线，是相对于该第一存储单元的该第一字线；和
该位线，是形成于该第一存储单元的该第一字线和该第二存储单元的该第二字线之间，
其中，当该3D半导体结构进行编程和擦除动作时，该第一存储单元的该第一字线和该第二存储单元的该第二字线共享该位线，该第一字线、该第二字线和该位线为带电性的P型导线，分别作为二极管的一极。
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